JP6020079B2 - 表示装置およびその製造方法、ならびに電子機器 - Google Patents

Description

本開示は、電流駆動型の表示素子を有する表示装置およびその製造方法、ならびにそのような表示装置を備えた電子機器に関する。

近年、画像表示を行う表示装置の分野では、発光素子として、流れる電流値に応じて発光輝度が変化する電流駆動型の光学素子、例えば有機ＥＬ（Electro Luminescence）素子を用いた表示装置（有機ＥＬ表示装置）が開発され、商品化が進められている。発光素子は、液晶素子などと異なり自発光素子であり、光源（バックライト）が必要ない。そのため、有機ＥＬ表示装置は、光源を必要とする液晶表示装置と比べて画像の視認性が高く、消費電力が低く、かつ素子の応答速度が速いなどの特徴を有する。

表示装置は、据置型のテレビジョン受像機だけでなく、スマートフォンなどの携帯型端末などにおいても、高精細な画像表示が望まれている。それに応じて、表示装置の解像度を高めるための様々な技術が開発されている。例えば、特許文献１には、いわゆる５Ｔｒ１Ｃ構成のサブ画素を有する有機ＥＬ表示装置において、水平方向に隣り合う赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の３つのサブ画素がスイッチングトランジスタ（電源トランジスタ）を共有する表示装置が開示されている。この表示装置は、このように３つのサブ画素が電源トランジスタを共有することにより、素子数を減らし、解像度の向上を図るものである。

特許２００８―８３０８４号公報

このように、表示装置では、高精細な画像表示が望まれており、解像度を高めることが期待されている。

本開示はかかる問題点に鑑みてなされたもので、その目的は、解像度を高めることができる表示装置、表示装置の製造方法、および電子機器を提供することにある。

本開示の表示装置は、複数の単位画素と、電源線とを備えている。複数の単位画素は、それぞれが、表示素子と、ゲート、ドレイン、および表示素子に接続されたソースを含み表示素子に駆動電流を供給する駆動トランジスタとを有し、第１の方向に走査駆動されるものである。電源線は、第１の方向と交差する第２の方向に延伸し、複数の単位画素のうちの第１の方向に隣り合う２つの単位画素からなる画素ペアに対して一本設けられている。各画素ペアにおける２つの単位画素の駆動トランジスタのドレインは、画素ペア単位で互いに接続されている。上記画素ペアにおける２つの単位画素のうちの一方または双方は、オン状態になることにより、電源線と、画素ペアにおける各駆動トランジスタのドレインとを接続する電源トランジスタを有している。

本開示の表示装置の製造方法は、基板上にトランジスタを形成するトランジスタ形成工
程と、表示素子形成工程とを含んでいる。トランジスタ形成工程において、イオンインプ
ラ装置により走査される第１の方向は、ＥＬＡ装置により走査される第２の方向と互いに
交差し、それぞれが、表示素子と、ゲート、ドレイン、および表示素子に接続されたソースを含み表示素子に駆動電流を供給する駆動トランジスタとを有し、第１の方向に走査駆動される複数の単位画素のうちの、第１の方向に隣り合う２つの単位画素からなる画素ペアにおける各駆動トランジスタを、第１の方向に並設して形成する。各画素ペアにおける２つの単位画素の駆動トランジスタのドレインは、画素ペア単位で互いに接続される。各画素ペアにおける２つの単位画素の駆動トランジスタのドレインは、画素ペア単位で互いに接続されている。上記画素ペアにおける２つの単位画素のうちの一方または双方は、オン状態になることにより、電源線と、画素ペアにおける各駆動トランジスタのドレインとを接続する電源トランジスタを有している。

本開示の電子機器は、上記表示装置を備えたものであり、例えば、テレビジョン装置、デジタルカメラ、パーソナルコンピュータ、ビデオカメラあるいは携帯電話等の携帯端末装置などが該当する。

本開示の表示装置、表示装置の製造方法、および電子機器では、複数の単位画素が第１の方向に走査駆動される。この複数の単位画素のうちの、第１の方向に隣り合う２つの単位画素からなる画素ペアに対して一の電源線が設けられている。

本開示の表示装置、表示装置の製造方法、および電子機器によれば、第１の方向に隣り合う２つの単位画素からなる画素ペアに対して一の電源線を設けるようにしたので、解像度を高めることができる。

参考例に係る表示装置の一構成例を表すブロック図である。 図１に示した表示部の回路構成例を表す回路図である。 図１に示した表示部におけるサブ画素の回路構成例を表す回路図である。 図１に示した表示部におけるトランジスタの一構成例を表す説明図である。 図３に示した発光素子の配置を表す説明図である。 図３に示した発光素子の構成を表す模式図である。 図３に示した発光素子の要部断面構造を表す断面図である。 変形例に係る発光素子の要部断面構造を表す断面図である。 図１に示した駆動部の一動作例を表すタイミング波形図である。 図１に示した表示装置の一動作例を表すタイミング波形図である。 図１に示した表示装置の書込期間における一動作例を表すタイミング波形図である。 ＥＬＡ装置による処理に起因する閾値電圧Ｖthのばらつきを説明するための模式図である。 イオンインプラ装置による処理に起因する閾値電圧Ｖthのばらつきを説明するための模式図である。 図２に示したサブ画素の配置を表す説明図である。 図２に示したサブ画素における駆動トランジスタの配置を表す説明図である。 比較例に係る表示部の回路構成例を表す回路図である。 他の参考例に係る表示装置の一構成例を表すブロック図である。 図１７に示した表示部の回路構成例を表す回路図である。 図１８に示した発光素子の配置を表す説明図である。 図１８に示した発光素子の構成を表す模式図である。 図１８に示した発光素子の要部断面構造を表す断面図である。 図１８に示した発光素子の構成を表す模式図である。 図１８に示した発光素子の要部断面構造を表す断面図である。 図１８に示した駆動部の一動作例を表すタイミング波形図である。 他の参考例に係る画素の配置の一例を表す説明図である。 他の参考例に係る画素の配置の一例を表す説明図である。 他の参考例に係る画素の配置の一例を表す説明図である。 他の参考例に係る画素の配置の一例を表す説明図である。 他の参考例に係る表示部の回路構成例を表す回路図である。 図２９に示した表示部におけるサブ画素の回路構成例を表す回路図である。 他の参考例に係るトランジスタの一構成例を表す説明図である。 他の参考例に係るサブ画素における駆動トランジスタの配置を表す説明図である。 実施の形態に係る表示装置の一構成例を表すブロック図である。 図３３に示した表示部の回路構成例を表す回路図である。 図３３に示した表示部におけるサブ画素の回路構成例を表す回路図である。 図３３に示した駆動部の一動作例を表すタイミング波形図である。 図３３に示した表示装置の一動作例を表すタイミング波形図である。 図３４に示したサブ画素の配置を表す説明図である。 図３４に示したサブ画素における駆動トランジスタの配置を表す説明図である。 実施の形態の変形例に係る表示装置の一構成例を表すブロック図である。 図４０に示した表示部の回路構成例を表す回路図である。 図４０に示した駆動部の一動作例を表すタイミング波形図である。 実施の形態の他の変形例に係る表示装置の一構成例を表すブロック図である。 図４３に示した表示部の回路構成例を表す回路図である。 図４３に示した表示装置の一動作例を表すタイミング波形図である。 実施の形態に係る表示装置が適用されたテレビジョン装置の外観構成を表す斜視図である。 変形例に係る表示部の回路構成例を表す回路図である。 他の変形例に係る発光素子の構成を表す模式図である。 図４８に示した発光素子の要部断面構造を表す断面図である。 他の変形例に係る発光素子の構成を表す模式図である。 図５０に示した発光素子の要部断面構造を表す断面図である。

以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．参考例
２．実施の形態
３．適用例

＜１．参考例＞
［構成例］
まず、実施の形態に係る表示装置についての説明に先立ち、参考例について説明する。図１は、参考例に係る表示装置の一構成例を表すものである。表示装置１は、発光素子を用いた、アクティブマトリックス方式の表示装置である。この表示装置１は、表示部１０および駆動部２０を備えている。

表示部１０は、複数の画素Ｐixがマトリックス状に配置されたものである。各画素Ｐixは、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）、白色（Ｗ）の４つのサブ画素１１を有している。また、表示部１０は、行方向に延伸する複数の走査線ＷＳＬ、複数の電源線ＰＬ、および複数の電源制御線ＤＳＬと、列方向に延伸する複数のデータ線ＤＴＬとを有している。これらの走査線ＷＳＬ、電源線ＰＬ、電源制御線ＤＳＬ、およびデータ線ＤＴＬの一端は、駆動部２０に接続されている。上記した各サブ画素１１は、走査線ＷＳＬとデータ線ＤＴＬとの交差部に配置されている。

図２は、表示部１０の回路構成の一例を表すものである。この図２は、表示部１０におけるｋ行目の画素Ｐixを示している。画素Ｐixは、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）、白色（Ｗ）の４つのサブ画素１１（１１Ｒ，１１Ｇ，１１Ｂ，１１Ｗ）を有している。この例では、これらの４つのサブ画素１１Ｒ，１１Ｇ，１１Ｂ，１１Ｗは、画素Ｐixにおいて２行２列で配置されている。具体的には、画素Ｐixにおいて、左上に赤色（Ｒ）のサブ画素１１Ｒを配置し、右上に緑色（Ｇ）のサブ画素１１Ｇを配置し、左下に白色（Ｗ）のサブ画素１１Ｗを配置し、右下に青色（Ｂ）のサブ画素１１Ｂを配置している。この４つのサブ画素１１Ｒ，１１Ｇ，１１Ｂ，１１Ｗのうち、サブ画素１１Ｒ，１１Ｗは、走査線ＷＳＬ、電源線ＰＬ、電源制御線ＤＳＬ、およびデータ線ＤＴＬに接続されており、サブ画素１１Ｇ，１１Ｂは、走査線ＷＳＬおよびデータ線ＤＴＬに接続されている。サブ画素１１Ｒ，１１Ｇは、同じ走査線ＷＳＬに接続されており、サブ画素１１Ｗ，１１Ｂは、同じ走査線ＷＳＬに接続されている。また、サブ画素１１Ｒ，１１Ｗは同じデータ線ＤＴＬに接続されており、サブ画素１１Ｇ，１１Ｂは、同じデータ線ＤＴＬに接続されている。また、詳細は後述するが、サブ画素１１Ｒは、サブ画素１１Ｇと接続されており、サブ画素１１Ｗは、サブ画素１１Ｂと接続されている。

図３は、サブ画素１１Ｒ，１１Ｇの回路構成の一例を表すものである。なお、サブ画素１１Ｗ，１１Ｂについても同様である。サブ画素１１Ｒは、書込トランジスタＷＳＴｒと、駆動トランジスタＤＲＴｒと、電源トランジスタＤＳＴｒと、容量素子Ｃｓと、発光素子３０とを備えている。サブ画素１１Ｇは、書込トランジスタＷＳＴｒと、駆動トランジスタＤＲＴｒと、容量素子Ｃｓ、発光素子３０とを備えている。これらのサブ画素１１Ｒ，１１Ｇは、電源トランジスタＤＳＴｒを共有している。すなわち、サブ画素１１Ｒ，１１Ｇは、３つのトランジスタ（書込トランジスタＷＳＴｒ、駆動トランジスタＤＲＴｒ、電源トランジスタＤＳＴｒ）および１つの容量素子Ｃｓを用いて構成される、いわゆる「３Ｔｒ１Ｃ」の構成において、電源トランジスタＤＳＴｒを共有するように構成したものである。なお、この例では、サブ画素１１Ｒ，１１Ｇのうち、サブ画素１１Ｒが電源トランジスタＤＳＴｒを有するようにしたが、これに限定されるものではなく、これに代えて、例えば、サブ画素１１Ｇが電源トランジスタＤＳＴｒを有するようにしてもよい。

書込トランジスタＷＳＴｒおよび駆動トランジスタＤＲＴｒは、例えば、ＮチャネルＭＯＳ（Metal Oxide Semiconductor）型のＴＦＴ（Thin Film Transistor；薄膜トランジスタ）により構成されるものである。また、電源トランジスタＤＳＴｒは、例えば、ＰチャネルＭＯＳ型のＴＦＴにより構成されるものである。なお、これに限定されるものではなく、これに代えて、例えば、書込トランジスタＷＳＴｒをＰチャネルＭＯＳ型のＴＦＴにより構成してもよく、また、電源トランジスタＤＳＴｒをＮチャネルＭＯＳ型のＴＦＴにより構成してもよい。これらのトランジスタは、例えば、低温ポリシリコン（ＬＴＰＳ；Low Temperature Poly Silicon）プロセスにより形成されるものである。この低温ポリシリコンプロセスは、例えば高い移動度μを実現することができるため、トランジスタを小さくすることができ、高い解像度を実現することができる。なお、低温ポリシリコンプロセスに限定されるものではなく、これに代えて、例えば、アモルファスシリコン（ａ−Ｓｉ）ＴＦＴプロセスや、酸化物ＴＦＴプロセスにより形成してもよい。

サブ画素１１Ｒ，１１Ｇのそれぞれにおいて、書込トランジスタＷＳＴｒは、ゲートが走査線ＷＳＬに接続され、ソースがデータ線ＤＴＬに接続され、ドレインが駆動トランジスタＤＲＴｒのゲートおよび容量素子Ｃｓの一端に接続されている。駆動トランジスタＤＲＴｒは、ゲートが書込トランジスタＷＳＴｒのドレインおよび容量素子Ｃｓの一端に接続され、ドレインが、サブ画素１１Ｒの電源トランジスタＤＳＴｒのドレイン等に接続され、ソースが容量素子Ｃｓの他端および発光素子３０のアノードに接続されている。サブ画素１１Ｒにおいて、電源トランジスタＤＳＴｒは、ゲートが電源制御線ＤＳＬに接続され、ソースが電源線ＰＬに接続され、ドレインがサブ画素１１Ｒの駆動トランジスタＤＲＴｒのドレインおよびサブ画素１１Ｇの駆動トランジスタＤＲＴｒのドレインに接続されている。

図４は、ＴＦＴの一構成例を表すものであり、（Ａ）は断面図を示し、（Ｂ）は要部平面図を示す。ＴＦＴは、ゲート電極１１０と、ポリシリコン層１４０とを有している。ゲート電極１１０は、ガラスなどにより構成された基板１００上に形成されている。ゲート電極１１０は、例えばモリブデンＭｏなどにより構成されるものである。ゲート電極１１０および基板１００の上には、絶縁層１２０，１３０がこの順で形成されている。絶縁層１２０は、例えば窒化シリコン（ＳｉＮｘ）により構成され、絶縁層１３０は、例えば酸化シリコン（ＳｉＯ２）により構成されるものである。ポリシリコン層１４０は、絶縁層１３０上に形成されている。ポリシリコン層１４０は、後述するように、絶縁層１３０上にアモルファスシリコン層を形成し、そのアモルファスシリコン層に対してＥＬＡ（Excimer Laser Anneal）装置によりアニール処理することにより形成されるものである。ポリシリコン層１４０は、チャネル領域１４１、ＬＤＤ（Lightly Doped Drain）１４２、およびコンタクト領域１４３から構成される。これらは、後述するように、イオンインプラ装置やイオンドーピング装置によりイオンを注入することにより形成されるものである。このように、この例では、ゲート電極１１０が、ポリシリコン層１４０の下部に形成されている。すなわち、このＴＦＴは、いわゆるボトムゲート構造を有するものである。ポリシリコン層１４０および絶縁層１３０の上には、絶縁層１５０，１６０が、この順で形成されている。絶縁層１５０は、絶縁層１３０と同様に、例えば酸化シリコン（ＳｉＯ２）により構成されるものである。絶縁層１６０は、絶縁層１２０と同様に、例えば窒化シリコン（ＳｉＮｘ）により構成されるものである。絶縁層１６０上には、配線１７０が形成されている。絶縁層１５０，１６０には、ポリシリコン層１４０のコンタクト領域１４３に対応する領域に開口部が形成され、配線１７０は、この開口部を介して、そのコンタクト領域１４３に接続されるように形成されている。

表示部２０では、後述するように、電源トランジスタＤＳＴｒが共有されたサブ画素１１の組における駆動トランジスタＤＲＴｒが、イオンインプラ装置による走査方向であって、ＥＬＡ装置による走査方向と交差する方向に並設されるように形成される。具体的には、後述するように、この例では、同じ画素Ｐixに属するサブ画素１１Ｒ，１１Ｇにおける駆動トランジスタＤＲＴｒが、上記のように並設され、同じ画素Ｐixに属するサブ画素１１Ｗ，１１Ｂにおける駆動トランジスタＤＲＴｒが、上記のように並設されている。これにより、後述するように、これらの駆動トランジスタＤＲＴｒの特性（特に閾値電圧Ｖth）を、互いに同程度にすることができる。すなわち、表示部２０に形成される各トランジスタの特性は面内でばらついてしまうが、このように配置することにより、同じ画素Ｐixに属するサブ画素１１Ｒ，１１Ｇにおける駆動トランジスタＤＲＴｒの特性をほぼ同じにすることができるとともに、同じ画素Ｐixに属するサブ画素１１Ｗ，１１Ｂにおける駆動トランジスタＤＲＴｒの特性をほぼ同じにすることができる。

容量素子Ｃｓは、図３に示すように、サブ画素１１Ｒ，１１Ｇのそれぞれにおいて、一端が駆動トランジスタＤＲＴｒのゲートおよび書込トランジスタＷＳＴｒのドレインに接続され、他端が駆動トランジスタＤＲＴｒのソースおよび発光素子３０のアノードに接続されている。

発光素子３０は、有機ＥＬ素子を用いて構成された、各サブ画素１１Ｒ，１１Ｇ，１１Ｂ，１１Ｗに対応する色（赤色、緑色、青色、白色）の光を射出する発光素子であり、アノードが駆動トランジスタＤＲＴｒのソースおよび容量素子Ｃｓの他端に接続され、カソードには、駆動部２０によりカソード電圧Ｖcathが供給されている。

図５は、表示部１０における発光素子３０の配置を表すものである。図６は、画素Ｐixにおける発光素子３０の構成を模式的に表すものである。図７は、発光素子３０の要部断面構造を表すものである。

発光素子３０は、図６，７に示したように、発光層３２およびカラーフィルタ３１により構成されている。発光層３２は、アノード電極層３４とカソード電極層３７の間に形成されている。発光層３２は、この例では、黄色（Ｙ）の光を射出する黄色発光層３５と、青色（Ｂ）の光を射出する青色発光層３６を積層して形成され、これにより白色（Ｗ）の光を射出するようになっている。発光層３２から射出した光は、カラーフィルタ３１を通過して表示部１０の表示面より出力される。なお、各サブ画素１１Ｒ，１１Ｇ，１１Ｂ，１１Ｗには開口部３３が設けられ、開口部３３を通過した光が表示面より出力されるようになっている。このように発光層を積層する場合には、その発光層の順番を変更してもよい。具体的には、この例では、発光層３２のうちの青色発光層３６をカソード電極層３７側に配置し、黄色発光層３５をアノード電極層３４側に配置したが、これに限定されるものではなく、これに代えて、例えば、黄色発光層３５をカソード電極層３７側に配置し、青色発光層３６をアノード電極層３４側に配置してもよい。また、発光素子３０の種類は特に限定されるものではなく、例えば、発光層３２から、素子や配線などが形成された基板と反対の方向に光を射出する、いわゆるトップエミッション型であってもよいし、基板の方向に光を射出する、いわゆるボトムエミッション型であってもよい。

この例では、黄色発光層３５は、黄色（Ｙ）の光を発光する材料から構成されている。なお、これに限定されるものではなく、これに代えて、例えば、図８に示したように、赤色（Ｒ）の光を発光する材料に緑色（Ｇ）の光を発光する材料をドープすることにより、黄色発光層３５Ａを構成してもよい。この例でも、積層する発光層の順番を変更してもよい。

駆動部２０は、図１に示したように、外部から供給される映像信号Ｓdispおよび同期信号Ｓsyncに基づいて、表示部１０を駆動するものである。この駆動部２０は、映像信号処理部２１と、タイミング生成部２２と、走査線駆動部２３と、電源制御線駆動部２５と、電源線駆動部２６と、データ線駆動部２７とを備えている。

映像信号処理部２１は、外部から供給される映像信号Ｓdispに対して所定の信号処理を行い、映像信号Ｓdisp2を生成するものである。この所定の信号処理としては、例えば、ガンマ補正や、オーバードライブ補正などが挙げられる。

タイミング生成部２２は、外部から供給される同期信号Ｓsyncに基づいて、走査線駆動部２３、電源制御線駆動部２５、電源線駆動部２６およびデータ線駆動部２７に対してそれぞれ制御信号を供給し、これらがお互いに同期して動作するように制御する回路である。

走査線駆動部２３は、タイミング生成部２２から供給された制御信号に従って、複数の走査線ＷＳＬに対して走査信号ＷＳを順次印加することにより、サブ画素１１を順次選択するものである。具体的には、走査線駆動部２３は、図２に示したように、サブ画素１１Ｒ，１１Ｇに対しては、走査信号ＷＳＡを供給し、サブ画素１１Ｗ，１１Ｂに対しては走査信号ＷＳＢを供給することにより、サブ画素１１を順次選択するようになっている。

電源制御線駆動部２５は、タイミング生成部２２から供給された制御信号に従って、複数の電源制御線ＤＳＬに対して電源制御信号ＤＳ１を順次印加することにより、サブ画素１１の発光動作および消光動作の制御を行うものである。具体的には、電源制御線駆動部２５は、図２に示したように、サブ画素１１Ｒ，１１Ｇに対しては、電源制御信号ＤＳ１Ａを供給し、サブ画素１１Ｗ，１１Ｂに対しては電源制御信号ＤＳ１Ｂを供給することにより、サブ画素１１を制御するようになっている。

電源線駆動部２６は、タイミング生成部２２から供給された制御信号に従って、複数の電源線ＰＬに対して電源信号ＤＳ２を順次印加することにより、サブ画素１１の発光動作および消光動作の制御を行うものである。具体的には、電源線駆動部２６は、図２に示したように、サブ画素１１Ｒ，１１Ｇに対しては、電源信号ＤＳ２Ａを供給し、サブ画素１１Ｗ，１１Ｂに対しては電源信号ＤＳ２Ｂを供給することにより、サブ画素１１を制御するようになっている。電源信号ＤＳ２は、電圧Ｖccpと電圧Ｖiniとの間で遷移するものである。後述するように、電圧Ｖiniは、サブ画素１１を初期化するための電圧であり、電圧Ｖccpは、駆動トランジスタＤＲＴｒに電流Ｉdsを流して発光素子３０を発光させるための電圧である。

データ線駆動部２７は、映像信号処理部２１から供給された映像信号Ｓdisp2およびタイミング生成部２２から供給された制御信号に従って、各サブ画素１１の発光輝度を指示する画素電圧Ｖsig、および後述するＶth補正を行うための電圧Ｖofsを含む信号Ｓigを生成し、各データ線ＤＴＬに印加するものである。

この構成により、駆動部２０は、後述するように、１水平期間内において、画素Ｐixを構成する４つのサブ画素１１（１１Ｒ，１１Ｇ，１１Ｂ，１１Ｗ）に対して、駆動トランジスタＤＲＴｒの素子ばらつきが画質に与える影響を抑えるための補正（Ｖth補正）を行う。そして、その後に、サブ画素１１に対して画素電圧Ｖsigの書込みを行い、発光素子３０が、書き込まれた画素電圧Ｖsigに応じた輝度で発光するようになっている。

［動作および作用］
続いて、本参考例に係る表示装置１の動作および作用について説明する。

（全体動作概要）
まず、図１を参照して、表示装置１の全体動作概要を説明する。映像信号処理部２１は、外部から供給される映像信号Ｓdispに対して所定の信号処理を行い、映像信号Ｓdisp2を生成する。タイミング生成部２２は、外部から供給される同期信号Ｓsyncに基づいて、走査線駆動部２３、電源制御線駆動部２５、電源線駆動部２６およびデータ線駆動部２７に対してそれぞれ制御信号を供給し、これらがお互いに同期して動作するように制御する。走査線駆動部２３は、タイミング生成部２２から供給された制御信号に従って、複数の走査線ＷＳＬに対して走査信号ＷＳ（ＷＳＡ，ＷＳＢ）を順次印加することにより、サブ画素１１を順次選択する。電源制御線駆動部２５は、タイミング生成部２２から供給された制御信号に従って、複数の電源制御線ＤＳＬに対して電源制御信号ＤＳ１（ＤＳ１Ａ，ＤＳ１Ｂ）を順次印加することにより、サブ画素１１の発光動作および消光動作の制御を行う。電源線駆動部２６は、タイミング生成部２２から供給された制御信号に従って、複数の電源線ＰＬに対して電源信号ＤＳ２（ＤＳ２Ａ，ＤＳ２Ｂ）を順次印加することにより、サブ画素１１の発光動作および消光動作の制御を行う。データ線駆動部２７は、映像信号処理部２１から供給された映像信号Ｓdisp2およびタイミング生成部２２から供給された制御信号に従って、各サブ画素１１の輝度に対応する画素電圧Ｖsig、およびＶth補正を行うための電圧Ｖofsを含む信号Ｓigを生成し、各データ線ＤＴＬに印加する。表示部１０は、駆動部２０から供給された走査信号ＷＳ、電源制御信号ＤＳ１、電源信号ＤＳ２、および信号Ｓigに基づいて、表示を行う。

（詳細動作）
次に、表示装置１の詳細動作を説明する。

図９は、駆動部２０の動作のタイミング図を表すものであり、（Ａ）は走査信号ＷＳ（ＷＳＡ，ＷＳＢ）の波形を示し、（Ｂ）は電源制御信号ＤＳ１（ＤＳ１Ａ，ＤＳ１Ｂ）の波形を示し、（Ｃ）は電源信号ＤＳ２（ＤＳ２Ａ，ＤＳ２Ｂ）の波形を示し、（Ｄ）は信号Ｓigの波形を示す。図９（Ａ）において、走査信号ＷＳＡ（ｋ），ＷＳＢ（ｋ）は、ｋ行目の画素Ｐixを駆動する走査信号ＷＳであり、走査信号ＷＳＡ（ｋ＋１），ＷＳＢ（ｋ＋１）は、（ｋ＋１）行目の画素Ｐixを駆動する走査信号ＷＳである。電源制御信号ＤＳ１（図９（Ｂ））および電源信号ＤＳ２（図９（Ｃ））についても同様である。

駆動部２０の走査線駆動部２３は、走査線ＷＳＬに対して、パルス形状を有する走査信号ＷＳを順次印加する（図９（Ａ））。その際、走査線駆動部２３は、１水平期間（１Ｈ）において、２つの走査線ＷＳＬに対して、パルスを順次印加する。電源線駆動部２６は、電源線ＰＬに対して、走査信号ＷＳのパルスの開始タイミングから所定期間（タイミングｔ１〜ｔ２等）だけ電圧Ｖiniになり、その他の期間は電圧Ｖccpになる電源信号ＤＳ２を印加する（図９（Ｃ））。電源制御線駆動部２５は、電源制御線ＤＳＬに対して、走査信号ＷＳのパルスの終端タイミングを含む所定期間（タイミングｔ３〜ｔ５等）だけ高レベルになり、その他の期間は低レベルになる電源制御信号ＤＳ１を印加する（図９（Ｂ））。データ線駆動部２７は、データ線ＤＴＬに対して、電源制御信号ＤＳ１が高レベルになっている期間（タイミングｔ３〜ｔ５等）に画素電圧Ｖsigを印加し、その他の期間に電圧Ｖofsを印加する（図９（Ｄ））。

このようにして、駆動部２０は、１水平期間（タイミングｔ１〜ｔ６）のうちの前半の期間（タイミングｔ１〜ｔ５）において、ｋ行目の画素Ｐixにおけるサブ画素１１Ｒ，１１Ｇを駆動し、後半の期間（タイミングｔ５〜ｔ６）において、ｋ行目の画素Ｐixにおけるサブ画素１１Ｗ，１１Ｂを駆動する。同様に、駆動部２０は、次の１水平期間（タイミングｔ６〜ｔ８）のうちの前半の期間（タイミングｔ６〜ｔ７）において、（ｋ＋１）行目の画素Ｐixにおけるサブ画素１１Ｒ，１１Ｇを駆動し、後半の期間（タイミングｔ７〜ｔ８）において、（ｋ＋１）行目の画素Ｐixにおけるサブ画素１１Ｗ，１１Ｂを駆動する。

図１０は、タイミングｔ１〜ｔ５の期間におけるサブ画素１１Ｒ，１１Ｇの動作のタイミング図を表すものであり、（Ａ）は走査信号ＷＳＡの波形を示し、（Ｂ）は電源信号ＤＳ２Ａの波形を示し、（Ｃ）は電源信号ＤＳ２Ａの波形を示し、（Ｄ）はサブ画素１１Ｒに供給される信号Ｓigの波形を示し、（Ｅ）はサブ画素１１Ｒにおける駆動トランジスタＤＲＴｒのゲート電圧Ｖｇの波形を示し、（Ｆ）はサブ画素１１Ｒにおける駆動トランジスタＤＲＴｒのソース電圧Ｖｓの波形を示し、（Ｇ）はサブ画素１１Ｇに供給される信号Ｓigの波形を示し、（Ｈ）はサブ画素１１Ｇにおける駆動トランジスタＤＲＴｒのゲート電圧Ｖｇの波形を示し、（Ｉ）はサブ画素１１Ｇにおける駆動トランジスタＤＲＴｒのソース電圧Ｖｓの波形を示す。図１０（Ｃ）〜（Ｆ）では、同じ電圧軸を用いて各波形を示し、同様に、図１０（Ｇ）〜（Ｉ）では、同じ電圧軸を用いて各波形を示している。なお、説明の便宜上、図１０（Ｇ）〜（Ｉ）と同じ電圧軸に、電源信号ＤＳ２Ａ（図１０（Ｃ））の波形と同じものを示している。

駆動部２０は、１水平期間（１Ｈ）の前半の期間内において、サブ画素１１Ｒ，１１Ｇの初期化を行い（初期化期間Ｐ１）、駆動トランジスタＤＲＴｒの素子ばらつきが画質に与える影響を抑えるためのＶth補正を行い（Ｖth補正期間Ｐ２）、サブ画素１１Ｒ，１１Ｇに対して画素電圧Ｖsigの書込みを行う（書込期間Ｐ３）。そして、その後に、サブ画素１１Ｒ，１１Ｇの発光素子３０が、書き込まれた画素電圧Ｖsigに応じた輝度で発光する（発光期間Ｐ４）。同様に、駆動部２０は、１水平期間（１Ｈ）の後半の期間内において、サブ画素１１Ｗ，１１Ｂに対して、初期化、Ｖth補正、および画素電圧Ｖsigの書込みを行い、その後、サブ画素１１Ｗ，１１Ｂの発光素子３０が発光する。以下に、サブ画素１１Ｒ，１１Ｇに対する駆動動作の詳細を説明する。

まず、駆動部２０は、タイミングｔ１〜ｔ２の期間（初期化期間Ｐ１）において、サブ画素１１Ｒ，１１Ｇをそれぞれ初期化する。具体的には、まず、タイミングｔ１において、データ線駆動部２７が、サブ画素１１Ｒ，１１Ｇに供給する信号Ｓigを、電圧Ｖofsにそれぞれ設定し（図１０（Ｄ），（Ｇ））、走査線駆動部２３が、走査信号ＷＳＡの電圧を低レベルから高レベルに変化させる（図１０（Ａ））。これにより、サブ画素１１Ｒ，１１Ｇにおける書込トランジスタＷＳＴｒがそれぞれオン状態になり、サブ画素１１Ｒ，１１Ｇにおける駆動トランジスタＤＲＴｒのゲート電圧Ｖｇが、電圧Ｖofsにそれぞれ設定される（図１０（Ｅ），（Ｈ））。また、これと同時に、電源線駆動部２６が、電源信号ＤＳ２Ａを電圧Ｖccpから電圧Ｖiniに変化させる（図１０（Ｃ））。これにより、駆動トランジスタＤＲＴｒがそれぞれオン状態になり、駆動トランジスタＤＲＴｒのソース電圧Ｖｓが電圧Ｖiniにそれぞれ設定される（図１０（Ｆ），（Ｉ））。その結果、サブ画素１１Ｒ，１１Ｇにおいて、駆動トランジスタＤＲＴｒのゲート・ソース間電圧Ｖgs（＝Ｖofs−Ｖini）は、駆動トランジスタＤＲＴｒの閾値電圧Ｖthよりも大きい電圧にそれぞれ設定され、サブ画素１１Ｒ，１１Ｇがそれぞれ初期化される。

次に、駆動部２０は、タイミングｔ２〜ｔ３の期間（Ｖth補正期間Ｐ２）において、Ｖth補正を行う。具体的には、電源線駆動部２６が、タイミングｔ２において、電源信号ＤＳ２Ａを電圧Ｖiniから電圧Ｖccpに変化させる（図１０（Ｃ））。これにより、サブ画素１１Ｒ，１１Ｇにおける駆動トランジスタＤＲＴｒは、それぞれ飽和領域で動作するようになり、ドレインからソースに電流Ｉdsが流れ、ソース電圧Ｖｓがそれぞれ上昇する（図１０（Ｆ），（Ｉ））。その際、ソース電圧Ｖｓは発光素子３０のカソードの電圧Ｖcathよりも低いため、発光素子３０は逆バイアス状態を維持し、発光素子３０には電流は流れない。このようにソース電圧Ｖｓが上昇することにより、ゲート・ソース間電圧Ｖgsが低下するため、電流Ｉdsは低下する。この負帰還動作により、電流Ｉdsは“０”（ゼロ）に向かって収束していく。言い換えれば、サブ画素１１Ｒ，１１Ｇにおける駆動トランジスタＤＲＴｒのゲート・ソース間電圧Ｖgsは、その駆動トランジスタＤＲＴｒの閾値電圧Ｖthとそれぞれ等しくなる（Ｖgs＝Ｖth）ように収束していく。

このＶth補正の動作を、以下に詳細に説明する。駆動トランジスタＤＲＴｒのドレインからソースに流れる電流Ｉdsは、次式で表すことができる。

ここで、ｔは、Ｖth補正が開始したタイミングｔ２（図１０）を基準とした時間を示す。また、Ｗは駆動トランジスタＤＲＴｒのゲート幅を示し、Ｌはゲート長を示し、Ｃoxは酸化膜容量を示し、μは移動度を示す。

この電流Ｉdsは、容量素子Ｃｓの他端に供給され、容量素子Ｃｓの両端間の電圧（＝Ｖgs）が変化する。この振る舞いは、次式で表すことができる。

式（１），（２）を用いて、ゲート・ソース間電圧Ｖgsの時間変化についての次式を得る。

ここで、Ｖgs(0)は、タイミングｔ２におけるゲート・ソース間電圧Ｖgs（＝Ｖofs−Ｖini）である。

このようにして、Ｖth補正期間Ｐ２では、ゲート・ソース間電圧Ｖgsは、式（３）に示したように、時間が経つとともに徐々に低下する。そして、十分に長い時間が経過することにより、式（３）の右辺はほぼ“０”（ゼロ）となるため、ゲート・ソース間電圧Ｖgsは、閾値電圧Ｖthと同程度になる。

次に、駆動部２０は、タイミングｔ３〜ｔ４の期間（書込期間Ｐ３）において、サブ画素１１Ｒ，１１Ｇに対して、画素電圧Ｖsigの書込みをそれぞれ行う。具体的には、まず、電源制御線駆動部２５が、タイミングｔ３において、電源制御信号ＤＳ１Ａの電圧を低レベルから高レベルに変化させる（図１０（Ｂ））。これにより、電源トランジスタＤＳＴｒはオフ状態になる。そして、これと同時に、データ線駆動部２７は、サブ画素１１Ｒ，１１Ｇに供給する信号Ｓigを画素電圧Ｖsig（ＶsigR，ＶsigG）にそれぞれ設定する（図１０（Ｄ），（Ｇ））。これにより、サブ画素１１Ｒ，１１Ｇの駆動トランジスタＤＲＴｒのゲート電圧Ｖｇが、電圧Ｖofsから画素電圧Ｖsig（ＶsigR，ＶsigG）にそれぞれ上昇する（図１０（Ｄ），（Ｇ））。これに応じて、サブ画素１１Ｒ，１１Ｇの駆動トランジスタＤＲＴｒのソース電圧Ｖｓもまたやや上昇する（図１０（Ｆ），（Ｉ））。その結果、サブ画素１１Ｒ，１１Ｇの駆動トランジスタＤＲＴｒのゲート・ソース間電圧Ｖgsは、それぞれ、画素電圧Ｖsigに応じた電圧に設定される。その際、画素電圧Ｖsigが黒表示に対応する電圧以外の場合には、このゲート・ソース間電圧Ｖgsは、閾値電圧Ｖthより大きくなるため（Ｖgs＞Ｖth）、駆動トランジスタＤＲＴｒはそれぞれオン状態になり、これらの駆動トランジスタＤＲＴｒのソース電圧Ｖｓは互いにほぼ等しい電圧になる。

図１１はサブ画素１１Ｒ，１１Ｇに対する画素電圧Ｖsigの書込動作のタイミング図を表すものであり、（Ａ）はサブ画素１１Ｒに対する動作を示し、（Ｂ）はサブ画素１１Ｇに対する動作を示す。この例では、サブ画素１１Ｒに書込む画素電圧ＶsigRは、サブ画素１１Ｇに書込む画素電圧ＶsigGよりも低い。このような場合でも、書込期間Ｐ３において、サブ画素１１Ｒにおける駆動トランジスタＤＲＴｒのソース電圧と、サブ画素１１Ｇにおける駆動トランジスタＤＲＴｒのソース電圧とは、互いにほぼ等しい電圧になる。すなわち、仮に、電源トランジスタＤＳＴｒを共有せず、サブ画素１１Ｒ，１１Ｇがそれぞれ電源トランジスタＤＳＴｒを有している場合には、駆動トランジスタＤＲＴｒのソース電圧Ｖｓは、それぞれ、画素電圧Ｖsigに応じたレベルになる。この場合には、駆動トランジスタＤＲＴｒのソース電圧Ｖｓは、画素電圧Ｖsigが低い場合には低めの電圧Ｖｓ１になり（図１１（Ａ））、画素電圧Ｖsigが高い場合には高めの電圧Ｖｓ２になる（図１１（Ｂ））。一方、表示部１０では、サブ画素１１Ｒ，１１Ｇにおける２つの駆動トランジスタＤＲＴｒのソースが、２つの駆動トランジスタＤＲＴｒを介して接続されるため、ソース電圧Ｖｓは、互いにほぼ等しい電圧になる。このことは、サブ画素１１Ｒ，１１Ｇのうち、画素電圧Ｖsigが低い方（この例ではサブ画素１１Ｒ）がより暗く発光し、画素電圧Ｖsigの高い方（この例ではサブ画素１１Ｇ）がより明るく発光することを意味している。よって、データ線駆動部２７は、この振る舞いを考慮して、所望の輝度で発光するように画素電圧Ｖsigを補正することが望ましい。

次に、走査線駆動部２３は、タイミングｔ４において、走査信号ＷＳＡの電圧を高レベルから低レベルに変化させる（図１０（Ａ））。これにより、サブ画素１１Ｒ，１１Ｇにおける書込トランジスタＷＳＴｒがそれぞれオフ状態になり、駆動トランジスタＤＲＴｒのゲートがそれぞれフローティングとなるため、これ以後、容量素子Ｃｓの端子間電圧、すなわち、駆動トランジスタＤＲＴｒのゲート・ソース間電圧Ｖgsはそれぞれ維持される。

次に、駆動部２０は、タイミングｔ５以降の期間（発光期間Ｐ４）において、サブ画素１１Ｒ，１１Ｇを発光させる。具体的には、タイミングｔ５において、電源制御線駆動部２５が、電源制御信号ＤＳ１Ａを高レベルから低レベルに変化させる（図１０（Ｂ））。これにより、電源トランジスタＤＳＴｒがオン状態になり、サブ画素１１Ｒ，１１Ｇにおける駆動トランジスタＤＲＴｒに電流Ｉdsがそれぞれ流れる。そして、駆動トランジスタＤＲＴｒに電流Ｉdsがそれぞれ流れるにつれ、駆動トランジスタＤＲＴｒのソース電圧Ｖｓがそれぞれ上昇し（図１０（Ｆ），（Ｉ））、これに伴って駆動トランジスタＤＲＴｒのゲート電圧Ｖｇもそれぞれ上昇する（図１０（Ｅ），（Ｈ））。そして、このようなブートストラップ動作により、駆動トランジスタＤＲＴｒのソース電圧Ｖｓが、発光素子３０の閾値電圧Ｖelと電圧Ｖcathの和（Ｖel＋Ｖcath）よりも大きくなると、発光素子３０のアノード・カソード間に電流が流れ、発光素子３０が発光する。すなわち、発光素子３０の素子ばらつきに応じてソース電圧Ｖｓが上昇し、発光素子３０が発光する。

以上では、１水平期間（タイミングｔ１〜ｔ６）のうちの前半の期間（タイミングｔ１〜ｔ５）におけるサブ画素１１Ｒ，１１Ｇの初期化動作、Ｖth補正動作、および画素電圧Ｖsigの書込動作を説明したが、同様に、続く後半の期間（図９のタイミングｔ５〜ｔ６）において、サブ画素１１Ｗ，１１Ｂが、初期化動作、Ｖth補正動作、および画素電圧Ｖsigの書込動作を行う。

その後、表示装置１では、所定の期間（１フレーム期間）が経過したのち、発光期間Ｐ３から書込期間Ｐ１に移行する。駆動部２０は、この一連の動作を繰り返すように駆動する。

（駆動トランジスタＤＲＴｒの配置について）
表示装置１では、図２，３に示したように、複数（この例では２つ）のサブ画素１１が電源トランジスタＤＳＴｒを共有している。この電源トランジスタＤＳＴｒの共有に係る複数のサブ画素１１では、駆動トランジスタＤＲＴｒの閾値電圧Ｖthがほぼ等しいことが望ましい。具体的には、この例では、同じ画素Ｐixに属するサブ画素１１Ｒ，１１Ｇにおける駆動トランジスタＤＲＴｒの閾値電圧Ｖthをほぼ等しくするとともに、同じ画素Ｐixに属するサブ画素１１Ｗ，１１Ｂにおける駆動トランジスタＤＲＴｒの閾値電圧Ｖthをほぼ等しくすることが望ましい。さもなくば、例えば、タイミングｔ３〜ｔ４の期間において、サブ画素１１Ｒ，１１Ｇの駆動トランジスタＤＲＴｒのソース電圧Ｖｓが互いにほぼ等しくなることにより、その前に行ったＶth補正の結果が乱されて、画質が低下するおそれがあるからである。

駆動トランジスタＤＲＴｒの閾値電圧Ｖthのばらつきは、例えば、トランジスタの形成工程のうちの、ポリシリコン層１４０の形成工程により大きな影響を受ける。この工程では、まず、絶縁層１３０（図４）上にアモルファスシリコン層を形成する。そして、そのアモルファスシリコン層に対してＥＬＡ装置によりアニール処理を行うことによりポリシリコン層１４０を形成する。そして、このポリシリコン層１４０のチャネル領域１４１およびＬＤＤ１４２に対しては、イオンインプラ装置によりイオンを注入する。また、コンタクト領域１４３に対しては、イオンドーピング装置によりイオンを注入する。このＥＬＡ装置による処理、およびイオンインプラ装置による処理は、トランジスタの閾値電圧Ｖthのばらつきに対して影響をおよぼす。

図１２は、ＥＬＡ装置による処理に起因する閾値電圧Ｖthのばらつきを模式的に表すものである。図１３は、イオンインプラ装置による処理に起因する閾値電圧Ｖthのばらつきを模式的に表すものである。図１２，１３は、大きなガラス基板９９に複数の表示部１０を形成する場合を示している。

ＥＬＡ装置は、図１２に示したように、短冊状のレーザービーム（ビームＬＢ１）を、例えば数百Ｈｚ程度でオンオフしつつ、ガラス基板９９を走査方向Ｄ１に走査することにより、ガラス基板９９全面に対して処理を行うようになっている。このとき、レーザーのエネルギーが、１ショットごとにばらつくおそれがあり、これに応じて、走査方向Ｄ１に隣接するトランジスタの特性がばらつくおそれがある。この場合には、走査方向Ｄ１（図１２の縦方向）では、トランジスタの閾値電圧Ｖthは、走査方向Ｄ１と直交する方向（図１２の横方向）に比べ、大きくばらついてしまう。

また、イオンインプラ装置は、図１３に示したように、短冊状のレーザービーム（ビームＬＢ２）をオン状態にしながら、ガラス基板９９を走査方向Ｄ２に走査することにより、ガラス基板９９全面に対して処理を行うようになっている。このように、イオンインプラ装置は、レーザービームを常時出力するため、上述したＥＬＡ装置の場合と異なり、走査方向Ｄ２に隣接するトランジスタのばらつきは生じにくい。一方、短冊の長軸方向（走査方向Ｄ２と直交する方向）において、レーザーのエネルギーが均一でないおそれがあり、これに応じて、この長軸方向に隣接するトランジスタの特性がばらつくおそれがある。この場合には、走査方向Ｄ２と直交する方向（図１３の縦方向）では、トランジスタの閾値電圧Ｖthは、走査方向Ｄ２（図１３の横方向）に比べ、大きくばらついてしまう。

そこで、図１２，１３に示したように、ＥＬＡ装置による走査方向Ｄ１と、イオンインプラ装置による走査方向Ｄ２を直交するように設定することにより、図１２，１３の横方向におけるトランジスタの閾値電圧Ｖthのばらつきを抑えることができる。

図１４は、表示部１０におけるサブ画素１１の配置と、走査方向Ｄ１，Ｄ２との関係を表すものである。図１５は、各サブ画素１１の駆動トランジスタＤＲＴｒの配置と、走査方向Ｄ１，Ｄ２との関係を表すものである。

図１４に示したように、表示部１０では、同じ画素Ｐixに属するサブ画素１１Ｒ，１１Ｇを、走査方向Ｄ１と直交する方向であって、走査方向Ｄ２と同じ方向（図１４の横方向）に並設し、同様に、同じ画素Ｐixに属するサブ画素１１Ｗ，１１Ｂを、走査方向Ｄ１と直交する方向であって、走査方向Ｄ２と同じ方向（図１４の横方向）に並設する。

より具体的には、図１５に示したように、同じ画素Ｐixに属するサブ画素１１Ｒ，１１Ｇにおける駆動トランジスタＤＲＴｒを、走査方向Ｄ１と直交する方向であって、走査方向Ｄ２と同じ方向（図１５の横方向）に並設し、同様に、同じ画素Ｐixに属するサブ画素１１Ｗ，１１Ｂにおける駆動トランジスタＤＲＴｒを、走査方向Ｄ１と直交する方向であって、走査方向Ｄ２と同じ方向（図１５の横方向）に並設する。各駆動トランジスタＤＲＴｒは、長さ（Ｌ）方向が走査方向Ｄ２になるように配置する。

これにより、同じ画素Ｐixに属するサブ画素１１Ｒ，１１Ｇにおける駆動トランジスタＤＲＴｒの閾値電圧Ｖthをほぼ同じにすることができるとともに、同じ画素Ｐixに属するサブ画素１１Ｗ，１１Ｂにおける駆動トランジスタＤＲＴｒの閾値電圧Ｖthをほぼ同じにすることができる。

（比較例）
次に、比較例に係る表示装置１Ｒについて説明する。本比較例は、電源トランジスタＤＳＴｒの共有を行わず、各サブ画素１１が電源トランジスタＤＳＴｒをそれぞれ有するように構成したものである。その他の構成は、本参考例（図１）と同様である。

図１６は、表示装置１Ｒに係る表示部１０Ｒの回路構成の一例を表すものである。表示部１０Ｒでは、画素Ｐixを構成する４つのサブ画素１９Ｒ，１９Ｇ，１９Ｂ，１９Ｗは、それぞれ、いわゆる「３Ｔｒ１Ｃ」の構成を有する。すなわち、本参考例に係る表示部１０（図２）では、サブ画素１１Ｇ，１１Ｂは、電源トランジスタＤＳＴｒを省き、サブ画素１１Ｒ，１１Ｗの電源トランジスタＤＳＴｒをそれぞれ共用するようにしたが、本比較例に係る表示部１０Ｒでは、サブ画素１９Ｇ，１９Ｂも、サブ画素１９Ｒ，１９Ｗと同様に、電源トランジスタＤＳＴｒをそれぞれ有している。

このように、比較例に係る表示部１０Ｒでは、全てのサブ画素１９が、いわゆる「３Ｔｒ１Ｃ」の構成を有するため、トランジスタ数が多くなってしまう。これにより、画素Ｐixの面積が大きくなってしまうため、解像度を高めにくくなる。

一方、本参考例に係る表示部１０では、画素Ｐixを構成する４つのサブ画素１１のうち、２つのサブ画素１１Ｇ，１１Ｂにおいて電源トランジスタＤＳＴｒを省き、サブ画素１１Ｒ，１１Ｗの電源トランジスタを共用するようにしたので、トランジスタ数を減らすことができる。これにより、画素Ｐixの面積を小さくすることができ、表示装置１の解像度を高めることができる。

［効果］
以上のように本参考例では、電源トランジスタを複数のサブ画素で共有するようにしたので、表示装置の解像度を高めることができる。

また、本参考例では、水平方向に隣り合う複数のサブ画素が電源トランジスタを共有するようにしたので、動作をシンプルにすることができる。

また、本参考例では、ＥＬＡ装置による走査方向と、イオンインプラ装置による走査方向を互いに交差するようにしたので、ＥＬＡ装置による走査方向と交差する方向であって、イオンインプラ装置による走査方向と同じ方向におけるトランジスタの特性ばらつきを抑えることができる。

また、本参考例では、ＥＬＡ装置による走査方向と交差する方向であって、イオンインプラ装置による走査方向と同じ方向に、電源トランジスタの共有に係る複数のサブ画素における駆動トランジスタを並設したので、それらの駆動トランジスタの閾値電圧をほぼ同じにすることができ、画質の低下を抑えることができる。

［他の参考例１−１］
上記参考例では、画素Ｐixを、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）、白色（Ｗ）の４つのサブ画素１１で構成したが、これに限定されるものではない。以下に、本参考例について詳細に説明する。

図１７は、本参考例に係る表示装置１Ａの一構成例を表すものである。表示装置１Ａは、表示部１０Ａおよび駆動部２０Ａを備えている。表示部１０Ａの各画素Ｐixは、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の３色のサブ画素１２を有している。駆動部２０Ａは、走査線駆動部２３Ａと、電源制御線駆動部２５Ａと、電源線駆動部２６Ａと、データ線駆動部２７Ａとを備えている。

図１８は、表示部１０Ａにおける、ｋ行目および（ｋ＋１）行目の画素Ｐixの回路構成の一例を表すものである。表示部１０Ａには、電源トランジスタＤＳＴｒを有する、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の３つのサブ画素１２Ｒ，１２Ｇ，１２Ｂと、電源トランジスタＤＳＴｒを有しない、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の３つのサブ画素１２Ｒ１，１２Ｇ１，１２Ｂ１が並設されている。具体的には、水平方向に、サブ画素１２Ｒ，１２Ｇ１，１２Ｂ，１２Ｒ１，１２Ｇ，１２Ｂ１が、この順に繰り返し配置されている。この表示部１０Ａでは、上記参考例に係る表示部１０と同様に、水平方向に隣り合う２つのサブ画素１２が、電源トランジスタＤＳＴｒを共有するように構成されている。そして、３つのサブ画素１２Ｒ，１２Ｇ１，１２Ｂ、または３つのサブ画素１２Ｒ１，１２Ｇ，１２Ｂ１が、画素Ｐixを構成している。

図１９は、表示部１０Ａにおける発光素子４０の配置を表すものである。図２０は、発光素子４０の構成を模式的に表すものである。図２１は、発光素子４０の要部断面構造を表すものである。カラーフィルタ４１および開口部４３は、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の３つの発光素子４０に対応して形成されている。発光層４２は、発光層３２と同様に、黄色発光層４５と青色発光層４６を積層することにより、白色（Ｗ）の光を射出するものである。このように発光層を積層する場合には、その発光層の順番を変更してもよい。なお、発光層４２の構成は、これに限定されるものではなく、これに代えて、例えば、図２２，２３に示した発光層４２Ａのように、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）のカラーフィルタ４１に対応した領域に、それぞれ、赤色発光層、緑色発光層、青色発光層を形成してもよい。

図２４は、駆動部２０Ａの動作のタイミング図を表すものであり、（Ａ）は走査信号ＷＳの波形を示し、（Ｂ）は電源制御信号ＤＳ１の波形を示し、（Ｃ）は電源信号ＤＳ２の波形を示し、（Ｄ）は信号Ｓigの波形を示す。図２４（Ａ）において、走査信号ＷＳ（ｋ）はｋ行目の画素Ｐixを駆動する走査信号ＷＳであり、走査信号ＷＳ（ｋ＋１）は、（ｋ＋１）行目の画素Ｐixを駆動する走査信号ＷＳであり、走査信号ＷＳ（ｋ＋２）は（ｋ＋２）行目の画素Ｐixを駆動する走査信号ＷＳであり、走査信号ＷＳ（ｋ＋３）は、（ｋ＋３）行目の画素Ｐixを駆動する走査信号ＷＳである。電源制御信号ＤＳ１（図２４（Ｂ））および電源信号ＤＳ２（図２４（Ｃ））についても同様である。

駆動部２０Ａの走査線駆動部２３Ａは、走査線ＷＳＬに対して、パルス形状を有する走査信号ＷＳを順次印加する（図２４（Ａ））。その際、走査線駆動部２３は、１水平期間（１Ｈ）において、１つの走査線ＷＳＬに対してパルスを印加する。電源制御線駆動部２５Ａ、電源線駆動部２６Ａ、およびデータ線駆動部２７Ａは、上記参考例の場合（図９）と同様に、走査信号ＷＳに同期して、表示部１０Ａに各信号を供給する。

このようにして、駆動部２０Ａは、タイミングｔ１〜ｔ５の期間において、ｋ行目の画素Ｐixにおけるサブ画素１３を駆動し、タイミングｔ５〜ｔ６の期間において、（ｋ＋１）行目の画素Ｐixにおけるサブ画素１３を駆動する。同様に、タイミングｔ６〜ｔ７の期間において、（ｋ＋２）行目の画素Ｐixにおけるサブ画素１３を駆動し、タイミングｔ７〜ｔ８の期間において、（ｋ＋３）行目の画素Ｐixにおけるサブ画素１３を駆動する。

上記表示装置１Ａでは、同じ画素Ｐixに属する３つのサブ画素１２を水平方向に並設したが、これに限定されるものではなく、これに代えて、例えば、図２５〜２７に示したように、２つの行にまたがるように配置してもよい。これらの例では、例えば、３つのサブ画素１２のうちの２つを水平方向に隣り合わせで配置し、３つのサブ画素１２のうちの残りの１つを、その２つのサブ画素１２のうちの一方と垂直方向に隣り合うように配置している。また、図２６，２７は、視感度の低い青色（Ｂ）のサブ画素１２が垂直方向に並ぶように配置したものである。この場合でも、上記表示部１０Ａと同様に、水平方向に隣り合う２つのサブ画素１２が、電源トランジスタＤＳＴｒを共有するように構成することができる。

また、上記参考例では、画素Ｐixを、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）、白色（Ｗ）の４つのサブ画素１１で構成したが、これに限定されるものではなく、これに代えて、例えば、図２８に示したように、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）、黄色（Ｙ）の４つのサブ画素１２で構成してもよい。

［他の参考例１−２］
上記参考例では、水平方向に隣り合う２つのサブ画素１１が電源トランジスタＤＳＴｒを共有したが、これに限定されるものではなく、これに代えて、３つ以上のサブ画素が電源トランジスタＤＳＴｒを共有してもよい。３つのサブ画素１３が電源トランジスタＤＳＴｒを共有する場合の例を図２９に示す。

［他の参考例１−３］
上記参考例では、駆動トランジスタＤＲＴｒのソース端子に発光素子３０を接続したが、これに限定されるものではなく、例えば、図３０に示したように、駆動トランジスタＤＲＴｒのソース端子に、さらに容量素子Ｃsubを接続してもよい。この例では、この容量素子Ｃsubを、発光素子３０と並列に接続している。なお、これに限定されるものではなく、これに代えて、例えば、容量素子Ｃsubの一端を発光素子３０のアノードに接続し、容量素子Ｃsubの他端に直流電圧を印加してもよい。

［他の参考例１−４］
上記参考例では、ＴＦＴの構成において、ゲート電極１１０をポリシリコン層１４０の下部に形成したが、これに限定されるものではなく、これに代えて、例えば、ゲート電極をポリシリコン層の上部に形成してもよい。以下に、本参考例について詳細に説明する。

図３１は、ＴＦＴの一構成例を表すものであり、（Ａ）は断面図を示し、（Ｂ）は要部平面図を示す。ＴＦＴは、ゲート電極２５０と、ポリシリコン層２３０とを有している。ポリシリコン層２３０は、基板１００上に形成された絶縁層２１０，２２０の上に形成されている。絶縁層２１０は、例えば窒化シリコン（ＳｉＮｘ）により構成され、絶縁層２２０は、例えば酸化シリコン（ＳｉＯ２）により構成されるものである。ポリシリコン層２３０は、上記参考例の場合と同様に、チャネル領域２３１、ＬＤＤ２３２、およびコンタクト領域２３３から構成されている。このポリシリコン層２３０の上には絶縁層２４０が形成されている。この絶縁層２４０は、例えば酸化シリコン（ＳｉＯ２）により構成されるものである。絶縁層２４０上には、ゲート電極２５０が形成されている。ゲート電極２５０は、例えばモリブデンＭｏなどにより構成されるものである。このように、この例では、ゲート電極２５０が、ポリシリコン層２３０の上部に形成されている。すなわち、このＴＦＴは、いわゆるトップゲート構造を有するものである。ゲート電極２５０および絶縁層２４０の上には、絶縁層２６０，２７０が、この順で形成されている。絶縁層２６０は、例えば酸化シリコン（ＳｉＯ２）により構成されるものであり、絶縁層２７０は、例えば窒化シリコン（ＳｉＮｘ）により構成されるものである。絶縁層２７０上には、配線２８０が形成されている。絶縁層２４０，２６０，２７０には、ポリシリコン層２３０のコンタクト領域２３３に対応する領域に開口部が形成され、配線２８０は、この開口部を介して、そのコンタクト領域２３３に接続されるように形成されている。

［他の参考例１−５］
上記参考例では、駆動トランジスタＤＲＴｒを、長さ（Ｌ）方向が走査方向Ｄ２になるように配置したが、これに限定されるものではなく、これに代えて、例えば、図３２に示したように、幅（Ｗ）方向が走査方向Ｄ２になるように配置してもよい。

＜２．実施の形態＞
次に、実施の形態に係る表示装置２について説明する。本実施の形態は、垂直方向に隣り合う２つのサブ画素が、電源トランジスタＤＳＴｒを共有するように構成したものである。なお、本開示の実施の形態に係る表示装置の製造方法は、本実施の形態により具現化されるので、併せて説明する。なお、上記参考例に係る表示装置１と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。

図３３は、本実施の形態の表示装置２の一構成例を表すものである。表示装置２は、表示部５０および駆動部６０を備えている。表示部５０の各画素Ｐixは、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）、白色（Ｗ）の４つのサブ画素１５を有している。駆動部６０は、走査線駆動部６３と、電源制御線駆動部６５と、電源線駆動部６６と、データ線駆動部６７とを備えている。

図３４は、表示部５０における、ｋ行目の画素Ｐixの回路構成の一例を表すものである。画素Ｐixは、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）、白色（Ｗ）の４つのサブ画素１５（１５Ｒ，１５Ｇ，１５Ｂ，１５Ｗ）を有している。これらの４つのサブ画素１５Ｒ，１５Ｇ，１５Ｂ，１５Ｗは、上記参考例に係る表示部１０と同様に、画素Ｐixにおいて２行２列で配置されている。この４つのサブ画素１５Ｒ，１５Ｇ，１５Ｂ，１５Ｗのうち、サブ画素１５Ｒ，１５Ｇは、走査線ＷＳＬ、電源線ＰＬ、電源制御線ＤＳＬ、およびデータ線ＤＴＬに接続されており、サブ画素１５Ｗ，１５Ｂは、走査線ＷＳＬおよびデータ線ＤＴＬに接続されている。サブ画素１５Ｒを含む行と、サブ画素１５Ｗを含む行とは、電源線ＰＬおよび電源制御線ＤＳＬを共有している。また、詳細は後述するが、サブ画素１５Ｒは、サブ画素１５Ｗと接続されており、サブ画素１５Ｇは、サブ画素１５Ｂと接続されている。

図３５は、サブ画素１５Ｒ，１５Ｗの回路構成の一例を表すものである。なお、サブ画素１５Ｇ，１５Ｂについても同様である。サブ画素１５Ｒは、書込トランジスタＷＳＴｒと、駆動トランジスタＤＲＴｒと、電源トランジスタＤＳＴｒと、容量素子Ｃｓと、発光素子３０とを備えている。サブ画素１５Ｗは、書込トランジスタＷＳＴｒと、駆動トランジスタＤＲＴｒと、容量素子Ｃｓ、発光素子３０とを備えている。これらのサブ画素１５Ｒ，１５Ｗは、電源トランジスタＤＳＴｒを共有している。すなわち、上記参考例に係る表示部１０は、水平方向に隣り合う２つのサブ画素１１が、電源トランジスタＤＳＴｒを共有するように構成したが、本実施の形態に係る表示部５０は、垂直方向に隣り合う２つのサブ画素１５が、電源トランジスタＤＳＴｒを共有するように構成している。この構成により、電源トランジスタＤＳＴｒ、電源線ＰＬ、および電源制御線ＤＳＬの数を減らすことができるため、表示装置２の解像度を高めることができる。なお、この例では、サブ画素１５Ｒ，１５Ｗのうち、サブ画素１５Ｒが電源トランジスタＤＳＴｒを有するようにしたが、これに限定されるものではなく、これに代えて、例えば、サブ画素１５Ｗが電源トランジスタＤＳＴｒを有するようにしてもよい。

サブ画素１５Ｒ，１５Ｗのそれぞれにおいて、書込トランジスタＷＳＴｒは、ゲートが走査線ＷＳＬに接続され、ソースがデータ線ＤＴＬに接続され、ドレインが駆動トランジスタＤＲＴｒのゲートおよび容量素子Ｃｓの一端に接続されている。駆動トランジスタＤＲＴｒは、ゲートが書込トランジスタＷＳＴｒのドレインおよび容量素子Ｃｓの一端に接続され、ドレインが、サブ画素１５Ｒの電源トランジスタＤＳＴｒのドレイン等に接続され、ソースが容量素子Ｃｓの他端および発光素子３０のアノードに接続されている。サブ画素１５Ｒにおいて、電源トランジスタＤＳＴｒは、ゲートが電源制御線ＤＳＬに接続され、ソースが電源線ＰＬに接続され、ドレインがサブ画素１５Ｒの駆動トランジスタＤＲＴｒのドレインおよびサブ画素１５Ｗの駆動トランジスタＤＲＴｒのドレインに接続されている。

走査線駆動部６３は、図３４に示したように、サブ画素１５Ｒ，１５Ｇに対しては、走査信号ＷＳＡを供給し、サブ画素１５Ｗ，１５Ｂに対しては走査信号ＷＳＢを供給することにより、サブ画素１５を順次選択するものである。電源制御線駆動部６５は、図３４に示したように、サブ画素１５に対して電源制御信号ＤＳ１を供給することにより、サブ画素１５の発光動作および消光動作を制御するものである。電源線駆動部６６は、図３４に示したように、サブ画素１５に対して電源信号ＤＳ２を供給することにより、サブ画素１５の発光動作および消光動作を制御するものである。データ線駆動部６７は、各サブ画素１５の発光輝度を指示する画素電圧Ｖsig、およびＶth補正を行うための電圧Ｖofsを含む信号Ｓigを生成するものである。

ここで、発光素子３０は、本開示における「表示素子」の一具体例に対応する。サブ画素１５Ｒ，１５Ｇ，１５Ｂ，１５Ｗは、本開示における「単位画素」の一具体例に対応する。サブ画素１５Ｒ，１５Ｗ、およびサブ画素１５Ｇ，１５Ｂは、それぞれ、本開示における「画素ペア」の一具体例に対応する。

図３６は、駆動部６０の動作のタイミング図を表すものであり、（Ａ）は走査信号ＷＳ（ＷＳＡ，ＷＳＢ）の波形を示し、（Ｂ）は電源制御信号ＤＳ１の波形を示し、（Ｃ）は電源信号ＤＳ２の波形を示し、（Ｄ）は信号Ｓigの波形を示す。

駆動部６０の走査線駆動部６３は、１水平期間（１Ｈ）において、２つの走査線ＷＳＬに対して、パルスをそれぞれ印加する（図３６（Ａ））。その２つのパルスは、開始タイミング（タイミングｔ２１等）はほぼ同じであるが、終了タイミングがずれている（タイミングｔ２４，ｔ２６等）。電源線駆動部６６は、電源線ＰＬに対して、走査信号ＷＳのパルスの開始タイミングから所定期間（タイミングｔ２１〜ｔ２２等）だけ電圧Ｖiniになり、その他の期間は電圧Ｖccpになる電源信号ＤＳ２を印加する（図３６（Ｃ））。電源制御線駆動部６５は、電源制御線ＤＳＬに対して、走査信号ＷＳの２つのパルスの終端タイミング（タイミングｔ２４，２６等）を含む所定期間（タイミングｔ２３〜ｔ２７等）だけ高レベルになり、その他の期間は低レベルになる電源制御信号ＤＳ１を印加する（図３６（Ｂ））。データ線駆動部６７は、データ線ＤＴＬに対して、電源制御信号ＤＳ１が高レベルになっている期間（タイミングｔ２３〜ｔ２７等）に画素電圧Ｖsigを印加し、その他の期間に電圧Ｖofsを印加する（図３６（Ｄ））。その際、データ線駆動部６７は、画素Ｐixにおける４つのサブ画素１５のうち、同じデータ線ＤＴＬに接続された２つのサブ画素１５の画素電圧Ｖsigを、電源制御信号ＤＳ１が高レベルになっている期間において順次出力する。具体的には、データ線駆動部６７は、サブ画素１５Ｒ，１５Ｗが接続されているデータ線ＤＴＬに対しては、サブ画素１５Ｒに書き込む画素電圧ＶsigRと、サブ画素１５Ｗに書き込む画素電圧ＶsigWをこの順で出力し、サブ画素１５Ｇ，１５Ｂが接続されているデータ線ＤＴＬに対しては、サブ画素１５Ｇに書き込む画素電圧ＶsigGと、サブ画素１５Ｂに書き込む画素電圧ＶsigBをこの順で出力する。

このようにして、駆動部６０は、タイミングｔ２１〜ｔ２７の期間において、ｋ行目の画素Ｐixにおけるサブ画素１５Ｒ，１５Ｇ，１５Ｂ，１５Ｗを駆動する。同様に、駆動部６０は、タイミングｔ２７〜ｔ２８の期間において、（ｋ＋１）行目の画素Ｐixにおけるサブ画素１５Ｒ，１５Ｇ，１５Ｂ，１５Ｗを駆動する。

図３７は、タイミングｔ２１〜ｔ２７の期間におけるサブ画素１５Ｒ，１５Ｗの動作のタイミング図を表すものであり、（Ａ）は走査信号ＷＳＡの波形を示し、（Ｂ）は走査信号ＷＳＢの波形を示し、（Ｃ）は電源制御信号ＤＳ１の波形を示し、（Ｄ）は電源信号ＤＳ２の波形を示し、（Ｅ）は信号Ｓigの波形を示し、（Ｆ）はサブ画素１５Ｒにおける駆動トランジスタＤＲＴｒのゲート電圧Ｖｇの波形を示し、（Ｇ）はサブ画素１５Ｒにおける駆動トランジスタＤＲＴｒのソース電圧Ｖｓの波形を示し、（Ｈ）はサブ画素１５Ｗにおける駆動トランジスタＤＲＴｒのゲート電圧Ｖｇの波形を示し、（Ｉ）はサブ画素１５Ｗにおける駆動トランジスタＤＲＴｒのソース電圧Ｖｓの波形を示す。図３７（Ｄ）〜（Ｇ）では、同じ電圧軸を用いて各波形を示し、同様に、図３７（Ｈ），（Ｉ）では、同じ電圧軸を用いて各波形を示している。なお、説明の便宜上、図３７（Ｈ），（Ｉ）と同じ電圧軸に、電源信号ＤＳ２（図３７（Ｄ））および信号Ｓig（図３７（Ｅ））の波形と同じものを示している。

駆動部６０は、１水平期間（１Ｈ）において、サブ画素１５Ｒ，１５Ｗの初期化を行い（初期化期間Ｐ１）、駆動トランジスタＤＲＴｒの素子ばらつきが画質に与える影響を抑えるためのＶth補正を行い（Ｖth補正期間Ｐ２）、サブ画素１５Ｒ，１５Ｗに対して画素電圧Ｖsigの書込みを行う（書込期間Ｐ３）。そして、その後に、サブ画素１５Ｒ，１５Ｗの発光素子３０が、書き込まれた画素電圧Ｖsigに応じた輝度で発光する（発光期間Ｐ４）。これらの動作と並行して、サブ画素１５Ｇ，１５Ｂに対して、初期化、Ｖth補正、および画素電圧Ｖsigの書込みを行い、その後、サブ画素１５Ｇ，１５Ｂの発光素子３０が発光する。以下に、その詳細を説明する。

まず、駆動部６０は、タイミングｔ２１〜ｔ２２の期間（初期化期間Ｐ１）において、サブ画素１５Ｒ，１５Ｗをそれぞれ初期化する。具体的には、まず、タイミングｔ２１において、データ線駆動部６７が、サブ画素１５Ｒ，１５Ｗに供給する信号Ｓigを、電圧Ｖofsに設定し（図３７（Ｅ））、走査線駆動部６３が、走査信号ＷＳＡ，ＷＳＢの電圧を低レベルから高レベルにそれぞれ変化させる（図３７（Ａ），（Ｂ））。これにより、サブ画素１５Ｒ，１５Ｗにおける書込トランジスタＷＳＴｒがそれぞれオン状態になり、サブ画素１５Ｒ，１５Ｗにおける駆動トランジスタＤＲＴｒのゲート電圧Ｖｇが、電圧Ｖofsにそれぞれ設定される（図３７（Ｆ），（Ｈ））。また、これと同時に、電源線駆動部６６が、電源信号ＤＳ２を電圧Ｖccpから電圧Ｖiniに変化させる（図３７（Ｄ））。これにより、駆動トランジスタＤＲＴｒがそれぞれオン状態になり、駆動トランジスタＤＲＴｒのソース電圧Ｖｓが電圧Ｖiniにそれぞれ設定される（図３７（Ｇ），（Ｉ））。その結果、サブ画素１５Ｒ，１５Ｗにおいて、駆動トランジスタＤＲＴｒのゲート・ソース間電圧Ｖgs（＝Ｖofs−Ｖini）は、駆動トランジスタＤＲＴｒの閾値電圧Ｖthよりも大きい電圧にそれぞれ設定され、サブ画素１５Ｒ，１５Ｗがそれぞれ初期化される。

次に、駆動部６０は、タイミングｔ２２〜ｔ２３の期間（Ｖth補正期間Ｐ２）において、Ｖth補正を行う。具体的には、電源線駆動部６６が、タイミングｔ２２において、電源信号ＤＳ２を電圧Ｖiniから電圧Ｖccpに変化させる（図３７（Ｄ））。これにより、サブ画素１５Ｒ，１５Ｗにおける駆動トランジスタＤＲＴｒは、それぞれ飽和領域で動作するようになり、ドレインからソースに電流Ｉdsが流れ、ソース電圧Ｖｓがそれぞれ上昇する（図３７（Ｇ），（Ｉ））。このようにして、サブ画素１５Ｒ，１５Ｗにおける駆動トランジスタＤＲＴｒのゲート・ソース間電圧Ｖgsは、その駆動トランジスタＤＲＴｒの閾値電圧Ｖthとそれぞれ等しくなる（Ｖgs＝Ｖth）ように収束していく。

次に、駆動部６０は、タイミングｔ２３〜ｔ２６の期間（書込期間Ｐ３）において、サブ画素１５Ｒ，１５Ｗに対して、画素電圧Ｖsigの書込みをそれぞれ行う。具体的には、まず、電源制御線駆動部６５が、タイミングｔ２３において、電源制御信号ＤＳ１の電圧を低レベルから高レベルに変化させる（図３７（Ｃ））。これにより、電源トランジスタＤＳＴｒはオフ状態になる。そして、これと同時に、データ線駆動部６７は、信号Ｓigを画素電圧ＶsigRに設定する（図３７（Ｅ））。これにより、サブ画素１５Ｒ，１５Ｗの駆動トランジスタＤＲＴｒのゲート電圧Ｖｇが、電圧Ｖofsから画素電圧ＶsigRにそれぞれ上昇する（図３７（Ｆ），（Ｈ））。これに応じて、サブ画素１５Ｒ，１５Ｗの駆動トランジスタＤＲＴｒのソース電圧Ｖｓもまたやや上昇する（図３７（Ｇ），（Ｉ））。次に、走査線駆動部６３が、タイミングｔ２４において、走査信号ＷＳＡの電圧を高レベルから低レベルに変化させる（図３７（Ａ））。これにより、サブ画素１５Ｒの書込トランジスタＷＳＴｒがオフ状態になり、これ以後、サブ画素１５Ｒの容量素子Ｃｓの端子間電圧、すなわち、サブ画素１５Ｒの駆動トランジスタＤＲＴｒのゲート・ソース間電圧Ｖgsは維持される。次に、データ線駆動部６７は、タイミングｔ２５において、信号Ｓigを画素電圧ＶsigWに設定する（図３７（Ｅ））。これにより、サブ画素１５Ｗの駆動トランジスタＤＲＴｒのゲート電圧Ｖｇが、電圧ＶsigRから画素電圧ＶsigWに変化する（図３７（Ｈ））。これに応じて、サブ画素１５Ｗの駆動トランジスタＤＲＴｒのソース電圧Ｖｓもまたやや上昇する（図３７（Ｉ））。

次に、走査線駆動部６３は、タイミングｔ２６において、走査信号ＷＳＢの電圧を高レベルから低レベルに変化させる（図３７（Ｂ））。これにより、サブ画素１５Ｗの書込トランジスタＷＳＴｒがオフ状態になり、これ以後、サブ画素１５Ｗの容量素子Ｃｓの端子間電圧、すなわち、サブ画素１５Ｗの駆動トランジスタＤＲＴｒのゲート・ソース間電圧Ｖgsは維持される。

次に、駆動部６０は、タイミングｔ２７以降の期間（発光期間Ｐ４）において、サブ画素１５Ｒ，１５Ｗを発光させる。具体的には、タイミングｔ２７において、電源制御線駆動部６５が、電源制御信号ＤＳ１を高レベルから低レベルに変化させる（図３７（Ｃ））。これにより、電源トランジスタＤＳＴｒがオン状態になり、サブ画素１５Ｒ，１５Ｗにおける駆動トランジスタＤＲＴｒに電流Ｉdsがそれぞれ流れる。そして、駆動トランジスタＤＲＴｒに電流Ｉdsがそれぞれ流れるにつれ、駆動トランジスタＤＲＴｒのソース電圧Ｖｓがそれぞれ上昇し（図３７（Ｇ），（Ｉ））、これに伴って駆動トランジスタＤＲＴｒのゲート電圧Ｖｇもそれぞれ上昇する（図３７（Ｆ），（Ｈ））。そして、このようなブートストラップ動作により、駆動トランジスタＤＲＴｒのソース電圧Ｖｓが、発光素子３０の閾値電圧Ｖelと電圧Ｖcathの和（Ｖel＋Ｖcath）よりも大きくなると、発光素子３０のアノード・カソード間に電流が流れ、発光素子３０が発光する。

その後、表示装置１では、所定の期間（１フレーム期間）が経過したのち、発光期間Ｐ３から書込期間Ｐ１に移行する。駆動部６０は、この一連の動作を繰り返すように駆動する。

ここで、初期化期間Ｐ１は、本開示における「第１のサブ期間」の一具体例に対応する。Ｖth補正期間Ｐ２は、本開示における「第２のサブ期間」の一具体例に対応する。タイミングｔ２３〜２５の期間は、本開示における「第１の書込期間」の一具体例に対応する。タイミングｔ２５〜ｔ２７の期間は、本開示における「第２の書込期間」の一具体例に対応する。電圧Ｖofsは、本開示における「第１の電圧」の一具体例に対応する。電圧Ｖiniは、本開示における「第２の電圧」の一具体例に対応する。電圧Ｖccpは、本開示における「第３の電圧」の一具体例に対応する。

図３８は、表示部５０におけるサブ画素１５の配置と、ＥＬＡ装置による走査方向Ｄ１と、イオンインプラ装置による走査方向Ｄ２との関係を表すものである。図３９は、各サブ画素１５の駆動トランジスタＤＲＴｒの配置と、走査方向Ｄ１，Ｄ２との関係を表すものである。

表示部５０では、同じ画素Ｐixに属するサブ画素１５Ｒ，１５Ｗを、走査方向Ｄ１と直交する方向であって、走査方向Ｄ２と同じ方向に並設し、同様に、同じ画素Ｐixに属するサブ画素１５Ｇ，１５Ｂを、走査方向Ｄ１と直交する方向であって、走査方向Ｄ２と同じ方向に並設する。

より具体的には、図３９に示したように、同じ画素Ｐixに属するサブ画素１５Ｒ，１５Ｗにおける駆動トランジスタＤＲＴｒを、走査方向Ｄ１と直交する方向であって、走査方向Ｄ２と同じ方向（図３９の縦方向）に並設し、同様に、同じ画素Ｐixに属するサブ画素１５Ｇ，１５Ｂにおける駆動トランジスタＤＲＴｒを、走査方向Ｄ１と直交する方向であって、走査方向Ｄ２と同じ方向（図３９の縦方向）に並設する。各駆動トランジスタＤＲＴｒは、長さ（Ｌ）方向が走査方向Ｄ２になるように配置する。

これにより、同じ画素Ｐixに属するサブ画素１５Ｒ，１５Ｗにおける駆動トランジスタＤＲＴｒの閾値電圧Ｖthをほぼ同じにすることができるとともに、同じ画素Ｐixに属するサブ画素１５Ｇ，１５Ｂにおける駆動トランジスタＤＲＴｒの閾値電圧Ｖthをほぼ同じにすることができる。

以上のように本実施の形態では、垂直方向に隣り合うサブ画素が、電源トランジスタを共有するようにしたので、トランジスタ、電源線および電源制御線の数を減らすことができるため、表示装置の解像度を高めることができる。その他の効果は、上記参考例の場合と同様である。

［変形例２−１］
上記実施の形態では、画素Ｐixを、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）、白色（Ｗ）の４つのサブ画素１５で構成したが、これに限定されるものではない。以下に、本変形例について詳細に説明する。

図４０は、本変形例に係る表示装置２Ａの一構成例を表すものである。表示装置２Ａは、表示部５０Ａおよび駆動部６０Ａを備えている。表示部５０Ａの各画素Ｐixは、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の３色のサブ画素１６を有している。駆動部６０Ａは、走査線駆動部６３Ａと、電源制御線駆動部６５Ａと、電源線駆動部６６Ａと、データ線駆動部６７Ａとを備えている。

図４１は、表示部５０Ａにおける、ｋ行目および（ｋ＋１）行目の画素Ｐixの回路構成の一例を表すものである。表示部５０Ａには、電源トランジスタＤＳＴｒを有する、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の３つのサブ画素１６Ｒ，１６Ｇ，１６Ｂと、電源トランジスタＤＳＴｒを有しない、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の３つのサブ画素１６Ｒ１，１６Ｇ１，１６Ｂ１が並設されている。具体的には、水平方向に、サブ画素１６Ｒ，１６Ｇ，１６Ｂが、この順に繰り返し配置され、その行と隣り合う行において、水平方向に、サブ画素１６Ｒ１，１６Ｇ１，１６Ｂ１が、この順に繰り返し配置されている。この表示部５０Ａでは、上記実施の形態に係る表示部５０と同様に、垂直方向に隣り合う２つのサブ画素１６が、電源トランジスタＤＳＴｒを共有するように構成されている。そして、３つのサブ画素１６Ｒ，１６Ｇ，１６Ｂ、または３つのサブ画素１６Ｒ１，１６Ｇ１，１６Ｂ１が、画素Ｐixを構成している。

図４２は、駆動部６０Ａの動作のタイミング図を表すものであり、（Ａ）は走査信号ＷＳの波形を示し、（Ｂ）は電源制御信号ＤＳ１の波形を示し、（Ｃ）は電源信号ＤＳ２の波形を示し、（Ｄ）は信号Ｓigの波形を示す。図４２（Ａ）において、走査信号ＷＳ（ｋ）はｋ行目の画素Ｐixを駆動する走査信号ＷＳであり、走査信号ＷＳ（ｋ＋１）は、（ｋ＋１）行目の画素Ｐixを駆動する走査信号ＷＳであり、走査信号ＷＳ（ｋ＋２）は（ｋ＋２）行目の画素Ｐixを駆動する走査信号ＷＳであり、走査信号ＷＳ（ｋ＋３）は、（ｋ＋３）行目の画素Ｐixを駆動する走査信号ＷＳである。図４２（Ｂ）において、電源制御信号ＤＳ１（ｋ）は、ｋ行目および（ｋ＋１）行目の画素Ｐixを駆動する電源制御信号ＤＳ１であり、電源制御信号ＤＳ１（ｋ＋２）は、（ｋ＋２）行目および（ｋ＋３）行目の画素Ｐixを駆動する電源制御信号ＤＳ１である。電源信号ＤＳ２（図４２（Ｃ））についても同様である。

駆動部６０Ａの走査線駆動部６３Ａは、１水平期間（１Ｈ）２つ分の期間において、２つの走査線ＷＳＬに対して、パルスをそれぞれ印加する。電源制御線駆動部６５Ａ、電源線駆動部６６Ａ、およびデータ線駆動部６７Ａは、上記実施の形態の場合（図３６）と同様に、走査信号ＷＳに同期して、表示部５０Ａに各信号を供給する。

このようにして、駆動部６０Ａは、タイミングｔ３１〜ｔ３７の期間において、ｋ行目および（ｋ＋１）行目の画素Ｐixにおけるサブ画素１６を駆動し、タイミングｔ３７〜ｔ３８の期間において、（ｋ＋２）行目および（ｋ＋３）行目の画素Ｐixにおけるサブ画素１６を駆動する。

［変形例２−２］
上記実施の形態では、垂直方向に隣り合うサブ画素１５が、電源トランジスタＤＳＴｒを共有したが、これに限定されるものではなく、これに代えて、例えば、電源トランジスタＤＳＴｒを共有しなくてもいい。本変形例に係る表示装置２Ｂについて、以下に詳細に説明する。

図４３は、表示装置２Ｂの一構成例を表すものである。表示装置２Ｂは、表示部５０Ｂを備えている。

図４４は、表示部５０Ｂの回路構成の一例を表すものである。各画素Ｐixは、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ），白色（Ｗ）の４つのサブ画素１７（１７Ｒ，１７Ｇ，１７Ｂ，１７Ｗ）を有している。これらの４つのサブ画素１７Ｒ，１７Ｇ，１７Ｂ，１７Ｗは、電源トランジスタＤＳＴｒをそれぞれ有している。そして、同じ画素Ｐixに属する４つのサブ画素１７の電源トランジスタＤＳＴｒは、ゲートが同じ電源制御線ＤＳＬに接続され、ソースが同じ電源線ＰＬに接続されている。

このように構成しても、電源線および電源制御線の数を減らすことができるため、表示装置の解像度を高めることができる。

［変形例２−３］
上記実施の形態では、１水平期間（１Ｈ）において、２つの走査線ＷＳＬに対して、開始タイミングが同じであり、終了タイミングがずれている２つのパルスを印加したが、これに限定されるものではない。これに代えて、例えば、図４５に示したように、走査信号ＷＳＢのパルスを一旦終了させ（図４５（Ｂ））、走査信号ＷＳＡのパルスが終了した後に（図４５（Ａ））、走査信号ＷＳＢのパルスを再度印加してもよい（図４５（Ｂ））。これにより、サブ画素１５Ｗに対して、画素電圧ＶsigRを書き込むことなく、画素電圧ＶsigWを書き込むことができる。

［変形例２−４］
その他、上記他の参考例１−３〜１−５を、本実施の形態に適用してもよい。

＜３．適用例＞
次に、上記実施の形態および変形例で説明した表示装置の適用例について説明する。

図４６は、上記実施の形態等の表示装置が適用されるテレビジョン装置の外観を表すものである。このテレビジョン装置は、例えば、フロントパネル５１１およびフィルターガラス５１２を含む映像表示画面部５１０を有している。このテレビジョン装置は、上記実施の形態等に係る表示装置により構成されている。

上記実施の形態等の表示装置は、このようなテレビジョン装置の他、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置、携帯型ゲーム機、あるいはビデオカメラなどのあらゆる分野の電子機器に適用することが可能である。言い換えると、上記実施の形態等の表示装置は、映像を表示するあらゆる分野の電子機器に適用することが可能である。

以上、実施の形態および変形例、ならびに電子機器への適用例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。

例えば、上記の実施の形態では、水平方向または垂直方向に隣り合う複数のサブ画素が、電源トランジスタＤＳＴｒを共有するように構成したが、これに限定されるものではなく、これに代えて、例えば、図４７に示したように、水平方向および垂直方向に隣り合う複数のサブ画素が、電源トランジスタＤＳＴｒを共有するように構成してもよい。この例では、画素Ｐixにおいて２行２列で配置された４つのサブ画素１８Ｒ，１８Ｇ，１８Ｂ，１８Ｗが、電源トランジスタＤＳＴｒを共有している。

また、例えば、上記の実施の形態では、画素Ｐix内において、サブ画素を２行２列もしくは１行３列に配置したが、これに限定されるものではなく、これに代えて、例えば、図４８に示したように、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の３つのサブ画素のうちの１つ（この例では青色の画素）を水平方向に延伸するように形成してもよい。この場合、例えば、図４８，４９に示した発光層９２Ａのように、赤色（Ｒ）および緑色（Ｇ）のカラーフィルタ９１Ａに対応した領域に、黄色（Ｙ）の光を発光する黄色発光層を形成してもよい。これにより、黄色（Ｙ）の光を赤色（Ｒ）のカラーフィルタ９１Ａを通すことにより赤色（Ｒ）の光を射出し、黄色（Ｙ）の光を緑色（Ｇ）のカラーフィルタ９１Ａを通すことにより緑色（Ｇ）の光を射出することができる。また、例えば、図５０に示したように、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）、黄色（Ｙ）の４つのサブ画素のうちの１つ（この例では青色の画素）を水平方向に延伸するように形成してもよい。この場合、例えば、図５０，５１に示した発光層９２Ｂのように、赤色（Ｒ）、緑色（Ｇ）および黄色（Ｙ）のカラーフィルタ９１Ｂに対応した領域に、黄色（Ｙ）の光を発光する黄色発光層を形成してもよい。これにより、黄色（Ｙ）の光を赤色（Ｒ）のカラーフィルタ９１Ｂを通すことにより赤色（Ｒ）の光を射出し、黄色（Ｙ）の光を緑色（Ｇ）のカラーフィルタ９１Ｂを通すことにより緑色（Ｇ）の光を射出し、黄色（Ｙ）の光を黄色（Ｙ）のカラーフィルタ９１Ｂを通すことにより黄色（Ｙ）の光を射出するようにしてもよい。また、この黄色（Ｙ）のカラーフィルタ９１Ｂを設けなくてもよい。

なお、本技術は以下のような構成とすることができる。

（１）それぞれが、表示素子と、前記表示素子に駆動電流を供給する駆動トランジスタとを有し、第１の方向に走査駆動される複数の単位画素と、
前記第１の方向と交差する第２の方向に延伸し、前記複数の単位画素のうちの前記第１の方向に隣り合う２つの単位画素からなる画素ペアに対して設けられた一の電源線と
を備えた表示装置。

（２）前記画素ペアにおける２つの単位画素のうちの一方は、オン状態になることにより、前記電源線と、前記画素ペアにおける各駆動トランジスタとを接続する電源トランジスタを有する
前記（１）に記載の表示装置。

（３）前記画素ペアにおける各単位画素は、オン状態になることにより前記電源線と前記駆動トランジスタを接続する電源トランジスタを有する
前記（１）に記載の表示装置。

（４）前記画素ペアの各単位画素において、前記駆動トランジスタは、
ゲートと、
前記表示素子に接続されたソースと、
前記電源トランジスタに接続されたドレインと
を有する
前記（２）または（３）に記載の表示装置。

（５）信号線をさらに備え、
前記画素ペアにおける各単位画素は、オン状態になることにより、前記信号線と前記駆動トランジスタのゲートとを接続する書込トランジスタを有する
前記（４）に記載の表示装置。

（６）前記複数の単位画素を駆動する駆動部をさらに備え、
前記駆動部は、第１の期間において、前記画素ペアにおける各書込トランジスタをオン状態にし、その後に、前記画素ペアにおける書込トランジスタの一方を第１のタイミングでオフ状態にし、他方を前記第１のタイミングの後の第２のタイミングでオフ状態にする
前記（５）に記載の表示装置。

（７）前記駆動部は、前記信号線に対して、前記第１のタイミングを含む第１の書込期間において第１の画素電圧を印加するとともに、前記第２のタイミングを含む第２の書込期間において第２の画素電圧を印加する
前記（６）に記載の表示装置。

（８）各単位画素は、前記駆動トランジスタのゲートとソースとの間に挿設された容量素子をさらに有し、
前記駆動部は、
前記第１の期間のうちの第１のサブ期間において、前記画素ペアにおける各駆動トランジスタのゲート電圧を第１の電圧に設定するとともに、各駆動トランジスタのソース電圧を第２の電圧に設定し、
前記第１の期間のうちの前記第１のサブ期間の後の第２のサブ期間において、前記画素ペアにおける各駆動トランジスタのゲート電圧を第１の電圧に設定するとともに、前記画素ペアにおける各駆動トランジスタに電流を流すことにより、各駆動トランジスタのソース電圧を変化させる
前記（６）または（７）に記載の表示装置。

（９）前記駆動部は、前記第１のサブ期間および前記第２のサブ期間において、前記信号線に対して前記第１の電圧を印加するとともに、前記画素ペアにおける各書込トランジスタをオン状態にする
前記（８）に記載の表示装置。

（１０）前記駆動部は、
前記第１のサブ期間において、前記電源線に対して前記第２の電圧を印加するとともに、前記画素ペアにおける１または２の電源トランジスタをオン状態にすることにより、各駆動トランジスタを介してその駆動トランジスタのソース電圧を前記第２の電圧に設定し、
前記第２のサブ期間において、前記電源線に対して第３の電圧を印加するとともに、前記電源トランジスタをオン状態にすることにより、前記画素ペアにおける各駆動トランジスタに電流を流す
前記（８）または（９）に記載の表示装置。

（１１）前記画素ペアにおける駆動トランジスタは、前記第１の方向に並設されている
前記（１）から（１０）のいずれかに記載の表示装置。

（１２）前記第１の方向は、前記画素ペアにおける各駆動トランジスタの長さ方向である
前記（１）から（１１）のいずれかに記載の表示装置。

（１３）前記第２の方向は、製造時において、ＥＬＡ装置により走査される方向である
前記（１）から（１２）のいずれかに記載の表示装置。

（１４）前記第１の方向は、製造時において、イオンインプラ装置により走査される方向である
前記（１）から（１３）のいずれかに記載の表示装置。

（１５）前記複数の単位画素のうちの４つの単位画素が、１つの表示画素を構成する
前記（１）から（１４）のいずれかに記載の表示装置。

（１６）前記４つの単位画素は、前記表示画素において、２行２列で配置されている
前記（１５）に記載の表示装置。

（１７）前記複数の単位画素のうちの３つの単位画素が、１つの表示画素を構成する
前記（１）から（１４）のいずれかに記載の表示装置。

（１８）基板上にトランジスタを形成するトランジスタ形成工程と、
表示素子形成工程と
を含み、
前記トランジスタ形成工程において、イオンインプラ装置により走査される第１の方向は、ＥＬＡ装置により走査される第２の方向と互いに交差する
表示装置の製造方法。

（１９）前記トランジスタ形成工程において、それぞれが、表示素子と、前記表示素子に駆動電流を供給する駆動トランジスタとを有し、前記第１の方向に走査駆動される複数の単位画素のうちの、前記第１の方向に隣り合う２つの単位画素からなる画素ペアにおける各駆動トランジスタを、前記第１の方向に並設して形成する
前記（１８）に記載の表示装置の製造方法。

（２０）表示装置と
前記表示装置に対して動作制御を行う制御部と
を備え、
前記表示装置は、
それぞれが、表示素子と、前記表示素子に駆動電流を供給する駆動トランジスタとを有し、第１の方向に走査駆動される複数の単位画素と、
前記第１の方向と交差する第２の方向に延伸し、前記複数の単位画素のうちの前記第１の方向に隣り合う２つの単位画素からなる画素ペアに対して設けられた一の電源線と
を有する
電子機器。

１，１Ａ，２，２Ａ，２Ｂ…表示装置、１０，１０Ａ，５０，５０Ａ，５０Ｂ…表示部、１１，１１Ｒ，１１Ｇ，１１Ｂ，１１Ｗ，１２，１２Ｒ，１２Ｒ１，１２Ｇ，１２Ｇ１，１２Ｂ，１２Ｂ１，１３，１３Ｒ，１３Ｒ１，１３Ｇ，１３Ｇ１，１３Ｂ，１３Ｂ１，１３Ｗ，１３Ｗ１，１４，１４Ｒ，１４Ｇ，１４Ｂ，１４Ｗ，１５，１５Ｒ，１５Ｇ，１５Ｗ，１５Ｂ，１６，１６Ｒ，１６Ｒ１，１６Ｇ，１６Ｇ１，１６Ｂ，１６Ｂ１，１７，１７Ｒ，１７Ｇ，１７Ｂ，１７Ｗ，１８，１８Ｒ，１８Ｇ，１８Ｂ，１８Ｗ…サブ画素、２０，６０，６０Ａ…駆動部、２１…映像信号処理部、２２…タイミング生成部、２３，２３Ａ，６３，６３Ａ…走査線駆動部、２５，２５Ａ，６５，６５Ａ…電源制御線駆動部、２６，２６Ａ，６６，６６Ａ…電源線駆動部、２７，２７Ａ，６７，６７Ａ…データ線駆動部、３０，４０，４０Ａ…発光素子、３１，４１，４１Ａ…カラーフィルタ、３２，４２，４２Ａ…発光層、３３，４３…開口部、３４，４４…アノード電極層、３５，３５Ａ，４５…黄色発光層、３６，４６…青色発光層、３７，４７…カソード電極層、１００…基板、１１０…ゲート電極、１２０，１３０，１５０，１６０…絶縁層、１４０…ポリシリコン層、１４１…チャネル領域、１４２…ＬＤＤ、１４３…コンタクト領域、１７０…配線、２１０，２２０，２４０，２６０，２７０…絶縁層、２３１…チャネル領域、２３２…ＬＤＤ、２３３…コンタクト領域、２８０…配線、Ｃｓ，Ｃsub…容量素子、ＤＳＬ…電源制御線、ＤＲＴｒ…駆動トランジスタ、ＤＳＴｒ…電源トランジスタ、ＤＳ１，ＤＳ１Ａ，ＤＳ１Ｂ…電源制御信号、ＤＳ２，ＤＳ２Ａ，ＤＳ２Ｂ…電源信号、ＤＴＬ…データ線、Ｄ１，Ｄ２…走査方向、Ｐix…画素、ＰＬ…電源線、Ｐ１…初期化期間、Ｐ２…Ｖth補正期間、Ｐ３…書込期間、Ｐ４…発光期間、Ｓdisp，Ｓdisp2…映像信号、Ｓsync…同期信号、Ｖcath，Ｖini，Ｖofs…電圧、Ｖsig…画素電圧、ＷＳ，ＷＳＡ，ＷＳＢ…走査信号、ＷＳＬ…走査線、ＷＳＴｒ…書込トランジスタ。

Claims (14)

1. それぞれが、表示素子と、ゲート、ドレイン、および前記表示素子に接続されたソースを含み前記表示素子に駆動電流を供給する駆動トランジスタとを有し、第１の方向に走査駆動される複数の単位画素と、
   前記第１の方向と交差する第２の方向に延伸し、前記複数の単位画素のうちの前記第１の方向に隣り合う２つの単位画素からなる画素ペアに対して設けられた一の電源線と
   を備え、
   各画素ペアにおける前記２つの単位画素の前記駆動トランジスタのドレインは、画素ペア単位で互いに接続され、
   前記画素ペアにおける前記２つの単位画素のうちの一方または双方は、オン状態になることにより、前記電源線と、前記画素ペアにおける各駆動トランジスタのドレインとを接続する電源トランジスタを有する
   表示装置。
2. 信号線をさらに備え、
   前記画素ペアにおける各単位画素は、オン状態になることにより、前記信号線と前記駆動トランジスタのゲートとを接続する書込トランジスタを有する
   請求項１に記載の表示装置。
3. 前記複数の単位画素を駆動する駆動部をさらに備え、
   前記駆動部は、第１の期間において、前記画素ペアにおける各書込トランジスタをオン状態にし、その後に、前記画素ペアにおける書込トランジスタの一方を第１のタイミングでオフ状態にし、他方を前記第１のタイミングの後の第２のタイミングでオフ状態にする
   請求項２に記載の表示装置。
4. 前記駆動部は、前記信号線に対して、前記第１のタイミングを含む第１の書込期間において第１の画素電圧を印加するとともに、前記第２のタイミングを含む第２の書込期間において第２の画素電圧を印加する
   請求項３に記載の表示装置。
5. 各単位画素は、前記駆動トランジスタのゲートとソースとの間に挿設された容量素子をさらに有し、
   前記駆動部は、
   前記第１の期間のうちの第１のサブ期間において、前記画素ペアにおける各駆動トランジスタのゲート電圧を第１の電圧に設定するとともに、各駆動トランジスタのソース電圧を第２の電圧に設定し、
   前記第１の期間のうちの前記第１のサブ期間の後の第２のサブ期間において、前記画素ペアにおける各駆動トランジスタのゲート電圧を第１の電圧に設定するとともに、前記画素ペアにおける各駆動トランジスタに電流を流すことにより、各駆動トランジスタのソース電圧を変化させる
   請求項３または請求項４に記載の表示装置。
6. 前記駆動部は、前記第１のサブ期間および前記第２のサブ期間において、前記信号線に対して前記第１の電圧を印加するとともに、前記画素ペアにおける各書込トランジスタをオン状態にする
   請求項５に記載の表示装置。
7. 前記駆動部は、
   前記第１のサブ期間において、前記電源線に対して前記第２の電圧を印加するとともに、前記画素ペアにおける１または２の電源トランジスタをオン状態にすることにより、各駆動トランジスタを介してその駆動トランジスタのソース電圧を前記第２の電圧に設定し、
   前記第２のサブ期間において、前記電源線に対して第３の電圧を印加するとともに、前記電源トランジスタをオン状態にすることにより、前記画素ペアにおける各駆動トランジスタに電流を流す
   請求項５または請求項６に記載の表示装置。
8. 前記画素ペアにおける駆動トランジスタは、前記第１の方向に並設されている
   請求項１から請求項７のいずれか一項に記載の表示装置。
9. 前記第１の方向は、前記画素ペアにおける各駆動トランジスタの長さ方向である
   請求項１から請求項８のいずれか一項に記載の表示装置。
10. 前記複数の単位画素のうちの４つの単位画素が、１つの表示画素を構成する
    請求項１から請求項９のいずれか一項に記載の表示装置。
11. 前記４つの単位画素は、前記表示画素において、２行２列で配置されている
    請求項１０に記載の表示装置。
12. 前記複数の単位画素のうちの３つの単位画素が、１つの表示画素を構成する
    請求項１から請求項９のいずれか一項に記載の表示装置。
13. 基板上にトランジスタを形成するトランジスタ形成工程と、
    表示素子形成工程と
    を含み、
    前記トランジスタ形成工程において、イオンインプラ装置により走査される第１の方向は、ＥＬＡ装置により走査される第２の方向と互いに交差し、それぞれが、表示素子と、ゲート、ドレイン、および前記表示素子に接続されたソースを含み前記表示素子に駆動電流を供給する駆動トランジスタとを有し、前記第１の方向に走査駆動される複数の単位画素のうちの、前記第１の方向に隣り合う２つの単位画素からなる画素ペアにおける各駆動トランジスタを、前記第１の方向に並設して形成し、
    各画素ペアにおける前記２つの単位画素の前記駆動トランジスタのドレインは、画素ペア単位で互いに接続され、
    前記画素ペアにおける前記２つの単位画素のうちの一方または双方は、オン状態になることにより、前記電源線と、前記画素ペアにおける各駆動トランジスタのドレインとを接続する電源トランジスタを有する
    表示装置の製造方法。
14. 表示装置と
    前記表示装置に対して動作制御を行う制御部と
    を備え、
    前記表示装置は、
    それぞれが、表示素子と、ゲート、ドレイン、および前記表示素子に接続されたソースを含み前記表示素子に駆動電流を供給する駆動トランジスタとを有し、第１の方向に走査駆動される複数の単位画素と、
    前記第１の方向と交差する第２の方向に延伸し、前記複数の単位画素のうちの前記第１の方向に隣り合う２つの単位画素からなる画素ペアに対して設けられた一の電源線と
    を有し、
    各画素ペアにおける前記２つの単位画素の前記駆動トランジスタのドレインは、画素ペア単位で互いに接続され、
    前記画素ペアにおける前記２つの単位画素のうちの一方または双方は、オン状態になることにより、前記電源線と、前記画素ペアにおける各駆動トランジスタのドレインとを接続する電源トランジスタを有する
    電子機器。

Images