Nothing Special   »   [go: up one dir, main page]

JP4024458B2 - 半導体装置の実装方法および半導体装置実装体の製造方法 - Google Patents

半導体装置の実装方法および半導体装置実装体の製造方法 Download PDF

Info

Publication number
JP4024458B2
JP4024458B2 JP2000192920A JP2000192920A JP4024458B2 JP 4024458 B2 JP4024458 B2 JP 4024458B2 JP 2000192920 A JP2000192920 A JP 2000192920A JP 2000192920 A JP2000192920 A JP 2000192920A JP 4024458 B2 JP4024458 B2 JP 4024458B2
Authority
JP
Japan
Prior art keywords
substrate
semiconductor device
layer
insulating resin
resin layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2000192920A
Other languages
English (en)
Other versions
JP2002016104A (ja
Inventor
英一 細美
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2000192920A priority Critical patent/JP4024458B2/ja
Publication of JP2002016104A publication Critical patent/JP2002016104A/ja
Application granted granted Critical
Publication of JP4024458B2 publication Critical patent/JP4024458B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319Arrangement of the layer connectors prior to mounting
    • H01L2224/83192Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、基板上に半導体装置をフリップチップ接続する半導体装置の実装方法および半導体装置実装体の製造方法に係り、特に、生産性を向上する半導体装置の実装方法および半導体装置実装体の製造方法に関する。
【0002】
【従来の技術】
携帯機器等で用いられる半導体装置を含む基板(半導体装置実装体)には、一層の小型・軽量化が要求されている。また、そのような機器の性能向上のため、半導体装置実装体には優れた電気特性が要求される。これらの要求を同時に満足する半導体装置と基板との接続技術として、フリップチップ方式が採用されるようになってきている。
【0003】
フリップチップ技術は、半導体装置(半導体チップ)の電極パッド上に突起電極(バンプ)を形成し、基板側に設けられたパッドと位置を合わせて接合する技術である。これにより、基本的に実装面積は半導体チップの面積と等しくなる。また、ボンディングワイヤのようなワイヤを用いていないため、配線長が短く動作周波数が高い場合でも優れた電気特性を確保することができる。
【0004】
ここで、従来のフリップチップ接続の一例について図7を参照して説明する。図7は、従来のフリップチップ接続のプロセスフローを説明する図である。
【0005】
まず、同図(a)に示すように、パッド112が設けられた基板111に導電性粒子114を含む絶縁層113を形成する。次に、同図(b)に示すように、バンプ116の形成された半導体チップ115を基板111上のパッド112に位置合わせして、加熱・加圧機構のついたボンディングヘッド117でバキューム吸着して基板111上に搭載する。
【0006】
このとき、同図(c)に示すように、加重を加えることによりバンプ116とパッド112との間に導電性粒子114の一部を固定させそれらの間の電気的接続を確立する。また、同時に加熱することにより絶縁層113を硬化させる。これらにより、半導体チップ115と基板111との接続がなされる。
【0007】
半導体チップ115と基板111との接続がなされたあと、同図(d)に示すように、絶縁樹脂層118を半導体チップ115を覆うように形成し硬化させる。これにより、絶縁樹脂層142で半導体チップ115が封止された基板111を得る。
【0008】
次に、上記とは異なる従来のフリップチップ接続の一例について図8を参照して説明する。図8は、上記とは異なる従来のフリップチップ接続のプロセスフローを説明する図である。
【0009】
まず、同図(a)に示すように、パッド112が設けられた基板111に絶縁層113を形成する。ここで、パッド112の上面側には低融点金属層121が形成されている。次に、同図(b)に示すように、バンプ116の形成された半導体チップ115を基板111上のパッド112に位置合わせして、加熱・加圧機構のついたボンディングヘッド117でバキューム吸着して基板111上に搭載する。
【0010】
このとき、同図(c)に示すように、加重を加えることにより低融点金属層121の表面に存在する酸化膜を破壊しつつ、パッド112の上面側の低融点金属層121にバンプ116をめり込ませる。さらに、加熱することにより低融点金属層121の金属とバンプ116との合金122をその接合部に生じさせ、それらの間の電気的接続を確立する。また、同時に加熱により絶縁層113を硬化させる。これらにより、半導体チップ115と基板111との接続がなされる。
【0011】
半導体チップ115と基板111との接続がなされたあと、同図(d)に示すように、絶縁樹脂層118を半導体チップ115を覆うように形成し硬化させる。これにより、絶縁樹脂層142で半導体チップ115が封止された基板111を得る。
【0012】
【発明が解決しようとする課題】
上記で説明した従来のフリップチップ技術は、半導体チップ115を基板111に搭載するに際し、絶縁層113を硬化させて半導体チップ115と基板111との固着的な接続を行う。この工程には、絶縁層113に用いる樹脂の硬化のため、それぞれの半導体チップに対して、通常、20秒程度以上の時間を要する。そのため、生産性を向上することへの障害になっていた。
【0013】
本発明は、上記した事情を考慮してなされたもので、基板上に半導体装置をフリップチップ接続する半導体装置の実装方法および半導体装置実装体の製造方法において、半導体装置を基板に搭載するに際し必要となる時間を削減し生産性を向上する半導体装置の実装方法および半導体装置実装体の製造方法を提供することを目的とする。
【0014】
【課題を解決するための手段】
上記の課題を解決するため、本発明に係る半導体装置の実装方法または半導体装置実装体の製造方法は、すず層またはすずを含む合金層を上面上に有するパッドを備えた基板に第1の絶縁樹脂層を形成する工程と、前記第1の絶縁樹脂層が形成された前記基板において、半導体装置に加重を加えて該半導体装置の突起電極を前記基板の前記パッドに接触させる工程と、加熱、加圧を伴うトランスファーモールドを用いて、前記半導体装置を覆うように第2の絶縁樹脂層を形成・硬化し、同時に、該加熱で前記第1の絶縁樹脂層を硬化しかつ前記すず層または前記合金層と前記突起電極との接合部に該すず層または該合金層と該突起電極との合金を生じさせる工程とを有することを特徴とする。
【0015】
実装される半導体装置の突起電極接続されるべきパッドを有する基板に第1の絶縁樹脂層を形成したあと、半導体装置に加重を加えてその突起電極をパッドに接触させる。パッド上には、すず層またはすずを含む合金層が存在する。の後、加熱、加圧を伴うトランスファーモールドを用いて、半導体装置を覆うように第2の絶縁樹脂層を形成・硬化し、同時に、該加熱で第1の絶縁樹脂層を硬化しかつすず層または合金層と突起電極との接合部に該すず層または該合金層と該突起電極との合金を生じさせる
【0016】
これにより、第2の絶縁樹脂層を形成・硬化しつつ第1の絶縁樹脂層を硬化させることができるので、したがって、半導体装置を基板に搭載するに際し必要となる第1の絶縁樹脂層の硬化に要する時間を大幅に削減し生産性を向上することができる。
【0018】
低融点金属には、すず(Sn)、すずをベースとする合金(Sn−Pb、Sn−Bi、Sn−Ag、Sn−Inなど)を例示することができる。
【0021】
基板の大きさは、半導体装置(チップ)の大きさと匹敵するほどの大きさであってもよく、半導体装置が複数実装されるほどの大きさであってもよい。半導体装置の大きさと匹敵するほどの大きさの場合は、半導体装置を封止する一種の半導体パッケージとして位置付けられ、半導体装置が複数実装されるほどの大きさの場合は、電子部品の実装される基板への半導体装置の高密度実装が実現される。
【0022】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照しながら説明する。
【0023】
まず図1は、本発明の参考例であるフリップチップ接続のプロセスフローを模式的に説明する図である。同図は、(a)、(b)、(c)の順に工程が進行する。図2は、図1の続図であって、本発明の参考例であるフリップチップ接続のプロセスフローを模式的に説明する図である。図2は、図1(c)に続き、(a)、(b)、(c)の順に工程が進行する。
【0024】
まず、図1(a)に示すように、パッド12が設けられた基板11に導電性粒子14を含む絶縁層13を形成する。このような絶縁層13としては、フィルムタイプのもの、ペーストタイプのものいずれも用いることができる。パッド12は、例えば、銅膜をパターニングして得ることができ、その厚さは数μmから数十μmであり、その直径は例えば100μm程度である。パッド12の表面には金メッキを施してもよい。
【0025】
次に、同図(b)に示すように、バンプ(突起電極)16の形成された半導体チップ15を基板11上のパッド12に位置合わせして、加熱・加圧機構のついたボンディングヘッド17でバキューム吸着して基板11上に搭載する。ここで、バンプ16の直径は、基板11側のパッド12よりやや小さく数十μm程度であり、バンプ16の高さは例えば数十μmである。
【0026】
基板11としては、ポリイミドフィルムのようなフレキシブルな材質のものであっても、ガラスエポキシのようにリジッドな材質のものであってもよい。ポリイミド基板では数十μm程度の薄さものも使用可能であり、ガラスエポキシ基板では、1mm程度の厚さのものも用いることができる。また、基板11には、スルーホール基板のほか、ビルドアップ基板のような多層基板を用いることもできる。
【0027】
基板11の大きさは、半導体チップ15の大きさと匹敵するほどの大きさであってもよく、半導体装置が複数実装されるほどの大きさであってもよい。半導体装置が複数実装されるほどの大きさの場合は、電子部品の実装される基板への半導体チップ15の高密度実装が実現される。
【0028】
半導体チップ15をボンディングヘッド17でバキューム吸着して基板11上に搭載するとき、同図(c)に示すように、加重を加えることによりバンプ16とパッド12との間に導電性粒子14の一部を固定させそれらの間の電気的接続を確立する。また、同時に補助的に加熱するがごく短い時間(例えば5秒)とし、絶縁層13の硬化が完了しないままとする。これらにより、半導体チップ15と基板11との仮接続がなされる。そして次工程に移行する。
【0029】
半導体チップ15と基板11との仮接続がなされたあと、半導体チップ15から基板11表面までを覆い封止するように絶縁樹脂層を形成する。このため、図2(a)に示すように、絶縁樹脂43を導入するための上側金型42を、半導体チップ15に樹脂導入および空気排除のための間隙をもってかぶせ、基板11の下側には下側金型41をかぶせる。そして、上記間隙の一方から絶縁樹脂43を導入する。
【0030】
このような絶縁樹脂層の形成方法はトランスファモールドと呼ばれているが、上記の間隙から絶縁樹脂を導入するには、通常、上記の金型42の間隙に連続して樹脂を圧入するための導入路が金型42に一体として設けられる。導入路の先には、ポットがありこのポットにペレット(固形の絶縁樹脂)が投入され、ペレットはプランジャによりポット内で加圧され導入路に押し出される。
【0031】
上側金型42内に絶縁樹脂43が満たされたら、絶縁樹脂43に熱を加えるなどして硬化させ、図2(b)に示すように、絶縁樹脂43を固定する。最後に、図2(c)に示すように、金型41、42をはずし絶縁樹脂層の形成された基板11を得る。なお、ここで、基板11の上面から絶縁樹脂42の上面までの高さは、例えば数百μmである。また、図2(a)、(b)において、絶縁樹脂43は、半導体チップ15の側面より注入されているいるが上面より注入されてもよいことは言うまでない。
【0032】
絶縁樹脂層は、このようなトランスファモールドにより形成する以外にポッティングまたは印刷により形成することもできる。
【0033】
ポッティング、印刷の場合は、絶縁樹脂層を形成したあと加熱してこれを硬化させ、加えて熱伝導により絶縁層13も同時に加熱して基板11と半導体チップ15とを完全に接続することができる。
【0034】
トランスファモールドによる場合は、絶縁樹脂層を形成する際に熱および圧力(例えば、180℃、10MPa)が加わり、絶縁層13も硬化する。これにより、基板11と半導体チップ15とを完全に接続することができる。また、この場合は、ポッティング、印刷の場合より圧力が加わる分だけ確実性が増す基板11と半導体チップ15との接続を実現する。なお、トランスファモールドで圧力を保持する時間は、例えば、90秒程度である。したがって、この場合絶縁層13の材料としてこの90秒以内に硬化するものであれば用いることができる。
【0035】
次に、本発明の実施形態について図3、図4を参照して説明する。図3は、本発明の実施形態であるフリップチップ接続のプロセスフローを模式的に説明する図である。同図は、(a)、(b)、(c)の順に工程が進行する。図4は、図3の続図であって、本発明の実施形態であるフリップチップ接続のプロセスフローを模式的に説明する図である。図4は、図3(c)に続き、(a)、(b)、(c)の順に工程が進行し、また、すでに説明した構成には同一番号を付してある。
【0036】
まず、同図(a)に示すように、パッド12が設けられた基板11に絶縁層13を形成する。ここで、パッド12の上面側には低融点金属層21が形成されている。低融点金属としては、すず(Sn)、すずをベースとする合金(Sn−Pb、Sn−Bi、Sn−Ag、Sn−Inなど)を例示できる。次に、同図(b)に示すように、バンプ16の形成された半導体チップ15を基板11上のパッド12に位置合わせして、加熱・加圧機構のついたボンディングヘッド17でバキューム吸着により基板11上に搭載する。
【0037】
このとき、同図(c)に示すように、加重を加えることによりパッド12の上面側の低融点金属層21にバンプ16を接触させる。このとき、補助的に加熱するがごく短時間(例えば5秒)とし、低融点金属層21の金属とバンプ16との合金22のその接合部における発生が未だ完全ではない状態でそれらの間の電気的接続を得る。また、このとき絶縁層13の硬化も完了していない状態であるが、これらにより、半導体チップ15と基板11との仮接続とする。
【0038】
半導体チップ15と基板11との仮接続がなされたあと、図4(a)〜(c)に示すように、半導体チップ15から基板11表面までを覆い封止するように絶縁樹脂43の層を形成する。
【0039】
絶縁樹脂43の形成については、上記で説明した参考例と同様であるが、参考までにこれを、ポッティング、印刷で行う場合は、絶縁樹脂43を形成したあと加熱してこれを硬化させ、加えて熱伝導により絶縁層13も同時に加熱しかつ低融点金属層21の金属とバンプ16との合金22をその接合部に十分生じさせ、基板11と半導体チップ15とを完全に接続することができる。
【0040】
トランスファモールドによる場合は、絶縁樹脂43の層を形成する際に熱および圧力(例えば、180℃、10MPa)が加わり、絶縁層13を硬化しかつ低融点金属層21の金属とバンプ16との合金22をその接合部に十分生じさせる。これにより、基板11と半導体チップ15とを完全に接続することができる。なお、トランスファモールドで圧力を保持する時間は、例えば、90秒程度である。したがって、この場合絶縁層13の材料としてこの90秒以内に硬化するものであれば用いることができる。
【0041】
次に、上記とは異なる参考例について図5、図6を参照して説明する。図5は、上記とは異なる参考例であるフリップチップ接続のプロセスフローを模式的に説明する図である。同図は、(a)、(b)、(c)の順に工程が進行する。図6は、図5の続図であって、上記とは異なる参考例であるフリップチップ接続のプロセスフローを模式的に説明する図である。図6は、図5(c)に続き、(a)、(b)、(c)の順に工程が進行し、また、すでに説明した構成には同一番号を付してある。
【0042】
まず、同図(a)に示すように、パッド12が設けられた基板11に絶縁層13を形成する。次に、同図(b)に示すように、バンプ16の形成された半導体チップ15を基板11上のパッド12に位置合わせして、加熱・加圧機構のついたボンディングヘッド17でバキューム吸着により基板11上に搭載する。なお、このパッド12の表面には、金、すず等のメッキがなされていてもよい。
【0043】
このとき、同図(c)に示すように、加重を加えることによりパッド12の上面側にバンプ16を圧接させる。このとき、補助的に加熱するがごく短時間(例えば5秒)とする。また、このとき絶縁層13の硬化は完了していない状態であるが、これらにより、半導体チップ15と基板11との仮接続とする。
【0044】
半導体チップ15と基板11との仮接続がなされたあと、図6(a)〜(c)に示すように、半導体チップ15から基板11表面までを覆い封止するように絶縁樹脂43の層を形成する。
【0045】
絶縁樹脂43の形成については、上記にすでに説明した参考例、実施形態と同様であるが、これを、ポッティング、印刷で行う場合は、絶縁樹脂43を形成したあと加熱してこれを硬化させ、加えて熱伝導により絶縁層13も同時に加熱し基板11と半導体チップ15とを完全に接続することができる。
【0046】
トランスファモールドによる場合は、絶縁樹脂43の層を形成する際に熱および圧力(例えば、180℃、10MPa)が加わり、これにより、絶縁層13が硬化し、基板11と半導体チップ15とを完全に接続することができる。なお、トランスファモールドで圧力を保持する時間は、例えば、90秒程度である。したがって、この場合絶縁層13の材料としてこの90秒以内に硬化するものであれば用いることができる。
【0047】
また、上記のそれぞれの参考例、実施形態において、モールド終了後にポストキュアを施すこともできる。ポストキュアにより絶縁層13および絶縁樹脂43の層の硬化をより進めることができ、さらに信頼性が高い半導体装置実装体を得ることができる。ポストキュアとは、絶縁樹脂43の層を形成した後、高温で放置することを言うが、例えば180℃、4時間程度の放置を行うことを採用することができる。
【0048】
【発明の効果】
以上詳述したように、本発明によれば、半導体装置の実装方法および半導体装置実装体の製造方法において、生産性を向上することができる。
【図面の簡単な説明】
【図1】 本発明の参考例であるフリップチップ接続のプロセスフローを模式的に説明する図。
【図2】 図1の続図であって、本発明の参考例であるフリップチップ接続のプロセスフローを模式的に説明する図。
【図3】 発明の実施形態であるフリップチップ接続のプロセスフローを模式的に説明する図。
【図4】 図3の続図であって、本発明の実施形態であるフリップチップ接続のプロセスフローを模式的に説明する図。
【図5】 上記とは異なる参考例であるフリップチップ接続のプロセスフローを模式的に説明する図。
【図6】 図5の続図であって、上記とは異なる参考例であるフリップチップ接続のプロセスフローを模式的に説明する図。
【図7】 従来のフリップチップ接続のプロセスフローを説明する図。
【図8】 上記とは異なる従来のフリップチップ接続のプロセスフローを説明する図。
【符号の説明】
11 基板
12 パッド
13 絶縁層
14 導電性粒子
15 半導体チップ
16 バンプ
17 ボンディングヘッド
21 低融点金属層
22 合金
41 下側金型
42 上側金型
43 絶縁樹脂

Claims (2)

  1. すず層またはすずを含む合金層を上面上に有するパッドを備えた基板に第1の絶縁樹脂層を形成する工程と、
    前記第1の絶縁樹脂層が形成された前記基板において、半導体装置に加重を加えて該半導体装置の突起電極を前記基板の前記パッドに接触させる工程と
    加熱、加圧を伴うトランスファーモールドを用いて、前記半導体装置を覆うように第2の絶縁樹脂層を形成・硬化し、同時に、該加熱で前記第1の絶縁樹脂層を硬化しかつ前記すず層または前記合金層と前記突起電極との接合部に該すず層または該合金層と該突起電極との合金を生じさせる工程
    有することを特徴とする半導体装置の実装方法。
  2. すず層またはすずを含む合金層を上面上に有するパッドを備えた基板に第1の絶縁樹脂層を形成する工程と、
    前記第1の絶縁樹脂層が形成された前記基板において、半導体装置に加重を加えて該半導体装置の突起電極を前記基板の前記パッドに接触させる工程と
    加熱、加圧を伴うトランスファーモールドを用いて、前記半導体装置を覆うように第2の絶縁樹脂層を形成・硬化し、同時に、該加熱で前記第1の絶縁樹脂層を硬化しかつ前記すず層または前記合金層と前記突起電極との接合部に該すず層または該合金層と該突起電極との合金を生じさせる工程
    を有することを特徴とする半導体装置実装体の製造方法。
JP2000192920A 2000-06-27 2000-06-27 半導体装置の実装方法および半導体装置実装体の製造方法 Expired - Fee Related JP4024458B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2000192920A JP4024458B2 (ja) 2000-06-27 2000-06-27 半導体装置の実装方法および半導体装置実装体の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000192920A JP4024458B2 (ja) 2000-06-27 2000-06-27 半導体装置の実装方法および半導体装置実装体の製造方法

Publications (2)

Publication Number Publication Date
JP2002016104A JP2002016104A (ja) 2002-01-18
JP4024458B2 true JP4024458B2 (ja) 2007-12-19

Family

ID=18691990

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000192920A Expired - Fee Related JP4024458B2 (ja) 2000-06-27 2000-06-27 半導体装置の実装方法および半導体装置実装体の製造方法

Country Status (1)

Country Link
JP (1) JP4024458B2 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009088351A (ja) 2007-10-01 2009-04-23 Denso Corp 電子回路装置の製造方法および電子回路装置
CN102047404B (zh) * 2008-12-16 2013-07-10 松下电器产业株式会社 半导体装置和倒装芯片安装方法及倒装芯片安装装置
JP5830847B2 (ja) * 2010-10-21 2015-12-09 富士通株式会社 半導体装置の製造方法及び接合方法
US10669454B2 (en) 2015-10-29 2020-06-02 Hitachi Chemical Company, Ltd. Method for manufacturing semiconductor device including heating and pressuring a laminate having an adhesive layer
SG11201809734RA (en) * 2016-05-09 2018-12-28 Hitachi Chemical Co Ltd Method for manufacturing semiconductor device

Also Published As

Publication number Publication date
JP2002016104A (ja) 2002-01-18

Similar Documents

Publication Publication Date Title
JP3610999B2 (ja) 半導体素子の実装方法
EP1445995B1 (en) Method of mounting an electronic component on a circuit board and system for carrying out the method
JP3297254B2 (ja) 半導体パッケージおよびその製造方法
KR100352865B1 (ko) 반도체 장치 및 그 제조방법
US7053494B2 (en) Semiconductor device and production method therefor
KR100288035B1 (ko) 플립칩 접속방법, 플립칩 접속 구조체 및 그것을 사용한 전자기기
JP2004031607A (ja) 半導体装置及びその製造方法
JP3660275B2 (ja) 半導体装置およびその製造方法
JPH08306738A (ja) 半導体装置およびその製造方法
JP4024458B2 (ja) 半導体装置の実装方法および半導体装置実装体の製造方法
JPH10125734A (ja) 半導体ユニットおよびその製造方法
JP3564980B2 (ja) 半導体チップの実装方法
JP3509642B2 (ja) 半導体装置の実装方法および実装構造
JP3014577B2 (ja) 半導体装置の製造方法
JP3482840B2 (ja) 半導体装置の製造方法
JPH09246318A (ja) 半導体装置およびその製造方法
JP3495913B2 (ja) 半導体装置実装用樹脂シート
JP2967080B1 (ja) 半導体装置の実装体の製造方法
JP2002134558A (ja) 半導体装置及びその製造方法
JP2002009111A (ja) 半導体フリップ・チップの実装方法
JP2001257229A (ja) バンプを有する電子部品及びその実装方法
JP2001135662A (ja) 半導体素子および半導体装置の製造方法
JP3419398B2 (ja) 半導体装置の製造方法
JP2000058597A (ja) 電子部品実装方法
JP3398580B2 (ja) 半導体装置の製造方法及び基板フレーム

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040623

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050201

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20061010

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061211

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20071002

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20071003

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101012

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111012

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111012

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121012

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131012

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees