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JP4083752B2 - アクティブマトリクス基板及びその製造方法 - Google Patents

アクティブマトリクス基板及びその製造方法 Download PDF

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Description

この発明は、液晶表示装置や有機ＥＬ表示装置等に適用されるアクティブマトリクス基板に関する。
液晶表示装置や有機ＥＬ表示装置等の電気光学表示装置としては、絶縁性基板に薄膜トランジスタ（ＴＦＴ）等のスイッチング素子を複数設け、各画素毎に独立して電圧を印加するアクティブマトリクス型のものが知られている。
特に、電気光学素子として液晶を用いた表示装置においては、明るく高表示品質を得るために、各画素の表示面積が大きい、即ち、開口率の高いアクティブマトリクス基板を実現することが重要である。
このような高開口率を実現するアクティブマトリクス基板のひとつとして、例えば、特許文献１に示される構造を持つものが提案されている。この特許文献１では、ゲート信号線及びソース信号線を覆うようにして、有機系の層間絶縁膜が形成され、その上に画素電極が形成された構成が開示されている。このようなアクティブマトリクス基板では、各信号線に対して画素電極をオーバーラップさせることができるので、液晶表示装置の開口率を高くすることができると共に、各信号線に起因する電界をシールドして液晶の配向不良を抑制することができる。
しかしながら、上記のようなアクティブマトリクス基板では、有機系の層間絶縁膜が吸水性、通水性を有しているため、層間絶縁膜の水分濃度が上昇する恐れがある。この状態で、ＴＦＴに電圧が印加されると、水分で分極した層間絶縁膜の影響によって半導体層のチャネル部表面に電荷が誘起される。これにより、ＴＦＴのＯＦＦ電流特性が劣化し、表示ムラ等の表示不良が発生するという問題がある。
この問題を解決する方法のひとつとして、例えば、特許文献２に示す構造が提案されている。
この特許文献２に開示のアクティブマトリクス基板では、有機系の層間絶縁膜の下層に、窒化シリコン等からなる無機系のパッシベーション膜を形成して、半導体層のチャネル部を保護している。また、有機系の層間絶縁膜を、吸水性粒子又は水分吸着性粒子を含有させた有機材料により形成している。これらにより、水分の分極によるＴＦＴのＯＦＦ特性劣化を防止している。
特開平９−３２５３３０号公報（図１及び図２） 特開２０００−２２１４８８号公報（図１、図４及び図５）
しかしながら、特許文献２に開示の構成では、無機系のパッシベーション膜をエッチングする際に、パッシベーション膜よりも下層にある絶縁膜部分までエッチングされてしまい、画素電極と補助容量電極とが短絡してしまう恐れがある。
すなわち、特許文献２に開示のアクティブマトリクス基板では、ドレイン電極と画素電極とを接続するために、無機系のパッシベーション膜をドライエッチング等してコンタクトホールを形成する必要がある。この際、ソース電極やドレイン電極を形成するためのメタル膜、特に、該メタル膜のうちのコンタクトホール形成部分にピンホールが存在しているとする。すると、パッシベーション膜をドライエッチングにより除去するプロセス中に、該ピンホールを通じてメタル膜下層のゲート絶縁膜が同時にエッチングされてしまう恐れがある。そうすると、コンタクトホールは、ゲート絶縁膜を通じて下層の補助容量電極にまで達してしまい、画素電極と補助容量電極とが短絡し、表示不良を発生させてしまうことになる。
そこで、本発明は、画素電極と補助容量電極との間の電気的短絡を防止できる高開口率なアクティブマトリクス基板を提供することを目的とする。
この発明に係るアクティブマトリクス基板は、基板と、前記基板上に形成されたゲート配線及び補助容量電極と、前記ゲート配線及び前記補助容量電極を覆う第１層間絶縁膜と、前記第１層間絶縁膜上に前記ゲート配線に対して交差するように形成されたソース配線と、前記ゲート配線と前記ソース配線との交差部分でスイッチング素子を構成するための半導体層と、前記各スイッチング素子に対応して設けられたドレイン電極と、前記ソース配線、前記半導体層及び前記ドレイン電極よりも上層に設けられた第２層間絶縁膜と、直接接している反射画素電極と透明画素電極とを含み、前記第２層間絶縁膜に形成されたコンタクトホールを通じて前記ドレイン電極に接続された画素電極とを備え、前記ドレイン電極の一部が前記第１層間絶縁膜を挟んで前記補助容量電極に対向して設けられると共に、前記コンタクトホールが前記補助容量電極の配設領域を避けかつ前記補助容量電極の配設領域に囲まれた部分で前記ドレイン電極に達するように形成されており、前記補助容量電極の配設領域に囲まれた部分は、前記コンタクトホールのうち前記ドレイン電極の接触部分全体もしくは一部が、３方から或は２方向から前記補助容量電極の配設領域で囲まれる態様とされたものである。
この発明のアクティブマトリクス基板によると、コンタクトホールが補助容量電極の配設領域を避けかつ前記補助容量電極の配設領域に囲まれた部分でドレイン電極に達するように形成されているため、コンタクトホールが補助容量電極まで貫通して形成されてしまうような事態が防止され、画素電極と補助容量電極との間の電気的短絡を防止できる。また、各配線に対して画素電極を重ねて配設することができるため、高開口率にすることもできる。
実施の形態１．
以下、この発明の実施の形態１に係るアクティブマトリクス基板について説明する。なお、本実施の形態では、透過型液晶表示装置に適用されるアクティブマトリクス基板について説明する。
図１は、アクティブマトリクス基板を示す平面図であり、図２は図１のＡ−Ａ線断面図、図３は図１のＢ−Ｂ線断面図である。
このアクティブマトリクス基板では、基板としての透明絶縁性基板１上に複数のゲート配線２（走査配線）及び複数の補助容量電極３が形成されている（図４及び図９（ａ）参照）。各ゲート配線２は直線状に形成されており、複数のゲート配線２が透明絶縁性基板１上で適宜間隔をあけて略並列状に延びるように形成されている。各ゲート配線２のうち後述する半導体膜６が形成される部分は、薄膜トランジスタのゲート電極として機能する。
各補助容量電極３は、各ゲート配線２及び後述する各ソース配線９（信号配線）とで囲まれる領域内に形成されている（図４及び図９（ａ）参照）。ここでは、各補助容量電極３は、隣合う各ゲート配線２の略中央部に設けられ、ゲート配線２の延在方向に沿って延びる平面視略長方形状に形成されている。また、各補助容量電極３は、ゲート配線２の延在方向において隣合うもの同士が相互に連結接続されている。各補助容量電極３には、孔部３ｈが形成されている。
この各補助容量電極３は、第１層間絶縁膜５を介して後述する各ドレイン電極１０の一部と対向する。そして、各補助容量電極３とドレイン電極１０の一部とで電気的な保持容量を形成する。これにより、後述する画素電極１５に印加された表示用信号電位が保持され、安定した表示がなされるようになる。
また、上記透明絶縁性基板１上で各ゲート配線２及び各補助容量電極３を覆うようにして第１層間絶縁膜５が形成されている（図５及び図９（ｂ）参照）。この第１層間絶縁膜５上に、半導体膜６及びオーミックコンタクト膜７が形成されている（図５及び図９（ｂ）参照）。半導体膜６は、略直線状に形成されており、複数本の半導体膜６がゲート配線２と略直交する方向に沿って、略並列状に延びるように形成されている。また、半導体膜６は、半導体膜６とゲート配線２とが交差する部分で、ゲート配線２の延在方向に沿って延出する半導体形成部分６ａを有している。この半導体膜６上に、オーミックコンタクト膜７が形成されている。
上記半導体形成部分６ａの一側部が後述するソース電極８に接続されると共に、その他側部が後述するドレイン電極１０に接続されている。また、半導体形成部分６ａの略中間部にチャネル部１１が形成されている。これにより、スイッチング素子としての薄膜トランジスタ（ＴＦＴ）が構成される。
なお、本実施の形態においては、半導体膜６とオーミックコンタクト膜７とを有する半導体パターンは、ソース配線９の下層で該ソース配線９に沿って延在している。すなわち、半導体パターンは、各ゲート配線２と各ソース配線９との交差部分で薄膜トランジスタを構成する部分以外にも、各ソース配線９の下層部分にも延在されている。これにより、ソース配線９が途中で断線した場合でも、半導体パターンのうちソース配線９の下層部分に延在した部分がソース配線９の冗長配線として機能し、電気信号の遮断を防止することができる。
また、上記第１層間絶縁膜５上にソース配線９及びドレイン電極１０が形成されている（図６及び図９（ｃ）参照）。ソース配線９は略直線状に形成されており、複数のソース配線９が各ゲート配線２と交差する方向に沿って略並列状に延びるように形成されている。ここでは、各ソース配線９は、上記半導体膜６及びゲート配線２上に形成されている。また、ソース配線９とゲート配線２との交差部分で、ゲート配線２の延在方向に沿って延びるように、ソース電極８が延設されている。このソース電極８は、半導体形成部分６ａの一側部上に接続されている。
ドレイン電極１０は、補助容量電極３の上方領域に広がると共に、半導体形成部分６ａの他側部に延びる形状を有している。ここでは、ドレイン電極１０は、平面視略Ｔ字状に形成されており、その幅方向に延びる部分が補助容量電極３の上方領域に広がっており、第１層間絶縁膜５を挟んで補助容量電極３と対向している。このドレイン電極１０の部分と補助容量電極３とで、後述する画素電極１５に対する保持容量が形成される。
また、上記第１層間絶縁膜５、半導体パターン、ソース電極８、ソース配線９及びドレイン電極１０を覆うように第２層間絶縁膜１２が形成されている（図７及び図９（ｄ）参照）。この第２層間絶縁膜１２の表面は平らに形成されている。
この第２層間絶縁膜１２にコンタクトホール１４が形成されている。コンタクトホール１４は、第２層間絶縁膜１２を貫通し、ドレイン電極１０に達するように形成されている（図７及び図９（ｄ）参照）。
また、このコンタクトホール１４は、補助容量電極３の配設領域を避けかつ前記補助容量電極３の配設領域に囲まれた部分でドレイン電極１０に達している。ここでは、補助容量電極３に形成された孔部３ｈ形成領域の対応部分で、コンタクトホール１４がドレイン電極１０に達するように形成されている。なお、ここで、コンタクトホール１４が補助容量電極３の配設領域に囲まれるとは、本実施例のように、コンタクトホール１４のうちドレイン電極１０の接触部分全体が４方から補助容量電極３の配設領域で囲まれる態様の他、コンタクトホール１４のうちドレイン電極１０の接触部分全体が、３方から或は２方向から補助容量電極３の配設領域で囲まれる態様、コンタクトホール１４のうちドレイン電極１０の接触部分の一部が、３方から或は２方向から補助容量電極３の配設領域で囲まれる態様を含む。
換言すると、画素電極１５に対して十分な補助容量を確保するため、コンタクトホール１４は、補助容量電極３の形成予定領域にオーバーラップする部分でドレイン電極１０に達するように形成される。そして、実際の補助容量電極３の形成領域は、コンタクトホール１４がドレイン電極１０に達する部分を避けるように形成され、即ち、孔部３ｈが形成されるのである。
さらに、第２層間絶縁膜１２の表面には画素電極１５が形成されている（図８及び図９（ｅ）参照）。ここでは、ゲート配線２及びソース配線９で囲まれる略方形領域ほぼ全体に広がるように画素電極１５が形成されている。この画素電極１５は、上記コンタクトホール１４を通じてドレイン電極１０に接続されている。
以上のように構成されたアクティブマトリクス基板の製造方法について説明する。図４〜図８は同製造方法を示す平面工程図であり、図９（ａ）〜図９（ｅ）は図１のＡ−Ａ線において同製造方法を示す断面工程図である。
まず、図４及び図９（ａ）に示すように、基板としての透明絶縁性基板１上にゲート配線２及び補助容量電極３を形成する。
すなわち、ガラス基板等の透明絶縁性基板１に第１の金属薄膜を成膜し、１回目の写真製版工程で各ゲート配線２及び各補助容量電極３を形成する。この際、各補助容量電極３には、孔部３ｈが形成される。
より具体的には、透明絶縁性基板１に、公知のＡｒガスを用いたスパッタリング法等により、上記金属薄膜としてのクロム（Ｃｒ）膜が例えば２００ｎｍの厚さで成膜される。スパッタリング条件は、例えば、ＤＣマグネトロンスパッタリング方式で、成膜パワー密度３Ｗ／ｃｍ2、アルゴン（Ａｒ）ガス流量４０ｓｃｃｍである。
また、この後の写真製版工程では、レジストパターンを形成し、公知の硝酸セリウムアンモニウムを含む溶液を用いてクロム膜をエッチングし、この後、レジストパターンを除去して、上記各ゲート配線２及び補助容量電極３を形成する。
次に、図５及び図９（ｂ）に示すように、第１層間絶縁膜５及び半導体膜６、オーミックコンタクト膜７を形成する。
すなわち、上記透明絶縁性基板１上で、各ゲート配線２及び各補助容量電極３を覆うように第１層間絶縁膜５を成膜する。次に、半導体の膜及びオーミックコンタクトの膜を順次成膜する。そして、２回目の写真製版工程で、半導体の膜及びオーミックコンタクトの膜を部分的に除去して、スイッチング素子としての薄膜トランジスタ（ＴＦＴ）を構成するための半導体膜６及びオーミックコンタクト膜７からなる半導体パターンを形成する。
より具体的には、例えば、化学気相成膜（ＣＶＤ）法を用いて、第１層間絶縁膜５として窒化シリコン（ＳｉＮｘ：ｘは正数）膜を４００ｎｍの厚さで、半導体の膜としてアモルファスシリコン（ａ−Ｓｉ）膜を１５０ｎｍの厚さで、オーミックコンタクトの膜としてリン（Ｐ）を不純物としてドープしたｎ＋型ａ−Ｓｉを３０ｎｍの厚さで順次成膜する。次に、写真製版工程でレジストパターンを形成した後に、弗素系ガスを用いた公知のドライエッチング法等でａ−Ｓｉ膜とｎ＋型ａ−Ｓｉ膜をエッチングする。その後、レジストパターンを除去して所定形状の半導体膜６及びオーミックコンタクト膜７を有する半導体パターンを形成する。なお、半導体形成部分６ａに対するチャネル部１１は後の工程で形成される。
次に、図６及び図９（ｃ）に示すように、上記第１層間絶縁膜５上にソース配線９、ソース電極８及びドレイン電極１０を形成する。
すなわち、上記第１層間絶縁膜５及び半導体パターンを覆うように第２の金属薄膜を成膜する。そして、３回目の写真製版工程でソース配線９、ソース電極８及びドレイン電極１０を形成する。
より具体的には、例えば、スパッタリング法を用いて、クロムを２００ｎｍの厚さに成膜し、写真製版工程でレジストパターンを形成する。この後、硝酸セリウムアンモニウムを含む溶液を用いてクロム膜のエッチングを行い、ソース電極８、ソース配線９及びドレイン電極１０を形成する。さらに、弗素系ガスを用いた公知のドライエッチング法等を用いてソース電極８とドレイン電極１０間のｎ＋型ａ−Ｓｉ（オーミックコンタクト膜７）をエッチングして、薄膜トランジスタのチャネル部１１を形成し、この後、レジストパターンを除去する。
次に、図７及び図９（ｄ）に示すように、第２層間絶縁膜１２を形成し、この第２層間絶縁膜１２にコンタクトホール１４を形成する。第２層間絶縁膜１２は、上記半導体パターン、ソース電極８、ソース配線９及びドレイン電極１０を覆うように形成されている。また、ここでは、無機系絶縁膜である第１絶縁膜１２ａを成膜し、この上に、有機系絶縁膜である第２絶縁膜１２ｂを成膜することによって、第２層間絶縁膜１２を２層構造にしている。もっとも、第２層間絶縁膜１２は、その他の層を含む多層構造であってもよいし、或は、窒化シリコン又は酸化シリコン等の無機系絶縁膜で構成される単層構造であってもよい。また、コンタクトホール１４は、第２層間絶縁膜１２の表面からドレイン電極１０の表面にまで貫通する有底穴形状に形成されている。このコンタクトホール１４は、補助容量電極３に形成された孔部３ｈに対応する上方領域でドレイン電極１０に達するように形成されている。
より具体的には、例えば、第１絶縁膜１２ａとしてＳｉＮｘ（ｘは正数）等の無機系絶縁膜を１００ｎｍの厚さに成膜する。この後、スピンコート法等を用いて、感光性有機樹脂（例えば、ＪＳＲ株式会社製の製品番号ＰＣ３３５の樹脂材料）を３．２〜３．９μｍの膜厚になるように塗布し、感光性有機樹脂膜からなる第２絶縁膜１２ｂを形成する。そして、４回目の写真製版工程で感光性有機樹脂膜からなる第２絶縁膜１２ｂにコンタクトホール１４ａを形成する（この段階でのコンタクトホール１４ａについては図１０（ｄ）参照）。このコンタクトホール１４ａは、上記補助容量電極３の孔部３ｈの形成領域上方位置に形成される。次に、弗素ガスを用いた公知のドライエッチング法等で、コンタクトホール１４ａ下方の第１絶縁膜１２ａ（ＳｉＮｘ）をエッチング除去する。これにより、コンタクトホール１４は、第１及び第２絶縁膜１２ａ，１２ｂを貫通し、上記孔部３ｈの対応領域で、即ち、補助容量電極３の配設領域を避けた部分でドレイン電極１０に達するように形成される。
最後に、図８及び図９（ｅ）に示すように、第２層間絶縁膜１２上に複数の画素電極１５を形成すると共に、各画素電極１５を、各コンタクトホール１４を通じて対応する各ドレイン電極１０に接続する。
より具体的には、まず、第２層間絶縁膜１２上及びコンタクトホール１４の内周部からドレイン電極１０に達する表面上に透明導電性膜を成膜する。透明導電性膜は、例えば、酸化インジウム（Ｉｎ２Ｏ３）と酸化スズ（ＳｎＯ２）を含むＩＴＯ（インジュウムスズ酸化物）を、スパッタリング法等を用いて１００ｎｍの厚さに成膜することにより形成される。次に、５回目の写真製版工程で、レジストパターンを形成した後、公知の塩酸と硝酸とを含む溶液で透明導電性膜をエッチングし、その後、レジストパターンを除去することで、透明な画素電極１５を形成することができる。この各画素電極１５は、コンタクトホール１４を通じて各ドレイン電極１０に接続されている。
以上の工程を経て、ＴＦＴアクティブマトリクス基板が製造される。このアクティブマトリクス基板に対して、遮光板やカラーフィルター、対向電極、配向膜等を有する基板を対向配置すると共に、これらの基板間に液晶層を設けることで、液晶表示装置が製造される。
以上のように構成されたアクティブマトリクス基板及びその製造方法によると、画素電極１５と補助容量電極３との間の電気的短絡を防止しつつ、高開口率を実現できる。
画素電極１５と補助容量電極３との間の電気的短絡を防止する効果について、図１０及び図１１を参照して説明する。なお、図１０（ａ）〜図１０（ｆ）は図１のＡ−Ａ線における断面工程図、図１１（ａ）〜図１１（ｆ）は図１のＢ−Ｂ線における断面工程図を示している。
すなわち、アクティブマトリクス基板を製造する際に、図１０（ｃ）又は図１１（ｃ）に示すように、ドレイン電極１０の一部に膜の欠損部やピンホール１８ａの不良を生じることがある。このような不良は、例えば、上記第２の金属薄膜成膜時に発生した異物が原因で生じる。そして、ドレイン電極１０の一部に膜の欠損部やピンホール１８ａが発生した場合、図１０（ｄ）又は図１１（ｄ）に示すように、その上に形成される第１絶縁膜（ＳｉＮｘ）１２ａにカバレッジ不良部分１８ｂが生じる。そして、感光性有機樹脂膜等からなる第２絶縁膜１２ｂにコンタクトホール１４ａを形成した後、図１０（ｅ）又は図１１（ｅ）に示すように、弗素系ガスを用いたドライエッチング法等で、該コンタクトホール１４ａ下の第１絶縁膜１２ａをエッチング除去することになる。この際、弗素系ガスはピンホール１８ａ等を通って下層の第１層間絶縁膜５にまで達してしまい、コンタクトホール１４の下部で、第１層間絶縁膜５が部分的に除去されてしまうことになる。つまり、コンタクトホール１４は、第２層間絶縁膜１２から、ドレイン電極１０のピンホール１８ａを貫通して第１層間絶縁膜５に達するように形成されてしまうことになる。
この場合に、従来のように、仮にコンタクトホール１４の下方に補助容量電極３が設けられているとすると（換言すれば補助容量電極３の孔部３ｈが無いとすると）、画素電極１５はコンタクトホール１４を通じてドレイン電極１０及び補助容量電極３の双方に接続されてしまうことになる。このため、対向するドレイン電極１０と補助容量電極３との間で電位を保持できなくなり、対応する画素電極１５では表示不良を生じることになる。
一方、本アクティブマトリクス基板では、コンタクトホール１４が補助容量電極３の配設領域を避けた部分でドレイン電極１０に達するように形成されている。すなわち、コンタクトホール１４の下方には、補助容量電極３が配設されない構成となっている。このため、ドレイン電極１０にピンホール１８ａ等が生じており、その下側の第１層間絶縁膜５が部分的にエッチングされてしまった場合でも、コンタクトホール１４の下部にはそのさらに下層の透明絶縁性基板１が露出するだけである。従って、図１０（ｆ）に示すように、画素電極１５は、コンタクトホール１４を通じてドレイン電極１０に接続されるだけであり、補助容量電極３と短絡してしまうような事態は防止される。
しかも、図１１（ｆ）に示すように、コンタクトホール１４が形成されてない領域では、ドレイン電極１０と補助容量電極３とが第１層間絶縁膜５を介して対向しこれらの間に電気的保持容量を形成している。このため、画素電極１５に印加される信号電位は正常に保持され、表示不良を引き起すことが防止される。
特に、補助容量電極３は孔部３ｈを有し、補助容量電極３のうち孔部３ｈの周縁部が画素電極１５とドレイン電極１０との接触部分の周囲でドレイン電極１０に対向するように設けられているため、画素電極１５に対して十分な保持容量を形成しつつ、画素電極１５と補助容量電極３との間の電気的短絡を効果的に防止できる。
また、図１１（ｃ）に示すように、コンタクトホール１４が形成されていない領域でドレイン電極１０に膜の欠損部やピンホール１８ａが生じたとしても、コンタクトホール１４自体が形成されないので、第１層間絶縁膜５がエッチングされることはなく、ドレイン電極１０と補助容量電極３との短絡は防止される。
さらに、第１絶縁膜（ＳｉＮｘ）１２ａに生じるカバレッジ不良部分１８ｂもその上層に設けられる感光性有機樹脂膜等からなる第２絶縁膜１２ｂで完全に覆われるため、画素電極１５と補助容量電極３、或は、ドレイン電極１０と補助容量電極３との間で電気的短絡が生じることを防止できる。
もちろん、ゲート配線２やソース配線９等の各種信号線等に対して、画素電極１５を重ねて配置することができるので、高開口率も実現できる。
以上のように、本実施の形態によると、画素電極１５と補助容量電極３との間の電気的短絡による表示不良を防止し、歩留りの高いアクティブマトリクス基板を得ることができる。さらには、このアクティブマトリクス基板を用いることで、高開口率で表示特性に優れた表示装置を得ることが出来る。
特に、第１層間絶縁膜５が窒化シリコン又は酸化シリコンを含む無機系絶縁膜で構成されている場合に、コンタクトホール１４形成時に補助容量電極３まで貫通してしまうような問題が生じ易い。より具体的には、例えば、第１層間絶縁膜５が窒化シリコン又は酸化シリコンを含む無機系絶縁膜で構成され、かつ、第２層間絶縁膜１２が、窒化シリコン或は酸化シリコンを含む無機系絶縁膜、又は、窒化シリコン或は酸化シリコンを含む無機系絶縁膜を下層とし、その上層にさらに絶縁層を形成した多層膜により構成されている場合に上記のような問題が生じやすい。このような場合には、第２層間絶縁膜１２の無機系絶縁膜部分をエッチングする際に、ピンホール等を通じて第１層間絶縁膜５までエッチングされてしまうことがあり得るからである。このため、上記のような層構造を持つ場合に、特に、本発明は有効である。
実施の形態２．
以下、この発明の実施の形態２に係るアクティブマトリクス基板について説明する。なお、本実施の形態では、半透過型液晶表示装置に適用されるアクティブマトリクス基板について説明する。
図１２はアクティブマトリクス基板を示す平面図であり、図１３は図１２のＣ−Ｃ線断面図、図１４は図１２のＤ−Ｄ線断面図である。
この実施の形態２に係るアクティブマトリクス基板が、実施の形態１に係るアクティブマトリクス基板と異なる主要な点を説明すると次の通りである。なお、上記実施の形態１に係る構成要素と同様構成要素については同一符号を付して説明を省略する。
すなわち、上記実施の形態１では、画素電極１５が透明導電性膜のみからなる構成であったのに対して、実施の形態２では、画素を表示するための画素電極部分が、反射膜である反射画素電極１１５ａと、透明膜である透明画素電極１１５ｂとの２種類を含む構成となっている。ここでは、透明画素電極１１５ｂが画素電極部分の略半分（より具体的には画素電極部分の上半分強）を占める領域に、反射画素電極１１５ａが画素電極部分の略半分（より具体的には画素電極部分の下半分弱）を示す領域及び透明画素電極１１５ｂを囲む領域に形成されている（図２０及び図２１（ｇ）参照）。また、反射画素電極１１５ａと透明画素電極１１５ｂとは、コンタクトホール１４を含み、それらの境界部分及び透明画素電極１１５ｂの周囲で部分的に重複する領域に形成されている。
また、上記実施の形態１では、光の透過を極力妨げないように、補助容量電極３が画素電極１５の略中央部分に線状に形成されているのに対し、本実施の形態２では、反射画素電極１１５ａの形成領域ほぼ全体に亘って、補助容量電極１０３を形成している。この補助容量電極１０３のうち、画素を表示するための画素電極部分の略中央部に孔部１０３ｈが形成されている（図１５及び図２１（ａ）参照）。
さらに、その補助容量電極１０３の形成領域のほぼ全体に広がるようにして、ドレイン電極１１０を形成している（図１７及び図２１（ｃ）参照）。
また、透明画素電極１１５ｂ部分では、第１層間絶縁膜５及び第２層間絶縁膜１２が除去され、透明画素電極１１５ｂが透明絶縁性基板１に直接接するように形成されている（図２１（ｆ）及び図２１（ｇ）参照）。
このようなアクティブマトリクス基板は、光を反射する反射画素電極１１５ａの形成領域全体に、補助容量電極１０３を形成することができる。つまり、透明画素電極１１５ｂは透過光を用いて画像を表示するので、その下側の層に遮光性のある電極を設けることは極力避ける必要がある。これに対し、反射画素電極１１５ａは光を反射して画像を表示するので、その下側の層に遮光性のある補助容量電極１０３を形成しても問題無く、反射画素電極１１５ａの形成領域全体に、補助容量電極１０３を形成することができる。これにより、補助容量電極１０３の面積を大きくして、画素表示用信号電位の保持容量を大きくすることができ、表示品質向上を図ることが可能となる。
このアクティブマトリクス基板の製造方法について説明する。図１５〜図２０は同製造方法を示す平面工程図であり、図２１（ａ）〜図２１（ｇ）は図１２のＣ−Ｃ線において同製造方法を示す断面工程図である。
まず、図１５及び図２１（ａ）に示すように、基板としての透明絶縁性基板１上にゲート配線２及び補助容量電極１０３を形成する（図１５の縦横線を付した領域参照）。
すなわち、ガラス基板等の透明絶縁性基板１に第１の金属薄膜を成膜し、１回目の写真製版工程で各ゲート配線２及び各補助容量電極１０３を形成する。この際、各補助容量電極１０３には、孔部１０３ｈが形成される。
より具体的には、透明絶縁性基板１に、公知のＡｒガスを用いたスパッタリング法等により、上記金属薄膜としてのクロム（Ｃｒ）膜が例えば２００ｎｍの厚さで成膜される。スパッタリング条件は、例えば、ＤＣマグネトロンスパッタリング方式で、成膜パワー密度３Ｗ／ｃｍ2、アルゴン（Ａｒ）ガス流量４０ｓｃｃｍである。
また、この後の写真製版工程では、レジストパターンを形成し、公知の硝酸セリウムアンモニウムを含む溶液を用いてクロム膜をエッチングし、この後、レジストパターンを除去して、上記各ゲート配線２及び補助容量電極１０３を形成する。
次に、図１６及び図２１（ｂ）に示すように、第１層間絶縁膜５及び半導体膜６、オーミックコンタクト膜７を形成する。
すなわち、上記透明絶縁性基板１上で、各ゲート配線２及び各補助容量電極１０３を覆うように第１層間絶縁膜５を成膜する。次に、半導体の膜及びオーミックコンタクトの膜を順次成膜する。そして、２回目の写真製版工程で、半導体の膜及びオーミックコンタクトの膜を部分的に除去して、スイッチング素子としての薄膜トランジスタ（ＴＦＴ）を構成するための半導体膜６及びオーミックコンタクト膜７からなる半導体パターンを形成する。
より具体的には、例えば、化学気相成膜（ＣＶＤ）法を用いて、第１層間絶縁膜５として窒化シリコン（ＳｉＮｘ：ｘは正数）膜を４００ｎｍの厚さで、半導体の膜としてアモルファスシリコン（ａ−Ｓｉ）膜を１５０ｎｍの厚さで、オーミックコンタクトの膜としてリン（Ｐ）を不純物としてドープしたｎ＋型ａ−Ｓｉを３０ｎｍの厚さで順次成膜する。次に、写真製版工程でレジストパターンを形成した後に、弗素系ガスを用いた公知のドライエッチング法等でａ−Ｓｉ膜とｎ＋型ａ−Ｓｉ膜をエッチングする。その後、レジストパターンを除去して所定形状の半導体膜６及びオーミックコンタクト膜７を有する半導体パターンを形成する。なお、半導体形成部分６ａに対するチャネル部１１は後の工程で形成される。
なお、半導体膜６とオーミックコンタクト膜７とを有する半導体パターンは、上記実施の形態１で述べたように、ソース配線９の下層で該ソース配線９に沿って延在しており、上記実施の形態１と同様にソース配線９の冗長配線として機能する。
次に、図１７及び図２１（ｃ）に示すように、上記第１層間絶縁膜５上にソース配線９、ソース電極８及びドレイン電極１１０を形成する。
すなわち、上記第１層間絶縁膜５及び半導体パターンを覆うように第２の金属薄膜を成膜する。そして、３回目の写真製版工程でソース配線９、ソース電極８及びドレイン電極１１０を形成する。
より具体的には、例えば、スパッタリング法を用いて、クロムを２００ｎｍの厚さに成膜し、写真製版工程でレジストパターンを形成する。この後、硝酸セリウムアンモニウムを含む溶液を用いてクロム膜のエッチングを行い、ソース電極８、ソース配線９及びドレイン電極１１０を形成する。さらに、弗素系ガスを用いた公知のドライエッチング法等を用いてソース電極８とドレイン電極１１０間のｎ＋型ａ−Ｓｉ（オーミックコンタクト膜７）をエッチングして、薄膜トランジスタのチャネル部１１を形成し、この後、レジストパターンを除去する。
次に、図１８及び図２１（ｄ）、図２１（ｅ）に示すように、第２層間絶縁膜１２を形成し、この第２層間絶縁膜１２に、凹形状の抜きパターン穴部１１６と、コンタクトホール１４とを形成する。
すなわち、第２層間絶縁膜１２は、上記半導体パターン、ソース電極８、ソース配線９及びドレイン電極１１０を覆うように形成されている。ここでは、無機系絶縁膜である第１絶縁膜１２ａを成膜し、この上に、有機系絶縁膜である第２絶縁膜１２ｂを成膜することによって、第２層間絶縁膜１２を２層構造にしている。
また、抜きパターン穴部１１６は、当該領域で第１層間絶縁膜５及び第２層間絶縁膜１２が除去され透明絶縁性基板１を露出させる穴形状に形成されている。
コンタクトホール１４は、第２層間絶縁膜１２の表面からドレイン電極１１０の表面にまで貫通する有底穴形状に形成されている。このコンタクトホール１４は、補助容量電極１０３に形成された孔部１０３ｈに対応する上方領域でドレイン電極１１０に達するように形成されている。
より具体的には、例えば、第１絶縁膜１２ａとしてＳｉＮｘ（ｘは正数）等の無機系絶縁膜を１００ｎｍの厚さに成膜する。この後、スピンコート法等を用いて、感光性有機樹脂（例えば、ＪＳＲ株式会社製の製品番号ＰＣ３３５の樹脂材料）を３．２〜３．９μｍの膜厚になるように塗布し、感光性有機樹脂膜からなる第２絶縁膜１２ｂを形成する。そして、４回目の写真製版工程で感光性有機樹脂膜からなる第２絶縁膜１２ｂにコンタクトホール１４ａ及び抜きパターン穴部１１６ａを形成する（この段階でのコンタクトホール１４ａ及び抜きパターン穴部１１６ａについては図２１（ｄ）参照）。このコンタクトホール１４ａは、上記補助容量電極１０３の孔部１０３ｈの形成領域上方位置に形成される。また、抜きパターン穴部１１６ａは、透明画素電極１１５ｂを形成する領域に広がるように形成されている。
次に、弗素ガスを用いた公知のドライエッチング法等で、コンタクトホール１４ａ下方の第１絶縁膜（ＳｉＮｘ）をエッチング除去すると共に、抜きパターン穴部１１６ａ下方の第１絶縁膜（ＳｉＮｘ）及び第１層間絶縁膜５（ＳｉＮｘ）を除去する（図２１（ｅ）参照）。これにより、孔部１０３ｈの対応領域で、第２層間絶縁膜１２を貫通しドレイン電極１１０に達するコンタクトホール１４が形成されると共に、透明画素電極１１５ｂの対応領域で第２層間絶縁膜１２及び第１層間絶縁膜５を貫通し透明絶縁性基板１に達する抜きパターン穴部１１６が形成される。
この後、透明画素電極１１５ｂ及び反射画素電極１１５ａとを含む画素電極部分を複数形成する。
すなわち、図１９及び図２１（ｆ）に示すように、透明絶縁性基板１及び第２層間絶縁膜１２上に、透明導電性膜を成膜し、５回目の写真製版工程で、透過画素部分に第１の画素電極として透明画素電極１１５ｂを形成する。この透明画素電極１１５ｂは、各画素となる領域（ここでは方形領域）のうち透過による画素表示領域に形成されると共に、コンタクトホール１４内部領域にまで延在しており、このコンタクトホール１４を通じて各ドレイン電極１１０に接続されている。
より具体的には、透明導電性膜は、例えば、酸化インジウム（Ｉｎ２Ｏ３）と酸化スズ（ＳｎＯ２）を含むＩＴＯ（インジュウムスズ酸化物）を、スパッタリング法等を用いて１００ｎｍの厚さに成膜することにより形成される。次に、５回目の写真製版工程で、レジストパターンを形成した後、公知の塩酸と硝酸とを含む溶液で透明導電性膜をエッチングし、その後、レジストパターンを除去することで、透明画素電極１１５ｂを形成することができる。
そして、図２０及び図２１（ｇ）に示すように、高反射特性を有する金属薄膜を成膜し、６回目の写真製版工程で第２の画素電極として反射画素電極１１５ａを形成する。
より具体的には、高反射特性を有する金属薄膜は、スパッタリング法等を用いて、モリブデン（Ｍｏ）又はＭｏに少量の他の元素を添加したＭｏ合金等を１００ｎｍの厚さに成膜した後、その上層に高い反射特性を有する反射膜として、アルミニウム（Ａｌ）、又はＡｌに少量の他の元素を添加したＡｌ合金を、３００ｎｍの厚さに成膜した２層構造により構成される。Ｍｏ合金としては、例えば、ニオブ（Ｎｂ）を添加したＭｏＮｂ合金や、タングステン（Ｗ）を添加したＭｏＷ合金が挙げられる。Ａｌ合金としては、例えば、０．５〜３ｗｔパーセントのネオジウム（Ｎｄ）を添加したＡｌＮｄ合金等が挙げられる。これらのように、高反射特性を有する金属薄膜として、例えば、ＡｌＮｄ／ＭｏＮｂ又はＡｌＮｄ／ＭｏＷの二層膜を形成する。
この後、６回目の写真製版工程を用いて、レジストのパターニングを行った後に、リン酸と硝酸と酢酸を含む溶液を用いて前記二層膜をエッチングし、この後、レジストを除去して、反射画素電極１１５ａを形成した。
ここで、反射画素電極１１５ａの下層側のＭｏＮｂ合金膜又はＭｏＷ合金膜は、コンタクトホール１４の底面における膜の段切れ断線不良の防止、及び、下層の透明画素電極１１５ｂであるＩＴＯ膜にＡｌＮｄ膜が直接接触しないようにするバリア層としての役割を果す。
すなわち、仮に、下層にＭｏＮｂ合金膜又はＭｏＷ合金膜を形成せずに、透明画素電極１１５ｂであるＩＴＯ膜表面に直接ＡｌＮｄを成膜すると、ＩＴＯとＡｌＮｄとの界面でＡｌＯｘ（酸化アルミニウム）反応層が生成されて電気抵抗が増大し、透明画素電極１１５ｂから反射画素電極１１５ａへ電気信号が伝達されないという問題が生じ表示不良の原因となってしまう。また、上記第６回目の写真製版におけるレジスト現像工程において、現像液中でＩＴＯとＡｌＮｄとの間で電池反応が生じ、透明画素電極１１５ｂが還元腐食してしまう恐れがある。そこで、透明画素電極１１５ｂであるＩＴＯ膜とＡｌＮｄ膜との間に、ＭｏＮｂ合金膜又はＭｏＷ合金膜を介在させて両者の直接接触を防止することで、透明画素電極１１５ｂと反射画素電極１１５ａとの電気的な接続性能を確保し、かつ、現像液中での透明画素電極１１５ｂの還元腐食発生を防ぐことができる。
以上の工程を経て、半透過型液晶表示装置用のアクティブマトリクス基板が製造される。このアクティブマトリクス基板に対して、遮光板やカラーフィルター、対向電極、配向膜等を有する基板を対向配置すると共に、これらの基板間に液晶層を設けることで、透過型としても反射型としても表示可能な半透過型の液晶表示装置が製造される。
以上のように構成されたアクティブマトリクス基板及びその製造方法によれば、補助容量電極１０３に孔部１０３ｈを設け、コンタクトホール１４が孔部１０３ｈの形成領域の対応部分でドレイン電極１１０に達するように形成されているため、ドレイン電極１１０に膜の欠損部やピンホール等が生じても、実施の形態１で述べたのと同様の理由により、反射画素電極１１５ａや透明画素電極１１５ｂと補助容量電極１０３との電気的な短絡を防止でき、当該短絡に起因する表示不良を防止できる。これにより、歩留りの高いＴＦＴアクティブマトリクス基板を製造することができる。
さらに、このＴＦＴアクティブマトリクス基板を用いることにより、開口率が高く表示特性に優れた表示装置を得ることが出来る。
特に、本実施の形態２では、画素を表示するための画素電極部分が反射画素電極１１５ａと透明画素電極１１５ｂとを有しているため、反射画素電極１１５ａの形成領域全体に補助容量電極１０３を形成して補助容量電極１０３の面積を大きくすることができ、これにより補助容量をより大きくしてより表示特性に優れた構成とすることができる。

｛変形例｝
なお、導電性膜としてＣｒの金属薄膜を用いた例を説明したが、これに限られることはなく、種々の導電性膜を用いることが可能である。例えば、ＭｏやＭｏ合金、ＡｌやＡｌ合金を用いることができ、これらの場合には、Ｃｒによる薄膜と比べて、配線や電極の電気抵抗を約１／２〜１／４に低減することができる。
ただし、Ｍｏ合金やＡｌ合金を用いた場合には、ＩＴＯ膜で形成された透明画素電極１１５ｂを、塩酸と硝酸を含む溶液でエッチングする際に、層間の絶縁膜に欠陥等があると、該溶液が下層にしみ込んでＭｏ合金やＡｌ合金を激しく腐食させてしまい、不良率を増やしてしまう恐れがある。このような場合には、透明画素電極１１５ｂを形成するための透明導電性膜を非晶質状態で成膜することが好ましい。というのは、非晶質状態の透明導電性膜は化学的に不安定であるため、例えば、蓚酸のような弱酸（Ｍｏ合金やＡｌ合金を腐食させることはない）でエッチング加工できるので、溶液のしみ込みによる下層のＭｏ合金やＡｌ合金の腐食断線を防止できるからである。
一方で、非晶質状態の透明導電性膜のままでは、例えば、本発明の実施の形態２のように、続けて反射画素電極１１５ａを形成する工程がある場合には、反射画素電極１１５ａの金属薄膜ＡｌＮｄ／ＭｏＮｂ又はＡｌＮｄ／ＭｏＷ積層膜のエッチング時に、非晶質透明導電性膜から透明画素電極１１５ｂが腐食してしまう。従って、このような場合には、非晶質状態で透明画素電極１１５ｂを形成した後、これを化学的に安定な結晶化状態にしておくことが好ましい。
このような透明導電性膜の好適な例としては、ＩＴＯ（Ｉｎ２Ｏ３＋ＳｎＯ２）に酸化亜鉛（ＺｎＯ）を添加して非晶質化させた３元系透明導電性膜、あるいは従来公知のＩＴＯ膜について、スパッタリングガスとして従来公知のＡｒガスと酸素（Ｏ２）ガスにさらに水素（Ｈ２）ガス又は水（Ｈ２Ｏ）ガスを添加した混合ガス中で成膜することにより非晶質化させたＩＴＯ膜を用いることができる。これらの実施例による非晶質透明導電性膜は、通常摂氏１７０度〜２５０度程度の加熱処理により化学的に安定な結晶化状態にすることが可能である。従って、実施の形態１では、図９（ｅ）の工程完了後に、加熱処理を行うことで、また、実施の形態２では、図２１（ｆ）の工程工程後に摂氏２００度前後の加熱処理を行うか、或は、図２１の（ｇ）の反射画素電極１１５ａの第３の金属薄膜スパッタリングで成膜する際の基板予備加熱プロセス等を利用することにより、それぞれ透明導電性膜からなる透過画素電極を化学的に安定な結晶質状態にすることが可能である。
さらに、上記実施の形態１、２では、全透過型液晶表示装置又は半透過型液晶表示装置に用いることのできるアクティブマトリクス基板について説明したが、本発明は、画素部分が全て光を反射する反射画素電極から構成される全反射型の液晶表示装置に用いられるアクティブマトリクス基板にも適用することができ、この場合に、より大きな効果を奏する。
また、これらの液晶表示装置用のアクティブマトリクス基板に限ることなく、その他、有機ＥＬ表示装置等の電気光学表示装置に適用できる。すなわち、電流の供給や電圧の印加といった電気的な作用を透過率や輝度等の光学的な作用に変換する電気光学素子を備えた種々の表示装置に適用することができる。
実施の形態１に係るアクティブマトリクス基板を示す平面図である。 図１のＡ−Ａ線断面図である。 図１のＢ−Ｂ線断面図である。 アクティブマトリクス基板の製造方法を示す平面工程図である。 アクティブマトリクス基板の製造方法を示す平面工程図である。 アクティブマトリクス基板の製造方法を示す平面工程図である。 アクティブマトリクス基板の製造方法を示す平面工程図である。 アクティブマトリクス基板の製造方法を示す平面工程図である。 図９（ａ）〜図９（ｅ）は図１のＡ−Ａ線において同製造方法を示す断面工程図である。 図１０（ａ）〜図１０（ｆ）は図１のＡ−Ａ線における断面工程図である。 図１１（ａ）〜図１１（ｆ）は図１のＢ−Ｂ線における断面工程図である。 実施の形態２に係るアクティブマトリクス基板を示す平面図である。 図１２のＣ−Ｃ線断面図である。 図１２のＤ−Ｄ線断面図である。 アクティブマトリクス基板の製造方法を示す平面工程図である。 アクティブマトリクス基板の製造方法を示す平面工程図である。 アクティブマトリクス基板の製造方法を示す平面工程図である。 アクティブマトリクス基板の製造方法を示す平面工程図である。 アクティブマトリクス基板の製造方法を示す平面工程図である。 アクティブマトリクス基板の製造方法を示す平面工程図である。 図２１（ａ）〜図２１（ｇ）は図１のＡ−Ａ線において同製造方法を示す断面工程図である。
符号の説明
１ 透明絶縁性基板、２ ゲート配線、３ 補助容量電極、３ｈ 孔部、５ 第１層間絶縁膜、６ 半導体膜、８ ソース電極、９ ソース配線、１０ ドレイン電極、１２ 第２層間絶縁膜、１４ コンタクトホール、１５ 画素電極。

Claims (6)

  1. 基板と、
    前記基板上に形成されたゲート配線及び補助容量電極と、
    前記ゲート配線及び前記補助容量電極を覆う第１層間絶縁膜と、
    前記第１層間絶縁膜上に前記ゲート配線に対して交差するように形成されたソース配線と、
    前記ゲート配線と前記ソース配線との交差部分でスイッチング素子を構成するための半導体層と、
    前記各スイッチング素子に対応して設けられたドレイン電極と、
    前記ソース配線、前記半導体層及び前記ドレイン電極よりも上層に設けられた第２層間絶縁膜と、
    直接接している反射画素電極と透明画素電極とを含み、前記第２層間絶縁膜に形成されたコンタクトホールを通じて前記ドレイン電極に接続された画素電極とを備え、
    前記ドレイン電極の一部が前記第１層間絶縁膜を挟んで前記補助容量電極に対向して設けられると共に、前記コンタクトホールが前記補助容量電極の配設領域を避けかつ前記補助容量電極の配設領域に囲まれた部分で前記ドレイン電極に達するように形成されており、前記補助容量電極の配設領域に囲まれた部分は、前記コンタクトホールのうち前記ドレイン電極の接触部分全体もしくは一部が、３方から或は２方向から前記補助容量電極の配設領域で囲まれる態様である、アクティブマトリクス基板。
  2. 請求項１記載のアクティブマトリクス基板であって、
    前記補助容量電極は前記反射画素電極の下層に形成された、アクティブマトリクス基板。
  3. 請求項１記載のアクティブマトリクス基板であって、
    前記補助容量電極は前記反射画素電極の形成領域全体に形成された、アクティブマトリクス基板。
  4. 請求項１〜請求項３のいずれかに記載のアクティブマトリクス基板であって、
    前記反射画素電極は、モリブデン又はモリブデン合金の膜上に、アルミニウム又はアルミニウム合金の膜を形成したものである、アクティブマトリクス基板。
  5. 請求項１〜請求項４のいずれかに記載のアクティブマトリクス基板であって、
    前記第１層間絶縁膜は、窒化シリコン又は酸化シリコンを含む無形系絶縁膜で構成されているアクティブマトリクス基板。
  6. (a)基板上にゲート配線及び補助容量電極を形成する工程と、
    (b)前記ゲート配線及び前記補助容量電極を覆うように第１層間絶縁膜を形成する工程と、
    (c)スイッチング素子を構成する半導体層を形成する工程と、
    (d)前記第１層間絶縁膜上に前記ゲート配線に対して交差するようにソース配線を形成する工程と、
    (e)少なくとも一部が前記第１層間絶縁膜を挟んで前記補助容量電極に対向するようにドレイン電極を形成する工程と、
    (f)前記半導体層、前記ソース配線及び前記ドレイン電極を覆うように第２層間絶縁膜を形成する工程と、
    (g)前記補助容量電極の配設領域を避けかつ前記補助容量電極の配設領域に囲まれた部分で前記ドレイン電極に達するように、前記第２層間絶縁膜にコンタクトホールを形成する工程と、
    (h)前記第２層間絶縁膜上に、直接接している反射画素電極と透明画素電極とを含み、前記コンタクトホールを通じて前記ドレイン電極に接続された画素電極を形成する工程と、
    を備えたアクティブマトリクス基板の製造方法であって、
    前記補助容量電極の配設領域に囲まれた部分は、前記コンタクトホールのうち前記ドレイン電極の接触部分全体もしくは一部が、３方向から或は２方向から前記補助容量電極の配設領域で囲まれる態様である、アクティブマトリクス基板の製造方法。
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4083752B2 (ja) * 2005-01-31 2008-04-30 三菱電機株式会社 アクティブマトリクス基板及びその製造方法
KR101226444B1 (ko) * 2005-12-21 2013-01-28 삼성디스플레이 주식회사 표시 기판의 제조 방법 및 표시 기판
JP4923847B2 (ja) * 2006-08-21 2012-04-25 ソニー株式会社 液晶表示パネル
KR20080019398A (ko) * 2006-08-28 2008-03-04 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR100922803B1 (ko) * 2006-11-29 2009-10-21 엘지디스플레이 주식회사 액정표시장치
JP5102535B2 (ja) 2007-05-11 2012-12-19 三菱電機株式会社 表示装置と表示装置の製造方法
WO2009001585A1 (ja) 2007-06-27 2008-12-31 Sharp Kabushiki Kaisha 液晶表示装置
TWI360010B (en) * 2007-09-20 2012-03-11 Chimei Innolux Corp Pixel array substrate and liquid crystal display
KR101456946B1 (ko) 2008-01-10 2014-10-31 삼성디스플레이 주식회사 표시 기판 및 이의 제조 방법
TWI370311B (en) * 2008-09-05 2012-08-11 Au Optronics Corp Pixel structure of a display panel
JP5318888B2 (ja) 2008-12-09 2013-10-16 シャープ株式会社 液晶パネル、液晶表示ユニット、液晶表示装置、テレビジョン受像機
TWI404181B (zh) * 2009-04-23 2013-08-01 Innolux Corp 畫素陣列基板及液晶顯示裝置
CN102023422B (zh) * 2009-09-15 2013-07-10 北京京东方光电科技有限公司 Tft-lcd组合基板、液晶显示器及其制造方法
KR101797095B1 (ko) * 2010-09-29 2017-12-13 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
KR101820032B1 (ko) 2010-09-30 2018-01-19 삼성디스플레이 주식회사 박막 트랜지스터 기판, 액정 표시 장치 및 이들의 리페어 방법
WO2012160609A1 (ja) * 2011-05-26 2012-11-29 パナソニック株式会社 表示パネルおよびその製造方法
CN102906803A (zh) * 2011-05-26 2013-01-30 松下电器产业株式会社 显示面板及其制造方法
JP5520897B2 (ja) 2011-08-11 2014-06-11 株式会社ジャパンディスプレイ 液晶表示装置
JP5740278B2 (ja) 2011-10-11 2015-06-24 株式会社ジャパンディスプレイ 液晶表示装置
US9224824B2 (en) * 2012-06-28 2015-12-29 Sharp Kabushiki Kaisha Display device substrate and display device equipped with same
KR101971202B1 (ko) * 2012-11-22 2019-04-23 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조방법
KR102102155B1 (ko) * 2013-12-23 2020-05-29 엘지디스플레이 주식회사 액정표시장치
KR20170110212A (ko) * 2016-03-22 2017-10-11 삼성디스플레이 주식회사 액정 표시 장치 및 그 제조방법

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5270845A (en) * 1987-02-19 1993-12-14 Mitsubishi Denki K.K. Liquid crystal display unit manufacturing method including forming one of two gate line layers of display electrode material
JPH01191829A (ja) * 1988-01-27 1989-08-01 Mitsubishi Electric Corp 液晶表示装置
JPH0728076A (ja) * 1993-07-12 1995-01-31 Fujitsu Ltd 液晶表示装置
JP3286930B2 (ja) * 1995-07-03 2002-05-27 富士通株式会社 薄膜トランジスタマトリクス基板
JP3317387B2 (ja) 1996-06-03 2002-08-26 シャープ株式会社 アクティブマトリクス基板およびその製造方法
JP3871764B2 (ja) * 1997-03-26 2007-01-24 株式会社半導体エネルギー研究所 反射型の表示装置
US5971571A (en) * 1997-09-08 1999-10-26 Winona Lighting Studio, Inc. Concave light reflector device
JP3076030B2 (ja) * 1998-07-14 2000-08-14 東芝電子エンジニアリング株式会社 アクティブマトリクス型液晶表示装置
JP2000098420A (ja) 1998-09-22 2000-04-07 Toshiba Corp アクティブマトリクス型液晶表示装置
JP2000221488A (ja) 1999-01-29 2000-08-11 Sharp Corp 液晶表示装置
JP2000221448A (ja) 1999-02-04 2000-08-11 Tokin Corp 光アイソレータ
KR100312327B1 (ko) * 1999-07-31 2001-11-03 구본준, 론 위라하디락사 반사투과형 액정 표시장치
JP4427842B2 (ja) * 1999-09-24 2010-03-10 ソニー株式会社 半導体装置及び表示装置
JP2001142095A (ja) 1999-11-15 2001-05-25 Sharp Corp 液晶表示装置及びその製造方法
US6583829B2 (en) * 2000-03-06 2003-06-24 Hitachi, Ltd. Liquid crystal display having an opening in each pixel electrode corresponding to each storage line
JP3645184B2 (ja) 2000-05-31 2005-05-11 シャープ株式会社 液晶表示装置及びその欠陥修正方法
JP2002055230A (ja) 2000-08-10 2002-02-20 Fuji Photo Film Co Ltd 光学補償シート、楕円偏光板、および液晶表示装置
JP2002055360A (ja) 2000-08-11 2002-02-20 Nec Corp 液晶表示装置及びその製造方法
JP2002094072A (ja) * 2000-09-18 2002-03-29 Seiko Epson Corp 電気光学装置用素子基板及びその製造方法、電気光学装置及びその製造方法、ならびに電子機器
JP2002268084A (ja) * 2001-03-08 2002-09-18 Sharp Corp アクティブマトリクス基板及びその製造方法
TW575777B (en) 2001-03-30 2004-02-11 Sanyo Electric Co Active matrix type display device
JP2002297060A (ja) 2001-03-30 2002-10-09 Sanyo Electric Co Ltd アクティブマトリクス型表示装置
JP3895952B2 (ja) 2001-08-06 2007-03-22 日本電気株式会社 半透過型液晶表示装置及びその製造方法
KR100820647B1 (ko) * 2001-10-29 2008-04-08 엘지.필립스 엘시디 주식회사 반투과 액정 표시 장치용 어레이기판 및 이의 제조방법
JP3792579B2 (ja) * 2002-01-29 2006-07-05 シャープ株式会社 液晶表示装置
JP3977099B2 (ja) * 2002-02-25 2007-09-19 株式会社アドバンスト・ディスプレイ 液晶表示装置及びその製造方法
KR100465180B1 (ko) * 2002-04-16 2005-01-13 엘지.필립스 엘시디 주식회사 평판표시장치용 어레이 기판
JP4170110B2 (ja) * 2002-04-26 2008-10-22 シャープ株式会社 液晶表示装置およびその製造方法
JP4063733B2 (ja) 2002-07-10 2008-03-19 Ｎｅｃ液晶テクノロジー株式会社 半透過型液晶表示装置及びその製造方法
KR100467944B1 (ko) 2002-07-15 2005-01-24 엘지.필립스 엘시디 주식회사 반사투과형 액정표시장치 및 그의 제조방법
US6897925B2 (en) * 2002-07-31 2005-05-24 Lg.Philips Lcd Co. Ltd. Transflective liquid crystal display device and method for manufacturing the same
JP4615197B2 (ja) 2002-08-30 2011-01-19 シャープ株式会社 Ｔｆｔアレイ基板の製造方法および液晶表示装置の製造方法
JP3964324B2 (ja) * 2002-12-27 2007-08-22 三菱電機株式会社 半透過型表示装置の製造方法および半透過型表示装置
KR100936954B1 (ko) 2002-12-31 2010-01-14 엘지디스플레이 주식회사 반사투과형 액정표시장치와 그 제조방법
JP2005121908A (ja) 2003-10-16 2005-05-12 Advanced Display Inc 反射型液晶表示装置および半透過型液晶表示装置ならびにこれらの製法
JP4191641B2 (ja) 2004-04-02 2008-12-03 三菱電機株式会社 半透過型液晶表示装置およびその製造方法
JP4083752B2 (ja) * 2005-01-31 2008-04-30 三菱電機株式会社 アクティブマトリクス基板及びその製造方法

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