JP3920860B2 - 画像表示装置の信号線駆動回路 - Google Patents

Description

本発明は画像表示装置のうち、特に信号線駆動回路の設計に関する。

近年、ガラス基板上に半導体薄膜を形成した半導体装置が普及している。その中でも、ＴＦＴ（Thin Film Transistor）を使用したアクティブマトリックス型画像表示装置の普及は著しい。そして、最近では、画素を構成するＴＦＴと画素マトリックスの外側の駆動回路を同一基板上に一体形成するポリシリコンＴＦＴ技術が発達している。この技術により、画像表示装置の配線の量を大幅に減らすことができ、耐久性の向上、薄型・軽量、低消費電力が実現されている。また、同時形成される駆動回路もアナログ画像信号対応のものだけでなく、デジタル画像信号に対応したものも実現されている。

アクティブマトリックス型画像表示装置の代表的な例として、アクティブマトリックス型液晶表示装置がある。アクティブマトリックス型液晶表示装置の信号線駆動回路は、クロック信号等のタイミング信号に同期して、入力された画像信号をサンプリングする。そして、そのサンプリングされた画像信号を、対応する所定の電圧に変換して、これを画素となる液晶に印加する。液晶は、印加電圧に応じて光透過率を変化させる性質を有するので、これにより画像表示をすることができる。
特開平１１−１６７３７３号公報

信号線駆動回路は、一般に回路内に複数のスイッチを有する。したがって、信号線駆動回路が画像信号を所定の電圧への変換する過程で、それらのスイッチのオン抵抗により電圧降下が生じる。この電圧降下により、信号線駆動回路が各画素に印加しようとする電圧と実際に各画素に印加する電圧の間にはずれが生じる場合がある。このため、特に多階調の色彩をコントロールすることが難しくなる。

本発明は上記課題に鑑みてなされたものであり、その目的は、画像表示装置の色彩をなめらかにコントロールする技術の提供、にある。

本発明のある態様は信号線駆動回路である。この回路は、高圧側および低圧側のスイッチブロックと、高圧側のスイッチブロックから選択された高圧側選択スイッチと低圧側のスイッチブロックから選択された低圧側選択スイッチを介して両端にそれぞれ高圧側および低圧側の電圧が印加されるラダー抵抗と、ラダー抵抗の高圧側選択スイッチに接続される端から第１の中間電圧を取り出し、ラダー抵抗の途中から高圧側選択スイッチに近い順に第２、第３、・・・第ｋ−１の中間電圧を取り出し、ラダー抵抗の低圧側選択スイッチに接続される端から第ｋの中間電圧を取り出す複数の中間電圧取出信号線と（ただしｋは２以上の整数）を含み、ラダー抵抗の抵抗成分のうち第１の中間電圧と第２の中間電圧との差を生じさせる分割抵抗値は高圧側選択スイッチのオン抵抗値の２倍の関係であることを特徴とする。

「スイッチ」は、主としてトランジスタのような電子的素子をいうがこれに限る趣旨ではなく、電流を通したり止めたり、また、切り替えたりする装置のことをいう。「スイッチブロック」とは、ラダー抵抗のそれぞれの端に印加される電圧を選択するための複数のスイッチの総称をいう。ラダー抵抗のうち、高圧側の分割抵抗値よりも、高圧側選択スイッチのオン抵抗値を小さくすることで、画素の色彩コントロールをなめらかに行うことができる。

本発明の別の態様も信号線駆動回路である。この回路は、高圧側および低圧側のスイッチブロックと、高圧側のスイッチブロックから選択された高圧側選択スイッチと低圧側のスイッチブロックから選択された低圧側選択スイッチを介して両端にそれぞれ高圧側および低圧側の電圧が印加されるラダー抵抗と、ラダー抵抗の高圧側選択スイッチに接続される端から第１の中間電圧を取り出し、ラダー抵抗の途中から高圧側選択スイッチに近い順に第２、第３、・・・第ｋ−１の中間電圧を取り出し、ラダー抵抗の低圧側選択スイッチに接続される端から第ｋの中間電圧を取り出す複数の中間電圧取出信号線と（ただしｋは２以上の整数）を含み、ラダー抵抗の抵抗成分のうち第ｋ−１の中間電圧と第ｋの中間電圧との差を生じさせる分割抵抗値は低圧側選択スイッチのオン抵抗値より大きい関係であることを特徴とする。

同じく、ラダー抵抗のうち、低圧側の分割抵抗値よりも、低圧側選択スイッチのオン抵抗値を小さくすることで、画素の色彩コントロールをなめらかに行うことができる。

本発明の別の態様も信号線駆動回路である。この回路は、高圧側および低圧側のスイッチブロックと、高圧側のスイッチブロックから選択された高圧側選択スイッチと低圧側のスイッチブロックから選択された低圧側選択スイッチを介して両端にそれぞれ高圧側および低圧側の電圧が印加されるラダー抵抗と、ラダー抵抗の途中からそれぞれ異なる中間電圧を取り出す複数の中間電圧取出信号線とを含み、高圧側の電圧と所定の参照電圧との電位差、および、低圧側の電圧とその参照電圧との電位差の大小関係と、高圧側および低圧側選択スイッチのオン抵抗値の大小関係が逆になるよう構成したことを特徴とする。

スイッチブロック内の各スイッチはそれぞれ異なる電圧線に接続されている。この電圧線の供給する電圧が高いほど、信号線への書き込みに時間がかかる。そこで、これらの電圧線から信号線へ電圧を供給するに際し、予め信号線に所定の基準となる電圧（以下、「プリチャージ電圧」とよぶ）を供給する場合もある。たとえば、信号線に高電圧を供給する場合においては、プリチャージ電圧との差分となる電圧だけ印加し、プリチャージ電圧よりも低い電圧を信号線に供給する場合には、その差分に応じて、プリチャージ電圧を放電する。しかし、それであっても、信号線に供給される電圧と、このプリチャージ電圧との電位差が大きい場合には、その書き込みに時間がかかる。したがって、プリチャージ電圧との電位差が大きい電圧を供給する電圧線に接続されるスイッチのオン抵抗値を小さな値に調整することで、書込時間を短縮出来る。

また、この信号線駆動回路は、ｎビットの画像信号のうちのｘビットの入力を受け、高圧側および低圧側のスイッチブロックからそれぞれ高圧側および低圧側選択スイッチを選択する上位選択回路と（ただし、ｎは２以上の整数であり、ｘは１以上でｎより小さい整数）、画像信号のうち先ほどのｘビットを除くｎ−ｘビットの信号によって、複数の中間電圧取出信号線のうちから所望の１本を選択する下位選択回路とを含んでもよい。

画像信号のビット数を上位選択回路と下位選択回路において、適切に分配することにより、画像表示装置の仕様に応じて効率的に信号線駆動回路を設計することが出来る。

また、その上位選択回路は、スイッチブロックに含まれる複数のスイッチが間挿される線の経路外に、高圧側および低圧側選択スイッチを選択するための論理が存在する型の回路であり、下位選択回路は、複数の中間電圧取出信号線のうちから所望の一本を選択するための論理の少なくとも一部が、選択されるべき中間電圧取出信号線の経路上に間挿される型の回路であってもよい。

上位選択回路と下位選択回路の回路の種類を分けることにより、画像表示装置の仕様に合わせて更に効率的に信号線駆動回路を設計できる。

なお、以上の構成要素の任意の組合せや組替え、本発明を方法として表現したものもまた、本発明の態様として有効である。

本発明によれば、画像表示装置の色彩をなめらかにコントロールすることができる。

まず、アクティブマトリックス型液晶表示装置の動作原理を説明する。

図１は、アクティブマトリックス型液晶表示装置の構成を示す。アクティブマトリックス型液晶表示装置は信号線駆動回路１００と走査線駆動回路４００および画素マトリックス５００を含む。信号線駆動回路１００は、クロック信号等のタイミング信号に同期して、入力された画像信号をサンプリングする。そして、信号線駆動回路１００はサンプリングされた画像信号を、それに対応する所定の電圧に変換して各画素信号線５１０上の各画素回路５３０に印加する。走査線駆動回路４００は、クロック信号等のタイミング信号に同期して、走査線５２０を順次選択し、各走査線５２０上の各画素回路５３０をオン・オフ制御する。画素回路５３０の液晶が印加電圧に応じて光の透過率を変化させることにより所望の画像表示がなされる。

図２は信号線駆動回路１００の内部構成を示す。シフトレジスタ１０２は、スタートパルス信号線１０４よりスタートパルスの入力を受けると、クロック信号線１０６より入力されるクロック信号に同期して、サンプリングパルスを発生させる。ラッチ回路２００は、このサンプリングパルスに同期して、画像信号線１０８よりデジタルの画像信号（以下、単に「画像信号」とよぶ）を受け取り、これを記憶する。

ラッチ回路２００が記憶している画像信号は、ラッチ信号線１１０より入力されるラッチ信号に同期して、画像信号Ｄ／Ａ変換回路３００に伝達される。画像信号Ｄ／Ａ変換回路３００は、この画像信号を基準階調電圧線２０２より供給される電圧（以下、「基準階調電圧」とよぶ）を元に、所定の電圧（以下、「画素印加電圧」とよぶ）に変換する。この画像信号Ｄ／Ａ変換回路３００のＤ／Ａ変換の仕組みについては、後に詳述する。

画素信号線選択回路３５０は、画像信号Ｄ／Ａ変換回路３００より画素印加電圧の入力を受けると、画素信号線選択信号線３５２より入力される信号線選択信号に同期して、所定の画素信号線５１０に画素印加電圧を印加する。画素信号線選択回路３５０は１水平走査期間を複数に分割して書込を行うことで、すべての画素信号線５１０を駆動する。すなわち、画素信号線選択回路３５０により、一つのＤＡＣ回路にて複数の画素信号線を駆動するので、回路面積を縮小することができる。

次に、図２の画像信号Ｄ／Ａ変換部１５０の動作原理を説明する。

図３は図２の画像信号Ｄ／Ａ変換部１５０の内部構成を示す。ここでは４ビットの画像信号Ｄ／Ａ変換部１５０を例にとる。また、配線自体の内部抵抗や、スイッチのオン抵抗については考慮しない。

画像信号Ｄ／Ａ変換部１５０は上位選択回路３１２と下位選択回路３３４に分けることができる。上位選択回路３１２はそれぞれ４つずつのスイッチ（Ａ１〜Ａ４、Ｂ１〜Ｂ４）を含む高圧側スイッチブロック３１０、低圧側スイッチブロック３２０と基準階調電圧線２０２を含む。下位選択回路３３４は、４つのスイッチ（Ｃ１〜Ｃ４）を含むラダースイッチブロック３４０とラダー抵抗３３０を含む。各基準階調電圧線２０２は低電圧から高電圧までの５種類の電圧（Ｖ０〜Ｖ４）をそれぞれ供給する。

同図において、高圧側スイッチブロック３１０および低圧側スイッチブロック３２０は、それぞれラッチ回路２００から伝達された４ビットの画像信号のうち２ビットの信号（以下、「上位信号」とよぶ）によって制御される。高圧側スイッチブロック３１０および低圧側スイッチブロック３２０においては、それぞれ、いずれかひとつのスイッチだけが閉じられるように設計されており、同時に二つのスイッチが閉じられることはない。また、高圧側スイッチブロック３１０の内部のスイッチと低圧側スイッチブロック３２０の内部のスイッチの間には次に示す所定の関係がある。

すなわち、高圧側スイッチブロック３１０のＢ４スイッチが閉じるときには、低圧側スイッチブロック３２０のＡ４スイッチもこれに連動して閉じられる。同じく、高圧側スイッチブロック３１０のＢ３のスイッチが閉じるときには、低圧側スイッチブロック３２０のＡ３スイッチもこれに連動して閉じられる。これは、他のスイッチについても同様である。したがって、常に隣り合う基準階調電圧線２０２が選択されて、所定の基準階調電圧がラダー抵抗３３０の両端に印加される。

ラダースイッチブロック３４０は、ラッチ回路２００から伝達された４ビットの画像信号のうち、上位選択回路３１２で使用した２ビット分を除いた残りの２ビットの信号（以下、「下位信号」という）によって制御される。ラダースイッチブロックにおいては、いずれかひとつのスイッチだけが閉じられるように設計されており、同時に二つのスイッチが閉じられることはない。

上位選択回路３１２によって選択され、ラダー抵抗３３０の両端に印加される電圧（以下、「ラダー印加電圧」とよぶ）は、ラダー抵抗３３０の分割抵抗Ｒ０からＲ３により分割される。そして、４本の中間電圧取出信号線３３２により、ラダースイッチブロック３４０には４種類の中間電圧が入力される。したがって、下位信号に応じてラダースイッチブロック３４０内のスイッチブロックのいずれかのスイッチを閉じることで、これらの中間電圧のうちのひとつが図２の画素信号線選択回路３５０に画素印加電圧として出力される。

図４は下位選択回路３３４により出力される画素印加電圧のレベルを示す。画像信号Ｄ／Ａ変換部１５０は４ビットの画像信号により、Ｖｒｅｆ０からＶｒｅｆ１５までの１６種類の画素印加電圧を出力する。たとえば、低圧側スイッチブロック３２０のスイッチＡ１と高圧側スイッチブロック３１０のスイッチＢ１が閉じられたときには、ラダー印加電圧はＶ１−Ｖ０となる。

ここで、ラダースイッチブロック３４０のスイッチＣ１が選択された場合には、下位選択回路３３４はＶ０、すなわち、同図に示すＶｒｅｆ０の画素印加電圧を出力する。ラダースイッチブロック３４０のスイッチＣ１ではなく、スイッチＣ２が選択された場合には、下位選択回路３３４は分割抵抗Ｒ３の分だけＶ０より高い電圧であるＶｒｅｆ１を画素印加電圧として出力する。以下、同様であり、低圧側スイッチブロック３２０のスイッチＡ４と高圧側スイッチブロック３１０のスイッチＢ４、ラダースイッチブロック３４０のスイッチＣ４が閉じられたときには、下位選択回路３３４はＶ４からラダー抵抗３３０の分割抵抗Ｒ０分の電圧降下を差し引いたＶｒｅｆ１５の画素印加電圧を出力する。

ラダー抵抗３３０に分割抵抗Ｒ０を設けているのは、高圧側スイッチブロック３１０、低圧側スイッチブロック３２０およびラダースイッチブロック３４０の各スイッチの選択の組み合わせが異なっていても、下位選択回路３３４が結果的に同一の画素印加電圧を出力する状態を生じないよう処置するためである。

たとえば、分割抵抗Ｒ０がなければ、低圧側スイッチブロック３２０のスイッチＡ３と高圧側スイッチブロック３１０のスイッチＢ３、ラダースイッチブロック３４０のスイッチＣ４が選択された場合、下位選択回路３３４はＶ３を画素印加電圧として出力する。おなじく、低圧側スイッチブロック３２０のスイッチＡ４と高圧側スイッチブロック３１０のスイッチＢ４、ラダースイッチブロック３４０のスイッチＣ１が選択された場合にも、下位選択回路３３４はＶ３を画素印加電圧として出力する。すなわち、各スイッチブロックにおけるスイッチの選択が別でありながら、同一の画素印加電圧が出力される場合が生じる。

しかし、分割抵抗Ｒ０が存在すれば、前者の場合は、下位選択回路３３４は基準階調電圧Ｖ３から分割抵抗Ｒ０による電圧降下分減少した画素印加電圧を出力するので、このような状態を回避できる。すなわち、画像信号Ｄ／Ａ変換部１５０は分割抵抗Ｒ０が存在することによって、４ビットの画像信号に応じて１６種類の画素印加電圧を出力することができる。

図５は電圧を印加しない状態で白表示のモード（以下、「ノーマリーホワイトモード」とよぶ）における、液晶の光透過率と印加電圧の一般的な関係を示す。横軸が印加電圧であり、縦軸が光透過率を表す。同図に示すように印加電圧を大きくするほど、液晶は光を透過しない。したがって、画像信号Ｄ／Ａ変換部１５０の出力する画素印加電圧をコントロールすることで、所望の画像表示が実現される。

次に、図３の高圧側スイッチブロック３１０、低圧側スイッチブロック３２０およびラダースイッチブロック３４０の回路構成について説明する。これらの回路の構成については、図６と図７の二つの方式がある。ここでは、２ビットの回路を例にとる。ここでは、各スイッチはすべてＴＦＴとして説明する。

図６は２ビットの信号（Ｄ０、Ｄ１）でコントロールされるＤ／Ａ変換回路の一例である。以下、この回路のように、複数のスイッチが間挿される線の経路外に、そのスイッチを選択するための論理が存在する型の回路を「論理外在型回路」とよぶ。

電圧供給線２０４はそれぞれＶ０からＶ３まで４種類の電圧の供給を行う。同図の論理外在型回路では、２ビットの信号（Ｄ０、Ｄ１）に応じて４つのＮＯＲゲートと２つのインバータにより、スイッチングＴＦＴＳ１からＳ４のうち、ひとつが選択される。これにより、Ｖ０からＶ３までの４つの電圧のうちひとつが供給されるため、Ｄ／Ａ変換が実現される。たとえば、Ｄ０がＨＩＧＨ、Ｄ１がＬＯＷであるならば、Ｓ３のみがオンとなるので、この回路からは電圧Ｖ２が出力される。

図７は２ビットの信号（Ｄ０、Ｄ１）でコントロールされるＤ／Ａ変換回路の別例である。以下、この回路のように、複数の線のうちから所望の一本を選択するための論理の少なくとも一部が、選択されるべき線の経路上に間挿される型の回路を「論理内在型回路」とよぶ。

電圧供給線２０４はそれぞれＶ０からＶ３の４種類の電圧の供給を行う。同図の論理内在型回路では、２ビットの信号（Ｄ０，Ｄ１）に応じて、電圧供給線２０４上に間挿された６つのスイッチングＴＦＴ（Ｓ１〜Ｓ６）が適宜選択される。これにより、Ｖ０からＶ３までの４つの電圧のうちひとつが出力されるため、Ｄ／Ａ変換が実現される。たとえば、Ｄ０がＨＩＧＨ、Ｄ１がＬＯＷであるならば、スイッチングＴＦＴはＳ１、Ｓ３およびＳ６がオンとなるので、この回路からはＶ１の電圧が出力される。

図６の論理外在型回路は、電圧供給線２０４から電圧を取出す過程でＳ１からＳ４のいずれかのスイッチングＴＦＴしか経由しない。したがって、論理外在型回路は電圧取り出し過程で１段しかスイッチングＴＦＴを経由しないため電圧降下が小さく、回路の駆動性にも優れた回路である。

一方、図７の論理内在型回路は、２ビットの信号につき、６つのＴＦＴのみで論理構成が出来るので、回路規模を縮小する上で有用な型の回路である。

次に、これらのスイッチのオン抵抗による電圧降下に対して処置を施さない場合の弊害について、具体的に説明する。

図８はラダー印加電圧から画素印加電圧を取出す模式図である。ここでは、図３の高圧側スイッチブロック３１０および低圧側スイッチブロック３２０、およびラダースイッチブロック３４０内におけるスイッチのオン抵抗が無いと仮定する。

同図において、低圧側ラダー抵抗端点３３６と高圧側ラダー抵抗端点３３８には、低圧側スイッチブロック３２０および高圧側スイッチブロック３１０においてそれぞれ選択された基準階調電圧が印加される。ここでは高圧側ラダー抵抗端点３３８には基準階調電圧Ｖ１、低圧側ラダー抵抗端点３３６には基準階調電圧Ｖ０が印加されるとする。

ラダー印加電圧は、分割抵抗Ｒ０からＲ３により分割され、中間電圧取出信号線３３２により中間電圧が取り出されることは先述のとおりである。同図では４本の中間電圧取出信号線３３２によりＶｒｅｆ０からＶｒｅｆ３までの電圧が取り出される。したがって、分割抵抗Ｒ０から分割抵抗Ｒ３の値を調整することにより、最終的にＶ０からＶ１まで間の任意の画素印加電圧を取り出し得る。

図９もラダー印加電圧から画素印加電圧を取出す模式図である。ただし、同図においては図３のラダースイッチブロック３４０内におけるスイッチのオン抵抗を考慮しないが、高圧側スイッチブロック３１０および低圧側スイッチブロック３２０内におけるスイッチのオン抵抗を考慮する。

同図において、低圧側ラダー抵抗端点３３６と高圧側ラダー抵抗端点３３８には、低圧側スイッチブロック３２０および高圧側スイッチブロック３１０においてそれぞれ選択された基準階調電圧が印加される。ここでも高圧側ラダー抵抗端点３３８には基準階調電圧Ｖ１、低圧側ラダー抵抗端点３３６には基準階調電圧Ｖ０が印加されるとする。

ここで、抵抗ｒ１およびｒ２はそれぞれ高圧側スイッチブロック３１０および低圧側スイッチブロック３２０のそれぞれにおいて選択されたスイッチのオン抵抗である。したがって、ラダー抵抗３３０の両端には、これらのオン抵抗による電圧降下により、実際にはＶ１からＶ０ではなく、より狭い範囲でしか電圧の供給がなされない。すなわち、分割抵抗Ｒ０からＲ３の抵抗値を調整したとしても、所定の範囲内における電圧は画素印加電圧として供給し得ない。この範囲は同図において斜線で示した部分である。以下、このオン抵抗の電圧降下により、供給できない電圧範囲のことを「供給不可電圧範囲」とよぶ。

供給不可電圧範囲は、液晶へ印加できない電圧範囲となる。したがって、これは、画像表示装置の色彩をなめらかにコントロールする上で障害となる。とくに、電圧の供給に際して、スイッチが多段に接続される場合には、この弊害が顕著となる。

以下、これらの課題を解決する本発明の実施の形態を示す。

図１０は６ビットの画像信号によって駆動される基準階調電圧線２０２、画像信号Ｄ／Ａ変換回路３００および画素信号線選択信号線３５２の実施の形態を示す。同図においては、６ビットの画像信号のうち、３ビットを上位信号、残りの３ビットを下位信号としている。

同図では、上位選択回路３１２を論理外在型回路、下位選択回路３３４を論理内在型回路で形成している。基準階調電圧線２０２はＶ０からＶ８までの９種類の基準階調電圧を供給する。それに対応して、上位選択回路３１２の高圧側および低圧側のスイッチブロックはそれぞれ８個ずつのスイッチ（Ｂ１〜Ｂ８、Ａ１〜Ａ８）を含む。また、ラダー抵抗３３０は分割抵抗Ｒ１〜Ｒ７により７つに分割され、下位選択回路３３４は８種類の中間電圧を入力として受け取る。

同図にあっては、上位選択回路３１２における各スイッチのオン抵抗値を適正に調整している。調整方法については後に詳述する。なお、同図においては、図３における分割抵抗Ｒ０に該当する抵抗を設けていない。これは、分割抵抗Ｒ０が無くても、後述するように、上位選択回路３１２における各スイッチのオン抵抗を適正に調整することにより、別々のスイッチを選択しながら画像信号Ｄ／Ａ変換回路３００が結果的に同一の画素印加電圧を出力する状態が生じないからである。

スイッチのオン抵抗値の調整は二つの観点から行われる。ひとつは、ラダー抵抗の分割抵抗値とスイッチのオン抵抗値の関係（以下、「第１の関係」とよぶ）であり、もう一つは、各スイッチの接続される基準階調電圧線２０２の基準階調電圧とオン抵抗値の関係（以下、「第２の関係」とよぶ）である。なお、スイッチがＴＦＴの場合、スイッチのオン抵抗値の調整はＴＦＴのゲート幅やゲート長を調整することにより行うことが出来る。

第１の関係について：
この回路においては、高圧側スイッチブロック３１０のスイッチＢ１からＢ８のオン抵抗値は分割抵抗Ｒ１の抵抗値より小さく設定されている。数値的な具体例としては、ＴＦＴゲート幅を３００μｍ、ゲート長を４μｍとしてそのオン抵抗値を１．５ｋΩに設定するとともに、分割抵抗Ｒ１の抵抗値を３ｋΩに設定する。また、低圧側スイッチブロック３２０のスイッチＡ１からＡ８のオン抵抗値は同様に分割抵抗Ｒ７の抵抗値より小さく設定されている。

図１１はこの第１の関係に基づくスイッチのオン抵抗値の調整後の画素印加電圧のレベルを示す。ただし、原理の説明のため、同図においては、上位選択回路３１２内のスイッチ（Ａ１〜Ａ８、Ｂ１〜Ｂ８）のオン抵抗のみに着目し、下位選択回路３３４内におけるスイッチのオン抵抗は考慮しない。

同図では、下位選択回路３３４が出力する画素印加電圧のうち、基準階調電圧線２０２の基準階調電圧Ｖ７近辺の電圧レベルを示している。同図の電圧降下３５６は、上位選択回路３１２がスイッチＢ７とスイッチＡ７を選択している場合において、スイッチＢ７のオン抵抗による電圧降下を表す。そして、Ｖｒｅｆ５５とＶｒｅｆ５４の電位差は、このとき分割抵抗Ｒ１にかかる電圧により生じる。したがって、たとえば、スイッチＢ７のオン抵抗値が分割抵抗Ｒ１の抵抗値の半分であれば、Ｖｒｅｆ５５−Ｖｒｅｆ５４は、Ｖ７−Ｖｒｅｆ５５の２倍となる。

同様に、同図の電圧降下３５８は、上位選択回路３１２がスイッチＢ８とスイッチＡ８を選択している場合において、スイッチＡ８による電圧降下を表す。そして、Ｖｒｅｆ５７とＶｒｅｆ５６の電位差は、このとき分割抵抗Ｒ７の両端にかかる電圧により生じる。したがって、スイッチＡ８のオン抵抗値が分割抵抗Ｒ７の抵抗値の半分であれば、Ｖｒｅｆ５７−Ｖｒｅｆ５６は、Ｖｒｅｆ５６−Ｖ７の２倍となる。

第１の関係による調整によって、Ｖｒｅｆ５４からＶｒｅｆ５７の間に存在する供給不可電圧範囲を調整し、なめらかな電圧レベルの遷移が実現されている。なお、ここでは所定のスイッチのオン抵抗値が所定の分割抵抗値の半分となる場合を述べたが、これに限られないことは言うまでもない。

第２の関係について：
一般的には、高い電圧ほどその書込に時間を要する。この書込時間を短縮するためには、高電圧を導通するスイッチのオン抵抗値を小さく設定すればよい。スイッチのオン抵抗値を小さくすれば、スイッチの駆動性が高くなるからである。たとえば、ラダー抵抗３３０の両端に、基準階調電圧としてＶ８とＶ７が印加される場合を例にして説明する。

この場合、基準階調電圧Ｖ８の方が、基準階調電圧Ｖ７よりも電圧の書込に時間を要する。したがって、基準階調電圧Ｖ８に接続されたスイッチＢ８のオン抵抗値は、基準階調電圧Ｖ７に接続されたスイッチＡ８のオン抵抗値よりも小さく設定されている。数値的な具体例としては、ラダー抵抗３３０の分割抵抗Ｒ１からＲ７までの抵抗値が同一とすれば、スイッチＢ８のオン抵抗値を分割抵抗値の０．３３倍、スイッチＡ８のオン抵抗値を分割抵抗値の０．６７倍に設定する。

図１２はこの第２の関係に基づくスイッチのオン抵抗値の調整後の画素印加電圧のレベルを示す。ただし、原理の説明のため、同図においては、上位選択回路３１２内のスイッチ（Ａ１〜Ａ８、Ｂ１〜Ｂ８）のオン抵抗のみに着目し、下位選択回路３３４内におけるスイッチのオン抵抗は考慮しない。

同図では、下位選択回路３３４が出力する画素印加電圧のうち、基準階調電圧線２０２の基準階調電圧Ｖ７からＶ８の近辺の電圧レベルを示している。同図の電圧降下３６０は、上位選択回路３１２がスイッチＢ８とスイッチＡ８を選択している場合において、スイッチＢ８のオン抵抗による電圧降下を示す。電圧降下３６２は、おなじく、スイッチＡ８による電圧降下を示す。高電圧の供給のため、スイッチＢ８のオン抵抗値はスイッチＡ８のオン抵抗値より小さく設定されている。

第２の関係による調整によって、信号線駆動回路１００が画素信号線５１０に所定の電圧を書き込むまでの時間を短縮することができる。また、先述のプリチャージ電圧を予め信号線に印加しておく場合において、実際に信号線に供給する電圧がプリチャージ電圧よりも小さい場合には放電を行う必要がある。そのため、低電圧を導通するスイッチであっても、そのスイッチが導通する電圧とプリチャージ電圧の電位差が大きい場合には、やはりスイッチの駆動に時間がかかる。したがって、この場合にも、その低電圧を導通するスイッチのオン抵抗値を小さく設定することで書込時間の短縮をすることができる。また、スイッチＡ１とスイッチＢ８のオン抵抗値を他のスイッチのオン抵抗値よりも、小さく設定することによって、ダイナミックレンジ（Ｖｒｅｆ６３からＶｒｅｆ０までの電位差）を大きくすることもできる。

先述したように、論理内在型回路はＴＦＴ素子数を少なくすることができるので、回路面積を縮小する上で有利である。また、論理外在型回路は電圧取り出し過程で１段しかスイッチングＴＦＴを経由しないため電圧降下が小さく、回路の応答性にも優れる。

図１１に示す本実施の形態においては、上位選択回路３１２を論理外在型回路で形成し、下位選択回路３３４を論理内在型回路で形成している。したがって、画像信号を上位信号と下位信号にビット数を分配するときに、回路面積縮小化と書込時間短縮化のトレードオフを図ることができる。すなわち、画像表示装置の応答速度を優先するならば、論理外在型回路のビット数を多くし、基準階調電圧線２０２から画素信号線選択信号線３５２までのスイッチの段数を減少させるように回路を設計する。逆に、回路面積の縮小を優先する場合には、論理内在型回路のビット数を多く配分すればよい。

以上、本発明を実施の形態をもとに説明した。実施の形態は例示であり、それらの各構成要素の組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

そうした変形例として、表示素子にエレクトロルミネッセンス（以下、単に「ＥＬ」とよぶ）材料を用いた場合について説明する。ＥＬ素子は電流駆動型であり、液晶材料の場合の画素回路５３０とはその回路構成が異なる。

図１３はＥＬ材料を用いた画素回路５３０の一例である。同図の画素回路５３０は、書き込みのタイミングを指定するスイッチングトランジスタＴｒ１と、ＥＬ素子に電流を流すドライブトランジスタＴｒ２の二つのＴＦＴを含む。また、画素回路５３０は書込電圧を保持するキャパシタＣ１、走査線５２０、画素信号線５１０および電流を供給する電源線５１２を含む。

同図の画素回路５３０においては、走査線５２０が選択されるとスイッチングトランジスタＴｒ１がオンし、画素信号線５１０の電圧がキャパシタＣ１に蓄積される。それとともに、ドライブトランジスタＴｒ２もオンとなりＥＬ素子に書込電圧に応じた電流が流れ、ＥＬ素子が発光する。走査線５２０の選択期間が終了した後も、キャパシタＣ１に保持された電圧によって、次の画像信号を受け取るまで、ＥＬ素子には所定の電流が流れる。

画像表示装置の構成を示す図である。 実施の形態にかかる信号線駆動回路の内部構成を示す図である。 実施の形態にかかる信号線駆動回路中の画像信号Ｄ／Ａ変換部の内部構成を示す図である。 図３における信号線駆動回路中の画素印加電圧レベルを示す図である。 ノーマリーホワイトモードにおける液晶の印加電圧と光透過率の一般的な対応関係を示す図である。 論理外在型のＤ／Ａ変換回路を示す図である。 論理内在型のＤ／Ａ変換回路を示す図である。 信号線駆動回路のスイッチのオン抵抗を考慮しない場合における、ラダー印加電圧から画素印加電圧を取出す模式図である。 信号線駆動回路のスイッチのオン抵抗を考慮する場合における、ラダー印加電圧から画素印加電圧を取出す模式図である。 実施の形態にかかる基準階調電圧線から画素信号線までの回路を示す図である。 実施の形態にかかる、第１の関係に基づくスイッチのオン抵抗値調整をした後の画素印加電圧レベルを示す図である。 実施の形態にかかる、第２の関係に基づくスイッチのオン抵抗値調整をした後の画素印加電圧レベルを示す図である。 有機ＥＬ素子を用いた画素回路を示す図である。

符号の説明

１００ 信号線駆動回路、２０２ 基準階調電圧線、３００ 画像信号Ｄ／Ａ変換回路、３１０ 高圧側スイッチブロック、３１２ 上位選択回路、３２０ 低圧側スイッチブロック、３３０ ラダー抵抗、３３２ 中間電圧取出信号線、３３４ 下位選択回路、３４０ ラダースイッチブロック、５１０ 画素信号線、 ５３０ 画素回路。

Claims (5)

1. 高圧側および低圧側のスイッチブロックと、
   高圧側のスイッチブロックから選択された高圧側選択スイッチと低圧側のスイッチブロックから選択された低圧側選択スイッチを介して両端にそれぞれ高圧側および低圧側の電圧が印加されるラダー抵抗と、
   前記ラダー抵抗の前記高圧側選択スイッチに接続される端から第１の中間電圧を取り出し、前記ラダー抵抗の途中から前記高圧側選択スイッチに近い順に第２、第３、・・・第ｋ−１の中間電圧を取り出し、前記ラダー抵抗の前記低圧側選択スイッチに接続される端から第ｋの中間電圧を取り出す複数の中間電圧取出信号線と（ただしｋは２以上の整数）、
   を含み、
   前記ラダー抵抗の抵抗成分のうち前記第１の中間電圧と第２の中間電圧との差を生じさせる分割抵抗値は前記高圧側選択スイッチのオン抵抗値の２倍の関係であることを特徴とする信号線駆動回路。
2. 高圧側および低圧側のスイッチブロックと、
   高圧側のスイッチブロックから選択された高圧側選択スイッチと低圧側のスイッチブロックから選択された低圧側選択スイッチを介して両端にそれぞれ高圧側および低圧側の電圧が印加されるラダー抵抗と、
   前記ラダー抵抗の前記高圧側選択スイッチに接続される端から第１の中間電圧を取り出し、前記ラダー抵抗の途中から前記高圧側選択スイッチに近い順に第２、第３、・・・第ｋ−１の中間電圧を取り出し、前記ラダー抵抗の前記低圧側選択スイッチに接続される端から第ｋの中間電圧を取り出す複数の中間電圧取出信号線と（ただしｋは２以上の整数）、
   を含み、
   前記ラダー抵抗の抵抗成分のうち前記第ｋ−１の中間電圧と第ｋの中間電圧との差を生じさせる分割抵抗値は前記低圧側選択スイッチのオン抵抗値より大きい関係であることを特徴とする信号線駆動回路。
3. 高圧側および低圧側のスイッチブロックと、
   高圧側のスイッチブロックから選択された高圧側選択スイッチと低圧側のスイッチブロックから選択された低圧側選択スイッチを介して両端にそれぞれ高圧側および低圧側の電圧が印加されるラダー抵抗と、
   前記ラダー抵抗の途中からそれぞれ異なる中間電圧を取り出す複数の中間電圧取出信号線と、
   を含み、
   前記高圧側の電圧と所定の参照電圧との電位差、および、前記低圧側の電圧と前記参照電圧との電位差の大小関係と、前記高圧側および低圧側選択スイッチのオン抵抗値の大小関係が逆になるよう構成したことを特徴とする信号線駆動回路。
4. ｎビットの画像信号のうちのｘビットの入力を受け、前記高圧側および低圧側のスイッチブロックからそれぞれ前記高圧側および低圧側選択スイッチを選択する上位選択回路と（ただし、ｎは２以上の整数であり、ｘは１以上でｎより小さい整数）、
   前記画像信号のうち前記ｘビットを除くｎ−ｘビットの信号によって、前記複数の中間電圧取出信号線のうちから所望の１本を選択する下位選択回路と、
   を含むことを特徴とする請求項１から３のいずれかに記載の信号線駆動回路。
5. 前記上位選択回路は、前記スイッチブロックに含まれる複数のスイッチが間挿される線の経路外に、前記高圧側および低圧側選択スイッチを選択するための論理が存在する型の
   回路であり、
   前記下位選択回路は、前記複数の中間電圧取出信号線のうちから所望の一本を選択するための論理の少なくとも一部が、選択されるべき中間電圧取出信号線の経路上に間挿される型の回路であることを特徴とする請求項４に記載する信号線駆動回路。
   

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