KR100776489B1

KR100776489B1 - 데이터 구동회로 및 그 구동방법

Info

Publication number: KR100776489B1
Application number: KR1020060012560A
Authority: KR
Inventors: 최병덕; 권오경
Original assignee: 삼성에스디아이 주식회사
Priority date: 2006-02-09
Filing date: 2006-02-09
Publication date: 2007-11-16
Also published as: CN101017639A; KR20070080968A; JP2007212999A; EP1818897A1; US20070182693A1

Abstract

본 발명의 실시예에 의한 데이터 구동회로는, 쉬프트 레지스터 클럭을 생성하여 샘플링 신호를 제공하는 쉬프트 레지스터부와; 상기 샘플링 신호를 공급받아 입력되는 디지털 데이터(m비트)를 컬럼 라인 별로 샘플링하여 래치하는 샘플링 래치부와; 상기 샘플링 래치부에서 래치된 디지털 데이터를 동시에 전달받아 래치하고, 상기 디지털 데이터의 상위 k비트(k<m)를 출력하고, 나머지 하위 비트들(m-k)들을 직렬 형태로 변환하여 출력하는 홀딩 래치부와; 상기 홀딩 래치부로부터 제공받은 디지털 데이터의 상위 k비트를 통해 이에 대응하는 계조전압의 범위를 미리 설정하고, 상기 미리 설정된 범위 내에서 나머지 하위 비트들에 대해 상기 전하 공유를 수행하여 최종적으로 계조 전압을 생성하여 출력하는 디지털-아날로그 변환기가 포함됨을 특징으로 한다.

Description

데이터 구동회로 및 그 구동방법{Data driver and driving method thereof}

도 1은 종래의 데이터 구동회로에 대한 구성 블록도.

도 2는 도 1에 도시된 종래의 DAC에 대한 블록도.

도 3은 본 발명의 실시예에 의한 데이터 구동회로에 대한 구성 블록도.

도 4는 도 3에 도시된 디지털 아날로그 변환기(DAC)의 구성을 나타내는 블록도.

도 5는 도 4에 도시된 계조 스케일 생성부(Gray Scale Generator, GSG)의 구성을 나타내는 블록도.

도 6은 도 4에 도시된 계조 전압 범위 설정부를 통해 설정되는 계조 전압의 범위를 나타내는 도면.

도 7은 도 5의 계조 스케일 생성부에 입력되는 디지털 데이터의 일 예에 대한 신호 파형도.

도 8은 도 7의 입력에 대한 계조 스케일 생성부의 출력을 나타내는 시뮬레이션 파형도.

도 9는 본 발명의 실시예에 의한 평판 표시장치의 구성을 나타내는 블록도.

<도면의 주요 부분에 대한 부호의 설명>

300 : 디지털-아날로그 변환기 310 : 계조 스케일 생성부

312 : 샘플링 캐패시터 314 : 홀딩 캐패시터

320 : 레퍼런스 전압 생성부 330 : 스위칭 신호 생성부

342 : 더미 데이터 라인 344 : 데이터 라인

350 : 계조전압 범위 설정부

본 발명은 평판 표시장치에 관한 것으로, 특히 평판 표시장치에 구비되는 데이터 구동회로 및 그 구동방법에 관한 것이다.

최근, 음극선관(Cathode Ray Tube, CRT)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치(Flat Panel Display, FPD)들이 개발되고 있다. 상기 평판 표시장치로는 액정 표시장치(Liquid Crystal Display), 전계방출 표시장치(Field Emission Display), 플라즈마 표시패널(Plasma Display Panel) 및 발광 표시장치(Light Emitting Display) 등이 있다.

이와 같은 평판표시장치는 일반적으로 표시 패널, 주사 구동회로(scan driver), 데이터 구동회로(data driver)를 포함하여 구성되며, 상기 주사 구동회로는 표시 패널에 형성된 복수개의 주사 라인에 순차적으로 주사 구동신호를 출력하고, 데이터 구동회로는 표시 패널의 데이터 라인에 R, G, B 영상신호를 출력한다.

이하, 상기 평판표시장치에 구비되는 종래의 데이터 구동회로의 구성 및 동작에 대해 설명하도록 한다.

도 1은 종래의 데이터 구동회로에 대한 구성 블록도이다.

단, 상기 데이터 구동회로가 n개의 채널을 갖는 것으로 가정하여 설명토록 한다.

도 1을 참조하면, 이는 쉬프트 레지스터부(110), 샘플링 래치부(120), 홀딩 래치부(130), 디지털-아날로그 변환기(Digital-Analog Converter, DAC)(140), 증폭부(150)로 구성된다.

상기 쉬프트 레지스터부(110)는 타이밍 제어부(미도시)로부터 소스 쉬프트 클럭(SSC) 및 소스 스타트 펄스(SSP)를 공급받으며, 상기 소스 쉬프트 클럭(SSC)의 1주기 마다 소스 스타트 펄스(SSP)를 쉬프트 시키면서 순차적으로 n개의 샘플링 신호를 생성한다. 이를 위해, 쉬프트 레지스터부(210)는 n개의 쉬프트 레지스터를 구비한다.

샘플링 래치부(120)는 쉬프트 레지스터부(110)로부터 순차적으로 공급되는 샘플링신호에 응답하여 데이터(Data)를 순차적으로 저장한다. 여기서, 샘플링 래치부(120)는 n개의 디지털 데이터(Data)를 저장하기 위하여 n개의 샘플링 래치를 구비한다. 그리고, 각각의 샘플링 래치들은 데이터(Data)의 비트수에 대응되는 크기를 갖는다. 예를 들어, 데이터(Data)들이 k비트로 구성되는 경우 샘플링 래치 각각은 k비트의 크기로 설정된다.

홀딩 래치부(130)는 소스 출력 인에이블(SOE) 신호가 입력될 때 샘플링 래치부(120)로부터 데이터(Data)를 입력받아 저장한다. 그리고, 홀딩 래치부(130)는 소스 출력 인에이블(SOE)가 입력될 때 자신에게 저장된 데이터(Data)를 DAC(250)로 공급한다. 여기서, 상기 홀딩 래치부(130)는 n개의 데이터(Data)를 저장하기 위하여 n개의 홀딩 래치를 구비한다. 또한, 각각의 홀딩 래치들은 데이터(Data)의 비트수에 대응되는 크기를 갖는다. 예를 들어, 홀딩 래치들 각각은 데이터(Data)들이 저장될 수 있도록 k비트로 설정된다.

DAC(140)는 상기 입력되는 디지털 데이터(Data)의 비트 값에 대응하는 아날로그 신호를 생성하는 것으로 상기 DAC는 홀딩 래치부(130)로부터 공급되는 데이터(Data)의 비트 값에 대응하여 복수의 계조전압들 중 어느 하나를 선택함으로써 그에 대응하는 아날로그 데이터 신호를 생성한다.

증폭부(150)는 DAC(140)에서 아날로그 신호로 변환된 디지털 데이터를 일정 수준으로 증폭하여 패널의 데이터 라인으로 출력한다.

이와 같은 데이터 구동회로는 1수평 주기 동안에 한 번의 데이터 출력이 이루어지는데, 즉, 1수평 주기 동안에 디지털 R, G, B 디지털 데이터를 샘플 앤 홀딩(Sample & holding)한 후에, 이를 아날로그 R, G, B 데이터로 변환하고, 일정폭으로 증폭하여 출력하게 되는데, 상기 홀딩 래치부(130)가 n번째 칼럼 라인에 해당하는 R, G, B 데이터를 홀딩하고 있으면, 샘플링 래치부(120)는 n+1번째 칼럼 라인에 해당하는 R, G, B데이터를 샘플링하게 된다.

도 2는 도 1에 도시된 종래의 DAC에 대한 블록도이다.

도 2를 참조하면, 종래의 DAC(140)는 레퍼런스 전압 생성부(142) 및 레벨 쉬프터(144), 스위치 어레이(146)가 포함되어 구성된다.

상기 DAC(140)는 정확한 계조 전압의 생성과 감마 보정(gamma-correction)을 위해 도시된 바와 같이 R-string가 구비된 레퍼런스 전압 생성부(142)가 사용되며, 이를 통해 생성된 전압들의 선택을 위해 롬(ROM) 타입의 스위치 어레이(146)를 구비한다.

또한, 상기 샘플링 래치부(도 1의 120)를 통해 입력되는 디지털 데이터에 대한 전압 레벨을 변환하여 이를 스위치 어레이(146)에 제공하는 레벨 쉬프터(144)가 구비된다.

이와 같은 종래의 DAC 구조는 상기 R-string의 정전류(static current)로 인해 소비전력이 증가하게 된다는 단점이 있다. 이를 극복하기 위해 상기 R-string에서 흐르는 정전류를 줄이기 위해 큰 저항값을 갖는 R-string을 설계하고 각 채널에 증폭부(150)로서 아날로그 버퍼(analog buffer)를 사용하여 각 데이터 라인에 원하는 계조전압을 인가하는 방식이 제안되기도 하였지만, 이 또한 아날로그 버퍼를 구성하는 트랜지스터의 문턱 전압(threshold voltage) 및 이동도(mobility)가 균일하지 않을 경우, 채널 간 출력 전압의 차이에 의해 화질 저하가 발생되는 단점이 있다.

또한, 6 비트 그레이 스케일(gray-scale)을 구현한다고 가정할 경우 64개나 되는 계조 전압 중 한 가지 전압을 선택하기 위한 6*64개의 스위치가 각 채널에 내장되어야 하는데 이는 회로 면적을 크게 증가시키는 단점이 있다. 종래의 경우 일반적으로 상기 DAC의 면적이 데이터 구동회로 면적의 1/2 이상을 차지하게 된다.

이는 그레이 스케일이 증가됨에 따라 더욱 심해지며, 8비트 그레이 스케일을 구현한다고 가정하면 그 면적은 6비트에 비해 4배 이상 증가하게 되는 문제가 있 다.

최근 들어, 다결정 실리콘 TFT를 이용하여 기판 상에 구동회로부 등을 화소부와 함께 집적하는 SOP(System On Panel) 공정을 적용하는 평판 표시장치가 대두되고 있는 바, 앞서 언급한 종래의 DAC의 단점인 소비 전력 및 면적 문제와, 증폭부로서의 아날로그 버퍼 성능 구현 문제는 상기 SOP 공정 적용 시 더욱 큰 단점이 된다.

본 발명은 패널에 구비된 다수의 데이터 라인 중 적어도 2개의 데이터 라인에 대해 상기 데이터 라인에 존재하는 기생 캐패시턴스 성분을 샘플링 캐패시터와 홀딩 캐패시터로 활용하여 상기 데이터 라인간의 전하 공유(charge sharing)를 통해 입력되는 디지털 데이터에 대응되는 계조 전압을 생성함에 있어서, 상기 디지털 데이터의 상위 k비트를 통해 상기 계조 전압의 범위를 미리 설정하고, 상기 미리 설정된 범위 내에서 상기 전하 공유를 수행함으로써, 소비 전력을 최소화하고, 회로 면적을 최적화 시키며 수율을 향상시키도록 하는 데이터 구동회로 및 그 구동방법을 제공함에 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명의 실시예에 의한 데이터 구동회로는, 쉬프트 레지스터 클럭을 생성하여 샘플링 신호를 제공하는 쉬프트 레지스터부와; 상기 샘플링 신호를 공급받아 입력되는 디지털 데이터(m비트)를 컬럼 라인 별로 샘플링하여 래치하는 샘플링 래치부와; 상기 샘플링 래치부에서 래치된 디지털 데이터를 동시에 전달받아 래치하고, 상기 디지털 데이터의 상위 k비트(k<m)를 출력하고, 나머지 하위 비트들(m-k)들을 직렬 형태로 변환하여 출력하는 홀딩 래치부와; 상기 홀딩 래치부로부터 제공받은 디지털 데이터의 상위 k비트를 통해 이에 대응하는 계조전압의 범위를 미리 설정하고, 상기 미리 설정된 범위 내에서 나머지 하위 비트들에 대해 상기 전하 공유를 수행하여 최종적으로 계조 전압을 생성하여 출력하는 디지털-아날로그 변환기가 포함됨을 특징으로 한다.

여기서, 상기 디지털-아날로그 변환기는, 적어도 2개의 데이터 라인에 존재하는 기생 캐패시턴스 성분을 각각 샘플링 캐패시터와 홀딩 캐패시터로 활용하여 상기 데이터 라인 간의 전하 공유(charge sharing)를 수행하는 계조 스케일 생성부와; 상기 계조 스케일 생성부 내에 구비된 다수의 스위치에 대한 동작 제어 신호를 제공하는 스위칭 신호 생성부와; 레퍼런스 전압을 생성하여 상기 계조 스케일 생성부에 제공하는 레퍼런스 전압 생성부와; 디지털 데이터(m 비트)의 상위 k비트(k < m)를 입력 받아 상기 디지털 데이터의 대응되는 계조 전압의 범위를 설정하는 계조 전압 범위 설정부가 포함됨을 특징으로 한다.

또한, 상기 레퍼런스 전압 생성부는 상기 계조 전압 범위 생성부에 의해 미리 설정된 계조 전압 범위에 대응되는 레퍼런스 전압을 생성하여 이를 계조 스케일 생성부에 제공함을 특징으로 한다.

또한, 상기 계조 스케일 생성부는, 제 1 데이터 라인에 존재하는 기생 캐패스턴스 성분에 의한 샘플링 캐패시터와; 제 2 데이터 라인에 존재하는 기생 캐패시턴스 성분에 의한 홀딩 캐패시터와; 입력되는 디지털 데이터의 각 비트 값에 따라 하이 레벨 레퍼런스 전압을 상기 샘플링 캐패시터에 제공토록 제어하는 제 1 스위치와; 입력되는 디지털 데이터의 각 비트 값에 따라 로우 레벨 레퍼런스 전압을 상기 샘플링 캐패시터에 제공토록 제어하는 제 2 스위치와; 상기 샘플링 캐패시터 및 홀딩 캐패시터간의 전하 공유를 위해 구비되는 제 3스위치와; 상기 홀딩 캐패시터의 초기화를 위해 상기 홀딩 캐패시터와 연결되는 제 4스위치가 포함됨을 특징으로 한다.

또한, 상기 홀딩 캐패시터는 상기 제 4스위치가 턴 온 되어 하이 또는 로우 레벨 중 어느 한 레벨의 레퍼런스 전압으로 초기화됨을 특징으로 한다.

또한, 상기 전하 공유는 디지털 데이터(m비트)의 하위 비트들(m-k비트)이 입력되는 각 구간(period) 동안 상기 샘플링 캐패시터와 홀딩 캐패시터 간에 이루어지고, 마지막 전하 공유가 수행된 결과가 해당 화소에 인가되는 최종 계조 전압이며, 상기 전하 공유는 상기 각 구간(period)의 소정 기간 마다 상기 제 3스위치의 턴 온에 의해 상기 샘플링 및 홀딩 캐패시터에 저장된 소정의 레퍼런스 전압이 서로 균등하게 분배되는 것임을 특징으로 한다.

또한, 상기 소정 기간은 제 1 또는 제 2스위치가 턴 온 된 이후의 기간이며, 이에 상기 제 3스위치는 제 1 또는 제 2스위치의 턴 온 동작이 완료된 이후에 턴 온 됨을 특징으로 한다.

또한, 본 발명의 실시예에 의한 데이터 구동회로 구동방법은, 입력되는 디지털 데이터(m비트)의 상위 k비트 정보를 통해 계조 전압의 범위가 미리 설정되는 단계와; 상기 미리 설정된 계조 전압 범위 내에서 상기 디지털 데이터의 하위 비트들(m-k비트)의 전하 공유를 통해 최종 계조 전압이 생성되는 단계와; 상기 생성된 최종 계조 전압이 데이터 라인을 통해 해당 화소에 인가되는 단계가 포함됨을 특징으로 한다.

또한, 상기 전하 공유는 디지털 데이터(m비트)의 하위 비트들(m-k비트)이 입력되는 각 구간(period) 동안 샘플링 캐패시터와 홀딩 캐패시터 간에 이루어지고, 마지막 전하 공유가 수행된 결과가 해당 화소에 인가되는 최종 계조 전압임을 특징으로 한다.

또한, 상기 샘플링 캐패시터는 패널 상에 구비된 제 1 데이터 라인에 존재하는 기생 캐패스턴스 성분에 의해 구현되고, 상기 홀딩 캐패시터는 패널 상에 구비된 제 2 데이터 라인에 존재하는 기생 캐패시턴스 성분에 의해 구현되며, 상기 제 1 및 제 2데이터 라인은 서로 인접하여 형성되어 한 쌍을 이룸을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하도록 한다.

도 3은 본 발명의 실시예에 의한 데이터 구동회로에 대한 구성 블록도이다.

단, 본 발명에 의한 데이터 구동회로에 입력되는 디지털 데이터는 설명의 편의를 위해 8비트 디지털 데이터를 그 예로 한다.

도 3에 도시된 바와 같이 이는 쉬프트 레지스터부(710), 샘플링 래치부(720), 홀딩 래치부(730), 디지털-아날로그 변환기(Digital-Analog Converter, DAC)(300)로 구성된다.

즉, 본 발명에 의한 데이터 구동회로는 종래의 데이터 구동회로와 비교할 때 증폭부로서의 아날로그 버퍼를 사용하지 않아도 됨으로써, 문턱 전압(threshold voltage) 및 이동도(mobility) 불균일 문제를 갖는 아날로그 버퍼에 의한 채널 간 출력 전압의 차이에 의해 화질 저하를 극복할 수 있다는 장점이 있다.

이는 최근 들어 기판 상에 구동회로부 등을 화소부와 함께 집적하는 SOP(System On Panel) 공정을 적용하는 평판 표시장치가 대두되고 있는 바, 상기 증폭부로서의 아날로그 버퍼 성능 구현 문제를 극복할 수 있는 본 발명에 의한 데이터 구동회로는 상기 SOP 공정 적용 시 더욱 큰 장점이 된다.

또한, 본 발명에 의한 데이터 구동회로에 구비되는 DAC(300)는, 패널에 구비된 각 한 쌍의 데이터 라인 및 더미 데이터 라인에 존재하는 기생 캐패시턴스 성분을 홀딩 캐패시터와 샘플링 캐패시터로 활용하여 상기 데이터 라인 및 더미 데이터 라인 간의 전하 공유(charge sharing)를 통해 입력되는 디지털 데이터에 대응되는 계조 전압을 생성함을 특징으로 하며, 특히 상기 입력되는 디지털 데이터의 상위 k비트를 통해 상기 계조 전압의 범위를 미리 설정하고, 상기 미리 설정된 범위 내에서 상기 전하 공유를 수행함으로써, 소비 전력을 최소화하고, 수율을 향상시키도록 한다.

도 3을 참조하면, 상기 쉬프트 레지스터부(710)는 타이밍 제어부(미도시)로부터 소스 쉬프트 클럭(SSC) 및 소스 스타트 펄스(SSP)를 공급받으며, 상기 소스 쉬프트 클럭(SSC)의 1주기 마다 소스 스타트 펄스(SSP)를 쉬프트 시키면서 순차적으로 n개 또는 n/2개의 샘플링 신호로서의 쉬프트 레지스터 클럭(SRC)을 생성한다. 이를 위해, 쉬프트 레지스터부(210)는 n개 또는 n/2개의 쉬프트 레지스터를 구비한 다.

이 때, 상기 쉬프트 레지스터가 채널의 1/2에 해당하는 개수가 구비되는 것은 1:2 디먹싱(demuxing) 방법으로 패널을 구동하는 경우에 해당한다.

또한, 샘플링 래치부(720)는 쉬프트 레지스터부(710)로부터 순차적으로 공급되는 샘플링신호에 응답하여 입력되는 디지털 데이터(Data)를 순차적으로 저장한다. 여기서, 상기 샘플링 래치부(720)에는 n개의 디지털 데이터를 저장하기 위해 n개 또는 n/2개의 샘플링 래치를 구비한다.

그리고, 각각의 샘플링 래치들은 상기 디지털 데이터(Data)의 비트수에 대응되는 크기를 갖는다. 예를 들어, 데이터(Data)들이 8비트로 구성되는 경우 샘플링 래치 각각은 8비트의 크기로 설정된다.

즉, 상기 샘플링 래치부(720)는 입력되는 데이터를 순차적으로 저장한 뒤 8비트 디지털 데이터를 병렬(parallel) 상태로 홀딩 래치부에 출력한다.

홀딩 래치부(730)는 소스 출력 인에이블(SOE) 신호가 입력될 때 샘플링 래치부(720)로부터 상기 디지털 데이터(Data)를 입력받아 저장한다. 즉, 상기 홀딩 래치부는 상기 병렬 상태로 제공된 8비트 디지털 데이터를 입력받아 저장한다.

그리고, 홀딩 래치부(730)는 소스 출력 인에이블(SOE)가 입력될 때 자신에게 저장된 디지털 데이터(Data)를 DAC(740)로 공급한다. 여기서, 상기 홀딩 래치부(730)는 n개의 데이터(Data)를 저장하기 위하여 n개 또는 n/2개의 홀딩 래치를 구비한다. 또한, 각각의 홀딩 래치들은 데이터(Data)의 비트수에 대응되는 크기를 갖는다. 예를 들어, 홀딩 래치들 각각은 데이터(Data)들이 저장될 수 있도록 8비트로 설정된다.

본 발명의 경우 상기 홀딩 래치부(730)에 저장된 디지털 데이터를 DAC(300)에 출력할 때 상기 디지털 데이터의 상위 k비트를 먼저 DAC에 출력하고, 나머지 하위 비트들을 직렬(serial) 형태로 변환하여 DAC에 출력함을 특징으로 한다.

즉, 상기 입력되는 디지털 데이터가 8비트 데이터이고, 상기 홀딩 래치부(730)가 상위 2비트를 먼저 DAC에 출력함을 가정하면, 이에 상기 DAC가 상기 디지털 데이터의 상위 2비트를 정보를 통해 생성할 계조 전압의 범위를 미리 설정한다.

그 후, 상기 상위 2비트를 제외한 나머지 하위 6비트 데이터가 직렬 형태로 변환되어 DAC에 입력되고, 이에 상기 DAC는 상기 미리 설정된 계조 전압 범위 내에서 전하 공유를 수행함으로써 최종적으로 해당 화소에 입력되는 계조 전압을 생성하게 되는 것이다.

이를 위해 상기 홀딩 래치부(730)는 도시된 바와 같이 상기 쉬프트 레지스터부에서 생성된 쉬프트 레지스터 클럭 신호(SRC)를 입력 받으며, 상기 클럭 신호를 통해 8비트 디지털 데이터 중 하위 6비트 디지털 데이터를 직렬 형태로 변환하여 DAC(300)에 출력하도록 한다.

DAC(300)는 상기 입력되는 디지털 데이터(Data)의 비트 값에 대응하는 아날로그 신호를 생성하는 것으로 상기 DAC(300)는 홀딩 래치부(730)로부터 공급되는 데이터(Data)의 비트 값에 대응하여 복수의 계조전압들 중 어느 하나를 선택함으로써 그에 대응하는 아날로그 데이터 신호를 생성하여 이를 각 데이터 라인에 출력하는 역할을 한다.

본 발명의 경우 상기 DAC(300)는 패널에 구비된 다수의 데이터 라인 중 적어도 2개의 데이터 라인에 대해 상기 데이터 라인에 존재하는 기생 캐패시턴스 성분을 샘플링 캐패시터와 홀딩 캐패시터로 활용하여 상기 데이터 라인 간의 전하 공유(charge sharing)를 통해 입력되는 디지털 데이터에 대응되는 계조 전압을 생성함에 있어서, 상기 디지털 데이터의 상위 k비트를 통해 상기 계조 전압의 범위를 미리 설정하고, 상기 미리 설정된 범위 내에서 나머지 하위 비트에 대해 상기 전하 공유를 수행하여 최종적으로 계조 전압을 생성함을 특징으로 한다.

이하, 도 4 내지 도 9을 통해 본 발명의 실시예에 구비되는 DAC의 구성 및 동작에 대해 보다 구체적으로 설명하도록 한다.

도 4는 도 3에 도시된 디지털 아날로그 변환기(DAC)의 구성을 나타내는 블록도이다.

단, 본 발명의 실시예에 의한 디지털 아날로그 변환기(Digital-Analog Converter, DAC)는 평판 표시장치의 데이터 구동회로에 구비되는 것을 그 예로 설명하도록 한다.

상기 DAC는, 앞서 설명한 바와 같이 패널에 구비된 다수의 데이터 라인 중 적어도 2개의 데이터 라인에 대해 상기 데이터 라인에 존재하는 기생 캐패시턴스 성분을 샘플링 캐패시터와 홀딩 캐패시터로 활용하여 상기 데이터 라인 간의 전하 공유(charge sharing)를 통해 입력되는 디지털 데이터(m비트)에 대응되는 아날로그 계조 전압을 생성하며, 특히 상기 디지털 데이터의 상위 k비트를 통해 상기 계조 전압의 범위를 미리 설정하고, 상기 미리 설정된 범위 내에서 나머지 하위 비트(m-k비트)에 대해 상기 전하 공유를 수행하여 최종적으로 계조 전압을 생성함을 특징으로 한다.

도 4를 참조하면, 본 발명의 실시예에 의한 DAC(300)는 제 1 데이터 라인(342) 및 제 2데이터 라인(344) 간의 전하 공유를 수행하는 계조 스케일 생성부(Gray Scale Generator, GSG)(310)와, 상기 계조 스케일 생성부(310) 내에 구비된 다수의 스위치에 대한 동작 제어 신호를 제공하는 스위칭 신호 생성부(Switching Signal Generator, SSG)(330)와, 레퍼런스 전압을 생성하여 상기 계조 스케일 생성부에 제공하는 레퍼런스 전압 생성부(Reference Voltage Generator, RVG)(320)와, 디지털 데이터(m 비트)의 상위 k비트(k < m)를 입력 받아 상기 디지털 데이터의 대응되는 계조 전압의 범위를 설정하는 계조 전압 범위 설정부(350)가 포함되어 구성된다.

여기서, 상기 레퍼런스 전압 생성부(320)는 R, G, B 데이터 별로 각각 상기 계조 전압 범위 생성부에 의해 미리 설정된 계조 전압 범위에 대응되는 하이 레벨 및 로우 레벨 레퍼런스 전압을 생성하여 이를 계조 스케일 생성부(310)에 제공한다.

본 발명의 경우 상기 데이터 라인(342, 344)은 소정의 계조 전압이 인가되어 상기 데이터 라인(342, 344)과 연결되는 소정의 화소에 상기 계조 전압을 제공하는 역할을 할 뿐 아니라, 상기 데이터 라인(342, 344) 자체의 기생 캐패시턴스 성분을 이용한다.

일반적으로 상기 데이터 라인(342, 344)은 다수의 저항(R1, R2, R3) 및 캐패시터(C1, C2, C3)가 연결된 형태로 모델링 될 수 있으며, 따라서 상기 데이터 라인 (342, 344) 각각의 캐패스턴스 값 또한 패널 사이즈 등에 따라 소정의 값으로 규격화 될 수 있다.

이에 본 발명의 실시예는 인접하여 형성된 제 1 데이터 라인(342) 및 제 2 데이터 라인(344)에 대한 캐패시턴스 성분을 각각 샘플링 캐패시터와 홀딩 캐패시터로 활용하여 상기 제 1 데이터 라인(342) 및 제 2 데이터 라인(344) 간의 전하 공유(charge sharing)를 통해 입력되는 디지털 데이터에 대응되는 아날로그 계조 전압을 생성하여 이를 상기 제 1 또는 제 2데이터 라인(342, 344)에 연결된 해당 화소에 제공 한다.

여기서, 도 4를 통해 설명한 바와 같이 인접한 2개의 데이터 라인 간에 전하 공유를 수행하는 것은 하나의 실시예에 불과한 것으로, 각각 2개 이상의 데이터 라인에 존재하는 기생 캐패시턴스 성분의 합산 값을 상기 샘플링 캐패시터 또는 홀딩 캐패시터로 활용하는 것도 가능하며, 또한, 인접한 2개의 데이터 라인이 아니라 동일한 색의 데이터가 입력되는 적어도 2개의 데이터 라인 각각에 존재하는 기생 캐패시턴스 성분을 샘플링 캐패시터 또는 홀딩 캐패시터로 활용하는 것도 가능하다.

단, 도 3에 도시된 실시예의 경우 인접한 2개의 데이터 라인 즉, 서로 다른 색의 데이터가 입력되는 데이터 라인에 존재하는 기생 캐패시턴스 성분을 이용하기 때문에 상기 계조 스케일 생성부(310)에는 데이터 라인별로 레퍼런스 전압을 구별 제공케 하기 위해 디멀티플렉서(316)가 구비된다. 이는 상기 인접한 2개의 데이터 라인이 R, G, B 중 서로 다른 색에 해당하는 데이터가 입력되고, 상기 R, G, B 별로 레퍼런스 전압이 서로 상이하기 때문이다.

따라서, 동일한 색의 데이터가 입력되는 적어도 2개의 데이터 라인 각각에 존재하는 기생 캐패시턴스 성분을 샘플링 캐패시터 또는 홀딩 캐패시터로 활용할 경우에는 상기 계조 스케일 생성부(310)에 디멀티플렉서(316)가 구비될 필요가 없게 되는 것이다. 또한, 상기 전하 공유는 입력되는 디지털 데이터의 각 비트에 대해 모두 수행되는 것이 아니라, 상기 디지털 데이터의 상위 k비트는 상기 디지털 데이터에 대응되는 계조 전압의 범위를 미리 설정하는데 사용되며, 이를 통해 상기 계조 전압의 범위가 미리 설정되면, 나머지 하위 비트(m-k비트)에 대해 상기 미리 설정된 범위 내에서 각각 전하 공유를 수행하여 최종적으로 상기 미리 설정된 범위 내의 특정 계조 전압이 선택되어 해당 화소에 출력됨을 특징으로 한다.

예를 들어 8비트 디지털 데이터가 입력되고, 상위 2비트를 통해 최종 계조 전압이 생성되는 소정의 범위를 설정한다고 가정할 경우, 상기 범위가 설정된 후 나머지 하위 6비트에 대해 각각 전하 공유를 수행함으로써, 상기 미리 설정된 범위 내의 특정 계조 전압이 결정되는 것이다.

도 5는 도 4에 도시된 계조 스케일 생성부(Gray Scale Generator, GSG)의 구성을 나타내는 블록도이고, 도 6은 도 4에 도시된 계조 전압 범위 설정부를 통해 설정되는 계조 전압의 범위를 나타내는 도면이다.

또한, 도 7은 도 5의 계조 스케일 생성부에 입력되는 디지털 데이터의 일 예에 대한 신호 파형도이고, 도 8은 도 7의 입력에 대한 계조 스케일 생성부의 출력을 나타내는 시뮬레이션 파형도이다.

단, 본 발명의 실시예의 경우 인접한 2개의 데이터 라인을 이용하여 하나의 데이터 라인에 해당하는 계조 전압을 생성하게 되므로 1:2 디먹싱(demuxing) 방법으로 패널을 구동하게 되며, 이에 따라 도 7에 도시된 바와 같이 각 데이터 라인이 구동되는 시간은 기존의 1/2로 줄어들게 된다.

또한, 본 발명의 실시예의 경우 설명의 용이함을 위해 입력되는 디지털 데이터가 8비트 신호이고, 이에 계조 전압 범위 설정부에는 상기 8비트 디지털 데이터의 상위 2비트 신호가 입력되는 것을 가정하여 설명하도록 한다.

도 5를 참조하면, 상기 계조 스케일 생성부(Gray Scale Generator, GSG)(310)는 제 1데이터 라인(도 4의 342)의 기생 캐패스턴스 성분에 의한 샘플링 캐패시터(C_samp)(312)와; 제 2데이터 라인(도 4의 344)의 기생 캐패시턴스 성분에 의한 홀딩 캐패시터(C_hold)(314)와; 입력되는 디지털 데이터의 각 비트 값에 따라 하이 레벨 레퍼런스 전압을 상기 샘플링 캐패시터(312)에 제공토록 제어하는 제 1 스위치(SW1)와; 입력되는 디지털 데이터의 각 비트 값에 따라 로우 레벨 레퍼런스 전압을 상기 샘플링 캐패시터(312)에 제공토록 제어하는 제 2 스위치(SW2)와; 상기 샘플링 캐패시터(312) 및 홀딩 캐패시터(314) 간의 전하 공유를 위해 구비되는 제 3스위치(SW3)가 포함되어 구성됨을 특징으로 한다.

상기 제 1데이터 라인(342) 및 제 2데이터 라인(344)은 도 5에 도시된 바와 같이 다수의 저항(R1, R2, R3) 및 캐패시터(C1, C2, C3)가 연결된 형태로 모델링 될 수 있으며, 따라서 상기 더미 데이터 라인 및 데이터 라인 각각의 기생 캐패스턴스 값 또한 패널 사이즈 등에 따라 소정의 값으로 규격화 된다.

이에 본 발명에서는 상기 제 1 데이터 라인(342) 및 제 2데이터 라인(344)의 기생 캐패시턴스 성분을 각각 샘플링 캐패시터(C_samp)(312) 및 홀딩 캐패시터(C_hold)(314)로 활용함을 특징으로 한다.

또한, 상기 계조 스케일 생성부(GSG)(310)에는 홀딩 캐패시터(C_hold)의 초기화를 위해 상기 홀딩 캐패시터(C_hold)와 연결되는 제 4스위치(SW4)가 더 포함되어 구성된다.

또한, 본 발명의 실시예의 경우 인접한 2개의 데이터 라인을 이용하여 하나의 데이터 라인에 해당하는 계조 전압을 생성하고, 이를 위해 1:2 디먹싱(demuxing) 방법으로 패널을 구동한다. 따라서, 각 데이터 라인은 R, G, B 중 서로 다른 색에 해당하는 영상 신호를 전달하며, 상기 색 별로 레퍼런스 전압이 상이하기 때문에 각 데이터 라인 별 레퍼런스 전압은 구별되어 각각의 데이터 라인에 제공되어야 한다.

따라서 도시된 바와 같이 본 발명의 실시예에 의한 계조 스케일 생성부(Gray Scale Generator, GSG)(310)에는 각 데이터 라인 별 레퍼런스 전압을 구별 제공토록 하는 디멀티플렉서(316)가 더 포함되어 구성된다.

즉, 상기 디멀티플렉서(316)는 제 1데이터라인에 소정 계조전압을 제공할 때는 제 2데이터라인에 해당하는 레퍼런스 전압을 제공치 않도록 하고, 제 2데이터라인에 소정 계조전압을 제공할 때는 제 1데이터 라인에 해당하는 레퍼런스 전압을 제공치 않게 한다.

단, 인접한 2개의 데이터 라인을 이용하지 아니하고, 동일한 색의 데이터가 입력되는 적어도 2개의 데이터 라인 각각에 존재하는 기생 캐패시턴스 성분을 샘플 링 캐패시터 또는 홀딩 캐패시터로 활용할 경우에는 상기 계조 스케일 생성부(310)에 디멀티플렉서(316)가 구비될 필요가 없게 된다.

또한, 상기 제 1 내지 제 4스위치(SW1 ~ SW4) 및 디멀티플렉서의 동작을 제어하는 신호(S1, S2, S3, S4, E)는 앞서 도 3에 도시된 스위칭 신호 생성부(Switching Signal Generator, SSG)(330)에서 제공되며, 상기 하이/ 로우 레벨 레퍼런스 전압은 레퍼런스 전압 생성부(Reference Voltage Generator, RVG)(320)에서 제공된다.

상기 구성을 갖는 계조 스케일 생성부(Gray Scale Generator, GSG)는 8비트 디지털 데이터가 입력되는 경우, 상위 2비트가 계조 전압 범위 생성부에 입력되어 이를 통해 최종 출력될 계조 전압의 범위가 결정된 후 나머지 하위 6비트에 대해 각각 전하 공유를 수행하여 상기 미리 설정된 범위 내의 특정 계조 전압이 생성하는 동작을 수행한다.

즉, 본 발명에 의한 DAC는 입력되는 8비트 디지털 데이터 중 상위 2비트를 계조전압 범위 설정부(350)를 통해 입력받아 도 6에 도시된 바와 같이 최종 출력될 계조 전압의 범위를 미리 설정하고, 상기 미리 설정된 범위 내에서 나머지 하위 6비트에 대해 상기 계조 스케일 생성부(310)를 통해 전하 공유를 수행하여 최종 계조 전압을 생성하는 것이다.

도 6을 참조하면, 입력되는 디지털 데이터의 상위 2비트가 "11"인 경우는 계조 전압의 범위가 제 1영역(Vr4 ~ Vr5)으로 설정되고, 상위 2비트가 "10"인 경우는 계조 전압의 범위가 제 2영역(Vr3 ~ Vr4)으로 설정되고, 상위 2비트가 "01"인 경우 는 계조 전압의 범위가 제 3영역(Vr2 ~ Vr3)으로 설정되며, 상위 2비트가 "00"인 경우는 계조 전압의 범위가 제 4영역(Vr1 ~ Vr2)으로 설정된다.

이하, 입력되는 디지털 데이터[d7d6d5d4d3d2d1d0]가 [01010101]임을 가정하여 상기 디지털 데이터에 대응하는 계조 전압이 생성되는 동작을 설명하도록 한다.

먼저 상기 디지털 데이터의 상위 2비트가 "01"이므로 상기 디지털 데이터의 계조 전압은 계조 전압 범위 생성부(350)에 의해 설정된 제 3영역(Vr2 ~ Vr3) 내의 특정 전압으로 한정되며, 이에 상기 제 3영역 내에서 나머지 하위 6비트 정보를 이용하여 상기 계조 스케일 생성부(310)에 의해 각각 전하 공유가 수행됨으로써, 최종 계조 전압을 생성하게 된다.

상기 전하 공유가 수행되는 과정은 이하 도 7 내지 도 8을 통해 설명하도록 한다.

먼저 상기 샘플링 캐패시터(C_samp)(312)는 입력되는 디지털 데이터의 최하위 비트(Least Significant Bit, LSB)에 따라 레퍼런스 전압의 하이 레벨 또는 로우 레벨로 설정된다.

여기서, 상기 레퍼런스 전압의 하이 레벨 또는 로우 레벨은 상기 계조 전압 범위 생성부(350)에 의해 미리 설정된 계조 전압 범위에 대응된다.

이에 따라 입력되는 디지털 데이터[d7d6d5d4d3d2d1d0]가 [01010101]인 경우, 상위 2비트 정보에 의해 계조 전압 범위가 제 3영역(Vr2 ~ Vr3)이 되므로, 상기 레퍼런스 전압의 하이 레벨은 Vr3이 되고, 레퍼런스 전압의 로우 레벨은 Vr2가 된다.

즉, 입력되는 디지털 데이터의 최하위 비트가 1인 경우(LSB=1)에는 상기 제 1스위치(SW1)가 턴 온 되어 하이 레벨 레퍼런스 전압(Vr3)이 상기 샘플링 캐패시터(312)에 제공되어 상기 샘플링 캐패시터는 하이 레벨 레퍼런스 전압(Vr3)으로 설정되며, 반면에 입력되는 디지털 데이터의 최하위 비트가 0인 경우(LSB=0)에는 상기 제 2스위치(SW2)가 턴 온되어 로우 레벨 레퍼런스 전압(Vr2)이 상기 샘플링 캐패시터(312)에 제공되어 상기 샘플링 캐패시터는 로우 레벨 레퍼런스 전압(Vr2)으로 설정된다.

도 7 및 도 8을 참조하면, 입력되는 디지털 데이터[d7d6d5d4d3d2d1d0]가 [01010101]이므로 이에 따라 상기 디지털 데이터의 LSB는 1이므로 상기 샘플링 캐패시터(C_samp)는 하이 레벨 레퍼런스 전압(Vr3)으로 설정된다. 이는 도 8의 시뮬레이션 그래프에 나타난 바와 같다.

또한, 상기 홀딩 캐패시터(C_hold)는 상기 샘플링 캐패시터(C_samp)의 LSB가 입력됨과 동시에 초기화가 이루어지는데, 이는 상기 제 4스위치(SW4)가 턴 온됨에 의해 이루어진다.

도 4에 도시된 본 발명의 실시예의 경우 상기 홀딩 캐패시터가 로우 레벨 레퍼런스 전압(Vr2)으로 초기화됨을 나타내고 있다. 즉, 상기 제 4스위치(SW4)가 턴 온 됨에 의해 로우 레벨 레퍼런스 전압(Vr2)이 상기 홀딩 캐패시터에 제공되어 상기 홀딩 캐패시터가 로우 레벨 레퍼런스 전압(Vr2)으로 초기화된다. 이는 도 6의 시뮬레이션 그래프에 나타난 바와 같다.

그러나, 이는 하나의 실시예에 불과한 것으로 상기 홀딩 캐패시터(C_hold)는 하이 레벨 레퍼런스 전압(Vr3)으로 초기화되는 것도 가능하다.

도 7 및 도 8에 나타난 바와 같이 입력되는 디지털 데이터가 8비트임을 가정할 경우 계조 전압 범위 생성을 위해 사용된 상위 2비트를 제외한 나머지 하위 6비트에 대해 상기 계조 스케일 생성부(310)는 각각의 비트가 입력되는 6번의 구간(period) 동안 샘플링 캐패시터(C_samp)와 홀딩 캐패시터(C_hold) 간의 전하 공유(charge sharing)가 이루어지며, 최종으로 6번째 전하 공유가 수행된 결과가 데이터 라인을 통해 소정의 화소로 인가되는 최종 계조 전압이 된다.

즉, 입력되는 디지털 데이터에 대해 최초 LSB가 입력되는 구간(T1)을 비롯하여 그 다음 비트 즉, 두번째 하위 비트부터 6번째 비트가 입력되는 각 구간(T2 ~ T6)에서는 각 비트에 따라 제 1스위치(SW1)(비트값이 1인 경우) 또는 제 2스위치(SW2)(비트값이 0인 경우)가 턴 온 되어 상기 샘플링 캐패시터에 소정의 레퍼런스 전압이 저장되고, 상기 각 구간의 소정 기간 마다 상기 제 3스위치(SW3)가 턴 온 되어 상기 샘플링 캐패시터에 저장된 소정의 레퍼런스 전압이 홀딩 캐패시터에 저장되어 있던 전압과 전하 공유되어 저장된다.

이를 통해 마지막 6번째 구간(T6)에서의 전하 공유를 통해 상기 입력되는 디지털 데이터에 대응되는 소정의 계조 전압이 생성되어 데이터 라인을 통해 해당 화소에 제공되는 것이다.

이하, 도 4 내지 도 8을 참조하여 [01010101]인 8비트 디지털 데이터에 해당하는 아날로그 계조 전압이 본 발명에 의한 DAC를 통해 생성되어 상기 데이터 라인에 연결되는 소정의 화소에 인가되는 과정을 설명하도록 한다.

본 발명에 의한 DAC는 상기 인가되는 디지털 데이터의 상위 2비트 정보를 통해 상기 디지털 데이터에 대응되는 계조 전압의 범위를 설정하고, 상기 미리 설정된 범위 내에서 디지털 데이터의 하위 6비트 정보를 통해 전하 공유를 수행하여 최종 계조 전압을 생성하며, 상기 생성된 최종 계조 전압은 해당 화소에 안가된다.

앞서 설명한 바와 같이 인접한 제 1 및 제 2 데이터 라인 간의 전하 공유를 통해 계조 전압을 생성할 경우, 각 화소에 연결되는 주사 라인은 각 화소당 2개(S[na], S[nb])가 필요하게 되며, 이에 따라 상기 주사 라인에 해당하는 라인 타임은 기존의 1/2로 줄게 된다.

즉, 도 7을 참조하면, 본 발명의 실시예의 경우 제 1주사 라인(S[na])에 연결된 화소에 해당하는 계조 전압이 생성되고, 인가되는 제 1데이터 라인 타임 및 제 2주사 라인(S[nb])에 연결된 화소에 해당하는 계조전압이 생성되고, 인가되는 제 2데이터 라인 타임의 합이 기존의 라인 타임이 된다.

또한, 각 데이터 라인 타임에 대하여 상기 입력되는 디지털 데이터에 대응되는 계조 전압이 생성되는 시간이 DAC 타임(DAC time)이 되며, 상기 생성된 계조 전압이 해당 화소에 인가되는 시간이 프로그래밍 타임(programming time)이 된다.

이에 따라 도 7에 도시된 바와 같이 상기 각 주사라인에 제공되는 주사 신호는 상기 프로그래밍 타임에 해당하는 기간에만 로우 레벨로 제공된다.

또한, 상기 DAC 타임은 계조전압의 범위가 생성되는 기간(A) 및 전하 공유가 수행되는 기간(B)로 나뉘며, 상기 전하 공유가 수행되는 기간(B)는 나머지 하위 비트 수 만큼의 구간으로 다시 나뉘어 지는데, 이는 각 비트가 입력될 때 마다 샘플링 캐패시터와 홀딩 캐패시터 간에 전하 공유가 발생되기 때문이다. 본 발명의 경 우 8비트 디지털 데이터가 입력되고, 상위 2비트가 계조전압 범위 생성에 사용되므로 상기 전하 공유가 수행되는 기간(B)는 6구간(T1 ~ T6)으로 나뉜다. 이에 먼저 제 1구간(T1)에서는 입력되는 디지털 데이터([01010101])의 LSB가 1이므로 제 1스위치(SW1)가 턴 온 되고 이에 따라 하이 레벨의 레퍼런스 전압(Vr3)이 상기 샘플링 캐패시터(C_samp)에 저장되어 상기 샘플링 캐패시터(C_samp)는 하이 레벨 레퍼런스 전압(Vr3)으로 설정된다.

앞서 설명한 바와 같이 입력되는 디지털 데이터[d7d6d5d4d3d2d1d0]가 [01010101]인 경우, 상위 2비트 정보에 의해 계조 전압 범위가 제 3영역(Vr2 ~ Vr3)이 되므로, 상기 레퍼런스 전압의 하이 레벨은 Vr3이 되고, 레퍼런스 전압의 로우 레벨은 Vr2가 된다.

또한, 홀딩 캐패시터(C_hold)는 제 4스위치(SW4)가 턴 온 됨으로써, 로우 레벨의 레퍼런스 전압(Vr2)이 제공되어 상기 홀딩 캐패시터(C_hold)는 로우 레벨 레퍼런스 전압(Vr2)으로 초기화된다.

이에 상기 제 1구간의 소정 기간 즉, 상기 제 1스위치(SW1)가 턴 온 된 이후의 남은 제 1구간의 기간에 제 3스위치(SW3)가 턴 온되어 상기 샘플링 캐패시터(C_samp)에 저장된 전압 및 홀딩 캐패시터(C_hold)에 저장된 전하가 분배되어 상기 샘플링 및 홀딩 캐패시터에 각각 저장된 전압의 중간 레벨에 해당되는 전압으로 변환되어 저장된다.

다음으로 제 2구간(T2)에서는 2번째 하위 비트가 0이므로 제 2스위치(SW2)가 턴 온 되고 이에 로우 레벨 레퍼런스 전압(VL')이 상기 샘플링 캐패시터(C_samp)에 저장되고, 상기 제 2구간의 소정 기간 즉, 상기 제 2스위치(SW2)가 턴 온 된 이후의 남은 제 2구간의 기간에 제 3스위치(SW3)가 턴 온되어 상기 샘플링 캐패시터(C_samp)에 저장된 전압 및 홀딩 캐패시터(C_hold)에 저장된 전압이 분배되어 상기 샘플링 및 홀딩 캐패시터에 각각 저장된 전압의 중간 레벨에 해당되는 전압으로 변환되어 저장된다.

그 다음 제 3 구간 내지 제 6구간(T3 ~ T6)에서도 앞서 제 2구간에서와 같이 입력되는 비트에 따라 상기 비트가 1이면 제 1스위치(SW1)가 턴 온 되고, 상기 비트가 0이면 제 2스위치(SW2)가 턴 온 되어 이에 해당하는 하이 레벨(Vr3) 또는 로우 레벨의 레퍼런스 전압(Vr2)이 각각 샘플링 캐패시터에 저장되고, 상기 각 구간 중 상기 제 1 스위치(SW1)또는 제 2스위치(SW2)가 턴 온 된 이후 기간에 제 3스위치(SW3)가 턴 온되어 상기 샘플링 캐패시터(C_samp)에 저장된 레퍼런스 전압 및 홀딩 캐패시터(C_hold)에 저장된 전압이 분배되어 그 중간 레벨의 전압이 샘플링 및 홀딩 캐패시터에 저장된다.

이를 통해 마지막 6번째 구간(T6)에서 상기 샘플링 및 홀딩 캐패시터에서 분배된 전압이 최종적으로 상기 입력되는 디지털 데이터에 대응되는 계조전압이 되는 것이며, 이와 같은 계조전압은 상기 데이터 라인을 통해 상기 화소에 제공된다.

이와 같은 본 발명에 의한 디지털-아날로그 컨버터(DAC)(310)의 경우 인접한 데이터 라인에 대한 각각의 캐패시턴스 성분을 샘플링 캐패시터(C_samp)와 홀딩 캐패시터(C_hold)로 활용하여 데이터 라인간의 전하 공유(charge sharing)를 통해 원하는 계조전압을 생성함으로써, 기존의 R-string 타입의 DAC에 비해 소비전력을 크 게 줄일 수 있으며, 기존의 DAC 구성의 R-string 및 디코더, 스위치 어레이를 제거할 수 있게 되어 기존의 DAC 구조에 비해 DAC의 면적을 크게 줄일 수 있게 된다.

또한, 도 3에 도시된 스위칭 신호 생성부(Switching Signal Generator, SSG)(330)는 상기 계조 스케일 생성부(310) 내에 구비된 다수의 스위치 및 디멀티플렉서의 동작을 제어하는 신호(S1, S2, S3, S4, E)를 생성하여 제공하는 역할을 하는데, 제 1 및 제 2스위치(SW1, 2)의 경우 입력되는 디지털 데이터의 비트 값에 의해 온 오프가 결정되므로 상기 제어신호는 홀딩 래치부를 통해 시리얼하게 출력되는 디지털 데이터의 하위 6비트 값에 의해 생성된다.

즉, 상기 디지털 데이터 비트 값이 1인 경우에는 상기 제 1스위치(SW1)가 턴 온 되도록 하는 제어신호(S1)를 생성하여 계조 스케일 생성부(310)에 제공하고, 상기 디지털 데이터 비트 값이 0인 경우에는 상기 제 2스위치(SW2)가 턴 온 되도록 하는 제어신호(S2)를 생성하여 계조 스케일 생성부에 제공한다.

또한, 제 4스위치(SW4)는 홀딩 캐패시터의 초기화 할 때 턴 온 되어야 하고, 제 3스위치(SW3)는 각 라인 타임 중 일정 기간 즉, 디지털 데이터 비트가 각각 입력되는 구간 마다 일정하게 턴 온되어야 한다. 따라서, 상기 제 3 및 제 4스위치(SW3, 4) 제어신호(S3, S4)는 상기 디지털 데이터 입력과 무관하게 각 데이터 라인 타임마다 반복되는 신호이기 때문에, 이는 타이밍 제어부(timing controller)(미도시)에서 별도로 생성하여 사용할 수 있다.

도 9는 본 발명의 실시예에 의한 평판 표시장치의 구성을 나타내는 블록도이다.

단, 상기 평판 표시장치는 앞서 도 3 내지 도 8을 통해 설명한 데이터 구동회로가 구비됨을 특징으로 하며, 상기 데이터 구동회로의 구성 및 동작에 대한 설명은 생략토록 한다.

도 9를 참조하면, 본 발명의 실시예에 의한 평판 디스플레이 장치는 주사 라인들(S[1] 내지 S[n]) 및 데이터 라인들(D[1] 내지 D[m])과 접속된 복수의 화소들(40)을 포함하는 화소부(30)와, 주사 라인들(S[1] 내지 S[n])을 구동하기 위한 주사 구동회로(10)와, 데이터 라인들(D[1] 내지 D[m])을 구동하기 위한 데이터 구동회로(20)와, 주사 구동회로(10) 및 데이터 구동회로(20)를 제어하기 위한 타이밍 제어부(50)를 구비한다.

타이밍 제어부(50)는 외부로부터 공급되는 동기신호들에 대응하여 데이터 구동제어신호(DCS) 및 주사 구동제어신호(SCS)를 생성한다. 타이밍 제어부(50)에서 생성된 데이터 구동제어신호(DCS)는 데이터 구동회로(20)로 공급되고, 주사 구동제어신호(SCS)는 주사 구동회로(10)로 공급된다. 그리고, 타이밍 제어부(50)는 외부로부터 공급되는 디지털 데이터를 데이터 구동회로(20)로 공급한다.

데이터 구동회로(20)는 타이밍 제어부(50)로부터 데이터 구동제어신호(DCS)를 공급 받는다. 이에 디지털 데이터 및 데이터 구동제어신호(DCS)를 공급받은 데이터 구동회로(20)는 상기 디지털 데이터에 해당하는 계조 전압을 생성하고, 생성된 계조 전압을 스캔 신호와 동기되도록 하여 소정의 화소에 해당하는 계조 전압을 공급한다.

단, 본 발명의 경우 상기 계조 전압을 생성함에 있어 패널에 구비된 다수의 데이터 라인 중 적어도 2개의 데이터 라인에 대해 상기 데이터 라인에 존재하는 기생 캐패시턴스 성분을 샘플링 캐패시터와 홀딩 캐패시터로 활용하여 상기 데이터 라인 간의 전하 공유(charge sharing)를 통해 입력되는 디지털 데이터에 대응되는 계조 전압을 생성함에 있어서, 상기 디지털 데이터의 상위 k비트를 통해 상기 계조 전압의 범위를 미리 설정하고, 상기 미리 설정된 범위 내에서 상기 전하 공유를 통해 입력되는 디지털 데이터에 대응되는 아날로그 계조 전압을 생성하여 이를 해당하는 화소에 제공함을 특징으로 한다.

이에 상기 계조 전압을 생성하는 DAC 및 데이터 구동회로의 구조 및 동작은 앞서 상세히 설명한 바 이하에서는 그 설명을 생략토록 한다.

단, 이와 같은 평판 디스플레이 장치의 경우 앞서 설명한 바와 같이 각 화소에 연결되는 주사 라인(S[j])은 각 화소당 2개(S[ja], S[jb])가 필요하게 되며, 상기 주사 라인 각각의 라인 타임은 기존의 1/2로 줄게 된다.

이와 같은 본 발명에 의하면, 데이터 라인에 대한 기생 캐패시턴스 성분을 홀딩 캐패시터와 샘플링 캐패시터로 활용하여 상기 데이터 라인 간의 전하 공유(charge sharing)를 통해 원하는 계조전압을 생성함으로써, 기존의 R-string 타입의 DAC에 비해 면적과 소비전력을 크게 줄일 수 있다.

또한, 입력되는 디지털 데이터의 상위 소정 비트를 이용하여 계조 전압 범위를 미리 설정함으로써, 전하 공유 과정을 줄여 소비전력과 회로 면적을 최적화 한다는 점이 있다.

또한, 기존의 DAC 구성의 R-string 및 디코더, 스위치 어레이를 제거할 수 있게 되어 기존의 DAC 구조에 비해 DAC의 면적을 크게 줄일 수 있다.

또한, SOP 공정을 적용하여 데이터 구동회로를 제조함에 있어서, 증폭부로서의 아날로그 버퍼를 사용하지 않아도 됨으로써, 문턱 전압(threshold voltage) 및 이동도 변위(mobility variation) 문제를 갖는 아날로그 버퍼에 의한 채널 간 출력 전압의 차이에 의해 화질 저하를 극복할 수 있다는 장점이 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정하여져야만 한다.

Claims

쉬프트 레지스터 클럭을 생성하여 샘플링 신호를 제공하는 쉬프트 레지스터부와;

상기 샘플링 신호를 공급받아 입력되는 디지털 데이터(m비트)를 컬럼 라인 별로 샘플링하여 래치하는 샘플링 래치부와;

상기 샘플링 래치부에서 래치된 디지털 데이터를 동시에 전달받아 래치하고, 상기 디지털 데이터의 상위 k비트(k<m)를 출력하고, 나머지 하위 비트들(m-k)들을 직렬 형태로 변환하여 출력하는 홀딩 래치부와;

상기 홀딩 래치부로부터 제공받은 디지털 데이터의 상위 k비트를 통해 이에 대응하는 계조전압의 범위를 미리 설정하고, 상기 미리 설정된 범위 내에서 나머지 하위 비트들에 대해 전하 공유를 수행하여 최종적으로 계조 전압을 생성하여 출력하는 디지털-아날로그 변환기가 포함되며,

상기 전하 공유는 패널에 구비된 다수의 데이터 라인 중 적어도 2개의 데이터 라인에 대해 상기 데이터 라인에 존재하는 기생 캐패시턴스 성분을 샘플링 캐패시터와 홀딩 캐패시터로 활용하여 상기 데이터 라인 간에 수행됨을 특징으로 하는 데이터 구동회로.
제 1항에 있어서,

상기 디지털-아날로그 변환기는,

적어도 2개의 데이터 라인에 존재하는 기생 캐패시턴스 성분을 각각 샘플링 캐패시터와 홀딩 캐패시터로 활용하여 상기 데이터 라인 간의 전하 공유(charge sharing)를 수행하는 계조 스케일 생성부와;

상기 계조 스케일 생성부 내에 구비된 다수의 스위치에 대한 동작 제어 신호 를 제공하는 스위칭 신호 생성부와;

레퍼런스 전압을 생성하여 상기 계조 스케일 생성부에 제공하는 레퍼런스 전압 생성부와;

디지털 데이터(m 비트)의 상위 k비트(k < m)를 입력 받아 상기 디지털 데이터의 대응되는 계조 전압의 범위를 설정하는 계조 전압 범위 설정부가 포함됨을 특징으로 하는 데이터 구동회로.
제 2항에 있어서,

상기 레퍼런스 전압 생성부는 각각 상기 계조 전압 범위 생성부에 의해 미리 설정된 계조 전압 범위에 대응되는 레퍼런스 전압을 생성하여 이를 계조 스케일 생성부에 제공함을 특징으로 하는 데이터 구동회로.
제 2항에 있어서,

상기 계조 스케일 생성부는,

제 1 데이터 라인에 존재하는 기생 캐패스턴스 성분에 의한 샘플링 캐패시터와;

제 2 데이터 라인에 존재하는 기생 캐패시턴스 성분에 의한 홀딩 캐패시터와;

입력되는 디지털 데이터의 각 비트 값에 따라 하이 레벨 레퍼런스 전압을 상기 샘플링 캐패시터에 제공토록 제어하는 제 1 스위치와;

입력되는 디지털 데이터의 각 비트 값에 따라 로우 레벨 레퍼런스 전압을 상기 샘플링 캐패시터에 제공토록 제어하는 제 2 스위치와;

상기 샘플링 캐패시터 및 홀딩 캐패시터간의 전하 공유를 위해 구비되는 제 3스위치와;

상기 홀딩 캐패시터의 초기화를 위해 상기 홀딩 캐패시터와 연결되는 제 4스위치가 포함됨을 특징으로 하는 데이터 구동회로.
제 4항에 있어서,

상기 홀딩 캐패시터는 상기 제 4스위치가 턴 온 되어 하이 또는 로우 레벨 중 어느 한 레벨의 레퍼런스 전압으로 초기화됨을 특징으로 하는 데이터 구동회로.
제 4항에 있어서,

상기 전하 공유는 디지털 데이터(m비트)의 하위 비트들(m-k비트)이 입력되는 각 구간(period) 동안 상기 샘플링 캐패시터와 홀딩 캐패시터 간에 이루어지고, 마지막 전하 공유가 수행된 결과가 해당 화소에 인가되는 최종 계조 전압임을 특징으로 하는 데이터 구동회로.
제 6항에 있어서,

상기 전하 공유는 상기 각 구간(period)의 소정 기간 마다 상기 제 3스위치의 턴 온에 의해 상기 샘플링 및 홀딩 캐패시터에 저장된 소정의 레퍼런스 전압이 서로 균등하게 분배되는 것임을 특징으로 하는 데이터 구동회로.
제 7항에 있어서,

상기 소정 기간은 제 1 또는 제 2스위치가 턴 온 된 이후의 기간이며, 이에 상기 제 3스위치는 제 1 또는 제 2스위치의 턴 온 동작이 완료된 이후에 턴 온 됨을 특징으로 하는 데이터 구동회로.
입력되는 디지털 데이터(m비트)의 상위 k비트 정보를 통해 계조 전압의 범위가 미리 설정되는 단계와;

상기 미리 설정된 계조 전압 범위 내에서 상기 디지털 데이터의 하위 비트들(m-k비트)의 전하 공유를 통해 최종 계조 전압이 생성되는 단계와;

상기 생성된 최종 계조 전압이 데이터 라인을 통해 해당 화소에 인가되는 단계가 포함되며,

상기 전하 공유는 패널에 구비된 다수의 데이터 라인 중 적어도 2개의 데이터 라인에 대해 상기 데이터 라인에 존재하는 기생 캐패시턴스 성분을 샘플링 캐패시터와 홀딩 캐패시터로 활용하여 상기 데이터 라인 간에 수행됨을 특징으로 하는 데이터 구동회로 구동방법.
제 9항에 있어서,

상기 전하 공유는 디지털 데이터(m비트)의 하위 비트들(m-k비트)이 입력되는 각 구간(period) 동안 샘플링 캐패시터와 홀딩 캐패시터 간에 이루어지고, 마지막 전하 공유가 수행된 결과가 해당 화소에 인가되는 최종 계조 전압임을 특징으로 하는 데이터 구동회로 구동방법.
제 10항에 있어서,

상기 샘플링 캐패시터는 패널 상에 구비된 제 1 데이터 라인에 존재하는 기생 캐패스턴스 성분에 의해 구현되고, 상기 홀딩 캐패시터는 패널 상에 구비된 제 2 데이터 라인에 존재하는 기생 캐패시턴스 성분에 의해 구현됨을 특징으로 하는 데이터 구동회로 구동방법.
제 11항에 있어서,

상기 제 1 및 제 2 데이터 라인은 패널 상에 서로 인접하여 형성되어 한 쌍을 이룸을 특징으로 하는 데이터 구동회로 구동방법.