JP3825243B2 - 半導体メモリ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特にデータラインセンスアンプ部のセンシング効率を均一にしたメモリ装置に関する。
【０００２】
【従来の技術】
最近、コンピュータシステムの性能向上のためにＣＰＵの動作速度向上と共に、ＣＰＵが要求するデータ、プログラムなどを保存するためのメモリ装置の性能向上が要求されている。メモリ装置の性能を向上させるためには単位時間当たりに伝送される入出力データ量を増加させなければならない。入出力データ量を増加させる方法としては、入出力データビット数を増加させる方法や、アクセス速度を増加させる方法がある。前者の方法により具現される代表的な例としてＥＤＯ ＤＲＡＭ、ＳＤＲＡＭがあげられ、後者の方法により具現される代表的な例としてラムバスＤＲＡＭ（以下、「ＲＤＲＡＭ」と称する）があげられる。
【０００３】
ＳＤＲＡＭには一般的に多数のバンクから構成されシステムクロックに同期して動作するＤＲＡＭ、すなわちマルチバンク同期式ＤＲＡＭなどがある。このようなＳＤＲＡＭでは、現在のデータを処理する間に次に呼び出すメモリセルのアドレスをあらかじめ入力することができ、多数のバンクで連続的にデータを入出力する方式で動作する。そのため、ＳＤＲＡＭは一般のＤＲＡＭに比べ動作速度が速い。
【０００４】
図１に示すように、一般的なＳＤＲＡＭ２は多数のバンク１０、２０、３０、４０の各々が内部的に８つのメモリブロックＭＢ０、ＭＢ１、．．．、ＭＢ７に分けられ、読出し動作時に選択されるメモリブロックのメモリセルデータはビットラインセンスアンプグループ１１中の一つのビットラインセンスアンプ及び入出力ラインマルチプレクサグループ１２中の一つの入出力ラインマルチプレクサを通じてデータラインＤＩＯ、／ＤＩＯに伝達される。データラインＤＩＯ、／ＤＩＯに保存されるデータはデータラインセンスアンプ部５０に伝達されセンシングされる。各バンク１０、２０、３０、４０に連結されたデータラインセンスアンプ５０の出力はデータラインマルチプレクサ６０で選択的に選択され出力バッファ７０を通じパッド（図示せず）に伝送される。
【０００５】
ところで、一つのバンク（例えば、Ａバンク）からデータラインセンスアンプ５０に伝達されるデータラインＤＩＯ、／ＤＩＯ上のデータは、データラインセンスアンプ５０に対して遠くに配置されたメモリブロック（例えば、ＭＢ０）から提供されるメモリセルデータの場合と、近くに配置されたメモリブロック（例えば、ＭＢ７）から提供されるメモリセルデータの場合とでは、それらがセンシングされる際のセンシング効率が互いに異なって現れる。
【０００６】
すなわち、データが伝送されるデータラインの物理的な長さの差により生じる抵抗成分の違いのため、データラインセンスアンプ５０のセンシング効率が異なって現れる。これを図２のデータラインセンスアンプ部５０を参照して説明すれば次の通りである。
【０００７】
データラインセンスアンプ５０は２種類のセンシング方法を使用し、電流センスアンプ部５１とラッチセンスアンプ部５２とから構成される。電流センスアンプ部５１はデータラインＤＩＯ、／ＤＩＯに伝達されるメモリセルデータにより変化する電流量を感知し、その結果としてノードｉＤＩＯとノード／ｉＤＩＯとの間に電圧差を生じさせる。このノードｉＤＩＯとノード／ｉＤＩＯとの間の電圧差はラッチセンスアンプ部５２でＣＭＯＳ電圧レベルにフルスイングするロジックレベルを生じさせる。したがって、ノードｉＤＩＯとノード／ｉＤＩＯとの間の電圧差がある程度大きい値である方が、ラッチセンスアンプ部５２でのセンシング効率を大きくすることができる。
【０００８】
しかし、データラインセンスアンプ５０に対して遠くに配置されたメモリブロックＭＢ０から提供されるメモリセルデータがデータラインＤＩＯ、／ＤＩＯを通じてデータラインセンスアンプ５０の電流センスアンプ部５１に伝達される場合は、データライン上の抵抗値のためにノードｉＤＩＯとノード／ｉＤＩＯとの電圧差は、データラインセンスアンプ５０に対して近くに配置されたメモリブロックＭＢ７から提供されるメモリセルデータに比べて相対的に小さい。そして、ラッチセンスアンプ部５１のセンシング効率はデータラインの長さの違いにより異なって現れる。このような現象は、メモリ容量が大きくなり集積度が高まるほどセンシング効率がより一層異なって現れるという問題点を引き起こす。
【０００９】
従って、データラインＤＩＯとデータライン／ＤＩＯとの長さの差を克服してデータラインセンスアンプ部のセンシング効率を均一にできる半導体メモリ装置が要求されている。
【００１０】
【発明が解決しようとする課題】
本発明の目的は、例えば、データラインセンスアンプ部のセンシング効率を均一にした半導体メモリ装置を提供することにある。
【００１１】
【課題を解決するための手段】
前記目的を達成するために、本発明は、各々複数のメモリセルを含む多数のメモリブロックに共有されるデータライン対を有する半導体メモリ装置において、読出し動作時に前記メモリブロックのうち選択される前記メモリブロックのビットラインセンスアンプ部でセンシングされたメモリセルデータが現れる前記データライン対に所定の電流を流すロードトランジスタと、前記データライン対の電流差を感知するデータラインセンスアンプ部とを具備し、前記データラインセンスアンプ部に対して遠くに配置された前記ロードトランジスタのサイズと近くに配置された前記ロードトランジスタのサイズとが互いに異なることを特徴とする。
【００１２】
ここで、前記ロードトランジスタは、前記データラインセンスアンプ部に対して遠くに配置された前記ロードトランジスタのサイズが近くに配置された前記ロードトランジスタのサイズより小さいことが望ましい。
【００１３】
また、前記半導体メモリ装置は前記ビットラインセンスアンプグループと前記データライン対との間にスイッチングトランジスタを具備し、前記データラインセンスアンプ部に対して遠くに配置された前記スイッチングトランジスタのサイズが近くに配置された前記スイッチングトランジスタのサイズより大きいことが望ましい。
【００１４】
また、前記データラインセンスアンプ部は、感知した前記電流差により生じる電圧差を周辺回路部に伝達できる程度の電圧レベルに増幅するラッチセンスアンプ部をさらに具備することが望ましい。
【００１５】
本発明によれば、センシングされるメモリブロックの位置に応じて、該メモリブロックと連結されるローディングトランジスタのサイズを異ならせ、及び／又は、スイッチングトランジスタのサイズを異ならせることにより、データラインセンスアンプ部でのセンシング効率を均一にすることができる。
【００１６】
【発明の実施の形態】
以下、図面を参照して本発明の望ましい実施の形態を説明することにより、本発明を詳細に説明する。各図面について、同じ参照符号は同じ構成要素であることを示す。ここでは、最近広く使われているＳＤＲＡＭについて説明する。以下では、ＳＤＲＡＭが４つのバンクから構成される例を示すが、本発明の半導体メモリ装置は、メモリ容量及び構成に応じて多様な数のバンクから構成されうる。
【００１７】
図１のＳＤＲＡＭ２において、データラインセンスアンプ部５０は隣り合った少なくとも２つのバンク（Ａバンク１０とＣバンク３０、又は、Ｂバンク２０とＤバンク４０）により共有される。そして、データラインセンスアンプ部５０は、それが共有される少なくとも２つのバンク（Ａバンク１０とＣバンク３０、Ｂバンク２０とＤバンク４０）に備わったデータライン対ＤＩＯ、／ＤＩＯのデータを選択的に感知増幅する。以下では、データラインセンスアンプ部５０が、Aバンク１０及びCバンク３０に共有される場合を例として挙げる。データラインセンスアンプ部５０の数は各メモリバンクに備わるデータライン対ＤＩＯ、／ＤＩＯの数に応じて決定され得るが、以下では、説明の便宜上、一つのデータラインＤＩＯ、／ＤＩＯについて記述する。
【００１８】
Ａバンク１０及びＣバンク３０の各々は多数のメモリブロックＭＢ０、ＭＢ１、．．．、ＭＢ７に分けられており、これらの各メモリブロックＭＢ０、ＭＢ１、．．．、ＭＢ７から読み出されるメモリセルデータはビットラインセンスアンプグループ１１及び入出力ラインマルチプレクサグループ１２を通じてデータラインＤＩＯ、／ＤＩＯに伝達される。このような構成は通常のＤＲＡＭと同じである。ビットラインセンスアンプグループ１１は図３に示されている。
【００１９】
図３のビットラインセンスアンプグループ１１は、ワードラインＷＬｉ及びコラム選択信号ＣＳＬｉにより選択されるメモリセルＭＣｉのデータがビットライン対ＢＬｉ、／ＢＬｉに現れると、交差連結（クロスカップル）されたＰＭＯＳトランジスタＷｓｐ０、Ｗｓｐ１とＮＭＯＳトランジスタＷｓｎ０、Ｗｓｎ１との相互作用により該当ビットラインＢＬｉ、／ＢＬｉの電圧レベルをセンシングする。ここで、ビットラインセンスアンプグループ１１は、メモリセルデータをセンシングする一般的なセンスアンプで構成されるグループであり、このようなビットラインセンスアンプグループ１１の構成及び動作は当業者に周知の事項であるので、本明細書では説明を省略する。
【００２０】
続いて図４を参照すれば、ビットラインセンスアンプグループ（図３の１１）でセンシングされたメモリセルデータは、入出力ラインＩＯｉ、／ＩＯｉに伝達される。入出力ラインＩＯｉ、／ＩＯｉは、入出力ラインマルチプレクサグループ１２に連結されており、入出力ラインＩＯｉ、／ＩＯｉのプリチャージを指示する信号ＢＬＳｉ、ＩＯＰｉに応答して、設定された電圧レベルにプリチャージされるか、あるいは、後に説明するデータラインセンスアンプ部５０に一定の電流を供給する。以下、このような動作を入出力ラインマルチプレクサグループ１２のうちメモリブロックＭＢ０に属する入出力ラインマルチプレクサ部１２'について説明する。
【００２１】
入出力ラインマルチプレクサ部１２'は、メモリブロックＭＢ０を選択するブロック選択信号ＢＬＳｉに応答して入出力ラインＩＯｉ、／ＩＯｉをビットライン電圧ＶＢＬに等化させる第１イコライザＥＱ１、入出力ラインプリチャージ信号ＩＯＰｉに応答して入出力ラインＩＯｉ、／ＩＯｉを電源電圧ＶＣＣに等化させる第２イコライザＥＱ２、書込み信号ＰＷＲに応答して入出力ラインＩＯｉ、／ＩＯｉとデータラインＤＩＯｉ、／ＤＩＯｉとの連結を制御するスイッチングトランジスタＳＷ０、及び、データ伝送信号ＰＤＴに応答して後に説明するデータラインセンスアンプ部５０内の電流センスアンプ部５１と連結されるデータラインＤＩＯｉ、／ＤＩＯｉに一定量の電流を流すロードトランジスタＷＰ０を具備する。
【００２２】
ここで、第１イコライザＥＱ１は、ブロック選択信号ＢＬＳｉのロジック「ハイレベル」に応答して入出力ラインＩＯｉ、／ＩＯｉをビットライン電圧ＶＢＬに等化させる。この状態は、該当入出力ラインＩＯｉ、／ＩＯｉが属するＭＢ０メモリブロックが選択されていないことを意味する。一方、第１イコライザＥＱ１は、ブロック選択信号ＢＬＳｉのロジック「ローレベル」に応答して入出力ラインＩＯｉ、／ＩＯｉの等化を解除する。この状態は、該当入出力ラインＩＯｉ、／ＩＯｉが属するＭＢ０メモリブロックが選択されていることを意味する。
【００２３】
第２イコライザＥＱ２は、選択されたＭＢ０メモリブロックに対して書込み動作が行われている際に急にインターラプトなどの一時停止命令があった後に読出し動作に変更される時に、読出しの時の正確なデータセンシングのためにロジック「ローレベル」でアクティブになる入出力ラインプリチャージ信号ＩＯＰｉに応答して入出力ラインＩＯｉ、／ＩＯｉを電源電圧ＶＣＣに等化させる。
【００２４】
スイッチングトランジスタＳＷ０は、読出し動作時にロジック「ローレベル」の書込み信号ＰＷＲに応答して「ターンオン」され、入出力ラインＩＯｉ、／ＩＯｉをデータラインＤＩＯｉ、／ＤＩＯｉに連結させる。そして、データラインＤＩＯｉ、／ＤＩＯｉに現れる読出しデータはデータラインセンスアンプ（図２の５０）でセンシングされる。一方、書き込み動作時に書込み信号ＰＷＲはロジック「ハイレベル」になってスイッチングトランジスタＳＷ０を「ターンオフ」させる。この時、データラインＤＩＯｉ、／ＤＩＯｉに現れる記入データは、入出力ラインマルチプレクサ部１２'を通じずに入出力ドライバー（図示せず）を通じて選択されるメモリセル（図３のＭＣｉ）に保存される。
【００２５】
ロードトランジスタＷＰ０は、読出し動作時にアクティブになるデータ伝送信号ＰＤＴに応答して「ターンオン」され、入出力ラインＩＯｉ、／ＩＯｉに一定量の電流を流すようになる。これはデータラインセンスアンプ部（図２の５０）の電流センスアンプ部５１への電流ソースとして作用する。
【００２６】
図２のデータラインセンスアンプ部５０は、Aバンク１０及びCバンク３０により共有され、第１、第２センスアンプのイネーブル信号ＰＩＯＳＡＥ１、ＰＩＯＳＡＥ２に応答して、選択されるAバンク１０またはCバンク３０に備わったデータライン対ＤＩＯ、／ＤＩＯのデータを選択的に感知増幅する。第１、第２センスアンプのイネーブル信号ＰＩＯＳＡＥ１、ＰＩＯＳＡＥ２は、メモリ装置が読出しモードに移行すると選択的にアクティブになる信号である。そして、データラインセンスアンプ部５０は、データラインＤＩＯ、／ＤＩＯ上の電流レベルを感知増幅する電流センスアンプ部５１と、電流センスアンプ部５１の出力ｉＤＩＯ、／ｉＤＩＯ上の電圧レベルを感知増幅するラッチセンスアンプ部５２とを具備する。
【００２７】
図示されたように、電流センスアンプ部５１は、センシングトランジスタＰＡ１、ＰＡ２と、ロード抵抗ＲＡ１、ＲＡ２と、スイッチングトランジスタＳＷＡを具備する。センシングトランジスタＰＡ１、ＰＡ２は、互いに等しい電気的特性を持ち、ソースはデータラインＤＩＯ、／ＤＩＯに各々連結され、そのゲートとドレインは互いに交差連結されている。そして、それぞれのドレインは電流センスアンプ部５１の出力ｉＤＩＯ、／ｉＤＩＯに連結されている。ロード抵抗ＲＡ１、ＲＡ２の各々も互いに等しい電気的特性、特に、互いに等しい抵抗値を持つ。スイッチングトランジスタＳＷ０は、第１センシングのイネーブル信号ＰＩＯＳＡＥ１の活性化に応答し、先に説明した図４の読出し動作時にロードトランジスタＷＰ０により供給される一定量の電流を接地に流す電流経路を提供する。
【００２８】
そして、電流センスアンプ部５１は、読出し動作時にビットラインセンスアンプグループ（図３の１１）によりセンシングされたメモリセルデータが入出力ラインＩＯｉ、／ＩＯｉに現れると、ロードトランジスタＷＰ０を通じてデータラインＤＩＯ、／ＤＩＯに流れる電流量Ｉ０、Ｉ１の差をセンシングするようになる。すなわち、センシングトランジスタＰＡ１、ＰＡ２のゲートは初期状態では互いに等しい電圧レベルを持ち、これらを通じ流れる電流量Ｉ０、Ｉ１も互いに等しいが、その後は、センシングトランジスタＰＡ１、ＰＡ２のソースに伝達されるビットラインセンスアンプグループ（図３の１１）でセンシングされたメモリセルデータにより生じるゲートソース間の電圧差によりデータラインＤＩＯ、／ＤＩＯ上の電流量Ｉ０、Ｉ１の差が発生する。この電流差はロード抵抗ＲＡ１、ＲＡ２により電圧差に変換され、電流センスアンプ部５１の出力ｉＤＩＯ、／ｉＤＩＯに伝達される。
【００２９】
一方、電流センスアンプ部５１は、第１センシングのイネーブル信号ＰＩＯＳＡＥ１の非活性化に応答してデータラインＤＩＯ、／ＤＩＯを等化させる等化トランジスタＰＥ１をさらに具備する。等化トランジスタＰＥ１は、第１センシングのイネーブル信号ＰＩＯＳＡＥ１の非活性化に応答して「ターンオフ」されるスイッチングトランジスタＳＷＡと共に電流センシング動作を遮断する。
【００３０】
電流センスアンプ部５１の出力ｉＤＩＯ、／ｉＤＩＯはラッチセンスアンプ部５２に伝達され、ここで出力ｉＤＩＯ、／ｉＤＩＯの電圧レベルがセンシングされる。センシングされた電圧レベルは周辺回路部に伝達可能な電圧レベル、すなわちフルスイングするＣＭＯＳ電圧レベルを持つ。ラッチセンスアンプ部５２は、センシングトランジスタＰＢ１、ＰＢ２、ドライビングトランジスタＮＢ１、ＮＢ２、スイッチングトランジスタＳＷＢ及びイコライザＥＱ３を具備する。
【００３１】
電流センスアンプ部５１の出力ｉＤＩＯ、／ｉＤＩＯに応答するドライビングトランジスタＮＢ１、ＮＢ２の駆動能力差によりノードＮ１とノードN２との間に若干の電圧差が生じると、この電圧差をセンシングするセンシングトランジスタＰＢ１、ＰＢ２によりノードN１とノードN２とはより一層大きな電圧差を持つようになる。この状態は、第２センシングのイネーブル信号ＰＩＯＳＡＥ２の活性化に応答して、スイッチングトランジスタＳＷＢが「ターンオン」されイコライザＥＱ３が動作遮断された状態である。そこで、ノードN１、ノードN２の電圧レベルはインバータＩＮＶ１、ＩＮＶ２を通じてデータバスラインFＤＩＯ、／FＤＩＯに伝達される。
【００３２】
従って、データラインセンスアンプ部５０は、ビットラインセンスアンプ部（図３の１１）でセンシングされたメモリセルデータにより生じるデータラインＤＩＯ、／ＤＩＯの電流差を感知し、その結果として現れる電流センスアンプ部５１の出力電圧差をラッチセンスアンプ部５２でより一層完全な電圧差にセンシングする。
【００３３】
ところで、この実施の形態では、従来の問題、すなわち、バンク（例えば、Aバンク１０）に備わるデータラインの物理的長さに起因して、選択されるメモリブロックＭＢ０、ＭＢ１、．．．、ＭＢ７ごとに、該当メモリセルデータをセンシングする際のセンシング効率が異なるという問題を克服するために、データラインセンスアンプ（図１の５０）に対して遠くに配置されたメモリブロックＭＢ０に属する入出力マルチプレクサ部１２'内のロードトランジスタＷＰ０のサイズが、近くに配置されたメモリブロックＭＢ７に属する入出力マルチプレクサ部１２”内のロードトランジスタＷＰｎのサイズより小さくされている。
【００３４】
言い換えれば、データラインセンスアンプ部５０から観ると、一般に、負荷は、遠くに配置されたメモリブロックＭＢ０の場合が近くに配置されたメモリブロックＭＢ７の場合より大きいために、遠くに配置されたメモリブロックＭＢ０のデータがデータラインＤＩＯ、／ＤＩＯに伝達される場合にはデータラインＤＩＯ、／ＤＩＯ上の負荷による電圧降下のために電流センスアンプ部５１内のセンシングトランジスタＰＡ１、ＰＡ２のゲートソース間の電圧差が小さくなる。これにより、データラインＤＩＯ、／ＤＩＯ上の電流Ｉ０、Ｉ１の差が小さくなり、電流センスアンプ部５１の出力ｉＤＩＯ、／ｉＤＩＯ電圧差も小さくなる。そこで、この実施の形態では、データラインセンスアンプ（図１の５０）に対して遠くに配置されたメモリブロックＭＢ０に属する入出力マルチプレクサ部１２内のロードトランジスタＷＰ０のサイズを小さくし、これによりロードトランジスタＷＰ０を通じて流れる電流量を小さくし、結果として、データラインＤＩＯ、／ＤＩＯ上の負荷による電圧降下を小さくする。
【００３５】
そして、この実施の形態では、入出力マルチプレクサグループ１２内のロードトランジスタＷＰのサイズを異ならせることの他に、スイッチングトランジスタＳＷのサイズも異ならせている。すなわち、この実施の形態では、データラインセンスアンプ部（図１の５０）に対して遠くに配置されたメモリブロックＭＢ０に属する入出力マックス部１２’内のスイッチングトランジスタＳＷ０のサイズが、近くに配置されたメモリブロックＭＢ７に属する入出力マックス部１２”内のスイッチングトランジスタＳＷｎのサイズより大きくされている。これは、ロードトランジスタＷＰ０からデータラインＤＩＯ、／ＤＩＯに供給される電流を、ロードトランジスタＷＰｎからデータラインＤＩＯ、／ＤＩＯに供給される電流よりも大きくするためである。
【００３６】
この実施の形態によれば、センシングされるメモリブロックの位置に応じて、該メモリブロックと連結される入出力マルチプレクサグループ１２内のロードトランジスタＷＰ０、ＷＰｎのサイズを異ならせ、及び／又は、スイッチングトランジスタＳＷ０、ＳＷｎのサイズを異ならせることにより、データラインセンスアンプ部５０でのセンシング効率を均一にすることができる。
【００３７】
本発明は、図面に示した１つの実施の形態を参考として説明されているが、これは例示的なものに過ぎず、本技術分野の通常の知識を有する者ならば、これに基づいて多様な変形及び均等な他の実施の形態を採用可能であることを理解することができる。従って、本発明の真の技術的範囲は特許請求の範囲に記載された発明の技術的思想により定められるべきである。
【００３８】
【発明の効果】
本発明によれば、例えば、データラインセンスアンプ部のセンシング効率を均一にすることができる。
【図面の簡単な説明】
【図１】半導体メモリ装置の内部ブロックを概略的に示す図面である。
【図２】図１のデータラインセンスアンプ部を具体的に示す図面である。
【図３】図１のビットラインセンスアンプグループ内の一つのビットラインのセンスアンプ部を代表して示す図面である。
【図４】図１の入出力ラインマックスグループを具体的に示す図面である。
【符号の説明】
２ ＳＤＲＡＭ
１０、２０、３０、４０ バンク
１１ ビットラインセンスアンプグループ
１２ 入出力ラインマックスグループ
５０ データラインセンスアンプ
６０ データラインマックス
７０ 出力バッファ
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特にデータラインセンスアンプ部のセンシング効率を均一にしたメモリ装置に関する。
【０００２】
【従来の技術】
最近、コンピュータシステムの性能向上のためにＣＰＵの動作速度向上と共に、ＣＰＵが要求するデータ、プログラムなどを保存するためのメモリ装置の性能向上が要求されている。メモリ装置の性能を向上させるためには単位時間当たりに伝送される入出力データ量を増加させなければならない。入出力データ量を増加させる方法としては、入出力データビット数を増加させる方法や、アクセス速度を増加させる方法がある。前者の方法により具現される代表的な例としてＥＤＯ ＤＲＡＭ、ＳＤＲＡＭがあげられ、後者の方法により具現される代表的な例としてラムバスＤＲＡＭ（以下、「ＲＤＲＡＭ」と称する）があげられる。
【０００３】
ＳＤＲＡＭには一般的に多数のバンクから構成されシステムクロックに同期して動作するＤＲＡＭ、すなわちマルチバンク同期式ＤＲＡＭなどがある。このようなＳＤＲＡＭでは、現在のデータを処理する間に次に呼び出すメモリセルのアドレスをあらかじめ入力することができ、多数のバンクで連続的にデータを入出力する方式で動作する。そのため、ＳＤＲＡＭは一般のＤＲＡＭに比べ動作速度が速い。
【０００４】
図１に示すように、一般的なＳＤＲＡＭ２は多数のバンク１０、２０、３０、４０の各々が内部的に８つのメモリブロックＭＢ０、ＭＢ１、．．．、ＭＢ７に分けられ、読出し動作時に選択されるメモリブロックのメモリセルデータはビットラインセンスアンプグループ１１中の一つのビットラインセンスアンプ及び入出力ラインマルチプレクサグループ１２中の一つの入出力ラインマルチプレクサを通じてデータラインＤＩＯ、／ＤＩＯに伝達される。データラインＤＩＯ、／ＤＩＯに保存されるデータはデータラインセンスアンプ部５０に伝達されセンシングされる。各バンク１０、２０、３０、４０に連結されたデータラインセンスアンプ５０の出力はデータラインマルチプレクサ６０で選択的に選択され出力バッファ７０を通じパッド（図示せず）に伝送される。
【０００５】
ところで、一つのバンク（例えば、Ａバンク）からデータラインセンスアンプ５０に伝達されるデータラインＤＩＯ、／ＤＩＯ上のデータは、データラインセンスアンプ５０に対して遠くに配置されたメモリブロック（例えば、ＭＢ０）から提供されるメモリセルデータの場合と、近くに配置されたメモリブロック（例えば、ＭＢ７）から提供されるメモリセルデータの場合とでは、それらがセンシングされる際のセンシング効率が互いに異なって現れる。
【０００６】
すなわち、データが伝送されるデータラインの物理的な長さの差により生じる抵抗成分の違いのため、データラインセンスアンプ５０のセンシング効率が異なって現れる。これを図２のデータラインセンスアンプ部５０を参照して説明すれば次の通りである。
【０００７】
データラインセンスアンプ５０は２種類のセンシング方法を使用し、電流センスアンプ部５１とラッチセンスアンプ部５２とから構成される。電流センスアンプ部５１はデータラインＤＩＯ、／ＤＩＯに伝達されるメモリセルデータにより変化する電流量を感知し、その結果としてノードｉＤＩＯとノード／ｉＤＩＯとの間に電圧差を生じさせる。このノードｉＤＩＯとノード／ｉＤＩＯとの間の電圧差はラッチセンスアンプ部５２でＣＭＯＳ電圧レベルにフルスイングするロジックレベルを生じさせる。したがって、ノードｉＤＩＯとノード／ｉＤＩＯとの間の電圧差がある程度大きい値である方が、ラッチセンスアンプ部５２でのセンシング効率を大きくすることができる。
【０００８】
しかし、データラインセンスアンプ５０に対して遠くに配置されたメモリブロックＭＢ０から提供されるメモリセルデータがデータラインＤＩＯ、／ＤＩＯを通じてデータラインセンスアンプ５０の電流センスアンプ部５１に伝達される場合は、データライン上の抵抗値のためにノードｉＤＩＯとノード／ｉＤＩＯとの電圧差は、データラインセンスアンプ５０に対して近くに配置されたメモリブロックＭＢ７から提供されるメモリセルデータに比べて相対的に小さい。そして、ラッチセンスアンプ部５１のセンシング効率はデータラインの長さの違いにより異なって現れる。このような現象は、メモリ容量が大きくなり集積度が高まるほどセンシング効率がより一層異なって現れるという問題点を引き起こす。
【０００９】
従って、データラインＤＩＯとデータライン／ＤＩＯとの長さの差を克服してデータラインセンスアンプ部のセンシング効率を均一にできる半導体メモリ装置が要求されている。
【００１０】
【発明が解決しようとする課題】
本発明の目的は、例えば、データラインセンスアンプ部のセンシング効率を均一にした半導体メモリ装置を提供することにある。
【００１１】
【課題を解決するための手段】
前記目的を達成するために、本発明は、各々複数のメモリセルを含む多数のメモリブロックに共有されるデータライン対を有する半導体メモリ装置において、読出し動作時に前記メモリブロックのうち選択される前記メモリブロックのビットラインセンスアンプ部でセンシングされたメモリセルデータが現れる前記データライン対に所定の電流を流すロードトランジスタと、前記データライン対の電流差を感知するデータラインセンスアンプ部とを具備し、前記データラインセンスアンプ部に対して遠くに配置された前記ロードトランジスタのサイズと近くに配置された前記ロードトランジスタのサイズとが互いに異なることを特徴とする。
【００１２】
ここで、前記ロードトランジスタは、前記データラインセンスアンプ部に対して遠くに配置された前記ロードトランジスタのサイズが近くに配置された前記ロードトランジスタのサイズより小さいことが望ましい。
【００１３】
また、前記半導体メモリ装置は前記ビットラインセンスアンプグループと前記データライン対との間にスイッチングトランジスタを具備し、前記データラインセンスアンプ部に対して遠くに配置された前記スイッチングトランジスタのサイズが近くに配置された前記スイッチングトランジスタのサイズより大きいことが望ましい。
【００１４】
また、前記データラインセンスアンプ部は、感知した前記電流差により生じる電圧差を周辺回路部に伝達できる程度の電圧レベルに増幅するラッチセンスアンプ部をさらに具備することが望ましい。
【００１５】
本発明によれば、センシングされるメモリブロックの位置に応じて、該メモリブロックと連結されるローディングトランジスタのサイズを異ならせ、及び／又は、スイッチングトランジスタのサイズを異ならせることにより、データラインセンスアンプ部でのセンシング効率を均一にすることができる。
【００１６】
【発明の実施の形態】
以下、図面を参照して本発明の望ましい実施の形態を説明することにより、本発明を詳細に説明する。各図面について、同じ参照符号は同じ構成要素であることを示す。ここでは、最近広く使われているＳＤＲＡＭについて説明する。以下では、ＳＤＲＡＭが４つのバンクから構成される例を示すが、本発明の半導体メモリ装置は、メモリ容量及び構成に応じて多様な数のバンクから構成されうる。
【００１７】
図１のＳＤＲＡＭ２において、データラインセンスアンプ部５０は隣り合った少なくとも２つのバンク（Ａバンク１０とＣバンク３０、又は、Ｂバンク２０とＤバンク４０）により共有される。そして、データラインセンスアンプ部５０は、それが共有される少なくとも２つのバンク（Ａバンク１０とＣバンク３０、Ｂバンク２０とＤバンク４０）に備わったデータライン対ＤＩＯ、／ＤＩＯのデータを選択的に感知増幅する。以下では、データラインセンスアンプ部５０が、Aバンク１０及びCバンク３０に共有される場合を例として挙げる。データラインセンスアンプ部５０の数は各メモリバンクに備わるデータライン対ＤＩＯ、／ＤＩＯの数に応じて決定され得るが、以下では、説明の便宜上、一つのデータラインＤＩＯ、／ＤＩＯについて記述する。
【００１８】
Ａバンク１０及びＣバンク３０の各々は多数のメモリブロックＭＢ０、ＭＢ１、．．．、ＭＢ７に分けられており、これらの各メモリブロックＭＢ０、ＭＢ１、．．．、ＭＢ７から読み出されるメモリセルデータはビットラインセンスアンプグループ１１及び入出力ラインマルチプレクサグループ１２を通じてデータラインＤＩＯ、／ＤＩＯに伝達される。このような構成は通常のＤＲＡＭと同じである。ビットラインセンスアンプグループ１１は図３に示されている。
【００１９】
図３のビットラインセンスアンプグループ１１は、ワードラインＷＬｉ及びコラム選択信号ＣＳＬｉにより選択されるメモリセルＭＣｉのデータがビットライン対ＢＬｉ、／ＢＬｉに現れると、交差連結（クロスカップル）されたＰＭＯＳトランジスタＷｓｐ０、Ｗｓｐ１とＮＭＯＳトランジスタＷｓｎ０、Ｗｓｎ１との相互作用により該当ビットラインＢＬｉ、／ＢＬｉの電圧レベルをセンシングする。ここで、ビットラインセンスアンプグループ１１は、メモリセルデータをセンシングする一般的なセンスアンプで構成されるグループであり、このようなビットラインセンスアンプグループ１１の構成及び動作は当業者に周知の事項であるので、本明細書では説明を省略する。
【００２０】
続いて図４を参照すれば、ビットラインセンスアンプグループ（図３の１１）でセンシングされたメモリセルデータは、入出力ラインＩＯｉ、／ＩＯｉに伝達される。入出力ラインＩＯｉ、／ＩＯｉは、入出力ラインマルチプレクサグループ１２に連結されており、入出力ラインＩＯｉ、／ＩＯｉのプリチャージを指示する信号ＢＬＳｉ、ＩＯＰｉに応答して、設定された電圧レベルにプリチャージされるか、あるいは、後に説明するデータラインセンスアンプ部５０に一定の電流を供給する。以下、このような動作を入出力ラインマルチプレクサグループ１２のうちメモリブロックＭＢ０に属する入出力ラインマルチプレクサ部１２'について説明する。
【００２１】
入出力ラインマルチプレクサ部１２'は、メモリブロックＭＢ０を選択するブロック選択信号ＢＬＳｉに応答して入出力ラインＩＯｉ、／ＩＯｉをビットライン電圧ＶＢＬに等化させる第１イコライザＥＱ１、入出力ラインプリチャージ信号ＩＯＰｉに応答して入出力ラインＩＯｉ、／ＩＯｉを電源電圧ＶＣＣに等化させる第２イコライザＥＱ２、書込み信号ＰＷＲに応答して入出力ラインＩＯｉ、／ＩＯｉとデータラインＤＩＯｉ、／ＤＩＯｉとの連結を制御するスイッチングトランジスタＳＷ０、及び、データ伝送信号ＰＤＴに応答して後に説明するデータラインセンスアンプ部５０内の電流センスアンプ部５１と連結されるデータラインＤＩＯｉ、／ＤＩＯｉに一定量の電流を流すロードトランジスタＷＰ０を具備する。
【００２２】
ここで、第１イコライザＥＱ１は、ブロック選択信号ＢＬＳｉのロジック「ハイレベル」に応答して入出力ラインＩＯｉ、／ＩＯｉをビットライン電圧ＶＢＬに等化させる。この状態は、該当入出力ラインＩＯｉ、／ＩＯｉが属するＭＢ０メモリブロックが選択されていないことを意味する。一方、第１イコライザＥＱ１は、ブロック選択信号ＢＬＳｉのロジック「ローレベル」に応答して入出力ラインＩＯｉ、／ＩＯｉの等化を解除する。この状態は、該当入出力ラインＩＯｉ、／ＩＯｉが属するＭＢ０メモリブロックが選択されていることを意味する。
【００２３】
第２イコライザＥＱ２は、選択されたＭＢ０メモリブロックに対して書込み動作が行われている際に急にインターラプトなどの一時停止命令があった後に読出し動作に変更される時に、読出しの時の正確なデータセンシングのためにロジック「ローレベル」でアクティブになる入出力ラインプリチャージ信号ＩＯＰｉに応答して入出力ラインＩＯｉ、／ＩＯｉを電源電圧ＶＣＣに等化させる。
【００２４】
スイッチングトランジスタＳＷ０は、読出し動作時にロジック「ローレベル」の書込み信号ＰＷＲに応答して「ターンオン」され、入出力ラインＩＯｉ、／ＩＯｉをデータラインＤＩＯｉ、／ＤＩＯｉに連結させる。そして、データラインＤＩＯｉ、／ＤＩＯｉに現れる読出しデータはデータラインセンスアンプ（図２の５０）でセンシングされる。一方、書き込み動作時に書込み信号ＰＷＲはロジック「ハイレベル」になってスイッチングトランジスタＳＷ０を「ターンオフ」させる。この時、データラインＤＩＯｉ、／ＤＩＯｉに現れる記入データは、入出力ラインマルチプレクサ部１２'を通じずに入出力ドライバー（図示せず）を通じて選択されるメモリセル（図３のＭＣｉ）に保存される。
【００２５】
ロードトランジスタＷＰ０は、読出し動作時にアクティブになるデータ伝送信号ＰＤＴに応答して「ターンオン」され、入出力ラインＩＯｉ、／ＩＯｉに一定量の電流を流すようになる。これはデータラインセンスアンプ部（図２の５０）の電流センスアンプ部５１への電流ソースとして作用する。
【００２６】
図２のデータラインセンスアンプ部５０は、Aバンク１０及びCバンク３０により共有され、第１、第２センスアンプのイネーブル信号ＰＩＯＳＡＥ１、ＰＩＯＳＡＥ２に応答して、選択されるAバンク１０またはCバンク３０に備わったデータライン対ＤＩＯ、／ＤＩＯのデータを選択的に感知増幅する。第１、第２センスアンプのイネーブル信号ＰＩＯＳＡＥ１、ＰＩＯＳＡＥ２は、メモリ装置が読出しモードに移行すると選択的にアクティブになる信号である。そして、データラインセンスアンプ部５０は、データラインＤＩＯ、／ＤＩＯ上の電流レベルを感知増幅する電流センスアンプ部５１と、電流センスアンプ部５１の出力ｉＤＩＯ、／ｉＤＩＯ上の電圧レベルを感知増幅するラッチセンスアンプ部５２とを具備する。
【００２７】
図示されたように、電流センスアンプ部５１は、センシングトランジスタＰＡ１、ＰＡ２と、ロード抵抗ＲＡ１、ＲＡ２と、スイッチングトランジスタＳＷＡを具備する。センシングトランジスタＰＡ１、ＰＡ２は、互いに等しい電気的特性を持ち、ソースはデータラインＤＩＯ、／ＤＩＯに各々連結され、そのゲートとドレインは互いに交差連結されている。そして、それぞれのドレインは電流センスアンプ部５１の出力ｉＤＩＯ、／ｉＤＩＯに連結されている。ロード抵抗ＲＡ１、ＲＡ２の各々も互いに等しい電気的特性、特に、互いに等しい抵抗値を持つ。スイッチングトランジスタＳＷ０は、第１センシングのイネーブル信号ＰＩＯＳＡＥ１の活性化に応答し、先に説明した図４の読出し動作時にロードトランジスタＷＰ０により供給される一定量の電流を接地に流す電流経路を提供する。
【００２８】
そして、電流センスアンプ部５１は、読出し動作時にビットラインセンスアンプグループ（図３の１１）によりセンシングされたメモリセルデータが入出力ラインＩＯｉ、／ＩＯｉに現れると、ロードトランジスタＷＰ０を通じてデータラインＤＩＯ、／ＤＩＯに流れる電流量Ｉ０、Ｉ１の差をセンシングするようになる。すなわち、センシングトランジスタＰＡ１、ＰＡ２のゲートは初期状態では互いに等しい電圧レベルを持ち、これらを通じ流れる電流量Ｉ０、Ｉ１も互いに等しいが、その後は、センシングトランジスタＰＡ１、ＰＡ２のソースに伝達されるビットラインセンスアンプグループ（図３の１１）でセンシングされたメモリセルデータにより生じるゲートソース間の電圧差によりデータラインＤＩＯ、／ＤＩＯ上の電流量Ｉ０、Ｉ１の差が発生する。この電流差はロード抵抗ＲＡ１、ＲＡ２により電圧差に変換され、電流センスアンプ部５１の出力ｉＤＩＯ、／ｉＤＩＯに伝達される。
【００２９】
一方、電流センスアンプ部５１は、第１センシングのイネーブル信号ＰＩＯＳＡＥ１の非活性化に応答してデータラインＤＩＯ、／ＤＩＯを等化させる等化トランジスタＰＥ１をさらに具備する。等化トランジスタＰＥ１は、第１センシングのイネーブル信号ＰＩＯＳＡＥ１の非活性化に応答して「ターンオフ」されるスイッチングトランジスタＳＷＡと共に電流センシング動作を遮断する。
【００３０】
電流センスアンプ部５１の出力ｉＤＩＯ、／ｉＤＩＯはラッチセンスアンプ部５２に伝達され、ここで出力ｉＤＩＯ、／ｉＤＩＯの電圧レベルがセンシングされる。センシングされた電圧レベルは周辺回路部に伝達可能な電圧レベル、すなわちフルスイングするＣＭＯＳ電圧レベルを持つ。ラッチセンスアンプ部５２は、センシングトランジスタＰＢ１、ＰＢ２、ドライビングトランジスタＮＢ１、ＮＢ２、スイッチングトランジスタＳＷＢ及びイコライザＥＱ３を具備する。
【００３１】
電流センスアンプ部５１の出力ｉＤＩＯ、／ｉＤＩＯに応答するドライビングトランジスタＮＢ１、ＮＢ２の駆動能力差によりノードＮ１とノードN２との間に若干の電圧差が生じると、この電圧差をセンシングするセンシングトランジスタＰＢ１、ＰＢ２によりノードN１とノードN２とはより一層大きな電圧差を持つようになる。この状態は、第２センシングのイネーブル信号ＰＩＯＳＡＥ２の活性化に応答して、スイッチングトランジスタＳＷＢが「ターンオン」されイコライザＥＱ３が動作遮断された状態である。そこで、ノードN１、ノードN２の電圧レベルはインバータＩＮＶ１、ＩＮＶ２を通じてデータバスラインFＤＩＯ、／FＤＩＯに伝達される。
【００３２】
従って、データラインセンスアンプ部５０は、ビットラインセンスアンプ部（図３の１１）でセンシングされたメモリセルデータにより生じるデータラインＤＩＯ、／ＤＩＯの電流差を感知し、その結果として現れる電流センスアンプ部５１の出力電圧差をラッチセンスアンプ部５２でより一層完全な電圧差にセンシングする。
【００３３】
ところで、この実施の形態では、従来の問題、すなわち、バンク（例えば、Aバンク１０）に備わるデータラインの物理的長さに起因して、選択されるメモリブロックＭＢ０、ＭＢ１、．．．、ＭＢ７ごとに、該当メモリセルデータをセンシングする際のセンシング効率が異なるという問題を克服するために、データラインセンスアンプ（図１の５０）に対して遠くに配置されたメモリブロックＭＢ０に属する入出力マルチプレクサ部１２'内のロードトランジスタＷＰ０のサイズが、近くに配置されたメモリブロックＭＢ７に属する入出力マルチプレクサ部１２”内のロードトランジスタＷＰｎのサイズより小さくされている。
【００３４】
言い換えれば、データラインセンスアンプ部５０から観ると、一般に、負荷は、遠くに配置されたメモリブロックＭＢ０の場合が近くに配置されたメモリブロックＭＢ７の場合より大きいために、遠くに配置されたメモリブロックＭＢ０のデータがデータラインＤＩＯ、／ＤＩＯに伝達される場合にはデータラインＤＩＯ、／ＤＩＯ上の負荷による電圧降下のために電流センスアンプ部５１内のセンシングトランジスタＰＡ１、ＰＡ２のゲートソース間の電圧差が小さくなる。これにより、データラインＤＩＯ、／ＤＩＯ上の電流Ｉ０、Ｉ１の差が小さくなり、電流センスアンプ部５１の出力ｉＤＩＯ、／ｉＤＩＯ電圧差も小さくなる。そこで、この実施の形態では、データラインセンスアンプ（図１の５０）に対して遠くに配置されたメモリブロックＭＢ０に属する入出力マルチプレクサ部１２内のロードトランジスタＷＰ０のサイズを小さくし、これによりロードトランジスタＷＰ０を通じて流れる電流量を小さくし、結果として、データラインＤＩＯ、／ＤＩＯ上の負荷による電圧降下を小さくする。
【００３５】
そして、この実施の形態では、入出力マルチプレクサグループ１２内のロードトランジスタＷＰのサイズを異ならせることの他に、スイッチングトランジスタＳＷのサイズも異ならせている。すなわち、この実施の形態では、データラインセンスアンプ部（図１の５０）に対して遠くに配置されたメモリブロックＭＢ０に属する入出力マックス部１２’内のスイッチングトランジスタＳＷ０のサイズが、近くに配置されたメモリブロックＭＢ７に属する入出力マックス部１２”内のスイッチングトランジスタＳＷｎのサイズより大きくされている。これは、ロードトランジスタＷＰ０からデータラインＤＩＯ、／ＤＩＯに供給される電流を、ロードトランジスタＷＰｎからデータラインＤＩＯ、／ＤＩＯに供給される電流よりも大きくするためである。
【００３６】
この実施の形態によれば、センシングされるメモリブロックの位置に応じて、該メモリブロックと連結される入出力マルチプレクサグループ１２内のロードトランジスタＷＰ０、ＷＰｎのサイズを異ならせ、及び／又は、スイッチングトランジスタＳＷ０、ＳＷｎのサイズを異ならせることにより、データラインセンスアンプ部５０でのセンシング効率を均一にすることができる。
【００３７】
本発明は、図面に示した１つの実施の形態を参考として説明されているが、これは例示的なものに過ぎず、本技術分野の通常の知識を有する者ならば、これに基づいて多様な変形及び均等な他の実施の形態を採用可能であることを理解することができる。従って、本発明の真の技術的範囲は特許請求の範囲に記載された発明の技術的思想により定められるべきである。
【００３８】
【発明の効果】
本発明によれば、例えば、データラインセンスアンプ部のセンシング効率を均一にすることができる。
【図面の簡単な説明】
【図１】半導体メモリ装置の内部ブロックを概略的に示す図面である。
【図２】図１のデータラインセンスアンプ部を具体的に示す図面である。
【図３】図１のビットラインセンスアンプグループ内の一つのビットラインのセンスアンプ部を代表して示す図面である。
【図４】図１の入出力ラインマックスグループを具体的に示す図面である。
【符号の説明】
２ ＳＤＲＡＭ
１０、２０、３０、４０ バンク
１１ ビットラインセンスアンプグループ
１２ 入出力ラインマックスグループ
５０ データラインセンスアンプ
６０ データラインマックス
７０ 出力バッファ
Claims (6)
- 各々複数のメモリセルを含む複数のメモリブロックに共有されるデータライン対を有する半導体メモリ装置において、
読出し動作時、前記メモリブロックのビットラインセンスアンプグループでセンシングされたメモリセルデータが現れる前記データライン対に所定の電流を流すロードトランジスタと、
前記データライン対の電流差を感知するデータラインセンスアンプ部と、
前記ビットラインセンスアンプグループと前記データライン対との間に配置されたスイッチングトランジスタとを具備し、
前記データラインセンスアンプ部に対して遠くに配置された前記ロードトランジスタのサイズと近くに配置された前記ロードトランジスタのサイズとが互いに異なり、
前記データラインセンスアンプ部に対して遠くに配置された前記スイッチングトランジスタのサイズが近くに配置された前記スイッチングトランジスタのサイズより大きいことを特徴とする半導体メモリ装置。 - 前記ロードトランジスタは、前記データラインセンスアンプ部に対して遠くに配置された前記ロードトランジスタのサイズが近くに配置された前記ロードトランジスタのサイズより小さいことを特徴とする請求項１に記載の半導体メモリ装置。
- 前記データラインセンスアンプ部は、感知した前記電流差により生じる電圧差を周辺回路部に伝達可能な電圧レベルに増幅するラッチセンスアンプ部を具備することを特徴とする請求項１に記載の半導体メモリ装置。
- 複数のメモリブロックを含むバンクを複数有する半導体メモリ装置において、
前記バンク内に備わるデータライン対と、
前記バンクのうち選択されるバンク内のメモリブロックのビットラインセンスアンプグループでセンシングされたメモリセルデータが現れる前記データライン対に所定の電流を流すロードトランジスタと、
隣り合った少なくとも２つの前記バンクに共有され、前記選択されるバンクの前記データライン対の電流差を感知するデータラインセンスアンプ部と、
前記ビットラインセンスアンプグループと前記データライン対との間に配置されたスイッチングトランジスタとを具備し、
前記データラインセンスアンプ部に対して遠くに配置された前記ロードトランジスタのサイズと近くに配置された前記ロードトランジスタのサイズとが互いに異なり、
前記データラインセンスアンプ部に対して遠くに配置された前記スイッチングトランジスタのサイズが近くに配置された前記スイッチングトランジスタのサイズより大きいことを特徴とする半導体メモリ装置。 - 前記ロードトランジスタは、前記データラインセンスアンプ部に対して遠くに配置された前記ロードトランジスタのサイズが近くに配置された前記ロードトランジスタのサイズより小さいことを特徴とする請求項４に記載の半導体メモリ装置。
- 前記データラインセンスアンプ部は、感知した前記電流差により生じる電圧差を周辺回路部に伝達可能な電圧レベルに増幅するラッチセンスアンプ部を具備することを特徴とする請求項４に記載の半導体メモリ装置。
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