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KR20010038792A - 데이터 라인 센스앰프부의 센싱 효율을 균일하게 하는 반도체 메모리장치 - Google Patents

데이터 라인 센스앰프부의 센싱 효율을 균일하게 하는 반도체 메모리장치 Download PDF

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KR20010038792A
KR20010038792A KR1019990046908A KR19990046908A KR20010038792A KR 20010038792 A KR20010038792 A KR 20010038792A KR 1019990046908 A KR1019990046908 A KR 1019990046908A KR 19990046908 A KR19990046908 A KR 19990046908A KR 20010038792 A KR20010038792 A KR 20010038792A
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윤종용
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Abstract

센싱되는 메모리 블락의 위치에 따라 데이터 라인 센스앰프부에서 바라다보이는 데이터 라인의 부하 차이로 인하여 다르게 나타나는 데이터 라인 센스앰프부의 센싱 효율을 균일하게 하는 반도체 메모리 장치에 대하여 기술된다. 본 발명은 복수개의 메모리 셀들로 이루어진 다수개의 메모리 블락에 공유되는 데이터 라인쌍을 갖는 반도체 메모리 장치에 있어서, 독출 동작시 메모리 블락들 중 선택되는 메모리 블락의 비트라인 센스 앰프부에서 센싱된 메모리 셀 데이터가 실리는 데이터 라인쌍으로 소정의 전류를 흘리는 로드 트랜지스터들과 데이터 라인쌍의 전류차를 감지하는 데이터 라인 센스앰프부를 구비하여, 데이터 라인 센스앰프부로부터 멀리있는 쪽의 로드 트랜지스터의 크기와 가까이있는 쪽의 로드 트랜지스터의 크기가 서로 다른 것을 특징으로 한다.

Description

데이터 라인 센스앰프부의 센싱 효율을 균일하게 하는 반도체 메모리 장치{Semiconductor memory device uniformiting sensing efficiency of data line sense amplifier}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 데이터 라인 센스앰프부의 센싱 효율을 균일하게 하는 메모리 장치에 관한 것이다.
최근에, 컴퓨터 시스템의 성능 향상을 위해서 CPU의 동작 속도 향상과 더불어, CPU가 요구하는 데이터, 프로그램 등을 저장하기 위한 메모리 장치의 성능 향상이 요구된다. 메모리 장치의 성능을 향상시키기 위해서는 단위 시간당 전송되는 입출력 데이터량(bandwidth)을 증가시켜야 하는 데, 입출력 데이터량을 증가시키는 방법으로는 입출력 데이터 비트 수를 증가시키거나 억세스 속도를 증가시키는 방법이 있다. 전자의 방법으로 구현되는 대표적인 예로 EDO DRAM(Extended Data Output DRAM), SDRAM(Synchronous DRAM)을 들 수 있고, 후자의 방법으로 구현되는 대표적인 예로는 램버스 디램(Rambus DRAM: 이하 "RDRAM"이라 칭함)을 들 수 있다.
SDRAM에는 일반적으로 다수개의 뱅크들로 구성되어 시스템 클럭에 동기되어 동작하는 디램, 즉 멀티뱅크 동기식 디램(Synchronous DRAM) 등이 있는 데, 현재의 데이터를 처리하는 동안 다음에 호출할 메모리 셀의 어드레스를 미리 입력시킬 수 있어서 다수개의 뱅크들에서 연속적으로 데이터를 입출력하는 방식으로 동작된다. 때문에, SDRAM은 일반 디램에 비해 동작속도가 빠르다.
도 1에서 보여 주듯이, 일반적인 SDRAM(2)은 다수개의 뱅크들(10,20,30,40) 각각이 그 내부적으로 8개의 메모리 블락들(MB0,MB1,…,MB7)로 나누어져, 독출동작시 선택되는 메모리 블락의 메모리 셀 데이터는 비트라인 센스앰프(11) 및 입출력 라인 먹스(12)를 통하여 데이터 라인(DIO,/DIO)으로 전달된다. 데이터 라인(DIO,/DIO)에 실리는 데이터는 데이터 라인 센스앰프부(50)로 전달되어 센싱된다. 각 뱅크들(10,20,30,40)에 연결된 데이터 라인 센스 앰프들(50)의 출력들은 데이터 라인 먹스(DATA MUX)(60)에서 선택적으로 선택되어 출력 버퍼(70) 통해 패드(미도시)로 전송된다.
그런데, 예로서 하나의 뱅크, A 뱅크(A BANK)에서 데이터 라인 센스 앰프(50)로 전달되는 데이터 라인(DIO,/DIO)의 데이터는 데이터 라인 센스 앰프(50)과 멀리 있는 메모리 블락(예컨대, MB0)에서 제공되는 메모리 셀 데이터인 경우와 가까이 있는 메모리 블락(예컨대, MB7)에서 제공되는 메모리 셀 데이터인 경우 해당 데이터를 센싱하는 데에 센싱 효율이 다르게 나타난다. 즉, 전송되는 데이터 라인의 물리적인 길이차에 의하여 생기는 저항성분 차이 때문에 데이터 라인 센스 앰프(50)의 센싱 효율이 다르게 나타난다. 이를 도 2의 데이터 라인 센스앰프부(50)를 참조하여 설명하면 다음과 같다.
데이터 라인 센스 앰프(50)는 2가지 센싱 방법을 사용하여 전류 센스앰프부(51)와 래치 센스앰프부(52)로 구성된다. 전류 센스앰프부(51)는 데이터 라인(DIO,/DIO)으로 전달되는 메모리 셀 데이터에 따라 변화되는 전류량을 감지하여 그 결과로 노드(iDIO,/iDIO)에 전압차(potential difference)를 발생시킨다. 이 노드(iDIO,/iDIO) 전압차는 래치 센스앰프부(52)에서 CMOS 전압 레벨로 풀-스윙(full swing)하는 로직 레벨을 발생한다. 그래서, 노드(iDIO,/iDIO) 전압차는 어느 정도 큰 차이를 가지는 것이 래치 센스앰프부(52)에서의 센싱 효율을 크게 할 수 있다.
그러나, 데이터 라인 센스 앰프(50)과 멀리 있는 메모리 블락(MB0)에서 제공되는 메모리 셀 데이터가 데이터 라인(DIO,/DIO)을 통해 데이터 라인 센스 앰프(50)의 전류 센스앰프부(51)로 전달되면, 데이터 라인상의 저항값 때문에 노드(iDIO,/iDIO) 전압차는 데이터 라인 센스 앰프(50)와 가까이 있는 메모리 블락(MB7)에서 제공되는 메모리 셀 데이터에 비하여 상대적으로 작다. 그리하여 래치 센스앰프부(51)의 센싱 효율이 데이터 라인의 길이 차이에 따라 다르게 나타난다. 이러한 현상은 메모리 용량이 커지고 집적도가 높아질수록 센싱 효율이 더욱 다르게 나타나는 문제점을 일으킨다.
따라서, 데이터 라인(DIO,/DIO)의 길이 차이를 극복하여 데이터 라인 센스 앰프부의 센싱 효율을 균일하게 힐 수 있는 반도체 메모리 장치가 요구된다.
본 발명의 목적은 데이터 라인 센스앰프부의 센싱 효율을 균일하게 하는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 반도체 메모리 장치의 내부 블락들을 개략적으로 나타내는 도면이다.
도 2는 도 1의 데이터 라인 센스앰프부를 구체적으로 나타내는 도면이다.
도 3은 도 1의 비트라인 센스앰프 그룹 내의 하나의 비트라인 센스앰프부를 대표적으로 나타내는 도면이다.
도 4는 도 1의 입출력 라인 먹스 그룹을 구체적으로 나타내는 도면이다.
상기 목적을 달성하기 위하여 본 발명은 복수개의 메모리 셀들로 이루어진 다수개의 메모리 블락에 공유되는 데이터 라인쌍을 갖는 반도체 메모리 장치에 있어서, 독출 동작시 상기 메모리 블락들 중 선택되는 상기 메모리 블락의 비트라인 센스 앰프부에서 센싱된 메모리 셀 데이터가 실리는 상기 데이터 라인쌍으로 소정의 전류를 흘리는 로드 트랜지스터들; 및 상기 데이터 라인쌍의 전류차를 감지하는 데이터 라인 센스앰프부를 구비하여 상기 데이터 라인 센스앰프부로부터 멀리있는 쪽의 상기 로드 트랜지스터의 크기와 가까이있는 쪽의 상기 로드 트랜지스터의 크기가 서로 다른 것을 특징으로 한다.
바람직하기로는, 상기 로드 트랜지스터들은 상기 데이터 라인 센스앰프부로부터 멀리있는 쪽의 상기 로드 트랜지스터의 크기가 가까이있는 쪽의 상기 로드 트랜지스터의 크기 보다 작은 것을 특징으로 한다.
또한, 상기 반도체 메모리 장치는 상기 비트라인 센스앰프부와 상기 데이터 라인쌍 사이에 스위칭 트랜지스터들을 더 구비하되, 상기 데이터 라인 센스앰프부로부터 멀리있는 쪽의 상기 스위칭 트랜지스터의 크기가 가까이있는 쪽의 상기 스위칭 트랜지스터의 크기 보다 큰 것을 특징으로 한다.
그리고, 상기 데이터 라인 센스앰프부는 상기 감지된 상기 전류차에 의하여 발생되는 전압차를 주변회로부로 전달할 수 있는 정도의 전압레벨로 증폭하는 래치 센스앰프부를 더 구비한다.
이와 같은 본 발명은 센싱되는 메모리 블락의 위치에 따라 해당 메모리 블락과 연결되는 로딩 트랜지스터들과 스위칭 트랜지스터들의 크기를 달리하여 데이터 라인 센스앰프부에서의 센싱 효율을 균일하게 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다. 본 발명은 최근에 널리 사용되고 있는 SDRAM에 대하여 기술된다. 본 명세서에서는 특히, SDRAM이 4개의 뱅크들로 구성되는 예가 기술되는 데, 이는 메모리 용량 및 아키텍쳐(architecture)에 따라 다양한 수의 뱅크들로 구성될 수 있다.
도 1의 SDRAM(2)에서 데이터 라인 센스 앰프부(50)는 이웃한 적어도 두 개의 뱅크(A BANK와 C BANK, B BANK와 D BANK)에 의해 공유된다. 그리고, 데이터 라인 센스 앰프부(50)는 뱅크(A BANK와 C BANK, B BANK와 D BANK) 어느 하나에 구비된 데이터 라인쌍(DIO,/DIO)의 데이터를 선택적으로 감지 증폭한다. 이하에서는 데이터 라인 센스 앰프부(50)가 예컨대, A 뱅크(A BANK) 및 C 뱅크(C BANK)에 공유되는 경우가 예로써 기술된다. 데이터 라인 센스 앰프부(50)의 개수는 각 메모리 뱅크에 구비되는 데이터 라인쌍(DIO,/DIO)의 수에 의해 결정될 수 있는 데, 본 명세서에서는 설명의 편의상 하나의 데이터 라인(DIO,/DIO)이 기술된다.
A 뱅크(A BANK) 및 C 뱅크(C BANK) 각각은 다수개의 메모리 블락들(MB0,MB1,…,MB7)로 나뉘어져 있으며, 이들 각 메모리 블락들(MB0,MB1,…,MB7)로부터 독출되는 메모리 셀 데이터는 비트라인 센스앰프부(11) 및 입출력 라인 먹스부(12)를 통하여 데이터 라인(DIO,/DIO)으로 전달되는 데, 이는 통상의 DRAM과 같다. 비트라인 센스앰프부(11)는 도 3에 되어 있다. 도 3의 비트라인 센스앰프부(11)는 워드라인(WLi) 및 칼럼 선택 신호(CSLi)에 의하여 선택되는 메모리 셀(MCi)의 데이터가 비트라인쌍(BLi,/BLi)으로 실리게 되면, 교차연결된 피모스 트랜지스터들(Wsp0,Wsp1)과 엔모스 트랜지스터들(Wsn0,Wsn1)의 상호작용에 의하여 해당 비트라인(BLi,/BLi)의 전압 레벨을 센싱한다. 여기서, 비트라인 센스앰프부(11)는 메모리 셀 데이터를 센싱하는 일반적인 센스앰프로서, 이러한 비트라인 센스앰프부(11)의 구성 및 동작은 당업자에게 주지되는 사항이므로, 본 명세서에서는 설명을 생략하고자 한다.
계속하여 도 4를 참조하면, 비트라인 센스 앰프부(11, 도 3)에서 센싱된 메모리 셀 데이터는 입출력 라인(IOi,/IOi)으로 전달된다. 입출력 라인(IOi,/IOi)은 입출력 라인 먹스부(IO MUX)(12)에 연결되어, 입출력 라인(IOi,/IOi)의 프리차지를 지시하는 신호들(BLSi,IOPi)에 응답하여 설정된 전압레벨로 프리차지되거나 아니면 이후에 설명될 데이터 라인 센스 앰프부(50)로의 일정한 전류를 공급한다. 이러한 동작을 MB0 메모리 블락에 속하는 입출력 라인 먹스부(12) 하나에 대해서 설명한다.
입출력 라인 먹스부(12)는 MB0 메모리 블락을 선택하는 블락 선택 신호(BLSi)에 응답하여 입출력 라인(IOi,/IOi)을 비트라인 전압(VBL)으로 등화시키는 제1 이퀄라이저(EQ1), 입출력 라인 프라차지 신호(IOPi)에 응답하여 입출력 라인(IOi,/IOi)을 전원 전압(VCC)으로 등화시키는 제2 이퀄라이저(EQ2), 기입신호(PWR)에 응답하여 입출력 라인(IOi,/IOi)과 데이터 라인(DIOi,/DIOi)과의 연결을 제어하는 스위칭 트랜지스터들(SW0) 그리고, 데이터 전송 신호(PDT)에 응답하여 이후에 설명될 데이터 라인 센스앰프부(50) 내 전류 센스앰프부(51)와 연결되는 데이터 라인(DIOi,/DIOi)으로 일정량의 전류를 흘리는 로드 트랜지스터들(WP0)을 구비한다.
여기서, 제1 이퀄라이저(EQ1)은 블락 선택 신호(BLSi)의 로직 "하이레벨"에 응답하여 입출력 라인(IOi,/IOi)을 비트라인 전압(VBL)으로 등화시켜서, 해당 입출력 라인(IOi,/IOi)이 속하는 MB0 메모리 블락이 선택되지 않음을 의미한다. 반면, 블락 선택 신호(BLSi)의 로직 "로우레벨"에 응답하여 입출력 라인(IOi,/IOi)의 등화를 해제하는 데, 이는 해당 입출력 라인(IOi,/IOi)이 속하는 MB0 메모리 블락이 선택됨을 의미한다.
제2 이퀄라이저(EQ2)는 선택된 MB0 메모리 블락에 대하여 기입 동작이 행해지다가 갑자기 인터럽터(interrupt) 등의 일시 중지 명령이 있은 후 독출 동작으로 전환될 때, 독출시 정확한 데이터 센싱을 위하여 로직 "로우레벨"로 활성화되는 입출력 라인 프리차지 신호(IOPi)에 응답하여 입출력 라인(IOi,/IOi)을 전원전압(VCC)으로 등화시킨다.
스위칭 트랜지스터들(SW0)은 독출 동작시 로직 "로우레벨"의 기입 신호(PWR)에 응답하여 "턴-온"되어 입출력 라인(IOi,/IOi)을 데이터 라인(DIOi,/DIOi)으로 연결시킨다. 그리하여 데이터 라인(DIOi,/DIOi)으로 실리는 독출 데이터는 데이터 라인 센스 앰프(50, 도 2)에서 센싱된다. 반면, 기입 동작시 기입 신호(PWR)는 로직 "하이레벨"이 되어 스위칭 트랜지스터들(SW0)을 "턴-오프"시킨다. 이 때 데이터 라인(DIOi,/DIOi)으로 실리는 기입 데이터는 입출력 라인 먹스부(12)를 통하지 않고 입출력 드라이버(미도시)를 통해 선택되는 메모리 셀(MCi, 도 3)에 저장된다.
로드 트랜지스터들(WP0)은 독출 동작시 활성화되는 데이터 전송 신호(PDT)에 응답하여 "턴-온"되어 입출력 라인(IOi,/IOi)으로 일정량의 전류를 흘리게 된다. 이는 데이터 라인 센스 앰프부(50, 도 2)의 전류 센스 앰프부(51)로의 전류 소스(source)로 작용된다.
도 2의 데이터 라인 센스 앰프부(50)는 A 뱅크(A BANK) 및 C 뱅크(C BANK)에 의해 공유되고, 제1 및 제2 센스앰프 인에이블신호(PIOSAE1,PIOSAE2)에 응답하여 선택되는 A 뱅크(A BANK) 또는 C 뱅크(C BANK)에 구비된 데이터 라인쌍(DIO,/DIO)의 데이터를 선택적으로 감지 증폭한다. 제1 및 제2 센스앰프 인에이블신호(PIOSAE1,PIOSAE2)는 메모리 장치가 독출 모드로 진입하면 선택적으로 활성화되는 신호이다. 그리고, 데이터 라인 센스앰프부(50)는 데이터 라인(DIO,/DIO) 상의 전류 레벨을 감지증폭하는 전류 센스앰프부(51)와 전류 센스앰프부(51)의 출력(iDIO,/iDIO) 전압 레벨을 감지증폭하는 래치 센스앰프부(52)를 구비한다.
도시된 바와 같이, 전류 센스앰프부(51)는, 센싱 트랜지스터들(PA1,PA2)과 로드 저항들(RA1,RA2) 및 스위칭 트랜지스터(SWA)를 구비한다. 센싱 트랜지스터들(PA1,PA2)은 동일한 전기적 특성을 가지고, 소오스들은 데이터 라인(DIO,/DIO)에 각각 연결되고 그 게이트와 드레인은 서로 교차연결되어 있다. 그리고, 각각의 드레인은 전류 센스앰프부(51)의 출력(iDIO,/iDIO)에 연결된다. 로드 저항들(RA1,RA2) 각각도 동일한 전기적 특성을 가지며 특히, 동일한 저항값을 가진다. 스위칭 트랜지스터(SW0)는 제1 센싱 인에이블 신호(PIOSAE1)의 활성화에 응답하여 앞서 설명한 도 4의 독출 동작시 로드 트랜지스터들(WP0)에 의하여 제공되는 일정량의 전류를 접지로 흘리는 전류경로를 제공한다.
그리하여 전류 센스앰프부(51)는 독출 동작시 비트라인 센스앰프부(11, 도 3)에 의해 센싱된 메모리 셀 데이터가 입출력 라인(IOi,/IOi)으로 실리게 되면, 로드 트랜지스터(WP0)를 통해 흐르는 전류의 양이 각 데이터 라인(DIO,/DIO)에서 다르게 나타나는 전류량(I0,I1)을 센싱하게 된다. 즉, 센싱 트랜지스터들(PA1,PA2)의 게이트들은 초기에 동일한 전압레벨을 가지고 이들을 통해 흐르는 전류량(I0,I1)도 동일하다가, 이 후 센싱 트랜지스터들(PA1,PA2)의 소오스로 전달되는 비트라인 센스앰프부(11, 도 3)에서 센싱된 메모리 셀 데이터로 인해 생기는 게이트-소스 전압차에 의하여 데이터 라인(DIO,/DIO) 상의 전류차(I0,I1)를 가져온다. 이 전류차는 로드 저항(RA1,RA2)에 의하여 전압차를 발생시켜 전류 센스앰프부(51)의 출력(iDIO,/iDIO)으로 전달된다.
한편, 전류 센스앰프부(51)는 제1 센싱 인에이블 신호(PIOSAE1)의 비활성화에 응답하여 데이터 라인(DIO,/DIO)을 등화시키는 등화 트랜지스터(PE1)를 더 구비하는 데, 이는 제1 센싱 인에이블 신호(PIOSAE1)의 비활성화에 응답하여 "턴-오프"되는 스위칭 트랜지스터(SWA)와 함께 전류 센싱 동작을 차단한다.
전류 센스앰프부(51)의 출력(iDIO,/iDIO)은 래치 센스앰프부(52)로 전달되어 전압 레벨을 센싱하게 된다. 센싱된 전압 레벨은 주변 회로부로 전달될 수 있는 정도의 전압레벨 즉, 풀-스윙(full swing)되는 CMOS 전압레벨을 가진다. 래치 센스앰프부(52)에는 센싱 트랜지스터들(PB1,PB2), 드라이빙 트랜지스터들(NB1,NB2), 스위칭 트랜지스터(SWB) 및 등화기(EQ3)를 구비한다. 전류 센스앰프부(51)의 출력(iDIO,/iDIO)에 응답하는 드라이빙 트랜지스터들(NB1,NB2)의 구동 능력 차이에 의해 노드 N1과 노드 N2 사이에 약간의 전압차가 생기면, 이 전압차를 센싱하는 센싱 트랜지스터들(PB1,PB2)에 의하여 노드 N1과 노드 N2는 더욱 크게 벌어진 전압차를 가지게 된다. 이때, 제2 센싱 인에이블 신호(PIOSAE2)의 활성화에 응답하여 스위칭 트랜지스터(SWB)가 "턴-온"된 상태이고, 등화기(EQ3)는 동작 차단된 상태이다. 그래서, 노드 N1 및 노드 N2의 전압레벨은 인버터들(INV1,INV2)을 통하여 데이터 버스 라인 (FDIO,/FDIO)으로 전달된다.
따라서, 데이터 라인 센스앰프부(50)는 비트라인 센스앰프부(11, 도 3)에서 센싱된 메모리 셀 데이터에 의해 생기는 데이터 라인(DIO,/DIO)의 전류차를 감지하여 그 결과 나타나는 전류 센싱부(51)의 출력 전압차를 래치 센싱부(52)에서 더욱 완전한 전압차로 센싱하게 된다.
그런데, 본 발명은 뱅크(A BANK)에 구비되어 달리는 데이터 라인의 물리적인 길이 때문에 선택되는 메모리 블락(MB0,MB1,…,MB7)마다 해당 메모리 셀 데이터를 센싱하는 데 있어서 센싱 효율이 달라지는 종래의 기술을 극복하기 위하여, 데이터 라인 센스 앰프(50, 도 1)과 멀리 있는 메모리 블락(MB0)에 속하는 입출력 먹스부(12) 내 로드 트랜지스터(WP0)의 크기를 가까이 있는 메모리 블락(MB7)에 속하는 입출력 먹스부(12) 내 로드 트랜지스터(WPn)의 크기 보다 작게 한다.
다시 말하면, 데이터 라인 센스앰프부(50)에서 바라다보이는 부하는 멀리 있는 메모리 블락(MB0)의 경우가 가까이 있는 메모리 블락(MB7)의 경우 보다 크기 때문에, 멀리 있는 메모리 블락(MB0)의 데이터가 데이터 라인(DIO,/DIO)으로 전달되면 데이터 라인(DIO,/DIO) 부하로 인한 전압강하 때문에 전류 센스앰프부(51) 내 센싱 트랜지스터(PA1,PA2)의 게이트-소오스 전압차가 작아진다. 이에 따라, 데이터 라인(DIO,/DIO) 상의 전류차(I0,I1)가 작아지고 전류 센스앰프부(51)의 출력(iDIO,/iDIO) 전압차도 작아진다. 그래서, 데이터 라인 센스 앰프(50, 도 1)과 멀리 있는 메모리 블락(MB0)에 속하는 입출력 먹스부(12) 내 로드 트랜지스터(WP0)의 크기를 작게 하여 로드 트랜지스터(WP0)를 통해 흐르는 전류량을 작게 하여 데이터 라인(DIO,/DIO) 상의 부하로 인한 전압 강하를 줄이기 위함으로 해석할 수 있다.
그리고, 본 발명은 입출력 먹스부(12) 내 로드 트랜지스터들(WP0)의 크기를 달리하는 외에, 스위칭 트랜지스터들(SW0)의 크기도 달리할 수 있다. 즉, 데이터 라인 센스 앰프부(50, 도 1)와 멀리 있는 메모리 블락(MB0)에 속하는 입출력 먹스부(12) 내 스위칭 트랜지스터(SW0)의 크기를 가까이 있는 메모리 블락(MB7)에 속하는 입출력 먹스부(12) 내 스위칭 트랜지스터(SWn)의 크기 보다 크게 한다. 이는 로드 트랜지스터(WP)에서 제공되는 일정량의 전류를 데이터 라인(DIO,/DIO)으로 잘 도통시키기 위함이다.
그러므로, 본 발명은 센싱되는 메모리 블락의 위치에 따라 해당 메모리 블락과 연결되는 입출력 먹스부(12) 내 로드 트랜지스터들(WP0,WPn)과 스위칭 트랜지스터들(SW0,SWn)의 크기를 달리하여 데이터 라인 센스앰프부(50)에서의 센싱 효율을 균일하게 한다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명은 센싱되는 메모리 블락의 위치에 따라 해당 메모리 블락과 연결되는 입출력 먹스부 내 로딩 트랜지스터들과 스위칭 트랜지스터들의 크기를 달리하여 데이터 라인 센스앰프부에서의 센싱 효율을 균일하게 한다.

Claims (8)

  1. 복수개의 메모리 셀들로 이루어진 다수개의 메모리 블락에 공유되는 데이터 라인쌍을 갖는 반도체 메모리 장치에 있어서,
    독출 동작시, 상기 메모리 블락들 중 선택되는 상기 메모리 블락의 비트라인 센스 앰프부에서 센싱된 메모리 셀 데이터가 실리는 상기 데이터 라인쌍으로 소정의 전류를 흘리는 로드 트랜지스터들; 및
    상기 데이터 라인쌍의 전류차를 감지하는 데이터 라인 센스앰프부를 구비하여
    상기 데이터 라인 센스앰프부로부터 멀리있는 쪽의 상기 로드 트랜지스터의 크기와 가까이있는 쪽의 상기 로드 트랜지스터의 크기가 서로 다른 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 로드 트랜지스터들은
    상기 데이터 라인 센스앰프부로부터 멀리있는 쪽의 상기 로드 트랜지스터의 크기가 가까이있는 쪽의 상기 로드 트랜지스터의 크기 보다 작은 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 반도체 메모리 장치는
    상기 비트라인 센스앰프부와 상기 데이터 라인쌍 사이에 스위칭 트랜지스터들을 더 구비하되, 상기 데이터 라인 센스앰프부로부터 멀리있는 쪽의 상기 스위칭 트랜지스터의 크기가 가까이있는 쪽의 상기 스위칭 트랜지스터의 크기 보다 큰 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 데이터 라인 센스앰프부는
    상기 감지된 상기 전류차에 의하여 발생되는 전압차를 주변 회로부로 전달될 수 있는 정도의 전압레벨로 증폭하는 래치 센스앰프부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 다수개의 메모리 블락으로 이루어진 뱅크를 다수개 갖는 반도체 메모리 장치에 있어서,
    상기 뱅크 내에 구비되는 데이터 라인쌍;
    상기 뱅크들 중 선택되는 뱅크 내 선택되는 어느 하나의 상기 메모리 블락의 비트라인 센스 앰프부에서 센싱된 메모리 셀 데이터가 실리는 상기 데이터 라인쌍으로 소정의 전류를 흘리는 로드 트랜지스터들; 및
    이웃한 적어도 2개의 상기 뱅크들에 공유되고 상기 선택되는 뱅크의 상기 데이터 라인쌍의 전류차를 감지하는 데이터 라인 센스앰프부를 구비하여
    상기 데이터 라인 센스앰프부로부터 멀리있는 쪽의 상기 로드 트랜지스터의 크기와 가까이있는 쪽의 상기 로드 트랜지스터의 크기가 서로 다른 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 로드 트랜지스터들은
    상기 데이터 라인 센스앰프부로부터 멀리있는 쪽의 상기 로드 트랜지스터의 크기가 가까이있는 쪽의 상기 로드 트랜지스터의 크기 보다 작은 것을 특징으로 하는 반도체 메모리 장치.
  7. 제5항에 있어서, 상기 반도체 메모리 장치는
    상기 비트라인 센스앰프부와 상기 데이터 라인쌍 사이에 스위칭 트랜지스터들을 더 구비하되, 상기 데이터 라인 센스앰프부로부터 멀리있는 쪽의 상기 스위칭 트랜지스터의 크기가 가까이있는 쪽의 상기 스위칭 트랜지스터의 크기 보다 큰 것을 특징으로 하는 반도체 메모리 장치.
  8. 제5항에 있어서, 상기 데이터 라인 센스앰프부는
    상기 감지된 상기 전류차에 의하여 발생되는 전압차를 주변 회로부로 전달될 수 있는 정도의 전압레벨로 증폭하는 래치 센스앰프부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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