JP5262454B2 - 半導体メモリ - Google Patents

Description

本発明は、スタティックメモリセルを有する半導体メモリに関する。

トランジスタ構造の微細化に伴い、半導体メモリに供給される電源電圧は低くなる傾向にある。これに伴い、スタティックメモリセル内のトランジスタの製造工程に起因する電気的特性（閾値電圧等）がばらつきやすくなってきている。電気的特性のばらつきにより、メモリセルの安定した動作は困難になり、半導体メモリの歩留は低下する。

メモリセルの電気的特性のばらつきによる歩留の低下を防止するために、ワード線の高レベル電圧を、製造されたメモリセルの電気的特性に合わせて調整する手法が提案されている（例えば、特許文献１参照）。具体的には、ワード線の活性化期間にワード線から接地線に電流を流すために、メモリセルトランジスタと同じｎＭＯＳトランジスタがワード線と接地線の間に配置される。これにより、メモリセルトランジスタの特性の変動に合わせてワード線の高レベル電圧は調整される。また、アドレス信号のノイズによる誤動作を防止するために、ラッチ機能を有するワードドライバが提案されている（例えば、特許文献２参照）。
特開２００７−６６４９３号公報 特開平８−３６８８１号公報

本発明は、以下の課題を解決するためになされた。メモリセル内のトランジスタのサイズは小さい。このため、メモリセル内のトランジスタと同じｎＭＯＳトランジスタを用いてワード線の高レベル電圧を下げるとき、所望の値に迅速に下げることができない。一方、駆動能力の大きいｎＭＯＳトランジスタを用いてワード線の高レベル電圧を下げるとき、消費電流が増加してしまう。したがって、ワード線の高レベル電圧を、消費電力を増加することなく所望の値に迅速に下げることができない。また、メモリセルのｐＭＯＳトランジスタの電気的特性が変動するとき、この変動に合わせて、ワード線の高レベル電圧を最適な値に設定できない。したがって、ワード線の高レベル電圧を、製造されたメモリセルの電気的特性に合わせて調整することは困難である。

本発明の目的は、ワード線の高レベル電圧を、消費電力を増加することなく所望の値に迅速に下げることである。本発明の別の目的は、ワード線の高レベル電圧をメモリセルの電気的特性に合わせて最適な値に設定し、メモリセルの電気的特性のばらつきによる歩留の低下を防止することである。

本発明の一形態では、半導体メモリは、スタティックメモリセルと、スタティックメモリセルのトランスファトランジスタに接続されたワード線と、ワード線を活性化するワードドライバと、ワード線の活性化に対応してワード線の高レベル電圧を下げるためにワード線を低レベル電圧線に接続し、ワード線の活性化から第１期間後にワード線と低レベル電圧線との接続を解除する第１抵抗部と、ワード線の活性化期間のうち少なくとも第１期間を除く第２期間に、ワード線を高レベル電圧線に接続する第２抵抗部と、第２期間に、ワード線を低レベル電圧線に接続し、オン抵抗が第１抵抗部より高い第３抵抗部とを備えている。第２期間中のワード線の高レベル電圧は、第２および第３抵抗部の抵抗分割により、高レベル電圧線の電圧より低く設定される。

ワード線の高レベル電圧を、消費電力を増加することなく所望の値に迅速に下げることができる。また、ワード線の高レベル電圧をメモリセルの電気的特性に合わせて最適な値に設定でき、メモリセルの電気的特性のばらつきによる歩留の低下を防止できる。

以下、実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本を示す。また、太線が接続されているブロックの一部は、複数の回路を有する。信号が伝達される信号線には、信号名と同じ符号を使用する。先頭に”／”の付く信号は、負論理を示している。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。

図１は、一実施形態における半導体メモリを示している。例えば、半導体メモリは、ＳＲＡＭである。ＳＲＡＭは、パッケージに封入された半導体メモリ装置として設計されてもよく、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよい。この例のＳＲＡＭは、クロック非同期タイプであるが、クロック同期タイプでもよい。

ＳＲＡＭは、例えば、シリコン基板上にＣＭＯＳプロセスを使用して形成されている。ＳＲＡＭは、アドレスバッファＡＤＢ、コマンドバッファＣＭＤＢ、ワードデコーダＷＤＥＣ、ワードドライバＷＤＲＶ、ワード線制御部ＷＬＣ、コラムデコーダＣＤＥＣ、複数の制御回路ＣＮＴＬ、プリチャージ部ＰＲＥ、メモリセルアレイＡＲＹ、センスアンプ部ＳＡ、コラムスイッチ部ＣＳＷおよびデータ入出力部ＩＯＢを有している。例えば、これ等回路は、外部端子に供給される電源電圧ＶＤＤを受けて動作する。

アドレスバッファＡＤＢは、アドレス端子を介してアドレス信号ＡＤを受け、受けた信号をワードデコーダＷＤＥＣおよびコラムデコーダＣＤＥＣに出力する。コマンドバッファＣＭＤＢは、例えば、チップセレクト信号／ＣＳおよびライトイネーブル信号／ＷＥ等のコマンド信号ＣＭＤをコマンド端子を介して受信する。コマンドバッファＣＭＤＢは、受信した信号を解読し、読み出し制御信号ＲＤまたは書き込み制御信号ＲＤを各制御回路ＣＮＴＬに出力する。制御回路ＣＮＴＬは、読み出し制御信号ＲＤまたは書き込み制御信号ＷＲを受け、ワードデコーダＷＤＥＣ、ワードドライバＷＤＲＶ、コラムデコーダＣＤＥＣ、プリチャージ部ＰＲＥ、センスアンプ部ＳＡおよびデータ入出力部ＩＯＢを動作させる制御信号（タイミング信号）を出力する。

ワードデコーダＷＤＥＣは、アドレス信号ＡＤの上位ビット（ロウアドレスＲＡＤ）をデコードし、駆動するワードドライバＷＤＲＶを選択する。選択されたワードドライバＷＤＲＶは、ロウアドレスＲＡＤにより示されるワード線ＷＬを所定の期間低レベル（ＶＳＳ）から高レベル（ＶＤＤ）に活性化する。ワードデコーダＷＤＥＣおよびワードドライバＷＤＲＶは、制御回路ＣＮＴＬからのワード活性化信号ＷＬＰおよびワードクロック信号／ＷＬＣＫに応答して動作する。

ワード線制御部ＷＬＣは、メモリセルＭＣの電気的特性に応じて、ワード線ＷＬの高レベル電圧の値を調整する。コラムデコーダＣＤＥＣは、アドレス信号の下位ビット（コラムアドレスＣＡＤ）をデコードし、コラムアドレスＣＡＤにより示されるビット線対ＢＬ、／ＢＬに対応するコラム選択信号ＣＬを所定の期間低レベル（ＶＳＳ）から高レベル（ＶＤＤ）に活性化する。プリチャージ部ＰＲＥは、メモリセルＭＣがアクセスされない期間に、ビット線ＢＬ、／ＢＬを高レベルにプリチャージし、メモリセルＭＣがアクセスされるときに、プリチャージを解除する。なお、後述する図５に示すように、ワード線制御部ＷＬＣをメモリセルアレイＡＲＹ内のダミーメモリセルＤＭＣを用いて形成してもよい。

メモリセルアレイＡＲＹは、マトリックス状に配置された複数のスタティックメモリセルＭＣを有している。図の横方向に並ぶメモリセルＭＣは、共通のワード線ＷＬに接続されている。図の縦方向に並ぶメモリセルＭＣは、共通のビット線対ＢＬ、／ＢＬに接続されている。センスアンプ部ＳＡは、各ビット線対ＢＬ、／ＢＬに接続された複数のセンスアンプを有している。センスアンプの数は、１本のワード線ＷＬに接続されたメモリセルＭＣの数（例えば、１０２４個）に等しい。センスアンプは、例えば、ビット線対ＢＬ、／ＢＬの電圧の差を差動増幅することで、メモリセルＭＣから読み出されるデータの論理を判定する。

コラムスイッチ部ＣＳＷは、各ビット線対ＢＬ、／ＢＬをデータ入出力部ＩＯＢに接続するコラムスイッチを有している。コラムスイッチは、対応するコラム選択信号ＣＬが高レベルのときにオンし、コラムアドレスＣＡＤが示すビット線対ＢＬ、／ＢＬをデータ入出力部ＩＯＢに接続する。例えば、１６個のコラムスイッチが１つのコラムアドレスＣＡＤによってオンする。

データ入出力部ＩＯＢは、読み出し動作時に、センスアンプ部ＳＡにより判定された複数ビットの読み出しデータのうち、コラムスイッチを介して受ける１６ビットをデータ入出力端子Ｉ／Ｏに出力する。データ入出力端子Ｉ／Ｏは、例えば、１６ビットである。また、データ入出力部ＩＯＢは、書き込み動作時に、データ入出力端子Ｉ／Ｏから供給される１６ビットの書き込みデータをコラムスイッチにより選択される１６個のビット線対ＢＬ、／ＢＬに出力する。書き込み動作では、コラムアドレスＣＡＤにより選択される１６個のメモリセルＭＣに書き込みデータが書き込まれる。データが書き込まれるメモリセルＭＣに対応するワード線ＷＬに接続された残りのメモリセルＭＣの動作は、データがデータ入出力部ＩＯＢに出力されないことを除き、読み出し動作と同じである。

図２は、図１に示したワードデコーダＷＤＥＣ、ワードドライバＷＤＲＶ、ワード線制御回路ＷＬＣおよびメモリセルアレイＡＲＹの例を示している。実際の回路では、図２に示したワードデコーダＷＤＥＣ、ワードドライバＷＤＲＶ、ワード線制御回路ＷＬＣは、ワード線ＷＬ毎に配置されている。

ワードデコーダＷＤＥＣは、ワード線ＷＬを選択するためのアドレスデコード信号ＡＤＥＣが有効レベル（例えば高レベル）のときに、ワード活性化信号ＷＬＰに同期してワードイネーブル信号／ＷＬＥＮを低レベルに設定するＮＡＮＤゲートＣ１を有している。なお、ワードデコーダＷＤＥＣは、ロウアドレスＲＡＤに応じてアドレスデコード信号ＡＤＥＣを生成する論理回路も有している。なお、ワードデコーダＷＤＥＣのデコード論理は、ＮＡＮＤゲートＣ１に限定されるものではない。例えば、複数のアドレスデコード信号ＡＤＥＣと、ワード活性化信号ＷＬＰを受けるデコード論理を設計してもよい。

ワードドライバＷＤＲＶは、電源線ＶＤＤと接地線ＶＳＳの間に直列に配置されたｐＭＯＳトランジスタＰ１１、Ｐ１２およびｎＭＯＳトランジスタＮ１１を有している。トランジスタＰ１１のゲートは、ワードクロック信号／ＷＬＣＫを受ける。トランジスタＰ１２、Ｎ１１のゲートは、ワードイネーブル信号／ＷＬＥＮを受ける。トランジスタＰ１２、Ｎ１１のドレインは、ワード線ＷＬに接続されている。なお、ｐＭＯＳトランジスタＰ１１のソースは、電源線ＶＤＤ以外の高レベル電圧線に接続されてもよい。

また、ワードドライバＷＤＲＶは、ワード線ＷＬと接地線ＶＳＳの間に配置されたｎＭＯＳトランジスタＮ１２を有している。なお、ｎＭＯＳトランジスタＮ１２は、ワードドライバＷＤＲＶの外側に配置されてもよい。また、ｎＭＯＳトランジスタＮ１２のソースは、接地線ＶＳＳ以外の低レベル電圧線に接続されてもよい。トランジスタＮ１２のゲートは、ＣＭＯＳインバータＣ２を介してワードクロック信号／ＷＬＣＫを受ける。トランジスタＮ１２は、ワードクロック信号／ＷＬＣＫが低レベルの間オンし、ワード線ＷＬを接地線ＶＳＳに接続する。このとき、トランジスタＮ１２は抵抗として動作する。高レベルのワード線ＷＬから接地線ＶＳＳに流れる電流は、トランジスタＮ１２のオン抵抗により決まる。ワードドライバＷＤＲＶは、ワードイネーブル信号／ＷＬＥＮおよびワードクロック信号／ＷＬＣＫがともに低レベルのときに、ワード線ＷＬを高レベルに活性化する。

ワード線制御部ＷＬＣは、電源線ＶＤＤと接地線ＶＳＳの間に直列に配置されたｐＭＯＳトランジスタＰ２１およびｎＭＯＳトランジスタＮ２１と、ワード線ＷＬの論理レベルを反転してトランジスタＰ２１のゲートに出力するＣＭＯＳインバータＣ３とを有している。なお、ｐＭＯＳトランジスタＰ２１のソースは、電源線ＶＤＤ以外の高レベル電圧線に接続されてもよい。ｎＭＯＳトランジスタＮ２１のソースは、接地線ＶＳＳ以外の低レベル電圧線に接続されてもよい。

トランジスタＰ２１のゲートは、ＣＭＯＳインバータＣ３の出力を制御電圧として受ける。トランジスタＰ２１は、ワード線ＷＬが高レベルの間にオンし、ワード線ＷＬを電源線ＶＤＤに接続する。このとき、トランジスタＰ２１は抵抗として動作する。トランジスタＮ２１のゲートはワード線ＷＬに接続され、ワード線ＷＬの電圧を制御電圧として受ける。トランジスタＮ２１は、ワード線ＷＬが高レベル電圧がトランジスタＮ２１の閾値を超えている間にオンし、ワード線ＷＬを接地線ＶＳＳに接続する。このとき、トランジスタＮ２１は抵抗として動作する。電源線ＶＤＤからトランジスタＰ２１、Ｎ２１を介して接地線ＶＳＳに流れる貫通電流は、トランジスタＰ２１のオン抵抗およびトランジスタＮ２１のオン抵抗により決まる。

トランジスタＰ２１のサイズおよび構造は、例えば、メモリセルのトランジスタＰ２と同じである。このため、トランジスタＰ２１の閾値電圧等の電気的特性は、トランジスタＰ２のそれと同じである。トランジスタＮ２１のサイズおよび構造は、例えば、メモリセルＭＣのトランジスタＮ２と同じである。このため、トランジスタＮ２１の閾値電圧等の電気的特性は、トランジスタＮ２のそれと同じである。インバータＣ３は、例えば、メモリセルＭＣのトランジスタＰ１、Ｎ１と同じトランジスタを用いて形成される。トランジスタＮ２１のサイズは、トランジスタＮ１２のサイズより小さい。このため、トランジスタＮ２１のオン抵抗は、トランジスタＮ１２のオン抵抗より高い。

図２に示したおよびワード線制御部ＷＬＣにより、ワードイネーブル信号／ＷＬＥＮおよびワードクロック信号／ＷＬＣＫがともに低レベルのときに、ワード線ＷＬの高レベルは、トランジスタＰ１１、Ｐ１２、Ｐ２１のオン抵抗とトランジスタＮ１２、Ｎ２１のオン抵抗との比で決まる。但し、ワード線ＷＬの高レベルを決める支配的な要因は、駆動能力が大きいトランジスタＰ１１、Ｐ１２とトランジスタＮ１２である。一方、ワードイネーブル信号／ＷＬＥＮが低レベルでワードクロック信号／ＷＬＣＫが高レベルのときに、ワード線ＷＬの高レベルは、駆動能力が小さいトランジスタＰ２１のオン抵抗とトランジスタＮ２１のオン抵抗の比で決まる。

トランジスタＰ１１、Ｐ１２、Ｎ１１、Ｎ１２のトランジスタサイズは、トランジスタＰ２１、Ｎ２１のトランジスタサイズに比べて十分に大きく（例えば、１００倍）、駆動能力も大きい。例えば、トランジスタサイズは、トランジスタのゲート幅Ｗで示される。トランジスタの駆動能力は、チャネル長Ｌとゲート幅Ｗの比Ｗ／Ｌで示される。例えば、トランジスタＰ１１、Ｐ１２、Ｎ１１、Ｎ１２、Ｐ２１、Ｎ２１のチャネル長はほぼ等しい。

メモリセルＭＣは、一般的なＳＲＡＭと同様に、ｐＭＯＳトランジスタＰ１、Ｐ２（負荷トランジスタ）、ｎＭＯＳトランジスタＮ１、Ｎ２（ドライバトランジスタ）およびｎＭＯＳトランジスタＮ３、Ｎ４（トランスファトランジスタ）を有している。トランジスタＰ１、Ｐ２の構造は互いに等しい。トランジスタＮ１、Ｎ２の構造は互いに等しい。トランジスタＮ３、Ｎ４の構造は互いに等しい。

図３は、図１に示したワードデコーダＷＤＥＣ、ワードドライバＷＤＲＶおよびワード線制御回路ＷＬＣの動作を示している。まず、ＳＲＡＭがアクセスされるときに、チップセレクト信号／ＣＳが低レベルに活性化される（図３（ａ））。読み出し動作ＲＤでは、ライトイネーブル信号／ＷＥは高レベルに保持される。書き込み動作ＷＲでは、ライトイネーブル信号／ＷＥはチップセレクト信号／ＣＳに同期して低レベルに活性化される（図３（ｂ））。アドレス信号ＡＤは、チップセレクト信号／ＣＳに同期してＳＲＡＭに供給される（図３（ｃ））。チップセレクト信号／ＣＳ、アドレス信号ＡＤおよびライトイネーブル信号／ＷＥは、ＳＲＡＭをアクセスするＣＰＵ等のコントローラから出力される。

図２に示したワードデコーダＷＤＥＣは、チップセレクト信号／ＣＳの活性化中に、アドレス信号ＡＤ（ロウアドレス）により示されるワード線ＷＬに対応するアドレスデコード信号ＡＤＥＣを高レベルに活性化する（図３（ｄ））。図１に示した制御回路ＣＮＴＬは、チップセレクト信号／ＣＳに同期してワード活性化信号ＷＬＰを高レベルに活性化する（図３（ｅ））。ワード活性化信号ＷＬＰは、ワード線ＷＬの活性化期間を決めるタイミング信号である。高レベルのアドレスデコード信号ＡＤＥＣを受けるＮＡＮＤゲートＣ１は、ワード活性化信号ＷＬＰに同期してワードイネーブル信号／ＷＬＥＮを低レベルに活性化する（図３（ｆ））。

制御回路ＣＮＴＬは、チップセレクト信号／ＣＳに同期してワードクロック信号／ＷＬＣＫを所定の期間低レベルに活性化する（図３（ｇ））。例えば、ワードクロック信号／ＷＬＣＫの活性化期間ＡＣＴ１は、ワード線ＷＬが高レベルまで上昇する時間に基づいて決められる。一般に、ワード線ＷＬは多数のメモリセルＭＣが接続されており、負荷容量が大きい。この実施形態では、駆動能力が大きいトランジスタＰ１１、Ｐ１２を活性化期間ＡＣＴ１にオンさせることで、アクセス動作（読み出し動作または書き込み動作）の開始時にワード線ＷＬを低レベルから高レベルに迅速に変化できる。

トランジスタＮ１２の駆動能力は、トランジスタＰ１１、Ｐ１２に合わせて大きく設計されている。これにより、トランジスタＮ１２は、トランジスタＰ１１、Ｐ１２を介してワード線ＷＬに流れ込む電流の一部を貫通電流として接地線ＶＳＳに流すことができる。したがって、駆動能力の大きいトランジスタＮ１２により、ワード線ＷＬの高レベル電圧を所望の値まで確実に下げることができる。

これに対して、トランジスタＮ１２がメモリセルＭＣのｎＭＯＳトランジスタＮ１またはＮ３と同じとき、トランジスタＮ１２の閾値電圧等の電気的特性は、メモリセルトランジスタの電気的特性に追従する。しかし、メモリセルトランジスタのサイズ（駆動能力）は小さいため、ワード線ＷＬの高レベル電圧を所望の値まで下げることはできない。

駆動能力が大きいトランジスタＰ１１、Ｐ１２、Ｎ１２に流れる貫通電流は大きい。しかし、活性化期間ＡＣＴ１は、ワード線ＷＬの活性化期間の一部（例えば、２０％から５０％）である。このため、トランジスタＰ１１、Ｐ１２、Ｎ１２をワード線ＷＬの活性化期間に常時オンするときに比べてＳＲＡＭの消費電流を少なくできる。

ワードドライバＷＤＲＶは、低レベルのワードイネーブル信号／ＷＬＥＮおよび低レベルのワードクロック信号／ＷＬＣＫに同期してトランジスタＮ１１をオフし、トランジスタＰ１１、Ｐ１２、Ｎ１２をオンする。これにより、ワード線ＷＬのレベルは、トランジスタＰ１１、Ｐ１２とトランジスタＮ１２とのオン抵抗の比で決まる値Ｖｂａｓｅに設定される（図３（ｈ））。

電圧Ｖｂａｓｅは、トランジスタＰ１１、Ｐ１２、Ｎ１２の閾値電圧に応じて定まる。トランジスタＰ１１、Ｐ１２、Ｎ１２は、メモリセルＭＣ内のトランジスタとサイズが異なり、また、レイアウトされる位置もメモリセルＭＣから離れている。このため、トランジスタＰ１１、Ｐ１２、Ｎ１２の閾値電圧は、メモリセルＭＣ内のトランジスタの閾値電圧とは一致しない。しかし、半導体メモリの製造条件の変動による閾値電圧がずれる方向は、ｐＭＯＳトランジスタ毎およびｎＭＯＳトランジスタ毎に同じである。したがって、電圧Ｖｂａｓｅは、メモリセルＭＣの閾値電圧に合わせた値に設定される。

電圧Ｖｂａｓｅは、電源電圧ＶＤＤより低いため、メモリセルＭＣのトランスファトランジスタＮ３、Ｎ４のオン抵抗は上がる。これにより、メモリセルＭＣのスタティックノイズマージンＳＮＭを向上できる。スタティックノイズマージンＳＮＭについては、図４で説明する。

活性化期間ＡＣＴ１の後、ワードクロック信号／ＷＬＣＫは高レベルに非活性化され、トランジスタＰ１１、Ｎ１２はオフする（図３（ｉ））。トランジスタＰ１１、Ｐ１２、Ｎ１２に流れる貫通電流はなくなる。一方、トランジスタＰ２１、Ｎ２１は、ワード線ＷＬの高レベル電圧によりオンしている。このため、ワード線ＷＬの活性化期間の残りの期間ＡＣＴ２に、トランジスタＰ２１、Ｎ２１を介して電源線ＶＤＤから接地線ＶＳＳに貫通電流が流れる。但し、トランジスタＰ２１、Ｎ２１は、メモリセルＭＣのトランジスタＰ１、Ｎ１と同じであり、サイズが小さい。このため、貫通電流は、トランジスタＰ１１、Ｐ１２、Ｎ１２を流れる貫通電流より大幅に少ない。したがって、ＳＲＡＭのアクセス動作時の消費電流を削減できる。

活性化期間ＡＣＴ２におけるワード線ＷＬの高レベル電圧は、トランジスタＰ２１のオン抵抗（閾値電圧）と、トランジスタＮ２１のオン抵抗（閾値電圧）の比に応じて設定される。すなわち、ワード線ＷＬの電圧は、トランジスタＰ２１のオン抵抗成分とトランジスタＮ２１のオン抵抗成分の抵抗分割により設定される。例えば、トランジスタＰ２１の閾値電圧（絶対値）が低いとき、あるいはトランジスタＮ２１の閾値電圧が高いとき、あるいはトランジスタＰ２１の閾値電圧（絶対値）が低く、トランジスタＮ２１の閾値電圧が高いとき、ワード線ＷＬの高レベル電圧は上昇する（図３（ｊ））。一方、トランジスタＰ２１の閾値電圧（絶対値）が高いとき、あるいはトランジスタＮ２１の閾値電圧が低いとき、あるいはトランジスタＰ２１の閾値電圧（絶対値）が高く、トランジスタＮ２１の閾値電圧が低いとき、ワード線ＷＬの高レベル電圧は下降する（図３（ｋ））。トランジスタＰ２１、Ｎ２１は、メモリセルＭＣのトランジスタＰ２、Ｎ２とそれぞれ同じである。このため、メモリセルＭＣ内のトランジスタの閾値電圧（電気的特性）に応じて、ワード線ＷＬの高レベル電圧を調整できる。以下では、断らない限りｐＭＯＳトランジスタの閾値電圧を絶対値で示す。

この後、チップセレクト信号／ＣＳが高レベルに非活性化される（図３（ｌ））。アドレスデコード信号ＡＤＥＣは、アドレス信号ＡＤの変化に同期して非活性化される（図３（ｍ））。ワード活性化信号ＷＬＰは、チップセレクト信号／ＣＳの非活性化に同期して非活性化される（図３（ｎ））。ワードイネーブル信号／ＷＬＥＮは、アドレスデコード信号ＡＤＥＣまたはワード活性化信号ＷＬＰの非活性化に同期して非活性化される（図３（ｏ））。ワードイネーブル信号／ＷＬＥＮの非活性化に同期してトランジスタＰ１２はオフし、トランジスタＮ１１はオンする。そして、ワード線ＷＬは低レベルに非活性化される（図３（ｐ））。ワード線ＷＬの低レベルの変化により、ワード線制御部ＷＬＣのトランジスタＰ２１、Ｎ２１はオフする。

図４は、図３に示したメモリセルＭＣの電気的特性を示している。横軸はｎＭＯＳトランジスタＮ１−Ｎ４の閾値電圧Ｖｔｈｎを示す。縦軸は、ｐＭＯＳトランジスタＰ１−Ｐ２の閾値電圧Ｖｔｈｐを示す。図中の破線Ｔｙｐは、閾値電圧Ｖｔｈｎ、Ｖｔｈｐの標準値（理想値）を示す。平行四辺形で示す領域は、閾値電圧の規格を示す。閾値電圧Ｖｔｈｎ、Ｖｔｈｐは、ＳＲＡＭの製造工程においてチップ毎またはウエハ毎に測定される。そして、規格内の閾値電圧Ｖｔｈｎ、Ｖｔｈｐを有するチップについて、詳細な動作テストが実施される。

図に示したメモリセルＭＣは、トランスファトランジスタＮ３側の記憶ノードＮＤ１が低レベルＬを記憶し、トランスファトランジスタＴ４側の記憶ノードＮＤ２が高レベルＨを記憶している。図の左上のメモリセルＭＣは、読み出し動作マージン（スタティックノイズマージンＳＮＭ）が少ない例を示している。図の右下のメモリセルＭＣは、書き込み動作マージンが少ない例を示している。

読み出し動作では、ビット線ＢＬ、／ＢＬは、予め高レベルＨにプリチャージされる。ｎＭＯＳトランジスタＮ１−Ｎ４の閾値電圧Ｖｔｈｎが低いとき（Ｌｏｗ）、トランスファトランジスタＮ３のオン抵抗は下がる。このため、トランスファトランジスタＮ３を介してビット線ＢＬから記憶ノードＮＤ１に流れる電流量は増える。ドライバトランジスタＮ１の閾値電圧Ｖｔｈｎも低いため、記憶ノードＮＤ１から接地線ＶＳＳに流れる電流量も増加する。しかし、記憶ノードＮＤ１の電圧は、ビット線ＢＬからの電流により一時的に上昇しやすくなる。

ドライバトランジスタＮ２は、記憶ノードＮＤ１が低レベルＬを保持しているときオフしているが、記憶ノードＮＤ１の電圧の上昇（スタティックノイズ）によりオンしやすくなる。ドライバトランジスタＮ２がオンするとメモリセルＭＣに保持されているデータの論理は破壊される。すなわち、閾値電圧Ｖｔｈｎが低いとき、読み出し動作マージン（スタティックノイズマージンＳＮＭ）は低下する。読み出し動作マージンの低下は、ｐＭＯＳトランジスタＰ１−Ｐ２の閾値電圧Ｖｔｈｐが高いとき、あるいはｎＭＯＳトランジスタＮ１−Ｎ４の閾値電圧Ｖｔｈｎが低く、かつｐＭＯＳトランジスタＰ１−Ｐ２の閾値電圧Ｖｔｈｐが高いときにも発生する。さらに、上述した読み出し動作と同じ不具合が、書き込み動作においてデータが書き込まれないメモリセルＭＣ（コラムスイッチにより選択されないメモリセルＭＣ）で発生する。

書き込み動作では、例えば、ビット線ＢＬ、／ＢＬは、データ入出力部ＩＯＢによって記憶ノードＮＤ１、ＮＤ２と反対のレベルＨ、Ｌに設定される。トランジスタＮ１−Ｎ４の閾値電圧Ｖｔｈｎが高いとき（Ｈｉｇｈ）、記憶ノードＮＤ２からビット線／ＢＬに流れる電流量は減る。また、記憶ノードＮＤ２からドライバトランジスタＮ２を介して接地線ＶＳＳに流れる電流は減る。このため、記憶ノードＮＤ２は、低レベルＬに反転し難くなる。すなわち、閾値電圧Ｖｔｈｎが高いとき、書き込み動作マージンは低下する。書き込み動作マージンの低下は、ｐＭＯＳトランジスタＰ１−Ｐ２の閾値電圧Ｖｔｈｐが低いとき、あるいはｎＭＯＳトランジスタＮ１−Ｎ４の閾値電圧Ｖｔｈｎが高く、かつｐＭＯＳトランジスタＰ１−Ｐ２の閾値電圧Ｖｔｈｐが低いときにも発生する。

図２に示した回路では、ワード線制御部ＷＬＣのトランジスタＮ２１は、メモリセルＭＣのｎＭＯＳトランジスタの閾値電圧Ｖｔｈｎと同じ値に製造される。同様に、ワード線制御部ＷＬＣのトランジスタＰ２１は、メモリセルＭＣのｐＭＯＳトランジスタの閾値電圧Ｖｔｈｐと同じ値に製造される。閾値電圧Ｖｔｈｎが低いとき、トランジスタＮ２１のオン抵抗は下がるため、ワード線ＷＬの高レベル電圧は下がる。閾値電圧Ｖｔｈｐが高いとき、トランジスタＰ２１のオン抵抗は上がるため、ワード線ＷＬの高レベル電圧は下がる。ワード線ＷＬの高レベル電圧が下がるため、トランスファトランジスタＮ３のオン抵抗は上がる。したがって、図４の左上のメモリセルＭＣに示した閾値電圧の条件において、ビット線ＢＬから記憶ノードＮＤ１に流れる電流量が増加することを防止でき、読み出し動作マージンが低下することを防止できる。

さらに、閾値電圧Ｖｔｈｎが高いとき、トランジスタＮ２１のオン抵抗は上がるため、ワード線ＷＬの高レベル電圧は上がる。閾値電圧Ｖｔｈｐが低いとき、トランジスタＰ２１のオン抵抗は下がるため、ワード線ＷＬの高レベル電圧は上がる。ワード線ＷＬの高レベル電圧が上がるため、トランスファトランジスタＮ４のオン抵抗は下がる。したがって、図４の右下のメモリセルＭＣに示した閾値電圧の条件において、ビット線／ＢＬから記憶ノードＮＤ２に流れる電流量が減少することを防止でき、書き込み動作マージンが低下することを防止できる。

以上、この実施形態では、ワード線ＷＬの活性化期間の最初の期間ＡＣＴ１に駆動能力の高いトランジスタＰ１１、Ｐ１２、Ｎ１２をオンし、ワード線ＷＬの活性化期間の残りの期間ＡＣＴ２に駆動能力の低いトランジスタＰ２１、Ｎ２１のみをオンする。これにより、ワード線ＷＬの高レベル電圧を、消費電力を増加することなく迅速に電源電圧ＶＤＤより低い所望の値に設定することができる。また、ワード線ＷＬの高レベル電圧をメモリセルＭＣの閾値電圧Ｖｔｈｐ、Ｖｔｈｎに応じた最適な値に設定することができる。特に、ワード線ＷＬの高レベル電圧を、閾値電圧Ｖｔｈｎだけでなく、閾値電圧Ｖｔｈｐに合わせて最適な値に設定することができる。この結果、閾値電圧Ｖｔｈｐ、Ｖｔｈｎのばらつきによる読み出し動作マージンおよび書き込み動作マージンの低下を防止でき、ＳＲＡＭの歩留の低下を防止できる。

図５は、別の実施形態における半導体メモリを示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のＳＲＡＭでは、ワード線制御部ＷＬＣは、メモリセルアレイＡＲＹ内にダミーメモリセルＤＭＣを用いて形成されている。ダミーメモリセルＤＭＣは、メモリセルＭＣのトランジスタＰ１−Ｐ２、Ｎ１−Ｎ４と同じトランジスタを有しており、メモリセルＭＣと同じ間隔で形成されている。また、ダミーメモリセルＤＭＣの両側には、ビット線ＢＬ、／ＢＬと同じ間隔でダミービット線ＤＢＬ、／ＤＢＬが配置されている。その他の構成は、図１と同じである。なお、ワード線制御部ＷＬＣは、図１に示したように、メモリセルアレイＡＲＹの外側に配置してもよい。

図６は、図５に示したワードデコーダＷＤＥＣ、ワードドライバＷＤＲＶおよびワード線制御回路ＷＬＣの例を示している。メモリセルＭＣは、図２と同じである。ダミーメモリセルＤＭＣの構造は、メモリセルＭＣと同じであり、トランジスタの接続配線の一部がメモリセルＭＣの接続配線と相違している。その他の構成は、図２と同じである。図の下側のダミーメモリセルＤＭＣは、等価回路を示している。

等価回路において、ワード線制御部ＷＬＣは、ｐＭＯＳトランジスタＰ２、ｎＭＯＳトランジスタＮ２、ＣＭＯＳインバータＰ１／Ｎ１、およびｎＭＯＳトランジスタＮ４を有している。トランジスタＰ２、Ｎ２は、電源線ＶＤＤと接地線ＶＳＳの間に直列に配置されている。ＣＭＯＳインバータＰ１／Ｎ１は、ワード線ＷＬの論理レベルを反転してトランジスタＰ２、Ｎ２のゲートに出力する。ｎＭＯＳトランジスタＮ４は、ワード線ＷＬと接地線ＶＳＳの間に直列に配置されている。

ワード線制御部ＷＬＣは、図２に示したワード線制御部ＷＬＣにＣＭＯＳインバータＰ１／Ｎ１の出力をゲートで受けるトランジスタＮ２を追加している。ワード線制御部ＷＬＣの動作は、図３と同じである。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、ワード線制御部ＷＬＣをメモリセルＭＣと同じ構造のダミーメモリセルＤＭＣを用いて形成することで、メモリセルＭＣ内のトランジスタの電気的特性に合わせてワード線ＷＬの高レベル電圧を正確に設定できる。

図７は、別の実施形態におけるワードデコーダＷＤＥＣ、ワードドライバＷＤＲＶおよびワード線制御回路ＷＬＣの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。メモリセルＭＣは、図２と同じである。半導体メモリは、ＳＲＡＭである。

この実施形態では、ワード線制御回路ＷＬＣのｎＭＯＳトランジスタＮ２１のゲートが電源線ＶＤＤに接続されている。ワード線制御回路ＷＬＣのその他の構成は、図２と同じである。ワード線制御部ＷＬＣの動作は、図３と同じである。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。

図８は、別の実施形態におけるワードデコーダＷＤＥＣ、ワードドライバＷＤＲＶおよびワード線制御回路ＷＬＣの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。メモリセルＭＣは、図２と同じである。

この実施形態では、ワードドライバＷＤＲＶは、ワード線制御部ＷＬＣのインバータＣ３の出力を受ける遅延回路Ｃ４と、ワード活性化信号ＷＬＰおよび遅延回路Ｃ４の出力信号を受け、ワードクロック信号／ＷＬＣＫを生成するＮＡＮＤゲートＣ５を有している。図１に示した左上の制御回路ＣＮＴＬは、ワードクロック信号／ＷＬＣＫを生成しない。

遅延回路Ｃ４は、縦続接続された偶数個のインバータを有している。遅延回路Ｃ４の遅延時間は、図３に示した活性化期間ＡＣＴ１に等しい。遅延回路Ｃ４は、ワード線ＷＬの活性化から活性化期間ＡＣＴ１後に低レベルの非活性化信号をＮＡＮＤゲートＣ５に出力する。遅延回路Ｃ４により、制御回路ＣＮＴＬを使用することなく、図３と同じ波形を有するワードクロック信号／ＷＬＣＫを生成できる。なお、ワード線制御部ＷＬＣのトランジスタＮ２１のゲートは、図７に示したように、電源線ＶＤＤに接続してもよい。また、遅延回路Ｃ４は、ワード制御部ＷＬＣに配置してもよい。さらに、遅延回路Ｃ４を縦続接続された奇数個のインバータで形成し、遅延回路Ｃ４の入力にワード線ＷＬを直接接続してもよい。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、ワードクロック信号／ＷＬＣＫの非活性化タイミング（立ち上がりエッジ）をワード線ＷＬの電圧の変化に応答して生成する。このため、活性化期間ＡＣＴ１の終了タイミングを、ワード線ＷＬの実際の活性化タイミングから所定時間後に常に設定できる。この結果、トランジスタＰ１１、Ｐ１２、Ｎ１２に貫通電流が流れる活性化期間ＡＣＴ１を最小限に設定でき、ＳＲＡＭのアクセス動作時の消費電流を削減できる。換言すれば、メモリセルＭＣのトランジスタの閾値電圧が低く、リーク電流が多いときにも、消費電流の規格値を超えるＳＲＡＭの数を少なくでき、歩留の低下を防止できる。

図９は、別の実施形態におけるワードデコーダＷＤＥＣ、ワードドライバＷＤＲＶおよびワード線制御回路ＷＬＣの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。メモリセルＭＣは、図２と同じである。半導体メモリは、ＳＲＡＭである。

この実施形態では、ワード線制御部ＷＬＣは、図６と同様に、ダミーメモリセルＤＭＣを用いて形成される。ワードドライバＷＤＲＶは、図８と同様に、遅延回路Ｃ４およびＮＡＮＤゲートＣ５を有している。ワードクロック信号／ＷＬＣＫは、ＮＡＮＤゲートＣ５により生成されるため、図１に示した左上の制御回路ＣＮＴＬは、ワードクロック信号／ＷＬＣＫを生成しない。ワード線制御部ＷＬＣの動作は、図３と同じである。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。

図１０は、別の実施形態におけるワードデコーダＷＤＥＣ、ワードドライバＷＤＲＶおよびワード線制御回路ＷＬＣの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。メモリセルＭＣは、図２と同じである。半導体メモリは、ＳＲＡＭである。

この実施形態では、ワード線制御回路ＷＬＣは、図２の構成からトランジスタＮ２１を削除し、ダイオード接続されたｎＭＯＳトランジスタＮ２２、Ｎ２３を追加している。すなわち、トランジスタＮ２２のゲートはワード線ＷＬに接続されている。トランジスタＮ２３のゲートは、トランジスタＮ２２のソースに接続されている。ＳＲＡＭのその他の構成は、ワード制御部ＷＬＣのトランジスタのサイズが異なることを除き、図１および図２と同じである。

なお、ワード制御部ＷＬＣは、図５および図６に示したように、メモリセルアレイＡＲＹ内に、ダミーメモリセルＤＭＣを用いて形成してもよい。また、図８に示した遅延回路Ｃ４を用いてワードクロック信号／ＷＬＣＫを生成してもよい。

図１１は、図１０に示したワードデコーダＷＤＥＣ、ワードドライバＷＤＲＶおよびワード線制御回路ＷＬＣの動作の例を示している。図に示した動作は、活性化期間ＡＣＴ２のワード線ＷＬの電圧が図４と異なる。その他の動作は図４と同じである。

この実施形態では、メモリセルＭＣのｎＭＯＳトランジスタの閾値電圧Ｖｔｈｎが高いときに、図１０に示したトランジスタＮ２２、Ｎ２３はオンし難くなる。したがって、ｎＭＯＳトランジスタの閾値電圧Ｖｔｈｎが高いとき、活性化期間ＡＣＴ２におけるワード線ＷＬの高レベル電圧は高くなる（図１１（ａ））。ワード線ＷＬの高レベル電圧は高くすることで、メモリセルＭＣのトランスファトランジスタＮ３、Ｎ４のオン抵抗を下げることができ、書き込み動作マージンを向上できる。

なお、図１０に示したトランジスタＰ２１の閾値電圧は、メモリセルＭＣの閾値電圧Ｖｔｈｎ、Ｖｔｈｐが標準値Ｔｙｐのときに、活性化期間ＡＣＴ２のワード線ＷＬの電圧が図３に示した基準電圧Ｖｂａｓｅになるように設計される。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。

図１２は、別の実施形態におけるワードデコーダＷＤＥＣ、ワードドライバＷＤＲＶおよびワード線制御回路ＷＬＣの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。メモリセルＭＣは、図２と同じである。半導体メモリは、ＳＲＡＭである。

この実施形態では、図１０に示したダイオード接続されたｎＭＯＳトランジスタＮ２２、Ｎ２３が、図２のワード線制御部ＷＬＣに追加されている。その他の構成は、図１および図２と同じである。なお、ワード制御部ＷＬＣは、図５および図６に示したように、メモリセルアレイＡＲＹ内に、ダミーメモリセルＤＭＣを用いて形成してもよい。また、図８に示した遅延回路Ｃ４を用いてワードクロック信号／ＷＬＣＫを生成してもよい。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。

以上の詳細な説明により、実施形態の特徴点及び利点は明らかになるであろう。これは、特許請求の範囲がその精神及び権利範囲を逸脱しない範囲で前述のような実施形態の特徴点及び利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良及び変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物及び均等物に拠ることも可能である。

一実施形態における半導体メモリを示している。 図１に示したワードデコーダ、ワードドライバ、ワード線制御回路およびメモリセルアレイの例を示している。 図１に示したワードデコーダ、ワードドライバおよびワード線制御回路の動作を示している。 図３に示したメモリセルの電気的特性を示している。 別の実施形態における半導体メモリを示している。 図５に示したワードデコーダ、ワードドライバおよびワード線制御回路の例を示している。 別の実施形態におけるワードデコーダ、ワードドライバおよびワード線制御回路の例を示している。 別の実施形態におけるワードデコーダ、ワードドライバおよびワード線制御回路の例を示している。 別の実施形態におけるワードデコーダ、ワードドライバおよびワード線制御回路の例を示している。 別の実施形態におけるワードデコーダ、ワードドライバおよびワード線制御回路の例を示している。 図１０に示したワードデコーダ、ワードドライバおよびワード線制御回路の動作の例を示している。 別の実施形態におけるワードデコーダ、ワードドライバおよびワード線制御回路の例を示している。

符号の説明

ＡＤＢ‥アドレスバッファ；ＡＲＹ‥メモリセルアレイ；ＢＬ、／ＢＬ‥ビット線；ＣＤＥＣ‥コラムデコーダ；ＣＭＤＢ‥コマンドバッファ；ＣＮＴＬ‥複数の制御回路；ＣＳＷ‥コラムスイッチ部；ＤＢＬ、／ＤＢＬ‥ダミービット線；ＤＭＣ‥ダミーメモリセル；ＩＯＢ‥データ入出力部；ＭＣ‥メモリセル；ＰＲＥ‥プリチャージ部；ＳＡ‥センスアンプ部；ＷＤＥＣ‥ワードデコーダ；ＷＤＲＶ‥ワードドライバ；ＷＬ‥ワード線；ＷＬＣ‥ワード線制御部；／ＷＬＣＫ‥ワードクロック信号；ＷＬＰ‥ワード活性化信号

Claims (9)

1. スタティックメモリセルと、
   前記スタティックメモリセルのトランスファトランジスタに接続されたワード線と、
   前記ワード線を活性化するワードドライバと、
   前記ワード線の活性化に対応して前記ワード線の高レベル電圧を下げるために前記ワード線を低レベル電圧線に接続し、前記ワード線の活性化から第１期間後に前記ワード線と低レベル電圧線との接続を解除する第１抵抗部と、
   前記ワード線の活性化期間のうち少なくとも前記第１期間を除く第２期間に、前記ワード線を高レベル電圧線に接続する第２抵抗部と、
   前記第２期間に、前記ワード線を低レベル電圧線に接続し、オン抵抗が前記第１抵抗部より高い第３抵抗部とを備え、
   前記第２期間中の前記ワード線の高レベル電圧は、前記第２および第３抵抗部の抵抗分割により、前記高レベル電圧線の電圧より低く設定されることを特徴とする半導体メモリ。
2. 請求項１記載の半導体メモリにおいて、
   前記第１、第２および第３抵抗部は、ゲートで制御電圧を受けてオンするときに抵抗として動作するトランジスタを備え、
   前記第３抵抗部のトランジスタのサイズは、前記第１抵抗部のトランジスタのサイズより小さいことを特徴とする半導体メモリ。
3. 請求項２記載の半導体メモリにおいて、
   第２抵抗部のトランジスタは、前記メモリセルのｐＭＯＳトランジスタと同じサイズのｐＭＯＳトランジスタであり、
   第３抵抗部のトランジスタは、前記メモリセルのｎＭＯＳトランジスタと同じサイズのｎＭＯＳトランジスタであることを特徴とする半導体メモリ。
4. 請求項１ないし請求項３のいずれか１項記載の半導体メモリにおいて、
   前記第２抵抗部は、前記ワード線の電圧レベルを反転したレベルをゲートで受け、ソースが前記高レベル電圧線に接続され、ドレインが前記ワード線に接続されたｐＭＯＳトランジスタであり、
   前記第３抵抗部は、ゲートおよびドレインが前記ワード線に接続され、ソースが前記低レベル電圧線に接続されたｎＭＯＳトランジスタであることを特徴とする半導体メモリ。
5. 請求項１ないし請求項３のいずれか１項記載の半導体メモリにおいて、
   前記第２抵抗部は、前記ワード線の電圧レベルを反転したレベルをゲートで受け、ソースが前記高レベル電圧線に接続され、ドレインが前記ワード線に接続されたｐＭＯＳトランジスタであり、
   前記第３抵抗部は、ドレインが前記ワード線に接続され、ゲートが前記高レベル電圧線に接続され、ソースが前記低レベル電圧線に接続されたｎＭＯＳトランジスタであることを特徴とする半導体メモリ。
6. 請求項１ないし請求項３のいずれか１項記載の半導体メモリにおいて、
   前記第２抵抗部は、前記ワード線の電圧レベルを反転したレベルをゲートで受け、ソースが前記高レベル電圧線に接続され、ドレインが前記ワード線に接続されたｐＭＯＳトランジスタであり、
   前記第３抵抗部は、前記ワード線と前記低レベル電圧線との間に直列にダイオード接続された複数のｎＭＯＳトランジスタを有することを特徴とする半導体メモリ。
7. 請求項１ないし請求項６のいずれか１項記載の半導体メモリにおいて、
   スタティックメモリセルと同じトランジスタを有するダミーメモリセルを備え、
   前記第２および第３抵抗部は、前記ダミーメモリセルのトランジスタを用いて形成されることを特徴とする半導体メモリ。
8. 請求項１ないし請求項７のいずれか１項記載の半導体メモリにおいて、
   前記ワード線の活性化から前記第１期間後に非活性化信号を出力する遅延回路を備え、
   前記第１抵抗部は、前記非活性化信号に応答して前記ワード線と低レベル電圧線との接続を解除することを特徴とする半導体メモリ。
9. 請求項８記載の半導体メモリにおいて、
   前記遅延回路の入力は、前記ワード線の電圧および前記ワード線の電圧の変化に応答して変化する信号のいずれかを受けることを特徴とする半導体メモリ。

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