JP3880399B2

JP3880399B2 - 光電変換装置

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Publication number: JP3880399B2
Application number: JP2002001492A
Authority: JP
Inventors: 開小塚
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2002-01-08
Filing date: 2002-01-08
Publication date: 2007-02-14
Anticipated expiration: 2018-02-20
Also published as: JP2002305320A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＣＭＯＳカレントミラー回路から成るＣＭＯＳ定電流源回路を有する一次元及び２次元の光電変換装置及びこれを用いた画像読み取り装置にかかわるものであり、特に電源電圧印加時における定電流源回路の立ち上がり特性が良好なＣＭＯＳ定電流源回路や定電流源回路を含む半導体デバイスの回路構成に関わるものである。
【０００２】
【従来の技術】
近年、光電変換装置の分野においては、受光素子と周辺回路を同一基板中に形成した光電変換装置の開発が積極的に行われている。
【０００３】
例えば、演算増幅器を受光素子と同一半導体基板中に形成したリニアセンサ（テレビジョン学会誌Ｖｏｌ．４７、Ｎｏ９（１９９３）ｐｐ．１１８０）、サンプルホールド回路を有するイメージセンサ（特開平４−２２３７７１号公報）、演算増幅器で構成された内部基準電圧発生回路を有する固体撮像装置（特開平９−６５２１５号公報）、等が提案されている。
【０００４】
また、演算増幅器のバイアス電流は一般的に定電流源回路を用いて生成されるが、この定電流源回路をＭＯＳトランジスタを用いて形成する場合には、例えば図３に示すようなＣＭＯＳ定電流源回路（R.Gregorian,G.C.Temes Analog MOS Integrated Circuits for Signal Processing P.127 Figs. 4 and 5.）を用いるのが一般的であるが、その他にも特開平７−４４２５４号公報に開示されているようなＣＭＯＳ定電流源回路も提案されている。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来技術に開示されているＣＭＯＳ定電流源回路と受光素子とを同一半導体基板中に形成した光電変換装置においては、光照射時にＣＭＯＳ定電流源回路が動作しない場合がある。
【０００６】
図３に示した、従来のＣＭＯＳ定電流源回路に電源電圧が印加された状態においては、
（１）定電流が流れている状態（図３においてＱ２、Ｑ４のＭＯＳトランジスタが飽和領域で動作している状態）
（２）定電流がほとんど流れない状態（図３において、約Ｖ₀₁＝ＧＮＤ、約Ｖ₀₂＝ＶＤＤ）
の２つの安定点が存在する。
【０００７】
当然のことながら、（２）の状態においては、バイアス電流がほとんど流れないため、回路は正常に動作しない。
【０００８】
通常、電源電圧を印加すると、（１）の状態で安定するが、図３に示したＣＭＯＳ定電流源回路を光電変換装置に適用した場合、このＣＭＯＳ定電流源回路に光が照射されると、（２）の状態で安定する場合がある。
【０００９】
この理由を以下に説明する。
【００１０】
例えば、Ｑ３のＰＭＯＳトランジスタのドレイン（Ｐ型）とウエル（Ｎ型）で形成されるＰＮ接合部で光キャリアが発生すると、図３のＶ₀₁には光生成ホールが蓄積され、電位が上昇し、上昇しすぎれば、Ｑ３，Ｑ４のＰＭＯＳトランジスタはオフ状態となる。それに伴って、Ｖ₀₂の電位も下降し、最終的には上記の定電流がほとんど流れない（２）の状態で安定する。
【００１１】
また、Ｑ１のＮＭＯＳトランジスタのドレイン（Ｎ型）とウエル（Ｐ型）で形成されるＰＮ接合部で、光キャリアが発生する場合も、同様に、上記の（２）の状態で安定することになる。
【００１２】
従って、パターンレイアウトやデザインルールの制約で、この定電流源回路の遮光が十分にできない場合には、定電流源回路が正常に動作しないという問題が発生するのである。
【００１３】
［発明の目的］
本発明の目的は、定電流源回路を遮光する以外に、光照射時においても電源投入時に正常に動作するＣＭＯＳ定電流源回路を有する光電変換装置を提供することにある。
【００１４】
【課題を解決するための手段】
上記の問題を解決するために、本発明は、光電変換を行う受光部と、電源回路とを同一半導体基板中に形成した光電変換装置であって、前記電源回路は、ソースが正電源に接続された第１ＰＭＯＳトランジスタと、ソースが前記正電源に接続され、ゲート及びドレインが前記第１ＰＭＯＳトランジスタのゲートに接続された第２ＰＭＯＳトランジスタと、ソースが基準電位に接続され、ゲート及びドレインが前記第１ＰＭＯＳトランジスタのドレインと接続された第１ＮＭＯＳトランジスタと、ソースが抵抗を介して前記基準電位に接続され、ゲートが前記第１ＮＭＯＳトランジスタのゲートに接続され、ドレインが、前記第２ＰＭＯＳトランジスタのドレインに接続された第２ＮＭＯＳトランジスタとで構成される２つのカレントミラー回路を有し、前記第２ＰＭＯＳトランジスタのドレインにカソードが接続され、かつ逆バイアスが印加されたホトダイオードを設け、前記第２ＰＭＯＳトランジスタのドレインの面積と前記ホトダイオードの面積が共に１８０μｍ ²であり、かつ、前記第２ＰＭＯＳトランジスタのドレインの遮光率が６５％であり、前記ホトダイオードの遮光率が２０％であることを特徴とする。
【００１５】
さらに前記受光部からの信号を順次読み出すシフトレジスタと、前記シフトレジスタによって順次読み出される前記受光部からの信号を増幅するアンプとを有し、前記電源回路は、前記アンプに電源を供給することを特徴とする。
【００１６】
さらに前記受光部の光電変換を行う光電変換部を主走査方向に配列し、この配列を複数列配置して副走査方向に走査することを特徴とする。
【００１７】
［作用］
本発明によれば、例えば、Ｑ３のＰＭＯＳトランジスタのドレイン（Ｐ型）とウエル（Ｎ型）で形成されるＰＮ接合部で光キャリアが発生した場合においても、このノードに接続されたホトダイオードで発生する光生成電子によって、このノードの電位上昇を抑制することが可能となるため、Ｑ３、Ｑ４のＰＭＯＳトランジスタはオフ状態にはならず、定電流源回路は正常な状態で安定する。
【００１８】
また、Ｑ１のＮＭＯＳトランジスタのドレイン（Ｎ型）とウエル（Ｐ型）で形成されるＰＮ接合部で光キャリアが発生した場合においても、同様に、このノードに接続されたホトダイオードで発生する光生成ホールによって、このノードの電位下降を抑制することが可能となるため、Ｑ１、Ｑ２のＮＭＯＳトランジスタはオフ状態にはならず、定電流源回路は正常な状態で安定する。
【００１９】
本発明においては、定電流源を構成するＭＯＳトランジスタのドレインとウエルで発生する光電源より、ホトダイオードに流れる光電流が多ければ、その効果を十分に発揮できる。しかしながら、ホトダイオードに流れる光電流が大き過ぎる場合は、定電流源回路の電流精度を悪化させ、かつ、暗時と光照射時で定電流が変化するというような不都合も生じる。従って、本発明において、ホトダイオードに流れる光電流は、定電流回路に流れる電流に対して、十分小さくすることが好ましい。
【００２０】
また、本発明は、１次元、２次元の光電変換装置のみならず、種々の光電変換装置や半導体デバイスに適用することが可能であることはいうまでもない。
【００２１】
以上述べたように、パターンレイアウトやデザインルールの制約で、定電流源回路部分の遮光が十分にできない場合においても、本発明の構成を用いることにより、光照射時に定電流源回路が正常に動作しないという問題を解決することが可能になるのである。
【００２２】
【発明の実施の形態】
以下、実施形態を用いて、本発明の具体的な構成の説明を行う。
【００２３】
〔第１の実施形態〕
本発明の第１の実施形態における３画素分の等価回路図を、図１に示して説明する。
【００２４】
本実施形態は、光電変換素子のホトダイオード１０、１０'、１０"と、ＰＭＯＳトランジスタ１１、１１'、１１"のゲート、リセットスイッチ１２、１２'、１２"が接続され、ホトダイオード１０、１０'、１０"で発生した信号電荷を、ＰＭＯＳトランジスタ１１、１１'、１１"をソースホロアで読み出す光電変換装置である。ここで、ソースホロアはＰＭＯＳトランジスタ１３、１３'、１３"の定電流負荷を用いている。この定電流負荷のＰＭＯＳトランジスタ１３、１３'、１３"のゲートに定電流源２０が接続されている。
【００２５】
この光電変換装置は、まずリセットパルスφＲＥＳをハイとして、リセットスイッチ１２、１２'、１２"をオンとして、ホトダイオード１０、１０'、１０"のアノードを一括してリセット電位ＶＲＥＳにリセットする。次に、所定時間映像光をホトダイオード１０、１０'、１０"に照射し、この映像光量に応じてホトダイオード１０、１０'、１０"のアノード電位がＰＭＯＳトランジスタ１１、１１'、１１"のしきい値以下に下がり、ＰＭＯＳトランジスタ１１、１１'、１１"をオンして、映像光量に応じた電流を流す。その電流に応じた電圧を出力電圧として出力電圧Ｖ０１，Ｖ０２，Ｖ０３を出力する。
【００２６】
上記定電流負荷の電流を生成する定電流源２０は、ソースが正電源に接続された第１ＰＭＯＳトランジスタ２と、ソースが該正電源に接続され、ゲート及びドレインが該第１ＰＭＯＳトランジスタ２のゲートに接続された第２ＰＭＯＳトランジスタ１と、ソースが負電源に接続され、ゲート及びドレインが該第１ＰＭＯＳトランジスタのドレインと接続された第１ＮＭＯＳトランジスタ４と、ソースが抵抗Ｒを介して基準電圧の負電源に接続され、ゲートが該第１ＮＭＯＳトランジスタのゲートに接続され、ドレインが、該第２ＰＭＯＳトランジスタのドレインに接続された第２ＮＭＯＳトランジスタ３と、で構成されるカレントミラー回路と、該第２ＰＭＯＳトランジスタのドレインにカソードが接続され、かつ逆バイアスが印加されるホトダイオード５とから構成される。特に、このホトダイオード５を、ＰＭＯＳトランジスタ１のドレインとＧＮＤとの間で逆バイアスが印加されるように設けていることに特徴がある。
【００２７】
本実施形態における、ＰＭＯＳトランジスタ１のドレイン面積、ドレインの遮光率、ホトダイオード面積、ホトダイオード遮光率を以下に示す。
【００２８】
【表１】

この場合、定電流源回路２０のＰＭＯＳ１、及びＰＭＯＳ２を流れる定電流は約２０μＡであるのに対し、光照射時にホトダイオード５に流れる光電流は１ｐＡ以下であるため、ホトダイオード５の光電流は定電流源の精度に影響を及ぼさない。
【００２９】
本実施形態において、光照射時に電源電圧を印加した場合でも定電流源は正常に動作し、光電変換装置は正常に光反応を示した。しかし、ホトダイオード５が無い、従来の定電流源回路を用いた場合、電源電圧印加後も定電流源回路は遮断状態となり、光電変換装置は光反応を示さなかった。
【００３０】
尚、図１には３画素分のみの等価回路を示しているが、本実施形態は、実際には１チップ当たり２３４画素から構成される１次元ラインセンサチップであり、該１次元ラインセンサチップを複数個１列に接続することにより、密着型イメージセンサとして光電変換装置を形成している。
【００３１】
〔第２の実施形態〕
図２は本発明の第２の実施形態における等価回路図である。本実施形態は受光素子アレイ２３の共通出力線２１の出力をオペアンプ２４を用いてインピーダンス変換をして信号を出力する光電変換装置である。
【００３２】
受光素子アレイ２３で各受光素子で光電変換された信号出力は、シフトレジスタ２２により共通出力線２１に順次出力される。また共通出力線２１はオペアンプ２４の入力に接続されている。本実施形態においては、オペアンプ２４のバイアス電流を生成する定電流源２０のＮＭＯＳ４のドレインと電源電圧との間で逆バイアスが印加されるようにホトダイオード５を設けている。
【００３３】
このオペアンプ２４は、定電流源２０の出力に接続されたＰＭＯＳ２５のゲートに接続され、ＰＭＯＳ２５のドレインにはカレントミラー効果によりＰＭＯＳ１のドレイン電流と同一電流が流れ、ＰＭＯＳ２５のドレインに接続されたカレントミラー回路のＮＭＯＳ２６，２７，３０に写像され、ＮＭＯＳ２７のドレインに接続された負荷としてのカレントミラー回路のＰＭＯＳ２８，２９で再度写像され、ＮＭＯＳ３０のドレインに接続されたカレントミラー回路のＰＭＯＳ３１，３２で、ＰＭＯＳ３２のドレインには、結果的にＰＭＯＳ１のドレイン電流と同一電流が流れる。受光素子アレイの信号出力はＰＭＯＳ３３のゲートに入力され、そのドレインから反転出力として出力段ＮＭＯＳ３７のゲートに入力され、受光素子アレイの信号出力と同相の画像信号出力Ｖｏｕｔを得る。なお、ＮＭＯＳ３５，３６は入力段の差動ＰＭＯＳ３３，３４の負荷となり、キャパシタ３８は当該オペアンプの位相補償用コンデンサである。
【００３４】
本実施形態において、定電流源２０に対して光照射時に電源電圧を印加した場合でも、定電流源２０は正常に動作して、オペアンプ２４にバイアス電流を供給できるため、光電変換装置は光反応を示したが、ホトダイオード５を有さない、従来の定電流源回路を用いた光電変換装置の場合は、光照射時に電源電圧を印加した後も定電流源回路は遮断状態となって、オペアンプ２４にバイアス電流を供給できなくなるため、光電変換装置は光反応を示さなかった場合と同様に、信号出力電圧を得ることはできなかった。
【００３５】
なお、本実施形態においても、逆バイアスのホトダイオード５をＮＭＯＳ３のドレイン／ソース間に配置してもよい。また、本実施形態のラインセンサーは１チップ構成とすることが可能である。また、定電流源に限らず、差動増幅回路や他の回路であっても、ＰＮ接合部で発生する光キャリアの電子と正孔に対して、それを打ち消す素子を持ち得れば、特に光等の外乱の影響による誤動作を防止することができる。また、素材面においても、ＣＭＯＳ、ＭＯＳＦＥＴ、バイポーラトランジスタ等であってもよく、半導体デバイスとして本発明を適用できるものである。
【００３６】
また、本実施形態に用いた受光素子アレイを１センサーチップとし、該１センサーチップを複数個一列に配置して密着型イメージセンサを形成する。この密着型イメージセンサの１列を主走査方向とし、該主走査方向に対して垂直方向を副走査方向として、読み取られる画像と対照的に副走査方向に走査することにより、２次元の画像を読み取ることができる。この２次元の画像信号の読み取りを画像読み取り装置の機能として出力することにより、例えばスキャナーやファクシミリ、電子複写機に用いることが出来、高精細で高密度な画像を読み取り可能となる。
【００３７】
【発明の効果】
以上示したように、本発明により、定電流源を搭載する例えば光電変換素子の光電荷電圧の増幅回路に用いて、当該定電流源を光照射した時においても、電源電圧印加後に飽和状態に至らず、正常に動作する。よって、このＣＭＯＳ定電流源を有する光電変換装置を実現することが可能となり、その効果は絶大である。
【００３８】
また、本発明により、半導体デバイスに加わる、例えば光等の外乱の影響によって半導体デバイスが誤作動しないようにすることが可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施形態における３画素分の等価回路図である。
【図２】本発明の第２の実施形態における等価回路図である。
【図３】従来技術のＣＭＯＳ定電流源回路の等価回路図である。
【符号の説明】
１、２ＰＭＯＳトランジスタ
３、４ＮＭＯＳトランジスタ
５ホトダイオード
１０、１０'、１０" ホトダイオード
１１、１１'、１１" ＰＭＯＳトランジスタ
１２、１２'、１２" リセットスイッチ
１３、１３'、１３" 定電流負荷用ＰＭＯＳトランジスタ
２０定電流源
２１共通出力線
２２シフトレジスタ
２３受光素子アレイ
２４オペアンプ

Claims

光電変換を行う受光部と、電源回路とを同一半導体基板中に形成した光電変換装置であって、
前記電源回路は、
ソースが正電源に接続された第１ＰＭＯＳトランジスタと、
ソースが前記正電源に接続され、ゲート及びドレインが前記第１ＰＭＯＳトランジスタのゲートに接続された第２ＰＭＯＳトランジスタと、
ソースが基準電位に接続され、ゲート及びドレインが前記第１ＰＭＯＳトランジスタのドレインと接続された第１ＮＭＯＳトランジスタと、
ソースが抵抗を介して前記基準電位に接続され、ゲートが前記第１ＮＭＯＳトランジスタのゲートに接続され、ドレインが、前記第２ＰＭＯＳトランジスタのドレインに接続された第２ＮＭＯＳトランジスタとで構成される２つのカレントミラー回路を有し、
前記第２ＰＭＯＳトランジスタのドレインにカソードが接続され、かつ逆バイアスが印加されたホトダイオードを設け、
前記第２ＰＭＯＳトランジスタのドレインの面積と前記ホトダイオードの面積が共に１８０μｍ ²であり、かつ、前記第２ＰＭＯＳトランジスタのドレインの遮光率が６５％であり、前記ホトダイオードの遮光率が２０％であることを特徴とする光電変換装置。
請求項１に記載の光電変換装置において、
前記電源回路は、前記受光部に電源を供給することを特徴とする光電変換装置。
請求項１に記載の光電変換装置において、
前記受光部からの信号を順次読み出すシフトレジスタと、前記シフトレジスタによって順次読み出される前記受光部からの信号を増幅するアンプとを有し、
前記電源回路は、前記アンプに電源を供給することを特徴とする光電変換装置。
請求項１に記載の光電変換装置において、
前記受光部の光電変換を行う光電変換部を主走査方向に配列し、この配列を複数列配置して副走査方向に走査することを特徴とする光電変換装置。