JP4507847B2

JP4507847B2 - 撮像デバイス

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Publication number: JP4507847B2
Application number: JP2004333354A
Authority: JP
Inventors: 俊男和田; 隆能勢
Original assignee: Omron Corp
Current assignee: Omron Corp
Priority date: 2004-11-17
Filing date: 2004-11-17
Publication date: 2010-07-21
Anticipated expiration: 2024-11-17
Also published as: JP2006147709A

Description

本発明は、撮像デバイスに関するものである。

従来、種々の画像データを取得するために、ＭＯＳ型の撮像デバイスが用いられている。この種の撮像デバイスは、フォト・ダイオードのｐｎ接合容量に蓄積した電荷をＭＯＳ型のトランジスタ（例えば、電界効果型トランジスタ（ＦＥＴ））を介して読み出すようになっている。

一般に、ＭＯＳ型等の撮像デバイスは、撮影に用いられるネガ・フィルムに比べてラティテュード、即ちダイナミック・レンジが狭いと言われている。ラティテュードが狭いことは、画像の暗い部分が黒い画素データとして記録され、画像の明るい部分が白い画素データとして記録される。

このダイナミック・レンジを拡大する技術として、対数変換型の撮像デバイスがある（例えば、特許文献１，非特許文献１参照）。例えば、特許文献１に開示された画像セルは、光受光素子を第１のＭＯＳトランジスタの一方の端子と第２のＭＯＳトランジスタのゲート端子との間に接続され、第１のＭＯＳトランジスタの他方の端子は電圧供給源の一方の電極に接続されている。そして、サブ・スレッショルド領域にて動作する第１のＭＯＳトランジスタにより画像セル中で対数変換を行い、その変換結果を出力する。
米国特許５６０８２０４号明細書映像メディア学会誌、Ｖｏｌ．５４、Ｎｏ．２、ｐｐ．２２４−、２０００年

ところが、上記の特許文献１と非特許文献１に開示された撮像デバイスは、フォト・ダイオードにて発生する電荷が蓄積され、その電荷が隣接して配列された画像セルのフォト・ダイオードに発生する電荷に影響を与える、所謂電荷干渉によるクロストークが問題となっている。特に、夜間撮影のように明暗（コントラスト）の差が大きくその明点が移動する場合、画像解像度の劣化を招き、画質が低下するという問題がある。

この発明は、隣接する画像セル間の電荷干渉を低減することを目的とする。

この発明による撮像デバイスは、第１電源に接続された基板と、該基板上においてその基板と同じ導電型に形成されたエピタキシャル領域と、複数の行選択線と複数の列信号線の交点に接続されて行列配列された複数の画像セルとを備え、前記各画像セルは、光受光素子と１導電チャネル型のトランジスタとを備え、入射光量に応じて対数特性を持つ信号を出力する、撮像デバイスであって、前記画像セルは、第１端子が前記第１電源に接続された前記光受光素子と、第１端子が前記光受光素子の第２端子に接続され、ゲート及び第２端子が前記第１電源よりも高電位な第２電源に接続され、サブ・スレッショルド領域で動作する第１トランジスタと、第１端子が前記光受光素子と前記第１トランジスタとの間のセンスノードに接続され、第２端子が前記第２電源に接続され、ゲートにリセット信号が供給され、前記第１トランジスタと逆導電チャネル型である第２トランジスタと、ゲートが前記光受光素子と前記第１トランジスタとの間のセンスノードに接続され、第１端子が前記第１電源よりも高電位な第３電源に接続され、第２端子から前記センスノードの電位を増幅した信号を出力する第３トランジスタと、ゲートが前記行選択線に接続され、第１端子が前記第３トランジスタに接続され、第２端子が前記列信号線に接続され、前記行選択線を介して供給される駆動信号に応答してオン・オフして前記第３トランジスタの出力信号を外部へ出力する出力トランジスタと、を備え、前記光受光素子は、前記基板及び前記エピタキシャル領域の導電型に対して逆導電型の領域として前記エピタキシャル領域に設けられた領域を含むものであり、隣接する前記画像セル間には、前記第２電源又は第３電源に接続され、基板の導電型に対して逆導電型のウェル領域が形成され、前記画像セルは、矩形状の領域に形成され、前記ウェル領域は、隣接する光受光素子の間に配設されるように前記矩形状の画像セルの対角に形成されるとともに前記基板の前記エピタキシャル領域に到達するように形成され、一方のウェル領域には前記第２トランジスタが形成されたものである。

この発明によると、ウェル領域と基板との間にＰＮ接合が形成され、該ＰＮ接合には、ウェル領域が第２又は第３電源に接続されることで逆バイアスが印加される。このＰＮ接合は、フォト・ダイオード等の光受光素子にて発生する電荷が第２又は第３電源に吸い出され、隣接する画像セルＣａに対する電荷干渉が低減される。

以上記述したように、本発明によれば、隣接する画像セル間の電荷干渉を低減したＣＭＯＳ型の撮像デバイスを提供することができる。

以下、本発明を具体化した第１の実施の形態を図１〜図５に従って説明する。
図５は、固体撮像装置の概略ブロック回路図である。
固体撮像装置１０は、撮像部１１、内部クロック発生回路１２、垂直走査回路１３、水平走査回路１４、出力回路１５を含む。

撮像部１１は、行列配列された複数の画像セルＣａを備えている。尚、図５には、ｍ行ｎ列のマトリックス状に配列された画像セルＣａを示している。
内部クロック発生回路１２は、クロック信号Φ０が入力され、該クロック信号Φ０に基づいて垂直クロック信号Φｗと水平クロック信号Φｔを生成する。

垂直走査回路１３は、垂直方向のシフトレジスタであり、行選択線Ｗ１〜Ｗｍと、該行選択線Ｗ１〜Ｗｍと対を成すリセット線Ｒ１〜Ｒｍが接続されている。水平走査回路１４は複数（図５において４個）の増幅回路１６とシフトレジスタ１７とを含み、列信号線ＢＬ１〜ＢＬｎが接続されている。それら行選択線Ｗ１〜Ｗｍと列信号線ＢＬ１〜ＢＬｎの交点に画像セルＣａが接続されている。また、各画像セルＣａは、行選択線Ｗ１〜Ｗｍと対を成すリセット線Ｒ１〜Ｒｍが接続されている。

垂直走査回路１３は、垂直クロック信号Φｗに基づいて行選択線Ｗ１〜Ｗｍを順次駆動する。行選択線Ｗ１〜Ｗｍに接続された画像セルＣａは、行選択線Ｗ１〜Ｗｍを介して供給される駆動信号に応答して光電変換信号を列信号線ＢＬ１〜ＢＬｎに出力する。

水平走査回路１４を構成する増幅回路１６は各列信号線ＢＬ１〜ＢＬｎが接続されている。各増幅回路１６は、列信号線ＢＬ１〜ＢＬｎを介して入力される光電変換信号を増幅する増幅部と、その増幅部の出力信号をデジタル信号に変換するアナログ−デジタル（Ａ／Ｄ）変換部を含む。

水平走査回路１４を構成するシフトレジスタ１７は、増幅回路１６から出力されるデジタル信号を水平クロック信号Φｔに基づいて出力回路１５に転送する。
出力回路１５は、水平走査回路１４から出力される信号のパルス幅を伸長した出力信号ｏｕｔを生成し出力する。

次に、画像セルの構成を説明する。
図１は、行選択線Ｗ１と列信号線ＢＬ１との交点に接続された画像セルＣａを示す。
画像セルＣａは、フォト・ダイオードＰＤを含む。そのフォト・ダイオードＰＤは、アノードが低電位電源（本実施形態ではグランドＧＮＤ）に接続され、カソードが一導電チャネル型の第１トランジスタＴ１に接続されている。この第１トランジスタＴ１は本実施形態ではＮチャネル型ＭＯＳトランジスタであり、第１端子（ソース）がフォト・ダイオードＰＤに接続され、第２端子（ドレイン）及びゲートが高電位電源Ｖｄｄ１に接続されている。

フォト・ダイオードＰＤと第１トランジスタＴ１との接続点であるセンスノードＮ１は第３トランジスタＴ３に接続されている。第３トランジスタＴ３は第１トランジスタＴ１と同じ導電チャネル型、即ちＮチャネル型ＭＯＳトランジスタであり、ゲートがセンスノードＮ１に接続され、ソースが第４トランジスタＴ４に接続され、ドレインが高電位電源Ｖｄｄ２に接続されている。第４トランジスタＴ４は第１及び第２トランジスタＴ１，Ｔ２と同じ導電チャネル型、即ちＮチャネル型ＭＯＳトランジスタであり、第１端子（例えばドレイン）が第３トランジスタＴ３に接続され、第２端子（例えばソース）が列信号線ＢＬ１に接続され、ゲートが行選択線Ｗ１に接続されている。

センスノードＮ１には、第２トランジスタＴ２が接続されている。この第２トランジスタＴ２は、第１トランジスタＴ１、第３トランジスタＴ３及び第４トランジスタＴ４と異なる導電チャネル型、即ちＰチャネル型ＭＯＳトランジスタであり、ドレインがセンスノードＮ１に接続され、ソースが高電位電源Ｖｄｄ１に接続され、ゲートがリセット線Ｒ１に接続されている。

このように構成された画像セルＣａは、行選択線Ｗ１の電位に従って動作する。
その行選択線Ｗ１の電位は、垂直走査回路１３から供給され、その波形は垂直クロック信号Φｗと実質的に同じ波形を持つ。尚、ここでは、行選択線Ｗ１に供給される電位を持つ信号をΦｗ１とする。この駆動信号Φｗ１は、図６に示すように、立ち上がりエッジと立ち下がりエッジとを所定の時定数によりなまらせた台形状の波形を持つ。例えば、垂直走査回路１３は、駆動信号Φｗ１を、パルス幅ｔｋの１０〜２０パーセントの立ち上がり幅ｔｒ及び立ち下がり幅ｔｆを持つように生成している。更に、垂直走査回路１３は、ＬレベルがグランドＧＮＤレベルであり、Ｈレベルが高電位電源Ｖｄｄ１レベルであるように駆動信号Φｗ１を生成している。更に、垂直走査回路１３は、駆動信号Φｗ１が立ち下がった後、所定期間ｔｒＬレベルとなるリセット信号Φｒ１を生成する。

光がフォト・ダイオードＰＤは、入射光の光量に応じた光電流（フォトカレント）を流し、その光電流により第１トランジスタＴ１がサブ・スレッショルド領域にて動作し、対数変換された電圧が第３トランジスタＴ３のゲートに印加される。第３トランジスタＴ３は、ソース・フォロワ回路として動作し、ゲートに加わる電圧を増幅した信号を出力する。第４トランジスタＴ４は、Ｈレベルの駆動信号Φｗ１に応答してオンし、そのオンした第４トランジスタＴ４を介して信号が列信号線ＢＬ１に出力される。

駆動信号Φｗ１がＬレベルとなり第４トランジスタＴ４がオフした後、リセット信号Φｒ１がＬレベルに立ち下がる。すると、このリセット信号Φｒ１がゲートに供給されている第２トランジスタＴ２はオンする。この第２トランジスタＴ２はＰチャネル型ＭＯＳトランジスタであるため、ドレインの電位をソース電位と同じとすることができる。つまり、オンした第２トランジスタＴ２は、ドレインが接続されたセンスノードＮ１を高電位電源Ｖｄｄ１の電位にする。これにより、センスノードＮ１の電位をリセットする。

尚、Ｎチャネル型ＭＯＳトランジスタにてセンスノードＮ１を高電位電源Ｖｄｄ１レベルにリセットすることも考えられる。しかし、Ｎチャネル型ＭＯＳトランジスタは、ゲートに高電位電源Ｖｄｄ１が印加されてオンした場合にソース電位がしきい値電圧分だけ高電位電源Ｖｄｄ１よりも低下する。このため、センスノードＮ１を高電位電源Ｖｄｄ１レベルに確実にリセットすることができるＰチャネル型ＭＯＳトランジスタを用いることが有利である。

駆動信号Φｗ１の波形をなまらせることは、ノイズ発生を防ぐ。つまり、駆動信号Φｗ１の電位を急激に立ち上げると、第１トランジスタＴ１が急激に動作するため、光電流にリンギング等のノイズが発生する。同様に、駆動信号Φｗ１の電位を急激に立ち下げると、ノイズが発生する。このため、駆動信号Φｗ１の立ち上がり及び立ち下がりをなまらせることで、これらのノイズを抑える。

図５に示す増幅回路１６は、列信号線ＢＬ１に読み出された信号を増幅し、水平クロック信号Φｔに基づいてサンプリングしＡ／Ｄ変換する。この水平クロック信号Φｔは図６に示すように、フォト・ダイオードＰＤで十分に光電流が発生している時期にサンプリングするようにタイミングが設定されている。

そして、シフトレジスタ１７は、増幅回路１６の出力信号を出力回路１５に転送し、出力回路１５は、入力信号のパルス幅を所定のパルス幅（本実施形態では幅ｔｋ）に伸張した出力信号ｏｕｔを生成し、それを出力する。

図３は、撮像部１１の一部のレイアウトを示す平面図である。
撮像部１１は、隣接して配列された複数の画像セルＣａを備えている。各画像セルＣａは、図３において２点鎖線で区画された矩形状の領域に形成されている。複数の画像セルＣａは、垂直方向（図において縦方向）と水平方向（図において横方向）とに等間隔にて配列されている。即ち、各画像セルＣａは、正方形の領域内に形成されている。尚、画像セルＣａを長方形の領域内に形成する、即ち垂直方向と水平方向の配列間隔を異なるようにしてもよい。

隣接する画像セルＣａの境界上には、電源配線が境界線に沿って延びるように形成されている。詳述すると、垂直方向に隣接する画像セルＣａの境界上には、それぞれ水平方向に沿って延びる複数の第１電源配線Ｖ１が、１つおきに配置されている。第１電源配線Ｖ１は、それらの中心の垂直方向の間隔が２つ分の画像セルＣａの垂直方向の長さにて配列されている。第１電源配線Ｖ１は、垂直方向において隣接する２つの画像セルＣａの境界上に配置されている。

水平方向に隣接する画像セルＣａの境界上には、垂直方向に沿って延びる第２電源配線Ｖ２と第３電源配線Ｖ３が水平方向に交互に配置されている。つまり、第１電源配線Ｖ１と第２電源配線Ｖ２は、互いに直交する方向に沿って延びるように形成されている。また、第１電源配線Ｖ１と第３電源配線Ｖ３は、互いに直交する方向に沿って延びるように形成されている。

第１電源配線Ｖ１及び第２電源配線Ｖ２は、各画像セルＣａに第１高電位電源Ｖｄｄ１を供給するための配線であり、第３電源配線Ｖ３は、各画像セルＣａに第２高電位電源Ｖｄｄ２を供給するための配線である。

各第１電源配線Ｖ１の両側（図３において上下両側）には、リセット線Ｒが、各第１電源配線Ｖ１に沿って延びるように形成されている。撮像部１１には、第１電源配線Ｖ１が配設されていない境界に沿って水平方向に延びる行選択線Ｗが形成されている。即ち、撮像部１１には、垂直方向に、第１電源配線Ｖ１及び２本のリセット線Ｒからなる第１の組と、２本の行選択線Ｗからなる第２の組とが交互に配列されている。

各第３電源配線Ｖ３の両側（図３において左右両側）には、列信号線ＢＬが、各第２電源配線Ｖ２に沿って延びるように形成されている。即ち、撮像部１１には、水平方向に、第２電源配線Ｖ２からなる第３の組と、第３電源配線Ｖ３及び２本の列信号線ＢＬからなる第４の組とが交互に配列されている。

各画像セルＣａは、それぞれの領域上に配設されたリセット線Ｒと行選択線Ｗと列信号線ＢＬに接続されている。また、各画像セルＣａは、それぞれの境界上に配設された第１〜第３電源配線Ｖ１〜Ｖ３に接続されている。

図２は、図３の一部拡大図である。尚、図２では、図３に示す電源配線Ｖ１〜Ｖ３、行選択線Ｗ、列信号線ＢＬ、リセット線Ｒを省略している。
撮像部１１を構成する画像セルＣａに対し、各画像セルＣａの中央部にはフォト・ダイオードＰＤが形成されている。フォト・ダイオードＰＤは、本実施形態では８角形状に形成されている。

画像セルＣａが形成された矩形状の領域は、４つの頂点Ｏ１〜Ｏ４を持つ。従って、画像セルＣａが形成された領域は、２組の対角を持つ。第１組の対角をなす第１頂点Ｏ１と第３頂点Ｏ３には、画像セルＣａに含まれる１導電チャネル型のトランジスタ（本実施形態ではＮチャネル型ＭＯＳトランジスタ）が形成されている。詳述すると、第１頂点Ｏ１には第１トランジスタＴ１が形成され、第３頂点Ｏ３には第３トランジスタＴ３と第４トランジスタＴ４が形成されている。

第２組の対角をなす第２頂点Ｏ２と第４頂点Ｏ４には、基板の導電型に対して逆導電型のウェル領域３１，３２が形成されている。本実施形態では、基板はＰ型基板であるため、第２頂点Ｏ２と第４頂点Ｏ４には、Ｎ型のウェル領域３１，３２が形成されている。各ウェル領域３１，３２は、それぞれの頂点Ｏ２，Ｏ４を中心とする８角形状の第１領域３１ａ，３２ａと、画像セルＣａの境界に沿って延びる第２領域３１ｂ，３２ｂとを備えている。第２領域３１ｂ，３２ｂは、隣り合う頂点Ｏ１，Ｏ３に形成されたトランジスタ近傍まで延びている。従って、隣接する画像セルＣａ間には、ウェル領域３１，３２が形成されている。第２頂点Ｏ２の第１ウェル領域３１には、Ｐチャネル型ＭＯＳトランジスタである第２トランジスタＴ２が形成されている。

第１ウェル領域３１ａは、第２領域３１ｂに形成されたコンタクタ３３を介して図３に示す第１電源配線Ｖ１と接続されている。この第１電源配線Ｖ１は、第１高電位電源Ｖｄｄ１を画像セルＣａに供給するための配線である。従って、第１ウェル領域３１には、第１高電位電源Ｖｄｄ１が供給されている。第２ウェル領域３２は、第１領域３２ａに形成されたコンタクタ３４を介して図３に示す第２電源配線Ｖ２と接続されている。この第２電源配線Ｖ２は、第１電源配線Ｖ１と同様に、第１高電位電源Ｖｄｄ１を画像セルＣａに供給するための配線である。従って、第２ウェル領域３２には、第１高電位電源Ｖｄｄ１が供給されている。

上記したように、チップの基板はＰ型基板であり、基板と各ウェル領域３１，３２との間でＰＮ接合を形成する。基板は接地され（グランドＧＮＤに接続され）、各ウェル領域３１，３２には第１高電位電源Ｖｄｄ１が供給されている。従って、このＰＮ接合において、Ｎ側の電位が高い、即ち逆バイアスが印加されている。

このように、各画像セルＣａ間に形成されたウェル領域３１，３２は、各画像セルＣａのフォト・ダイオードＰＤにて発生する光電荷が隣接する画像セルＣａのフォト・ダイオードＰＤに干渉するのを防止する。即ち、ウェル領域３１，３２と基板とにより形成され逆バイアスが印加されているＰＮ接合により、フォト・ダイオードＰＤにて発生する電荷が第１高電位電源Ｖｄｄ１に吸い出される。従って、隣接する画像セルＣａに対する電荷干渉が低減される。

図４に示すように、チップは、ｐ型のシリコン基板４０上にｐ型エピタキシャル領域４１を形成して形成され、フォト・ダイオードＰＤ１，ＰＤ２は基板となるｐ型エピタキシャル領域４１に設けられたｎ型領域４２，４３を含む。隣接するフォト・ダイオードＰＤ１，ＰＤ２間には、第１高電位電源Ｖｄｄ１に接続されたウェル領域３１が配設されている。ウェル領域３１は、ｐ型エピタキシャル領域４１に到達するように形成されている。このウェル領域３１は、従来技術にて一般的に使用される例えばＬＯＣＯＳ等の素子分離領域に比べて深いところまで到達している。

フォト・ダイオードＰＤのＰＮ接合に発生した電荷が光電流となって流れる時、フォト・ダイオードＰＤ１付近のｐ型エピタキシャル領域４１から隣接するフォト・ダイオードＰＤ２に向かって流れる電荷を吸収する。これによりフォト・ダイオードＰＤ１からフォト・ダイオードＰＤ２に対する干渉が防止される、即ちクロストークが防止される。更に、従来例の素子分離に比べてウェル領域３１は、深く形成されているため、確実に干渉を防止することができる。

図３に示すように、隣接する画像セルＣａは、その互いの境界線（水平方向，垂直方向）を対称軸とする線対称にて形成されている。従って、第１頂点Ｏ１の周りに４つの画像セルＣａが形成され、それぞれが含む第１トランジスタＴ１からなるトランジスタ群の中心点が第１頂点Ｏ１と一致するように形成されている。このように形成された４つの第１トランジスタＴ１は、１つの第１電源配線Ｖ１（又は第２電源配線Ｖ２）に接続される。従って、４つの第１トランジスタＴ１は、１つの第１電源配線Ｖ１に容易に接続される。

同様に、第２頂点Ｏ２の周りに形成された４つの画像セルＣａが含む第２トランジスタＴ２からなるトランジスタ群の中心点が第２頂点Ｏ２と一致するように形成され、４つの第２トランジスタＴ２が第１電源配線Ｖ１と容易に接続される。更に、第３頂点Ｏ３の周りに形成された４つの画像セルＣａが含む第３及び第４トランジスタＴ３，Ｔ４からなるトランジスタ群の中心点が第３頂点Ｏ３と一致するように形成され、第３トランジスタＴ３が第３電源配線Ｖ３と容易に接続される。

以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）隣接する画像セルＣａの間には、基板の導電型に対して逆導電型のウェル領域３１，３２が形成され、そのウェル領域３１，３２は第１高電位電源Ｖｄｄ１に接続されている。従って、ウェル領域３１，３２と基板とにより形成されるＰＮ接合には、逆バイアスが印加されている。このＰＮ接合によって、フォト・ダイオードＰＤにて発生する電荷が第１高電位電源Ｖｄｄ１に吸い出される。従って、隣接する画像セルＣａに対する電荷干渉（クロストーク）が防止される。更に、従来例の素子分離に比べてウェル領域３１は、深く形成されているため、確実に干渉を防止することができる。

（２）画像セルＣａは、フォト・ダイオードＰＤのカソードに接続されサブ・スレッショルド領域で動作する第１トランジスタＴ１によりセンスノードＮ１の電位を対数変換する。そのセンスノードＮ１の電位を第３トランジスタＴ３により画像セルＣａ内で増幅する。そして、センスノードＮ１には第１トランジスタＴ１と高電位電源Ｖｄｄ１との間に逆導電チャネル型の第２トランジスタＴ２（Ｐチャネル型ＭＯＳトランジスタ）を接続し、その第２トランジスタＴ２をリセット信号Φｒ１によりオンオフ制御するようにした。その結果、センスノードＮ１の電位を高電位電源Ｖｄｄ１レベルに上昇させ、センスノードＮ１のリセットを確実に行うことができる。

尚、上記実施の形態は、以下の態様で実施してもよい。
・上記実施形態では、フォト・ダイオードＰＤにＮチャネル型ＭＯＳトランジスタよりなる第１トランジスタＴ１を接続し、センスノードＮ１をＰチャネル型ＭＯＳトランジスタよりなる第２トランジスタＴ２にてリセットするようにした。これを、フォト・ダイオードＰＤにＰチャネル型ＭＯＳトランジスタを接続してこれをサブ・スレッショルド領域で動作させ、センスノードＮ１にＮチャネル型ＭＯＳトランジスタを接続してリセットするようにしてもよい。この場合、Ｎチャネル型ＭＯＳトランジスタにてセンスノードＮ１を高電位電源Ｖｄｄ１とグランドＧＮＤのいずれにリセットするようにしてもよいが、確実なリセットを行うためにはＮチャネル型ＭＯＳトランジスタをセンスノードＮ１とグランドＧＮＤとの間に接続し、センスノードＮ１をグランドＧＮＤレベルにリセットすることが好ましい。

・上記実施形態では、画像セルＣａの駆動信号Φｗ１を、立ち上がり及び立ち下がりをなまらせるようにしたが、少なくとも立ち上がりをなまらせるようにしてもよい。
・上記実施形態では、Ｐチャネル型ＭＯＳトランジスタよりなる第２トランジスタＴ２とＮチャネル型ＭＯＳトランジスタよりなる第１，第３，第４トランジスタＴ１，Ｔ３，Ｔ４を備えた所謂ＣＭＯＳ型の画像セルＣａに具体化したが、一方の導電チャネル型のトランジスタにより構成される画像セルに具体化してもよい。即ち、Ｎチャネル型ＭＯＳトランジスタのみを備え隣接する画像セル間に、ｐ型のウェル領域を形成してもよい。このように構成しても、画像セル間の干渉を防止することができる。

・上記実施形態では、ウェル領域３１，３２を第１高電位電源Ｖｄｄ１に接続したが、その電位（逆バイアス電位）によって第２高電位電源Ｖｄｄ２に接続するようにしてもよい。

一実施の形態の画像セルを示す回路図である。画像セルのレイアウトを示す平面図である。撮像部の一部のレイアウトを示す平面図である。画像セルが形成されたチップの一部断面図である。固体撮像装置のブロック回路図である。固体撮像装置の動作を示す波形図である。

符号の説明

Ｗ，Ｗ１〜Ｗｍ…行選択線、ＢＬ，ＢＬ１〜ＢＬｎ…列信号線、Ｃａ…画像セル、Ｎ１…センスノード、Ｔ１…第１トランジスタ、Ｔ２…第２トランジスタ、Ｔ３…第３トランジスタ、Φｒ１…リセット信号、Φｗ１…駆動信号、ｏｕｔ…出力信号、３１，３２…ウェル領域。

Claims

第１電源に接続された基板と、該基板上においてその基板と同じ導電型に形成されたエピタキシャル領域と、複数の行選択線と複数の列信号線の交点に接続されて行列配列された複数の画像セルとを備え、前記各画像セルは、光受光素子と１導電チャネル型のトランジスタとを備え、入射光量に応じて対数特性を持つ信号を出力する、撮像デバイスであって、
前記画像セルは、
第１端子が前記第１電源に接続された前記光受光素子と、
第１端子が前記光受光素子の第２端子に接続され、ゲート及び第２端子が前記第１電源よりも高電位な第２電源に接続され、サブ・スレッショルド領域で動作する第１トランジスタと、
第１端子が前記光受光素子と前記第１トランジスタとの間のセンスノードに接続され、第２端子が前記第２電源に接続され、ゲートにリセット信号が供給され、前記第１トランジスタと逆導電チャネル型である第２トランジスタと、
ゲートが前記光受光素子と前記第１トランジスタとの間のセンスノードに接続され、第１端子が前記第１電源よりも高電位な第３電源に接続され、第２端子から前記センスノードの電位を増幅した信号を出力する第３トランジスタと、
ゲートが前記行選択線に接続され、第１端子が前記第３トランジスタに接続され、第２端子が前記列信号線に接続され、前記行選択線を介して供給される駆動信号に応答してオン・オフして前記第３トランジスタの出力信号を外部へ出力する出力トランジスタと、
を備え、
前記光受光素子は、前記基板及び前記エピタキシャル領域の導電型に対して逆導電型の領域として前記エピタキシャル領域に設けられた領域を含むものであり、
隣接する前記画像セル間には、前記第２電源又は第３電源に接続され、基板の導電型に対して逆導電型のウェル領域が形成され、
前記画像セルは、矩形状の領域に形成され、
前記ウェル領域は、隣接する光受光素子の間に配設されるように前記矩形状の画像セルの対角に形成されるとともに前記基板の前記エピタキシャル領域に到達するように形成され、一方のウェル領域には前記第２トランジスタが形成されたことを特徴とする撮像デバイス。