JPH0935493A - 半導体メモリ装置、マイクロコントローラ及び半導体メモリ装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ヒューズ素子を溶断する前にリダンダンシー
セルのテストを可能にするテストの効率化を図った不揮
発性の記憶手段及びヒューズ素子を備えた半導体メモリ
装置及びその製造方法及び１チップマイクロコントロー
ラ提供する。 【解決手段】 半導体基板２０上の絶縁膜に形成された
所定の深さとパターンを有す記憶手段から読み出された
データを格納する第１のレジスタ２１と、外部からのデ
ータを格納する第２のレジスタ２２と、第１のレジスタ
及び第２のレジスタの各出力を所定のモード信号に基づ
いて選択的に出力させる選択回路２５とを備え、テスト
モード以外の第１のモードでは、第１のレジスタのデー
タのアドレスの救済情報に基づいて不良ビットをリダン
ダンシーセルと置き換え、テストモードである第２のモ
ードでは、第２のレジスタのデータのアドレスの救済情
報に基づいて不良ビットをリダンダンシーセルと置き換
えてテストを行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、冗長回路を有する
半導体メモリ装置及びこの半導体メモリ装置を内蔵した
１チップマイクロコントローラ及び半導体メモリ装置に
関する。

【０００２】

【従来の技術】半導体装置の半導体基板（チップ）に組
み込まれている半導体素子が微細化され、１チップの中
に含まれる素子数が巨大化するにつれて、欠陥密度に対
する対策の水準も向上するが、開発段階や量産の初期に
おいては低い歩留まりが問題になっている。この問題を
解決するために冗長回路（以下、リダンダンシー（ｒｅ
ｄｕｎｄａｎｃｙ）又はリダンダンシー回路という）技
術が提案され、実用化されてきた。ここで、例えば、メ
モリ素子において製造工程中に作られる欠陥を救済する
冗長回路について説明する。メモリセルの配列中に欠陥
のロー又はカラムが存在した場合に、スペアのローやカ
ラムを各々何本か用意しておき、欠陥部分に相当するア
ドレス信号が入力されたときに、スペアのローやカラム
を選択するように回路を構成することで欠陥を含みなが
らも良品として扱うことができる。この冗長回路によっ
てチップ面積は若干増大するが歩留まりが大幅に向上す
る。こうした冗長回路を実現する上で、各チップにラン
ダムに発生する欠陥箇所に対応するアドレスをスペア部
に割り付ける１種のプログラミング手段の選択が非常に
重要になってくる。

【０００３】従来のリダンダンシー回路を含む半導体メ
モリ装置の回路構成図を図２、図１１及び図１２に示
す。図に示す半導体メモリ装置は不良ビットのあるワー
ドライン（ローライン）を救済する例であり、不良のロ
ーアドレスを決めるアドレス信号（Ａ０〜Ａｎ）に対し
て不良アドレスを記憶させ、各入力アドレスビットと記
憶アドレスビットとの一致を検出する回路１０を置換ロ
ーアドレス数（ｍ個）だけ備えている。そして、不良ア
ドレスと一致した場合に成立する信号（ＡＥ１〜ＡＥ
ｍ）に対してそれぞれスペアローライン（ＳＷＬ１〜Ｓ
ＷＬｍ）３が設けられ、ローライン５がアクセスされる
とともにメインローデコーダ８の成立をスペアイネーブ
ル信号/(ＳＥ) （「 /」は、ＳＥの上に記すバーを表
し、イネーブル反転信号を示す。以下同様である。）に
よって禁止することができる構成になっている。

【０００４】半導体メモリ装置のメモリ部にはメモリセ
ルアレイ１とリダンダンシーセル２が設けられている
（図２）。リダンダンシーセル２のゲートは、ｍ本の前
記スペアローライン３に接続され、１本のスペアローラ
イン３には、ｋ個のリダンダンシーセル２が接続されて
いる。一方メモリセルアレイ１のメモリセル４のゲート
は、ローライン（ＷＬ１〜ＷＬｍ）５に接続され、１本
のローライン５にはｋ個のメモリセル４が接続されてい
る。メモリセル４及びリダンダンシーセル２のソース／
ドレイン電極の一方は、ＧＮＤ線６に接続され、他方
は、ｋ本のビットライン７に接続されている。ビットラ
イン７は、カラムセレクタ及びセンスアンプ９に接続さ
れ、各センスアンプからのデータ信号（Ｄ０〜Ｄｎ）
は、データバスに伝えられるように構成されている。

【０００５】不良のローアドレスを決めるアドレス信号
に対して不良アドレスを記憶させ、各入力アドレスビッ
トと記憶アドレスビットとの一致を検出する回路１０の
出力は、ＡＮＤ回路１１に入力され、その出力（ＡＥ１
〜ＡＥｍ）は、各レベルシフタ回路１２を介してスペア
ローライン３に入力される。また、ＡＮＤ回路１１の出
力（ＡＥ１〜ＡＥｍ）は、ＮＯＲ回路１３に入力され、
その出力/(ＳＥ) は、ローデコーダ８を介してローライ
ン５に入力される。アドレスバスからのアドレス信号
（Ａ０〜Ａｎ）もその反転信号とともにローデコーダ８
を介してローライン５に入力される。

【０００６】図１３に、従来の不良アドレスを記憶さ
せ、各入力アドレスと記憶アドレスビットとの一致を検
出する回路の回路構成図を示す。まず、リダンダンシー
回路を使用する場合に利用するアドレス検知回路をイネ
ーブルにする必要がある。そのためのビットがＦＥ１〜
ＦＥｍであり、一方がＧＮＤに接続されたヒューズ素子
Ｆは、抵抗Ｒを介して電源に接続されている。このヒュ
ーズ素子Ｆが電流またはレーザによって溶断されると抵
抗Ｒとヒューズ素子の接続点ｆｇは“Ｈ”レベルにな
り、これがバッファに入力されてスペアイネーブル信号
（ＳＥ）が“１”になる。不良アドレス情報も同様にヒ
ューズ素子のオン／オフ状態で記憶される。例えば、ア
ドレス信号Ａ０＝０、Ａ１＝１、・・・が不良アドレス
の場合、Ｆ０１ビットのヒューズ素子を切断すると、Ａ
０＝０が入力されたときにＳＡ０＝１になり、Ｆ１１ビ
ットのヒューズ素子をオンのままにすると、Ａ１＝１が
入力されたときにＳＡ１＝１になるように、それぞれの
ヒューズ素子からの入力とアドレス入力とを排他的論理
和回路（ｅｘＯＲ）に入力させ、不良アドレスが入力さ
れると、その出力のＳＡ０〜ＳＡｎがすべて１が成立す
るようにする。

【０００７】このような従来のリダンダンシー回路のテ
ストフローを図１４に示す。最初に全ビットが初期状態
（消去）になっているか否かをチェックし（１）、ＯＫ
ならば書き込みのチェックを行う（２）。リダンダンシ
ーによる救済を行わない場合は、ここでＯＫのものを信
頼性試験のために一旦テスタから外して高温放置試験を
行う（３）。そして、書き込んだデータが消えていない
かどうかを再びテスタで全ビット読み出しを行い、チェ
ックしてウェーハテストが終了する（４）。リダンダン
シーによる救済を行う場合は、消去でＮＧのものについ
て規定のロー置換数で救済可能かどうかの判定を行い
（５）、次に書き込みでのＮＧのものについて規定のロ
ー置換数で救済可能かどうかの判定を行い（６）、救済
可能なものについては置換アドレス情報に基づいてリダ
ンダンシー回路のヒューズ素子のカットを行う（７）。
この従来のテストフロー行程はテスタにかけたまま行う
ことができないため、一旦、テスタマシンから外して別
のマシンで行う必要がある。そして、またヒューズ素子
をカットしたものをテスタに戻して置換されたローに対
する消去、書き込みチェックを行い（８）、その後全ビ
ットの読み出しチェックを行い（９）、またテスタから
外して高温放置試験を行う（３）。その後、再びテスタ
で全ビット読み出しを行いチェックする（４）。

【０００８】

【発明が解決しようとする課題】図１４に示すようにリ
ダンダンシーによる救済を行うとオフラック（テスタか
ら一旦外すこと）回数が２回になり、救済しない場合よ
りも１回増えることになる。このようなオフラック回数
が多いと、ウェーハにテスタの針を接触させる回数が増
え、ＬＳＩなどの半導体装置が形成された半導体基板上
のパッドに損傷を与える危険が大きくなるという問題が
ある。また、リダンダンシースペアセル（スペアローラ
イン）のテストもヒューズ素子を切ってからでないとで
きないので、スペアセルにもともと不良があった場合は
救済できないのにテストする時間だけが増加してしまう
という問題がある。本発明は、このような事情によりな
されたものであり、ヒューズ素子を溶断する前にリダン
ダンシーセルのテストを可能にするテストの効率化を図
った不揮発性の記憶手段及びヒューズ素子を備えた半導
体メモリ装置及びこの半導体メモリ装置を内部に備えた
１チップマイクロコントローラを提供する。

【０００９】

【課題を解決するための手段】本発明の半導体メモリ装
置は、複数のワードラインに配列された複数のメモリセ
ルからなるメモリセルアレイと、前記ワードラインの内
不良ビットが接続されているワードラインの前記不良ビ
ットをリダンダンシーセルと置き換えて救済する手段
と、アドレスの救済情報及びリダンダンシーセルの置換
許可情報を記憶する不揮発性の記憶手段と、前記記憶手
段からデータを読み出し、そのデータを格納する第１の
レジスタと、外部からのデータを格納する第２のレジス
タと、前記第１のレジスタ及び前記第２のレジスタの各
出力を所定のモード信号に基づいて選択的に出力させる
選択回路とを備え、テストモード以外の第１のモードで
は、前記第１のレジスタのデータのアドレスの救済情報
に基づいて前記不良ビットを前記リダンダンシーセルと
置き換え、テストモードである第２のモードでは、前記
第２のレジスタのデータのアドレスの救済情報に基づい
て前記不良ビットをリダンダンシーセルと置き換えてテ
ストを行うようにすることを特徴とする。

【００１０】そして、リダンダンシーセルのデータの読
み出し／書き込みを外部より行うアドレス領域を設け、
さらに別のアドレス領域に前記第１のレジスタの読み出
しを行うアドレス領域と前記第２のレジスタの書き込み
／読み出し行うアドレス領域とをそれぞれ設けた第３の
モードを有する事を特徴とする。また、前記アドレスの
救済情報及びリダンダンシーセルの置換許可情報を記憶
する不揮発性の記憶手段が電流又はレーザで溶断するヒ
ューズ素子であっても良い。また、本発明の１チップマ
イクロコントローラは、前記半導体メモリ装置を備え、
リセット期間中に前記不揮発性の記憶手段からデータを
読み出し、リセット解除信号によって前記第１のレジス
タにデータを格納し、このデータの情報を基に不良アド
レスのビットを置換して救済することを特徴とする。

【００１１】さらに、前記第１のモードにおいて全ビッ
トが初期状態化されているかをチェックする第１の工程
と、全ビットが初期状態化されているならば書き込みに
対するチェックを行う第２の工程と、前記第２の工程に
基づいてリダンダンシー回路による救済を行わない場合
は、書き込みがＯＫのものを信頼性試験のために一旦テ
スタから外して高温放置試験を行う第３の工程と、書き
込んだデータが第３の工程後に消えていないかどうかを
テスタで全ビット読み出しを行い、チェックする第４の
工程と、前記第１の工程に基づいて前記リダンダンシー
回路による救済を行う場合は全ビットが初期化されてい
ないものについて規定のロー（ワードライン）置換数で
救済可能かどうかの判定を行う第５の工程と、前記第２
の工程に基づいて全ビットの内一部のビットが書き込み
できないものに関して前記リダンダンシー回路により規
定のロー（ワードライン）置換数で救済可能かどうかの
判定を行う第６の工程と、前記第６の工程に基づいてリ
ダンダンシー回路により救済可能なものについては前記
第３のモードにおいてリダンダンシーセルの初期化（消
去）および書き込みのチェックを行い、前記第２のレジ
スタに救済アドレス及び置換許可情報の書き込みを行う
第７の工程と、前記第２のモードにおいて前記第２のレ
ジスタに格納された救済アドレスに基づいてロー置換さ
れた状態での全ビットの読み出しチェックを行う第８の
工程と、前記第８の工程に基づいて置換アドレス及び置
換許可情報に基づきリダンダンシー回路のヒューズ素子
のカットを行う第９の工程を備え、前記第９の工程後に
リダンダンシー回路による救済を行わない場合と同様に
前記第３及び第４の工程を経てデータのチェックを行う
ことを特徴とする。

【００１２】また、前記第７の工程おいて置換されるリ
ダンダンシーセルに書き込むデータは前記第２の工程に
おいてその置換すべきロー（ワードライン）のセルに書
き込むデータと同じデータにしても良い。不揮発性の記
憶手段がレーザ溶断ヒューズ素子タイプのメモリの場合
に実際にヒューズ素子溶断する前の第１回目のテスター
試験のときにリダンダンシーセルの書き込み／読み出し
テストが可能となるので、ヒューズ素子溶断後にリダン
ダンシーセルだけのために書き込み／読み出しテストを
行わずに済み、高温放置テスト後、第２回目のテストに
おいて実際に不良メモリセルがリダンダンシーセルに置
き換っているかテストするだけでよく、半導体基板上に
形成された半導体装置のパッドに与える損傷を最小限に
抑えることができるとともにテストの効率化を図ること
が可能になる。

【００１３】

【発明の実施の形態】以下、図面を参照して本発明の半
導体メモリ装置の実施の形態を説明する。まず、図１乃
至図３を参照して第１の発明の実施の形態を説明する。
図１は、半導体メモリ装置の回路構成図、図２は、半導
体メモリ装置のメモリセルアレイ及びリダンダンシーセ
ルが形成されたメモリ部の回路構成図、図３は、図１の
半導体メモリ装置のリダンダンシー回路部の回路構成図
である。この半導体メモリ装置は、不良のローアドレス
を決めるアドレス信号（Ａ０〜Ａｎ）に対して不良アド
レスを記憶させ、各入力アドレスビットと記憶アドレス
ビットとの一致を検出する回路２０を置換ローアドレス
数（ｍ個）備え、不良アドレスと一致した場合に成立す
る信号（ＡＥ１〜ＡＥｍ）に対してそれぞれスペアロー
ライン（ＳＷＬ１〜ＳＷＬｍ）が設けられ、これらのう
ちいづれかのスペアローラインがアクセスされるとメイ
ンデコーダの成立をスペアイネーブル信号/(ＳＥ) によ
って禁止する構成になっている。各回路２０は、リダン
ダンシー回路を使用する場合に利用するアドレス検知回
路をイネーブルにするためのリダンダンシーイネーブル
ビット（Ｆ′Ｅ１〜Ｆ′Ｅｍ）及び置換アドレス検知用
ビット（Ｆ′０１〜Ｆ′ｎｍ）を備えている。

【００１４】従来の回路（図１２の回路）との違いは、
不良アドレスを記憶させ各入力のアドレスビットと記憶
アドレスビットとの一致を検出する回路２０に対してデ
ータバスが接続され、データの入出力を制御するＲＤＦ
ＵＳＥ／ＷＲＦＵＳＥ信号、ＦＵＳＥデータをレジスタ
にラッチするためのＲＥＳＥＴ信号及びレジスタ選択信
号（ＲＳＥＬＥＣＴ）が入力されている点にある。ま
た、アドレス信号（Ａ０〜Ａｎ）は、各回路２０の各ビ
ット（Ｆ′０１〜Ｆ′ｎｍ）に入力される。メモリ領域
には、メモリセルアレイ１とリダンダンシーセル２が設
けられている。リダンダンシーセル２のゲートは、ｍ本
の前記スペアローライン３に接続され、１本のスペアロ
ーライン３には、ｋ個のリダンダンシーセル２が接続さ
れている。一方、メモリセルアレイ１を構成するメモリ
セル４のゲートは、ローライン（ＷＬ１〜ＷＬｍ′）５
に接続され、１本のローライン５にはｋ個のメモリセル
４が接続されている。メモリセル４及びリダンダンシー
セル２のソース／ドレイン電極の一方は、ＧＮＤ線６に
接続され、他方はｋ本のビットライン７に接続されてい
る。ビットライン７はカラムセレクタ及びセンスアンプ
９に接続され、各センスアンプからのデータ信号（Ｄ０
〜Ｄｎ）は、データバスに伝えられるように構成されて
いる（図１、図２）。

【００１５】前記不良のローアドレスを決めるアドレス
信号に対して不良アドレスを記憶させ、各入力アドレス
ビットと記憶アドレスビットとの一致を検出する回路２
０の出力は、ＡＮＤ回路１１に入力され、その出力（Ａ
Ｅ１〜ＡＥｍ）は、テストモード２のときに“１”にな
る信号（ＴＥＳＴ２）によって制御され、スペアローア
ドレスを決めるアドレス信号とのマルチプレクサ回路２
５に入力され、各レベルシフタ１２を介してスペアロー
ライン３に入力される。また、ＡＮＤ回路１１の出力
（ＡＥ１〜ＡＥｍ）とＴＥＳＴ２信号は、ＮＯＲ回路１
３に入力され、その出力/(ＳＥ) は、ローデコーダ８を
介してローライン５に入力される。また、アドレスバス
からのアドレス信号（Ａ０〜Ａｎ）もその反転信号とと
もにローデコーダ８を介してローライン５に入力される
（図１、図３）。

【００１６】回路２０の具体的な回路構成図を図４に示
す。各リダンダンシイネーブルビット（Ｆ′Ｅ１〜Ｆ′
Ｅｍ）において、一端がＧＮＤに接続されたヒューズ素
子Ｆの他端にゲートにＲＥＳＥＴ反転信号が入力されて
いるＰチャネル負荷トランジスタＴｒを接続し、その接
続点ｆＥを第１のレジスタ２１のデータ入力とする。第
１のレジスタ２１は、ヒューズ素子Ｆからのデータを格
納するためのものでラッチ信号入力は、ＲＥＳＥＴ信号
とする。さらに外部からテスト用の置換アドレスデータ
を格納するための第２のレジスタ２２を設け、データ入
力ＤＡＴＡは、データバスより供給し、ラッチ信号は、
ＦＵＳＥデータ書き込み制御信号（ＷＲＦＵＳＥ）とす
る。そして第１と第２のレジスタ２１、２２の出力をレ
ジスタ選択信号によってマルチプレクスする回路（選択
回路）２５を設け、通常のモード（ＲＳＥＬＥＣＴ＝
０）のときは、第１のレジスタ２１のデータを出力し、
ＴＥＳＴモード（ＲＳＥＬＥＣＴ＝１）のときは、第２
のレジスタ２２のデータを出力するようにする。また、
さらにこの出力をデータバスに掃き出す３ステートバッ
ファ２３をデータ出力ＤＡＴＡと前記マルチプレクス回
路２５の出力の間に設け、ＦＵＳＥデータの読み出し信
号（ＲＤＦＵＳＥ）で制御する。リダンダンシーイネー
ブルビット（Ｆ′Ｅ１〜Ｆ′Ｅｍ）は先のマルチプレク
ス回路２５の出力をそのまま取り出してスペアイネーブ
ル信号（ＳＥ）として使用する。

【００１７】置換アドレス検知用ビット（Ｆ′０１〜
Ｆ′ｎ１）は、先のマルチプレクス回路２５の出力とア
ドレス信号（Ａ０〜Ａｎ）とを排他的論理和回路（ｅｘ
ＯＲ）２４に入力させて得られる出力信号（ＳＡ０〜Ｓ
Ａｎ）を使用し、他の構成は、リダンダンシーイネーブ
ルビットと同じ構成であり、ヒューズ素子ＦとＰチャネ
ル負荷トランジスタＴｒとを接続する接続点ｆ０１〜ｆ
ｎｍを第１のレジスタ２１のデータ入力とする。次に、
１チップマイコンに本発明のリダンダンシー付き不揮発
性メモリ回路を組み込んだ装置の動作を説明する。本発
明の不揮発性メモリを内蔵したマイコンは図９に示すよ
うな４つのモード、すなわち１チップモード、ライター
モード、テストモード１、テストモード２を有する。こ
のうち、１チップモードとライターモードはユーザーに
開放された通常の使用モードで、テストモード１とテス
トモード２はユーザーに開放されないメーカーでの専用
テストモードである。まず最初に１チップモード（メモ
リのプログラムデータを読み出しながら命令を実行して
いくモード）でのリダンダンシー回路のリセット解除後
のスペアロー置換動作について説明する。マイコンは必
ず最初にリセット状態にして初期化した後リセットを解
除することによってメモリからプログラムデータを読み
出して命令を実行していく。

【００１８】このモードのときに、リセット期間中にリ
ダンダンシーヒューズ素子データを読み出すために先の
Ｐｃｈ負荷トランジスタＴｒをＲＥＳＥＴ反転信号によ
ってオンさせる。Ｐｃｈ負荷トランジスタＴｒのオン抵
抗はヒューズ素子Ｆの抵抗よりも高く設定されているの
で、ヒューズ素子Ｆが接続状態のままに設定されている
場合はヒューズ素子ＦとＰｃｈ負荷トランジスタＴｒと
の接続ノードｆＥ（ｆｎ）に“０”が出力され、ヒュー
ズ素子Ｆが切断されている場合は、“１”が出力され
る。ｆＥ（ｆｎ）は、ｆＥ、ｆ１〜ｆｎの信号レベルを
示し、ヒューズ素子が切断されている場合と、ヒュー
ズ素子が接続状態のままに設定されている場合とがあ
る。また、このモードのときは、前記マルチプレクス回
路２５の出力選択信号ＲＳＥＬＥＣＴ＝０に設定され、
前記第１のレジスタのデータ、すなわちヒューズデータ
に基づいてＳＥ（ＳＡｎ）は、ＳＥ，ＳＡ１〜ＳＡｎの
信号レベルも、やはり、ヒューズ素子が切断されている
場合と、ヒューズ素子が接続状態のままに設定されて
いる場合とがある。

【００１９】読み出されたヒューズ素子データは、リセ
ットが解除されると先の第１のレジスタ２１にデータが
ラッチされるとともに、Ｐｃｈ負荷トランジスタＴｒは
オフし、ヒューズ素子Ｆへの貫通電流を遮断し、無駄な
電流を流さないようにする。そして、ＣＰＵが動作し始
めメモリへのアクセスがなされて、もしアドレスがメイ
ンメモリの不良セルのアドレス、すなわち、置換すべき
アドレスにきた場合、先の第１のレジスタ２１に格納さ
れたヒューズ素子に基づいてアドレスの一致が検知さ
れ、ＳＥ＝“１”（すなわち/ ＳＥ＝“０”）になり、
もともと不良ビットが存在するメインセルのワードライ
ン（ＷＬｘ）へのアクセスが禁止されると共にスペアロ
ーラインが選択（ＳＷＬ＝“１”）され、スペアセルが
読み出され置換が行われる。

【００２０】次にライターモードの場合このモードは、
ユーザーがマイコンに内蔵されているメモリ（ここでは
ＥＰＲＯＭ）に汎用ライターなどでデータを書き込むモ
ードで、ＣＰＵは動作させないため、ＲＥＳＥＴ状態に
する。このときは、先のＰｃｈ負荷トランジスタＴｒを
ＲＥＳＥＴ反転信号によって常にオンさせた状態でヒュ
ーズ素子データを読み出すようにして、ヒューズ素子Ｆ
が接続状態のままに設定されている場合は、ｆＥ（ｆ
ｎ）に“０”が出力され、ヒューズ素子Ｆが切断されて
いる場合は、“１”が出力される。そして、ｆＥ（ｆ
ｎ）は、ｆＥ、ｆ１〜ｆｎの信号レベルは、ヒューズ素
子が切断されている場合と、ヒューズ素子が接続状態
のままに設定されている場合とがある。また、このモ
ードのときも１チップモードと同様、ＲＳＥＬＥＣＴ＝
０に設定され、前記第１のレジスタのデータ、すなわち
ヒューズデータに基づいてＳＥ（ＳＡｎ）は、ＳＥ，Ｓ
Ａ１〜ＳＡｎの信号レベルもやはり、ヒューズ素子が切
断されている場合と、ヒューズ素子が接続状態のまま
に設定されている場合とがある。

【００２１】ライター（外部）からのアドレスがメイン
メモリの不良セルのアドレスすなわち置換すべきアドレ
スにきた場合、１チップモードのときのＲＥＳＥＴ期間
中と同様に第１のレジスタを介して読み出されているヒ
ューズデータに基づいてアドレスの一致が検知され、Ｓ
Ｅ＝“１”になるとスペアローラインＳＷＬ＝“１”に
なり、ワードラインの置換が行われる。このとき、書き
込み信号（ＷＲ）がくればスペアセルへの書き込みが行
われ、読み出し信号（ＲＤ）がくれば読み出しが行われ
る。次に、本発明ではテストモードとして２つのモード
（テストモード１，テストモード２）を有し、テストモ
ード１は前記ライターモードと同様マイコンに内蔵うさ
れているメモリ（ここではＥＰＲＯＭ）を読み出すモー
ドであるが、前記ライターモードと異なるのは、第１，
第２のレジスタ出力の選択回路２５に入力されるレジス
タ選択信号ＲＳＥＬＥＣＴは“１”に設定され、図４に
示す前記回路２０においてテスト用の置換アドレスデー
タを格納する第２のレジスタ２２のデータに基づいて不
良ビットをリダンダンシーセルと置き換えてテストを行
うようにしている点である。

【００２２】そしてテストモード２は不良ビットを置換
するために設けたスペアビットの書き込み／読み出しの
チェックをリダンダンシーヒューズをカットする前でも
直接行うことが出来ると共に前記第１のレジスタに格納
されているデータ、すなわちヒューズデータの読み出し
と、第２のレジスタに先のテストモード１におけるテス
ト用の置換アドレスデータ（疑似ヒューズデータ）を書
き込み、また読み出すことが可能なようにそれぞれのア
ドレス領域を設けている。このモードでのスペアロー
（リダンダンシーセル）の読み出し及び書き込みのとき
は、外部よりリダンダンシーセルのローアドレスを決め
るアドレス信号を入力すると、その信号は図１における
マルチプレクサ回路２５に入力され、テストモード２の
ときにＴＥＳＴ２＝１に設定されるため各レベルシフタ
１２を介してスペアローライン３に入力される。また、
ＴＥＳＴ２信号は、ＮＯＲ回路１３に入力されその出力
／ＳＥはこの時“０”になり、ローデコーダ８をすべて
入力禁止状態にしてメインセルのローライン５をすべて
非選択状態にして、ライターモードと同様にスペアーセ
ルの読み出し、書き込みができる。

【００２３】また、外部より第１のレジスタ用に設けら
れたアドレスを設定するとＲＳＥＬＥＣＴ＝０に設定さ
れ、第１のレジスタ２１の出力はマルチプレクサ２５及
びレジスタデータ読み出し信号ＲＤＦＵＳＥによってデ
ータバスへの出力を制御される３ステートバッファ２３
を介してデータバスに出力され、外部よりビューズデー
タを読み出すことが可能になっている。さらに、外部よ
り第２のレジスタ用に設けられたアドレスを設定し、第
２のレジスタ２２のデータ入力端子ＤにデータバスＤａ
ｔｅからテスト用の置換アドレスデータ（疑似ヒューズ
データ）を入力し、ラッチ信号端子φに接続されている
第２のレジスタ２２への書き込み信号ＷＲＦＵＳＥを制
御することによって、第２のレジスタへのデータの書き
込みを行うことができ、ＲＳＥＬＥＣＴ＝１に設定し
て、その書き込んだデータをマルチプレクサ２５及び３
ステートバッファ２３を介して外部から読み出すことも
可能になっている。

【００２４】ところで、本発明の最も大きな特徴は次に
説明するリダンダンシーのテストフローとそのテストを
実現するための回路にある。図５のリダンダンシーのテ
ストフローに基づいて説明すると、まず、前記ライター
モードにおいてメモリの全ビットが初期状態化（消去）
されているかをチェックする（第１の工程）。そこで全
ビットが初期状態化されているならば書き込みに対する
チェックを行う（第２の工程）。この第２の工程をパス
したものは信頼性試験のために一旦テスターから外して
高温放置試験を行い（第３の工程）、前記第２の工程で
書き込んだデータが前記第３の工程後に消えていないか
どうかをテスターで全ビット読み出しを行いチェックす
る（第４の工程）。前記第１の工程にてＮＧとなったも
のは前記リダンダンシー回路による救済を行う場合に規
定のロー（ワードライン）置換数で救済可能かどうかの
判定を行い（第５の工程）、さらに前記第２の工程にて
書き込みできないものに関しても前記リダンダンシー回
路により規定のロー（ワードライン）置換数で救済可能
かどうかの判定を行い（第６の工程）、救済可能と判定
されたものについては図９のテストモード２において、
リダンダンシーセルの初期化（消去）及び書き込みのチ
ェックを行い、第５、第６の救済判定において算出した
救済アドレス及び置換許可情報の前記第２のレジスタへ
の書き込みを行う（第７の工程）。

【００２５】そして前記テストモード１において前記第
２のレジスタに格納された救済アドレスに基づいてロー
置換された状態での全ビットの読み出しチェックを行い
（第８の工程）、前記第５、第６の工程における置換ア
ドレス及び置換許可情報に基づきリダンダンシー回路の
ヒューズ素子のカットを行う（第９の工程）。最後にリ
ダンダンシー回路による救済を行わない場合と同様に高
温放置試験（前記第３の工程）及びその後の全ビット読
み出しを行い、書き込んだデータがきえていないかをチ
ェック（前記第４の工程）してウェハーテストは終了す
る。また、前記第７の工程に置いて置換されるリダンダ
ンシーセルに書き込むデータは前記第２の工程において
その置換すべきロー（ワードライン）のセルに書き込む
データと同じデータにしても良い。たとえば、図１０に
示すようなダイアゴナルパターンを前記第２の工程で書
き込むようにして、このうちワードラインＷＬａに不良
ビットが存在する場合に、このワードラインＷＬａに書
き込まれているパターンを置換するスペアローＳＷＬａ
に書き込むようにすれば、前記第４及び第８の工程にお
いて全ビットのデータを読み出すときに用いる比較用デ
ータパターンをリダンダンシー救済を行わないものと同
じにすることができ、テストの効率化、パターンメモリ
の削減の効果がある。

【００２６】図７に、第７の工程でのテストのタイミン
グチャートを示す。第７の工程では、テストモード２に
設定するためＴＥＳＴ２＝１にして、まずリダンダンシ
ーセルの消去状態の読み出しを行うため、図９のテスト
モード２のメモリマップで、例えばアドレス０００００
−０００ＦＦ番地まで順次入力すると、図１のマルチプ
レクサ２５を介してスペアローがアクセスされ、そのセ
ルのデータの読み出しを行うことができる。ここでリダ
ンダンシーセルの消去状態がチェックがＯＫであれば、
次に、第５、第６の工程において判定された救済アドレ
スデータに基づいて、不良ワードラインに本来書き込む
べきテストパターンをそれと置き換えるべきスペアロー
に書き込み、それがＯＫならばその次にアドレスを第２
のレジスタ２２（例えば、この場合０ＦＦ００番地）に
設定し、外部より、リダンダンシーセルの置換許可情報
及び置換アドレス情報を第２のレジスタ２２の各ビット
に格納するため、ＲＳＥＬＥＣＴ＝１に設定し、ＷＲＦ
ＵＳＥ信号を“１”にするとデータが第２のレジスタに
入力され、ＷＲＦＵＳＥ信号を“１”から“０”にする
とそのデータはラッチされる。また、実際にデータが格
納されたかを確認するために、ＲＤＦＵＳＥ信号を
“１”にすると第２のレジスタの出力が図４のマルチプ
レクサ回路及び３ステートバッファを介してデータバス
に出力され読み出すことができる。

【００２７】図８に、第８の工程でのテストのタイミン
グチャートを示す。第８の工程では、テストモード１に
設定するためＴＥＳＴ２＝０にして、全ビットの読み出
しを先の第７の工程で第２のレジスタに格納されたテス
ト用の置換アドレスデータに基づいて不良ビットを置換
してテストを行う。そのため、ＲＳＥＬＥＣＴ＝１に設
定し、第２のレジスタのデータがマルチプレクサ２５を
介して出力されるようにする。あとはライターモードと
同様に外部よりアドレスを順次入力すると不良ビットの
アドレスに来れば、そのアドレスがあらかじめ第２のレ
ジスタに格納されているためアドレスの一致検出回路２
０の出力ＡＥが“１”になり/ ＳＥ＝０でメインのワー
ドラインがすべて非選択になりスペアロー（ＳＷＬｘ）
がアクセスされてリダンダンシーセルのデータが読み出
される。この様にユーザーが使用する１チップモードと
ライターモード（すなわちメーカーが使用するテストモ
ード以外のモード）では、不良ビットを前記第１のレジ
スタのデータすなわちヒューズデータのアドレス救済情
報に基づいて置換が行われるようになっている。これに
対して、メーカーがテスト時に使用するテストモードに
おいては、前記第２のレジスタのデータすなわちテスト
用疑似ヒューズデータのアドレス救済情報に基づいて置
換が行われるようにしているところが本発明の特徴であ
る。

【００２８】従来リダンダンシーによる救済を行うに
は、初期化／書き込みでＮＧのものについて規定のロー
ライン置換数で救済可能かどうかの判定を行い、救済可
能なものについて、次の段階で置換アドレス情報に基づ
いてリダンダンシーヒューズ素子のカットを行うために
テスターから外す必要があった。しかし、本発明におい
ては、このまま先のテストモードにおいて外部からテス
トアドレスを入力して置換すべきスペアローラインの初
期状態／書き込みチェックを行うことができ、テスト置
換アドレスデータ（疑似ヒューズデータ）を入力し第２
のレジスタに格納することによって、実際にヒューズ素
子をカットしなくても不良アドレスの置換を行い
（７）、さらに全ビット読み出しチェックを行うことが
できる（８）。そして、このプロセスをパス（ＯＫ）し
たものに関してのみ次のプロセス（９）で実際にヒュー
ズカットを行うようにすればヒューズ素子カット後の不
良率を低くするとともに、テスト時間が短縮される。

【００２９】そして、ヒューズ素子カットをしたものに
ついては、従来と同様に高温放置試験を行い、またテス
タにて全ビット読出しを行いチェックする。したがっ
て、このテストフローに従えば、リダンダンシーによる
救済を行わない場合と同様にＯＦＦラック（テスタから
一旦外すことをオフラックという）回数が一回だけにな
り、ウェーハに針を接触させる回数も変わらないことか
らＬＳＩなどの半導体装置のパットに与える損傷を最小
限に抑えることができるとともに、テスト時間もハンド
リング回数が減るので短縮され、テストの効率化を図る
ことができる。

【００３０】

【発明の効果】アドレスの救済情報を記憶する不揮発性
の記憶手段からデータを読み出して格納する第１のレジ
スタと外部からテスト用の置換アドレスデータを格納す
る第２のレジスタ設け、通常の使用モードでは前記第１
のレジスタのデータのアドレス救済情報に基づいて不良
ビットのセルをリダンダンシーと置き換え、テストモー
ドにおいては、前記第２のレジスタのデータのアドレス
救済情報に基づいて不良ビットのセルをリダンダンシー
セルと置き換えてテストが可能なようにすることによっ
て、不揮発性の記憶手段がレーザ溶断ヒューズ素子を備
えた不揮発性メモリの実際にヒューズ素子を溶断する前
の第１回目のテスタ試験のときにリダンダンシーセルの
書き込み／読み出しテストが可能となり、ヒューズ素子
溶断後にリダンダンシーセルだけのために書き込み／読
み出しテストを行わずに済み、高温放置後、第２回目の
テストにおいて実際に置き換わっているかテストするだ
けでよく、ＬＳＩなどの半導体装置のパッドに与える損
傷を最小限に抑えるとともにテストの効率化を図ること
ができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の半導体メモリ装置
の回路図。

【図２】図１、図１２及び図１３のメモリ部の回路構成
図。

【図３】図１、図１２のリダンダンシー回路部の回路構
成図。

【図４】本発明のリダンダンシー回路図。

【図５】本発明のリダンダンシー回路のテストフローチ
ャート図。

【図６】本発明のリダンダンシー回路のタイミングチャ
ート図。

【図７】本発明のリダンダンシー回路のタイミングチャ
ート図。

【図８】本発明のリダンダンシー回路のタイミングチャ
ート図。

【図９】本発明の半導体メモリ装置のメモリマッピング
図。

【図１０】本発明の半導体メモリ装置のテストパターン
図。

【図１１】従来の半導体メモリ装置の回路構成図。

【図１２】図１０のリダンダンシー回路部の回路構成
図。

【図１３】従来のリダンダンシー回路図。

【図１４】従来のリダンダンシー回路のテストフローチ
ャート図。

【符号の説明】

１・・・メモリセルアレイ、 ２・・・リダンダンシ
ーセル、３・・・スペアローライン、 ４・・・メモ
リセル、５・・・ローライン、 ６・・・ＧＮＤ線、
７・・・ビットライン、８・・・ローデコーダ、
９・・・カラムセレクタ及びセンスアンプ、１０、２
０・・・入力アドレスビットと記憶アドレスビットとの
一致を検出する回路、 １１・・・ＡＮＤ回路、
１２・・・レベルシフタ、１３・・・ＮＯＲ回路、
２１・・・第１のレジスタ、２２・・・第２のレジス
タ、 ２３・・・３ステートバッファ、２４・・・排
他的論理和回路（ｅｘＯＲ）、２５・・・マルチプレク
サ回路、 ２６・・・ＯＲ回路

フロントページの続き (72)発明者 金山 健次郎 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センタ−内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 複数のワードラインに配列された複数の
   メモリセルからなるメモリセルアレイと、 前記ワードラインの内不良ビットが接続されているワー
   ドラインの前記不良ビットをリダンダンシーセルと置き
   換えて救済する手段と、 アドレスの救済情報及びリダンダンシーセルの置換許可
   情報を記憶する不揮発性の記憶手段と、 前記記憶手段からデータを読み出し、そのデータを格納
   する第１のレジスタと、外部からのデータを格納する第
   ２のレジスタと、 前記第１のレジスタ及び前記第２のレジスタの各出力を
   所定のモード信号に基づいて選択的に出力させる選択回
   路とを備え、 テストモード以外の第１のモードでは、前記第１のレジ
   スタのデータのアドレスの救済情報に基づいて前記不良
   ビットをリダンダンシーセルと置き換え、 テストモードである第２のモードでは、前記第２のレジ
   スタのデータのアドレスの救済情報に基づいて前記不良
   ビットをリダンダンシーセルと置き換えてテストを行う
   ようにすることを特徴とする半導体メモリ装置。
2. 【請求項２】 リダンダンシーセルのデータの読み出し
   ／書き込みを外部より行うアドレス領域を設け、さらに
   別のアドレス領域に前記第１のレジスタの読み出しを行
   うアドレス領域と前記第２のレジスタの書き込み／読み
   出しを行うアドレス領域とをそれぞれ設けた第３のモー
   ドを有していることを特徴とする請求項１に記載の半導
   体メモリ装置。
3. 【請求項３】 前記アドレスの救済情報及びリダンダン
   シーセルの置換許可情報を記憶する不揮発性の記憶手段
   が電流又はレーザで溶断するヒューズ素子からなること
   を特徴とする請求項１乃至請求項２のいづれかに記載の
   半導体メモリ装置。
4. 【請求項４】 請求項１乃至請求項３のいづれかに記載
   の半導体メモリ装置を搭載し、リセット期間中に前記不
   揮発性の記憶手段からデータを読み出し、リセット解除
   信号によって前記第１のレジスタにデータを格納し、こ
   のデータの情報を基に不良アドレスのビットを置換して
   救済することを特徴とするマイクロコントローラ。
5. 【請求項５】 前記第１のモードにおいて全ビットが初
   期状態化されているかをチェックする第１の工程と
   （１）、 全ビットが初期状態化されているならば書き込みに対す
   るチェックを行う第２の工程と（２）、 前記第２の工程に基づいてリダンダンシー回路による救
   済を行わない場合は、書き込みがＯＫのものを信頼性試
   験のために一旦テスターから外して高温放置試験を行う
   第３の工程と（３）、 書き込んだデータが第３の工程後に消えていないかどう
   かをテスターで全ビット読み出しを行いチェックする第
   ４の工程と（４）、 前記第１の工程に基づいて前記リダンダンシー回路によ
   る救済を行う場合は全ビットが初期化されていないもの
   について規定のロー（ワードライン）置換数で救済可能
   かどうかの判定を行う第５の工程と（５）、 前記第２の工程に基づいて全ビットの内一部のビットが
   書き込みできないものに関して前記リダンダンシー回路
   により規定のロー（ワードライン）置換数で救済可能か
   どうかの判定を行う第６の工程と（６）、 前記第６の工程に基づいてリダンダンシー回路により救
   済可能なものについては前記第３のモードにおいてリダ
   ンダンシーセルの初期化（消去）および書き込みのチェ
   ックを行い、前記第２のレジスタに救済アドレス及び置
   換許可情報の書き込みを行う第７の工程と（７）、 前記第２のモードに基づいて前記第２のレジスタに格納
   された救済アドレスに基づいてロー置換された状態での
   全ビットの読み出しチェックを行う第８の工程と
   （８）、 前記第８の工程に基づいて置換アドレス及び置換許可情
   報に基づきリダンダンシー回路のヒューズ素子のカット
   を行う第９の工程（９）を備え、 前記第９の工程後にリダンダンシー回路による救済を行
   わない場合と同様に前記第３及び第４の工程を経てデー
   タのチェックを行うことを特徴とする請求項１乃至請求
   項４のいづれかに記載の半導体メモリ装置の製造方法。
6. 【請求項６】前記第７の工程において置換されるリダン
   ダンシーセルに書き込むデータは前記第２の工程におい
   てその置換すべきロー（ワードライン）のセルに書き込
   むデータと同じデータにしたことを特徴とする請求項５
   に記載の半導体メモリ装置の製造方法。