JP2002025291A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 スペアメモリセルに対する動作テストを効率
的に実行可能な半導体記憶装置を提供する。 【解決手段】 セレクタ回路７２は、正規メモリセルア
レイから読出された複数のデータのうち、テスト動作時
における１回の読出動作当たりの出力データ個数に相当
する８個のデータを選択的に出力する。セレクタ回路７
４は、スペアメモリセルアレイから読出された複数のデ
ータのうち、８個のデータを選択的に出力する。セレク
タ回路７５は、テストモード時において、セレクタ回路
７２および７４の出力を受けて、動作テストの対象がス
ペアメモリセルである場合には、セレクタ回路７４の出
力をテスト出力データＴＤｏｕｔとして、試験装置に対
して出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置に
関し、より特定的には、冗長救済のためのスペアメモリ
セルを有する半導体記憶装置に関する。

【０００２】

【従来の技術】高いメモリバンド幅を要求する画像処理
等の一部のアプリケーションに対応して、広いデータＩ
／Ｏ幅を実現するためのメモリセルアレイ構成が半導体
記憶装置に採用されるようになっている。

【０００３】代表的には、ロジック部とＤＲＡＭ（Dyna
mic Random Access Memory）とを同一チップ上に搭載し
たロジック混載メモリが開発されている。ロジック混載
メモリにおいては、従来のプロセッサ部とＤＲＡＭコア
との間に存在したＩ／Ｏピンおよび外部バスを省略し
て、自由度の高いデータ転送を実行可能な構成とすると
ともに、ＤＲＡＭコアに対して同時にデータ入出力可能
な多数のグローバルデータ入出力線を設けて、広いデー
タＩ／Ｏ幅を実現している。

【０００４】ロジック混載メモリにおいては、ロジック
部とＤＲＡＭコアとの間に配置されるグローバルデータ
入出力線の数は、汎用メモリに比べてはるかに多く、そ
の数は２００以上もしくは５００以上にも達する。ロジ
ック混載メモリに搭載される内蔵メモリコアのテスト
は、このようなグローバルデータ入出力線によって伝達
されるデータを用いて実行されるが、メモリテスタ等の
外部試験装置で一度に判定可能なデータは限られてい
る。また、動作テストを効率的に実行するためには、複
数のメモリコアを同時並列にテストする必要がある。

【０００５】このような理由からロジック混載メモリに
は、動作テスト時において、並列に多数配置されたグロ
ーバルデータ入出力線の一部を選択して、選択されたグ
ローバルデータ入出力線に伝達されるデータのみを外部
試験装置に対して出力するための回路が一般的に搭載さ
れる。

【０００６】また、ロジック混載メモリに搭載される大
規模メモリコアにおいては、歩留まりを向上させるため
に不良の正規メモリセルを救済するためのスペアメモリ
セルが、一定区分の正規メモリセルアレイごとに設けら
れる構成が採用される。一般的にスペアメモリセルの動
作テストは、正規メモリセルの動作テストとは分離して
行なわれ、スペアメモリセルのテスト結果と正規メモリ
セルのテスト結果とを照合して、冗長救済のための置換
パターンが決定される。

【０００７】大規模メモリコアにおいては、スペアメモ
リセル自体もかなりの規模を占めるため、正規メモリセ
ルに対する動作テストのみならず、スペアメモリセルに
対する動作テストを効率的に行なうことも重要な課題で
ある。

【０００８】図１２は、テスト動作時における従来の出
力データ選択を説明するブロック図である。図１２にお
いては、一例としてテスト動作時（以下、テストモード
時とも称する）において、１回の読出動作に対応して出
力されるテスト出力データＴＤｏｕｔの個数が８個であ
る場合について説明する。

【０００９】図１２を参照して、動作テストの対象とな
るメモリセルアレイは、各々が正規メモリセルアレイの
一定区分に相当する複数のメモリマットから構成され
る。図１２においては、一例としてメモリセルアレイが
８個のメモリマットＭＴ０〜ＭＴ７から構成される場合
を示している。

【００１０】メモリセルアレイ中の正規メモリセルに入
出力されるデータを伝達するために、２５６本の正規グ
ローバルデータ入出力線ＧＩＯ（１）〜ＧＩＯ（２５
５）が配置される。各メモリマットごとにスペアメモリ
セルが配置され、スペアメモリセルに入出力されるデー
タを伝達するために、スペアグローバルデータ入出力線
線ＳＧＩＯ（０）〜ＳＧＩＯ（７）がメモリマットＭＴ
０〜ＭＴ７に対応してそれぞれ設けられる。

【００１１】正規グローバルデータ入出力線ＧＩＯ
（０）〜ＧＩＯ（２５５）は、テスト動作時における出
力データ個数に相当する８本ずつの複数のグループに分
割され、それぞれのグループに対応する８本の正規グロ
ーバルデータ入出力線は、内部ノード群Ｎ０〜Ｎ３１に
それぞれ統合される。たとえば、内部ノード群Ｎ０に
は、正規グローバルデータ入出力線ＧＩＯ（０）〜ＧＩ
Ｏ（７）が集められる。

【００１２】スペアメモリセルの動作テストに対応する
ために、メモリマットＭＴ０〜ＭＴ７にそれぞれ対応し
て、スペア選択回路５１０−０〜５１０−７が設けられ
る。各スペア選択回路は、同一メモリマット中の正規グ
ローバルデータ入出力線のうちの１本と、スペアグロー
バルデータ入出力線を入力として受けて、テストモード
信号ＳＴＭＯＤに対応して、いずれか一方に伝達される
データを出力する。テストモード信号ＳＴＭＯＤは、テ
ストモード時において動作テストの対象がスペアメモリ
セルである場合に活性化され、それ以外の場合には非活
性化される信号である。

【００１３】一例として、スペア選択回路５１０−０
は、正規グローバルデータ入出力線ＧＩＯ（０）および
スペアグローバルデータ入出力線ＳＧＩＯ（０）を受け
て、モード信号ＳＴＭＯＤが活性化および非活性化され
ている場合にそれぞれ対応して、スペアグローバルデー
タ入出力線ＳＧＩＯ（０）の伝達データおよび正規グロ
ーバルデータ入出力線ＧＩＯ（０）の伝達データをそれ
ぞれ出力する。

【００１４】スペア選択回路５１０−０〜５１０−７
は、共通のモード制御信号ＳＴＭＯＤに応じて動作す
る。したがって、スペアメモリセルが動作テストの対象
である場合には、各メモリマットにおいて複数のノード
群のうちのいずれか１つに対して、スペアグローバルデ
ータ入出力線が伝達するデータを読出すことができる。

【００１５】セレクタ回路５２０は、内部ノード群Ｎ０
〜Ｎ３１のうちのいずれか１個を、選択信号ＳＥＬ０〜
ＳＥＬ４に応じて選択して、選択された内部ノード群に
対応する８個のデータを出力する。

【００１６】スペアメモリセルが動作テストの対象であ
る場合には、スペア選択回路５１０−０〜５１０−７と
対応する内部ノード群Ｎ０，Ｎ４，…，Ｎ２８を１個ず
つ順に選択するように選択信号ＳＥＬ０〜ＳＥＬ４を変
化させれば、各メモリマットからスペアグローバルデー
タ入出力線の伝達データを外部試験装置に対して出力す
ることが可能となる。

【００１７】

【発明が解決しようとする課題】しかしながら、このよ
うな構成の下で、スペアメモリセルを対象とする動作テ
ストを実行すれば、セレクタ回路５２０からの８個のテ
スト出力データのうち、スペアメモリセルに対応するデ
ータは１個のみであり、他の７個のデータは、スペアメ
モリセルの動作テストには無関係である。したがって、
スペアメモリセルを対象とする動作テストにおいて、無
駄なテストデータを出力していることになり、図１２の
構成において、すべてのスペアグローバルデータ入出力
線ＳＧＩＯ（０）〜ＳＧＩＯ（７）の伝達データを出力
するためには、８回の読出動作を実行することが必要と
なる。この結果、スペアメモリセルの動作テスト時間が
増加してしまう。また、セレクタ回路５２０が出力する
複数の出力データのうち、スペアメモリセルに対応する
出力データを外部試験装置側で認識させる必要が生じる
ため、これに応じて動作テスト実行時のプログラムが複
雑になってしまう。

【００１８】次に、スペアメモリセルテスト時のテスト
モードの生成についての問題点を説明する。

【００１９】図１３は、従来のコマンドデコードを説明
するブロック図である。図１３を参照して、ロウアドレ
スストローブ信号／ＲＡＳ、コラムアドレスストローブ
信号／ＣＡＳおよびライトイネーブル信号／ＷＥの３つ
のコマンド制御信号の信号レベルの組合せに応じて、２
³＝８個のコマンドのうちのいずれか１つが生成され
る。

【００２０】生成されるコマンドは、ノーオペレーショ
ンコマンド（ＮＯＰ）、アクティベーションコマンド
（ＡＣＴ）、リードコマンド（ＲＥＡＤ）、ライトコマ
ンド（ＷＲＴ）、プリチャージコマンド（ＰＲＥ）、モ
ードセットコマンド（ＭＳＴ）、オートリフレッシュコ
マンド（ＡＲＥＦ）、およびセルフリフレッシュコマン
ド（ＳＲＥＦ）のうちのいずれか１つである。

【００２１】これらのコマンド群は、論理ゲート群ＬＧ
５０によって生成される。モードセットコマンドＭＳＴ
が生成される場合には、さらに、モードセットシーケン
スが起動される。モードセットシーケンスにおいては、
アドレス端子に入力されるアドレス信号Ａ０〜Ａ１０の
信号レベルの組合せに応じて、モードテーブル５３０内
に設定された複数のモードのうちの１個が選択される。

【００２２】リードコマンドＲＥＡＤが生成された場合
には、モードテーブル５３０が参照されて、正規メモリ
セルを対象とする読出動作およびスペアメモリセルを対
象とする読出動作のいずれか一方が選択的に実行され
る。同様に、ライトコマンドＷＲＴが生成された場合に
おいても、モードテーブルが参照されて、正規メモリセ
ルおよびスペアメモリセルの一方を対象とする書込動作
が実行される。

【００２３】図１４は、従来のコマンドデコードに基づ
くスペアメモリセルの動作テストを説明するタイミング
チャートである。

【００２４】図１４を参照して、クロック信号の活性化
タイミングに対応する時刻Ｔ０〜Ｔ５のそれぞれにおい
て、コマンド制御信号が取込まれ、コマンド制御信号の
信号レベルの組合せに応じたコマンドが生成される。

【００２５】時刻Ｔ０およびＴ１のクロック活性化タイ
ミングにおいては、正規メモリセルを対象とするリード
コマンドＲＥＡＤ１およびＲＥＡＤ２がそれぞれ生成さ
れ、ＣＡＳレイテンシが１クロックサイクルであること
に対応して、時刻Ｔ１およびＴ２に、リードコマンドＲ
ＥＡＤ１およびＲＥＡＤ２にそれぞれ対応するテスト出
力データＤ１およびＤ２が出力される。

【００２６】ここで、スペアメモリセルアレイに対する
動作テストを実行するためには、モードセットシーケン
スを起動してモードテーブル５３０の選択を変更する必
要がある。時刻Ｔ２において、コマンド制御信号および
アドレス信号のそれぞれの信号レベルを適正に設定し
て、モードセットコマンドＭＳＴを生成するとともに、
モードテーブル５３０におけるモード選択をスペアメモ
リセルアレイにアクセスするためのスペアモードに切換
える。

【００２７】この後、時刻Ｔ３およびＴ４において、リ
ードコマンドＲＥＡＤ３およびＲＥＡＤ４を生成すれ
ば、スペアメモリセルセルを対象とする読出動作を実行
することができ、時刻Ｔ４および時刻Ｔ５において、ス
ペアメモリセルからのテスト出力データＤ３およびＤ４
を出力することができる。

【００２８】このように、正規メモリセルを対象とする
通常のリードコマンドから、スペアメモリセルを対象と
するリードコマンドに切換えるためには、独立に１クロ
ックサイクルを要するモードセットシーケンスを実行す
る必要があった。このため、正規メモリセルおよびスペ
アメモリセルに連続したクロックサイクルでアクセスで
きず、正規メモリセルに対応する正規ワード線と隣接す
るスペアワード線との間におけるお互いの干渉試験や、
物理的に連続しているメモリセル行に対して一定間隔で
連続的にアクセスする試験等を実行できないという問題
点があった。

【００２９】この発明は、このような問題点を解決する
ためになされたものであって、この発明の目的は、正規
メモリセルの欠陥部を救済するために設けられたスペア
メモリセルの動作テストを効率的に実行することが可能
な半導体記憶装置の構成を提供することである。

【００３０】

【課題を解決するための手段】請求項１記載の半導体記
憶装置は、テストモード時において、１回の読出動作に
対応してＮ個（Ｎ：自然数）のデータを出力する半導体
記憶装置であって、第１の方向に沿って複数のメモリマ
ットに分割されるメモリセルアレイを備え、各メモリマ
ットは、第１の方向および第２の方向に沿って行列状に
配置された複数の正規メモリセルと、複数の正規メモリ
セルと第１の方向に隣接して配置される複数のスペアメ
モリセルとを含み、第２の方向に沿って配置される、複
数の正規メモリセルに対する入出力データを伝達するた
めの複数の正規データ入出力線と、第２の方向に沿って
配置される、複数のスペアメモリセルに対する入出力デ
ータを伝達するための複数のスペアデータ入出力線と、
テストモード時において、複数の正規データ入出力線の
うちのＮ本によって伝達されるＮ個のデータを出力する
第１のテスト出力選択回路と、テストモード時におい
て、複数のスペアデータ入出力線のうちのＮ本によって
伝達されるＮ個のデータを出力する第２のテスト出力選
択回路と、テストモード時におけるテスト対象が複数の
正規メモリセルおよび複数のスペアメモリセルのいずれ
であるかに応じて、第１および第２のテスト出力選択回
路の出力のいずれか一方を選択的に出力する第３のテス
ト出力選択回路とを備える。

【００３１】請求項２記載の半導体記憶装置は、請求項
１記載の半導体記憶装置であって、複数のスペアデータ
入出力線は、メモリセルアレイ全体でＮ本設けられる。

【００３２】請求項３記載の半導体記憶装置は、請求項
１記載の半導体記憶装置であって、メモリセルアレイ
は、Ｎ個のメモリマットに分割され、複数のスペアデー
タ入出力線は、各メモリマットごとに１本ずつ設けられ
る。

【００３３】請求項４記載の半導体記憶装置は、クロッ
ク信号を受ける第１の入力ノードと、複数の制御信号を
受ける第２の入力ノードと、テストモード時において、
テスト対象が複数の正規メモリセルおよび複数のスペア
メモリセルのいずれであるかを示すための電圧レベルが
印加される第３の入力ノードと、行列状に配置された複
数の正規メモリセルおよび複数のスペアメモリセルを有
するメモリセルアレイと、クロック信号に応答したタイ
ミングで第２および第３の入力ノードに対する入力を取
込み、複数の制御信号の信号レベルの組合わせおよび第
３の入力ノードの電圧レベルに応じて、メモリセルアレ
イに対する動作コマンドを生成するコマンドデコード回
路とを備え、コマンドデコード回路は、メモリセルアレ
イに対して読出動作、書込動作、および行選択活性化動
作のうちの１つが指示される場合には、対象が複数の正
規メモリセルおよび複数のスペアメモリセルのいずれで
あるかに応じて、独立した動作コマンドを生成する。

【００３４】請求項５記載の半導体記憶装置は、請求項
４記載の半導体記憶装置であって、コマンドデコード回
路は、複数の制御信号の信号レベルの組合わせに応じ
て、読出動作、書込動作、および行選択活性化動作読出
動作のうちの１つが指示される場合には、第３の入力ノ
ードの電圧レベルに応じて、複数の正規メモリセルを対
象とする動作コマンドと、複数のスペアメモリセルを対
象とする動作コマンドとのうちのいずれか一方を生成す
る。

【００３５】請求項６記載の半導体記憶装置は、行列状
に配置された複数の正規メモリセルおよび複数のスペア
メモリセルを有するメモリセルアレイと、複数の正規メ
モリセルの行に対応してそれぞれ配置されるＬ本（Ｌ：
自然数Ｍを用いて２^M-1＜Ｌ≦２^Mで表わされる自然数）
の正規ワード線と、複数のスペアメモリセルの行に対応
してそれぞれ配置されるＮ本（Ｌ：２^M未満の自然数）
のスペアワード線と、一定周期でカウントアップされる
カウント値に対応する（Ｍ＋１）ビットのリフレッシュ
アドレス信号を生成するリフレッシュアドレス生成回路
と、Ｌ本の正規ワード線およびＮ本のスペアワード線の
うちの少なくとも１本を選択的に活性化するワード線駆
動回路とを備え、ワード線駆動回路は、テストモード時
においてリフレッシュ動作が指示された場合には、（Ｍ
＋１）ビットのリフレッシュアドレス信号に基づいて動
作する。

【００３６】請求項７記載の半導体記憶装置は、請求項
６記載の半導体記憶装置であって、リフレッシュアドレ
ス信号のうちの所定の１ビットの信号レベルは、Ｌ本の
正規ワード線を活性化の対象とする場合およびＮ本のス
ペアワード線を活性化の対象とする場合において、第１
および第２の信号レベルにそれぞれ設定され、リフレッ
シュアドレス生成回路は、通常動作時において、リフレ
ッシュアドレス信号の所定の１ビットの信号レベルを第
１の信号レベルに固定する電位固定回路を含む。

【００３７】請求項８記載の半導体記憶装置は、請求項
６記載の半導体記憶装置であって、リフレッシュアドレ
ス生成回路は、第１の状態から第２の状態への第１の状
態遷移と第２の状態から第１の状態への第２の状態遷移
とを一定周期で繰り返すリフレッシュクロックを生成す
るクロック発生部と、リフレッシュクロックの第１およ
び第２の状態遷移の一方に応答して、（Ｍ＋１）ビット
のリフレッシュアドレス信号に反映されるカウント値を
カウントアップするカウンタ回路と、正規ワード線およ
びスペアワード線の本数の総和に相当する（Ｌ＋Ｎ）を
カウント上限値として保持するレジスタ回路と、カウン
ト値がカウント上限値と一致する場合に、カウント値を
強制的に初期値に復帰させるためのリセット回路とを含
む。

【００３８】請求項９記載の半導体記憶装置は、請求項
８記載の半導体記憶装置であって、レジスタ回路は、カ
ウント上限値に対応するリフレッシュアドレス信号の各
ビットの値を保持し、リフレッシュアドレス生成回路
は、リフレッシュアドレス信号の各ビットに対応して設
けられ、リフレッシュアドレス信号とレジスタ回路の保
持データとの間において対応するビット同士の信号レベ
ルの一致比較結果を出力する一致比較部と、全ての一致
比較部において、対応するビット同士の信号レベルが一
致する場合にのみ一致検出信号を活性化する一致検出部
とをさらに含み、リセット回路は、リフレッシュクロッ
クの第１および第２の状態遷移の他の一方に応答して、
一致検出信号の信号レベルをリセット信号に反映し、カ
ウンタ回路は、リセット信号の活性化に応答して、リフ
レッシュアドレス信号の全ビットを初期値に対応する所
定の信号レベルに設定する。

【００３９】

【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して説明する。

【００４０】［実施の形態１］図１は、本発明の実施の
形態１に従う半導体記憶装置１０の構成を示すブロック
図である。

【００４１】図１においては、半導体記憶装置１０は、
ロジック部１５と同一チップＣＨ上に搭載され、いわゆ
るロジック混載メモリを構成する。半導体記憶装置１０
とロジック部１５との間におけるデータの授受は、デー
タバスＤＢを介して実行される。

【００４２】半導体記憶装置１０は、クロック入力ノー
ド１１、コマンド制御信号入力ノード１２、およびアド
レス信号入力ノード１４と、コントロール回路２０と、
アドレスバッファ２２と、デコード回路３０およびＷＬ
／ＣＳＬドライブ回路４０と、メモリセルアレイ５０
と、データ入出力回路６０と、テスト出力データ選択回
路７０と、テストデータ出力ノード１６とを備える。

【００４３】クロック入力ノード１１には、半導体記憶
装置１０を同期動作させるためのクロック信号ＣＬＫが
入力される。クロック信号は、一定周期で非活性状態
（Ｌレベル）および活性状態（Ｈレベル）を繰り返す。

【００４４】コマンド制御信号入力ノード１２は、ロウ
アドレスストローブ信号／ＲＡＳ、コラムアドレススト
ローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、お
よびチップセレクト信号／ＣＳ等のコマンド制御信号を
受ける。アドレス信号入力ノード１４は、たとえば、１
１ビットのアドレス信号Ａ０〜Ａ１０を受ける。アドレ
ス信号Ａ０〜Ａ１０は、アドレスバッファ２２を介して
デコード回路３０に伝達される。

【００４５】コントロール回路２０は、クロック信号Ｃ
ＬＫの活性化タイミング（Ｌレベル→Ｈレベルへの遷移
タイミング）に応答して、コマンド制御信号入力ノード
１２からコマンド制御信号を取込み、取込んだコマンド
制御信号の信号レベルの組合せに応答してコマンドを生
成するコマンドデコーダ２５を含む。コントロール回路
２０は、生成されたコマンドに対応する各種制御信号を
出力して、半導体記憶装置１０の全体動作を制御する。

【００４６】デコード回路３０は、コントロール回路２
０に指示されたタイミングにおいて、アドレスバッファ
２２から受けたアドレス信号Ａ０〜Ａ１０に基づくデコ
ード処理を実行する。ＷＬ／ＣＳＬドライブ回路４０
は、メモリセルアレイ５０の各行および各列に対応して
それぞれ配置されるワード線およびコラム選択線を選択
的に駆動する。

【００４７】ワード線およびコラム選択線の配置を含む
メモリセルアレイ５０の構成については後ほど詳細に説
明するが、メモリセルアレイ５０には、データを保持す
るための複数のメモリセルが行列状に配置されている。
メモリセルアレイ５０には、複数のグローバルデータ線
ＧＤＬｓが配置される。データ入出力回路６０は、デー
タバスＤＢと複数のグローバルデータ線ＧＤＬｓとの間
でロジック部１５と入出力されるデータの授受を実行す
る。

【００４８】テスト出力データ選択回路７０は、テスト
モード時において、複数のグローバルデータ線ＧＤＬｓ
に伝達される読出データのうちの一部を、選択信号ＳＥ
Ｌ０〜ＳＥＬ４に応じて選択して、テスト出力データＴ
Ｄｏｕｔを出力する。実施の形態１においては、一例と
して、テストモード時おいて外部に出力されるテスト出
力データＴＤｏｕｔの個数を８個とする。すなわち、デ
ータ選択回路７０は、複数のグローバルデータ線ＧＤＬ
ｓによって伝達される読出データのうち８個を選択して
テストデータ出力ノード１６に出力するものとする。

【００４９】テストモード時において、出力されたテス
ト出力データＴＤｏｕｔは、メモリテスタ等の外部試験
装置に伝達される。コマンド制御信号入力ノード１２お
よびアドレス信号入力ノード１４に対しては、テストモ
ード時においては、外部試験装置からコマンド制御信号
およびアドレス信号がそれぞれ伝達され、通常動作時に
おいては、ロジック部１５からコマンド制御信号および
アドレス信号がそれぞれ伝達される。

【００５０】次に、メモリセルアレイ５０の構成および
グローバルデータ線ＧＤＬｓの配置について詳細に説明
する。

【００５１】図２は、メモリセルアレイ５０の構成を示
すブロック図である。図２を参照して、メモリセルアレ
イ５０は、メモリセルの列方向に沿って複数のメモリマ
ットに分割される。図２においては、一例として、メモ
リセルアレイ５０は、８個のメモリマットＭＴ０〜ＭＴ
７から構成される。ワード線およびコラム選択線は、メ
モリマットＭＴ０〜ＭＴ７に対して共通に、メモリセル
の行方向に沿って配置される。

【００５２】各メモリマットは、正規メモリセルの行に
対応して配置される、行アドレス信号のビット数に対応
する２０４８本（＝２¹¹本）の正規ワード線ＷＬ０〜Ｗ
Ｌ２０４７と、スペアメモリセルの行に対応して配置さ
れるスペアワード線ＳＷＬ０〜ＳＷＬ８とを共有する。
同様に、各メモリマットは、列選択を実行するための２
５６本（＝２⁸本）のコラム選択線ＣＳＬ０〜ＣＳＬ２
５５を共有する。ワード線ＷＬ０〜ＷＬ２０４７、スペ
アワード線ＳＷＬ０〜ＳＷＬ８およびコラム選択線ＣＳ
Ｌ０〜ＣＳＬ２５５は、行選択および列選択を行なうた
めのアドレス信号のデコード結果に基づいて、ＷＬ／Ｃ
ＳＬドライブ回路４０によって選択的に活性化される。

【００５３】各メモリマットには、メモリセルの列方向
に沿って、３２本の正規グローバルデータ入出力線と、
１本のスペアグローバルデータ入出力線とが配置され
る。たとえば、メモリマットＭＴ０に対しては、正規グ
ローバルデータ入出力線ＧＩＯ（０）〜ＧＩＯ（３１）
と、スペアグローバルデータ入出力線ＳＧＩＯ（０）と
が配置される。メモリセルアレイ５０全体に対しては、
図１に示した複数のグローバルデータ線ＧＤＬｓを構成
する、２５６本のグローバルデータ入出力線ＧＩＯ
（０）〜ＧＩＯ（２５５）および８本のスペアグローバ
ルデータ入出力線ＳＧＩＯ（０）〜ＳＧＩＯ（７）が配
置される。

【００５４】図３は、メモリマットの構成を示すブロッ
ク図である。各メモリマットの構成は同様であるため、
図３においては代表的にメモリマットＭＴ０の構成が示
される。

【００５５】図３を参照して、メモリマットＭＴ０は、
８行×３３列に行列状に配置された複数の基本アレイユ
ニットＭＡＵを含む。

【００５６】各基本アレイユニットＭＡＵは、２５６行
×１６列の正規メモリセルを有する。同一行に配置され
る基本アレイユニットＭＡＵ間において、正規ワード
線、スペアワード線およびコラム選択線が共有される。

【００５７】同一列に属する基本アレイユニットＭＡＵ
に対して共通に、正規グローバルデータ入出力線もしく
はスペアグローバルデータ入出力線が配置される。した
がって、１６個のメモリセル列ごとに、正規グローバル
データ入出力線もしくはスペアグローバルデータ入出力
線が配置される。

【００５８】スペアグローバルデータ入出力線ＳＧＩＯ
（０）に対応する基本アレイユニットには、冗長救済用
のスペアメモリセルが配置される。したがって、各メモ
リマットにおいて、スペアメモリセルは、図３中の斜線
で示した領域に配置され、各基本アレイユニットＭＡＵ
中のスペアワード線に対応する領域と、スペアグローバ
ルデータ入出力線ＳＧＩＯ（０）に対応する基本アレイ
ユニット全体とに配置される。

【００５９】各スペアワード線に対応するスペアメモリ
セルは、同一基本アレイユニットＭＡＵ中の正規メモリ
セル行を置換するために設けられる。一方、スペアグロ
ーバルデータ入出力線ＳＧＩＯ（０）による置換救済
は、１本の正規グローバルデータ入出力線に対応する基
本アレイユニットＭＡＵ群ごとに一括して実行される。

【００６０】図４は、基本アレイユニットの構成を示す
ブロック図である。各基本アレイユニットＭＡＵは、同
様の構成を有するため、図４においては、図３におい
て、最左上に配置される基本アレイユニットの構成につ
いて代表的に説明する。

【００６１】図４を参照して、基本アレイユニットＭＡ
Ｕは、２５６行×１６列に配置された正規メモリセルＮ
ＭＣと、１行×１６列に配置されたスペアメモリセルＳ
ＭＣとを有する。正規メモリセルＮＭＣおよびスペアメ
モリセルＳＭＣのそれぞれの行に対応して、正規ワード
線ＷＬ０〜ＷＬ２５５およびスペアワード線ＳＷＬ０が
配置される。

【００６２】各スペアメモリセルＳＭＣは、正規メモリ
セルＮＭＣとメモリセル列を共有するように配置され
る。１６個のメモリセル列にそれぞれ対応して、ビット
線対ＢＬ０，／ＢＬ０〜ＢＬ１５，／ＢＬ１５、センス
アンプＳＡ０〜ＳＡ１５、およびコラム選択ゲートＣＳ
Ｇ０〜ＣＳＧ１５が配置される。

【００６３】ビット線対ＢＬ０，／ＢＬ０〜ＢＬ１５，
／ＢＬ１５には、正規ワード線ＷＬ０〜ＷＬ２５５およ
びスペアワード線ＳＷＬ０のうちの活性化された１本に
対応する正規メモリセルＮＭＣもしくはスペアメモリセ
ルＳＭＣに保持されたデータが出力される。

【００６４】センスアンプＳＡ０〜ＳＡ１５の各々は、
対応するビット線対間に生じる電位レベル差を増幅す
る。コラム選択ゲートＣＳＧ０〜ＣＳＧ１５は、コラム
選択線ＣＳＬ０〜ＣＳＬ１５の電位レベルに応じて、対
応するビット線対と正規グローバルデータ入出力線ＧＩ
Ｏ（０）との間を接続する。正規グローバルデータ入出
力線ＧＩＯ（０）は、相補のデータを伝達するデータ線
ＧＬおよび／ＧＬとを有する。

【００６５】コラム選択ゲートＣＳＧ０〜ＣＳＧ１５を
介して、データ線ＧＬは、コラム選択線ＣＳＬ０〜ＣＳ
Ｌ１５によって選択されたビット線対の一方ＢＬ０〜Ｂ
Ｌ１５のうちのいずれか１本と接続される。同様に、も
う１本のデータ線／ＧＬは、選択されたビット線対の一
方の相補線である／ＢＬ０〜／ＢＬ１５のうちのいずれ
か１本に接続される。

【００６６】スペアワード線ＳＷＬ０は、２５６本のワ
ード線ＷＬ０〜ＷＬ２５５のどれか１本が不良であった
場合に、その不良ワード線に代えて使用される。スペア
ワード線ＳＷＬ０による置換救済は、デコード回路３０
によって指示される。すなわち、デコード回路３０中に
はテストモード時に判明した不良ワード線のアドレスが
プログラムされる。通常動作時において、デコード回路
３０は、アドレス信号によってプログラムされた不良ワ
ード線が選択された場合には、当該不良ワード線に代え
て、スペアワード線ＳＷＬ０の活性化を指示する。

【００６７】なお、メモリセルアレイ５０中のメモリセ
ル行の数は、アドレス信号が１１ビットであることに対
応して定めたものであり、Ｎビット（Ｎ：自然数）のア
ドレス信号に対応して、２^N個のメモリセル行を配置す
る構成とすることが一般的である。１本のグローバルデ
ータ線に対応するメモリセル列の個数を１６個としたの
も同様に例示に過ぎない。

【００６８】また、メモリセルアレイ５０を８個のメモ
リマットＭＴ０〜ＭＴ７に分割し、各メモリマットは、
８行×３３列の基本アレイユニットＭＡＵに分割される
構成を説明したが、これらの分割は例示にすぎず、配置
されるグローバルデータ線ＧＤＬｓの本数および１本の
グローバルデータ線に対応するメモリセル列の個数等に
対応して、分割数は適宜定めることができる。

【００６９】図５は、テスト出力データ選択回路７０の
構成を示すブロック図である。図５を参照して、正規グ
ローバルデータ入出力線ＧＩＯ（０）〜ＧＩＯ（２５
５）は、テスト出力データＴＤｏｕｔの個数に相当する
８本ずつのグループに分割される。これらの複数のグル
ープにそれぞれ対応して、内部ノード群Ｎ０〜Ｎ３１が
配置される。たとえば、内部ノード群Ｎ０には、正規グ
ローバルデータ入出力線ＧＩＯ（０）〜ＧＩＯ（７）が
対応付けられる。

【００７０】セレクタ回路７２には、内部ノード群Ｎ０
〜Ｎ３１のうちのいずれか１個を選択するための選択信
号ＳＥＬ０〜ＳＥＬ４が入力される。選択信号ＳＥＬ０
〜ＳＥＬ４の個数は、内部ノード群の個数に対応して定
められる。すなわち、３２個の内部ノード群Ｎ０〜Ｎ３
１の１個を選択するためには、５個の選択信号ＳＥＬ０
〜ＳＥＬ４が必要である。

【００７１】セレクタ回路７２は、正規グローバルデー
タ入出力線ＧＩＯ（０）〜ＧＩＯ（２５５）によって伝
達される２５６個のデータのうち、選択信号ＳＥＬ０〜
ＳＥＬ４に応じて選択される内部ノード群に対応する８
個のデータを選択的に出力する。

【００７２】一方、スペアグローバルデータ入出力線に
対応して、セレクタ回路７４が配置される。セレクタ回
路７４は、スペアグローバルデータ入出力線によって伝
達される複数のデータのうちの８個を選択的に出力する
ために設けられる。

【００７３】なお、実施の形態１の構成においては、ス
ペアグローバルデータ入出力線ＳＧＩＯ（０）〜ＳＧＩ
Ｏ（７）の本数と、テストデータ出力ノード１６から出
力されるデータの個数とが等しい場合を示したので、セ
レクタ回路７４において、選択信号に基づいた選択動作
を実行する必要はない。すなわち、セレクタ回路７４
は、スペアグローバルデータ入出力線ＳＧＩＯ（０）〜
ＳＧＩＯ（７）が統合される内部ノード群Ｎｓを含み、
内部ノードＮｓ群に伝達される８個のデータは、そのま
ま出力される。

【００７４】このように、スペアグローバルデータ入出
力線の本数と、テスト動作時における１回の読出動作あ
たりの出力データ数とを同一とすれば、スペアメモリセ
ルを対象とする動作テストを効率的に実行するために配
置されるセレクタ回路７４の構成を簡略化できる。

【００７５】テスト出力データ選択回路７０は、さら
に、テストモード信号ＳＴＭＯＤに応答して動作するセ
レクタ回路７５をさらに含む。すでに説明したように、
テストモード信号ＳＴＭＯＤは、テストモード時におい
て、動作テストの対象がスペアメモリセルである場合に
活性化され、それ以外の場合には非活性化される信号で
ある。

【００７６】セレクタ回路７５は、テストモード信号Ｓ
ＴＭＯＤが活性化されている場合には、セレクタ回路７
４の出力をテストデータ出力ノード１６に伝達し、テス
トモード信号ＳＴＭＯＤが非活性化されている場合に
は、セレクタ回路７２の出力をテストデータ出力ノード
１６に伝達する。これにより、スペアメモリセルを対象
とするテストモード時においては、テスト出力データＴ
Ｄｏｕｔはスペアメモリセルからの読出データのみで構
成され、正規メモリセルを対象とするテストモード時に
おいては、テスト出力データＴＤｏｕｔは正規メモリセ
ルからの読出データのみで構成される。

【００７７】このような構成とすることにより、スペア
メモリセルの動作テストを短時間で実行可能である。さ
らに、かつ外部試験装置側でスペアメモリセルに対応す
る出力データの識別が不要になるため、スペアメモリセ
ルを対象とする動作テストを効率的に実行することがで
きる。

【００７８】［実施の形態２］実施の形態２において
は、テストモード時において、正規メモリセルとスペア
メモリセルとに連続的にアクセス可能な構成について説
明する。

【００７９】図６は、本発明の実施の形態２に従うコマ
ンドデコーダ２５の構成を示す回路図である。

【００８０】図６を参照して、実施の形態２に従う半導
体記憶装置においては、新たに、スペアモード認識ノー
ド１８が新たに配置される。スペアモード認識ノード１
８に対しては、テストモード時において、Ｈレベルもし
くはＬレベルの電位レベルが印加される。

【００８１】コマンドデコーダ２５は、コマンド制御信
号／ＲＡＳ、／ＣＡＳおよび／ＷＥの信号レベルの組合
せに応答して、コマンドを生成する論理ゲート群ＬＧ１
０と、コマンド制御信号を／ＲＡＳ，／ＣＡＳ，／ＷＥ
の信号レベルの組合わせ、およびテストモード認識ノー
ド１８の電位レベルＶｓｍに応じて、コマンドを生成す
る論理ゲート群ＬＧ２０とを含む。

【００８２】論理ゲート群ＬＧ１０は、データ線のプリ
チャージ動作を指示するプリチャージコマンドＰＲＥ、
モードテーブルの選択を指示するモードセットコマンド
ＭＳＴ、リフレッシュ動作を指示するオートリフレッシ
ュコマンドＡＲＥＦおよびセルフリフレッシュコマンド
ＳＲＥＦ、および特に動作指示を行なわないノーオペレ
ーションコマンドＮＯＰを生成する。

【００８３】プリチャージコマンドＰＲＥは、／ＲＡＳ
＝／ＣＡＳ＝Ｌレベル、／ＷＥ＝Ｈレベルの場合に、対
応する論理ゲートの出力がＨレベルに設定されることに
応じて生成される。同様に、モードセットコマンドＭＳ
Ｔは、／ＲＡＳ＝／ＣＡＳ＝定＝Ｌレベルの場合に生成
され、オートリフレッシュコマンドＡＲＥＦは、／ＲＡ
Ｓ＝／ＷＥ＝Ｌレベル、／ＣＡＳ＝Ｈレベルの場合に生
成される。セルフリフレッシュコマンドＳＲＥＦは、／
ＲＥＳ＝／ＣＡＳ＝Ｈレベル、／ＷＥ＝Ｌレベルの場合
に生成され、ノーオペレーションコマンドＮＯＰは、／
ＲＡＳ＝／ＣＡＳ＝／ＷＥ＝Ｈレベルの場合に生成され
る。

【００８４】読出動作を指示するライトコマンド、書込
動作を指示するリードコマンドおよび行選択動作の活性
化を指示するアクティベートコマンドについては、スペ
アモード認識ノード１８の電位レベルＶｓｍに応じて、
スペアメモリセルを対象とするコマンドと正規メモリセ
ルを対象とするコマンドとが独立に生成される。

【００８５】たとえば、コマンド制御信号について、／
ＲＡＳ＝／ＷＥ＝Ｈレベル、／ＣＡＳ＝Ｌレベルである
場合には読出動作が指示されるが、ＶｓｍがＨレベルで
ある場合には、スペアメモリセルを対象とするリードコ
マンドＳＲＤが生成され、ＶｓｍがＬレベルであるとき
には、正規メモリセルを対象とするリードコマンドＮＲ
Ｄが生成される。

【００８６】同様に、コマンド制御信号について／ＲＡ
Ｓ＝Ｈレベル、／ＣＡＳ＝／ＷＥ＝Ｌレベルである場合
には、スペアモード認識ノード１８に印加された電位レ
ベルＶｓｍに応じて、正規メモリセルを対象とするライ
トコマンドＮＷＴおよびスペアメモリセルを対象とする
ライトコマンドＳＷＴのいずれか一方が生成される。ア
クティベートコマンドＡＣＴに関しても同様に、コマン
ド制御信号の同一信号レベルの組合せ（／ＲＡＳ＝Ｌレ
ベル、／ＣＡＳ＝／ＷＥ＝Ｈレベル）に対応して、スペ
アモード認識ノード１８の電位レベルＶｓｍに応じて、
正規メモリセルを対象とする行選択動作を開始するため
のノーマルアクティベートコマンドＮＡＣＴおよびスペ
アメモリセルを対象とする行選択動作を開始するための
スペアアクティベートコマンドＳＡＣＴのいずれか一方
が生成される。

【００８７】このような構成とすることにより、クロッ
ク信号の各立上がりタイミングにおいて、コマンド制御
信号の信号レベルおよびスペアモード認識ノード１８の
電位レベルＶｓｍに応じて、同一のサイクルクロック内
において正規メモリセルを対象とするコマンドとスペア
メモリセルを対象とするコマンドとを選択的に生成する
ことができる。このため、図１３で示したように、アク
ティベートコマンド、リードコマンドおよびライトコマ
ンドの対象を、正規メモリセルとスペアメモリセルとの
間で切換える場合において、１クロックサイクルを要す
るモードセットシーケンスを実行して、モードテーブル
の内容を変更する必要がない。

【００８８】図７は、コマンドデコーダ２５によるスペ
アメモリセルの動作テストを説明するタイミングチャー
トである。

【００８９】図７を参照して、コマンドデコーダ２５
は、クロック信号ＣＬＫの各活性化タイミング（Ｌレベ
ル→Ｈレベルへの遷移タイミング）に相当する時刻Ｔ０
〜Ｔ５において、コマンド制御信号／ＲＡＳ，／ＣＡ
Ｓ，／ＷＥおよびスペアモード認識ノード１８に印加さ
れた電位レベルＶｓｍとを取込んで、これに応じたコマ
ンドを生成する。

【００９０】時刻Ｔ０〜Ｔ５のそれぞれにおいて、コマ
ンド制御信号の信号レベルの組合せは、読出動作を指示
するために／ＲＡＳ＝／ＷＥ＝Ｈレベル、／ＣＡＳ＝Ｌ
レベルに設定されているものとする。

【００９１】時刻Ｔ０およびＴ１のクロック信号の活性
化タイミングにおいては、スペアモード認識ノード１８
に印加される電位Ｖｓｍは、Ｌレベルであるので、正規
メモリセルを対象とするリードコマンドＮＲＤ１および
ＮＲＤ２がそれぞれ生成される。

【００９２】時刻Ｔ１およびＴ２の間に、スペアモード
認識ノード１８の電位レベルＶｓｍをＬレベルからＨレ
ベルに変化させることによって、時刻Ｔ２において、ス
ペアメモリセルを対象とするリードコマンドＳＲＤ３を
直ちに生成することができる。すなわち、図１４で説明
したように、スペアメモリセルをテスト対象とするため
に、モードセットコマンドＭＳＴを生成してモードセッ
トシーケンスを実行するために１クロックサイクルを要
することがない。したがって、正規メモリセルを対象と
するリードコマンドＮＲＤ２とスペアメモリセルを対象
とするリードコマンドＳＲＤ３とを連続的に生成するこ
とができる。

【００９３】時刻Ｔ３においても、ＶｓｍはＨレベルに
設定されているため、スペアメモリセルを対象とするリ
ードコマンドＳＲＤ４が生成される。時刻Ｔ３とＴ４と
の間に再びＶｓｍがＨレベルからＬレベルに変化する
と、時刻Ｔ４において、正規メモリセルを対象とするリ
ードコマンドＮＲＤ５が生成される。

【００９４】その後、時刻Ｔ４とＴ５との間に、Ｖｓｍ
をＬレベルからＨレベルに変化させると、時刻Ｔ５にお
いては、再びスペアメモリセルを対象とするリードコマ
ンドＳＲＤ６を生成することができる。

【００９５】これらのリードコマンドに対応して、ＣＡ
Ｓレイテンシに相当する１クロックサイクル経過後の、
時刻Ｔ１〜Ｔ５において、スペアメモリセルからの読出
データと正規メモリセルからの読出データとを混在させ
て、連続的に出力できる。

【００９６】したがって、実施の形態２に従うコマンド
デコーダによれば、隣接ワード線間の干渉試験等を正規
メモリセル内のみでなく、正規メモリセルとスペアメモ
リセルの間においても実行することが可能となる。ま
た、物理的に連続しているメモリセル行に対して、一定
間隔で連続的にアクセスする試験も実行可能であり、ス
ペアメモリセルに対する動作テスト内容を向上させるこ
とができる。

【００９７】［実施の形態３］実施の形態３において
は、スペアメモリセルに対するリフレッシュ動作につい
て説明する。

【００９８】図８は、実施の形態３に従うリフレッシュ
アドレス信号の生成を説明するブロック図である。

【００９９】図８を参照して、実施の形態３に従う半導
体記憶装置は、図１に示した半導体記憶装置１０の構成
に加えて、リフレッシュアドレス生成回路１００、セレ
クタ２７、およびスペアワード線選択回路２９をさらに
備える。

【０１００】アドレスバッファ２２は、アドレス信号入
力ノード１４に入力されたアドレス信号Ａ０〜Ａ１０に
基づいて、アドレスビットＡ＜０＞〜Ａ＜１０＞を生成
する。スペアワード線選択回路２９は、アドレスビット
Ａ＜１１＞を生成する。アドレスビットＡ＜１１＞は、
行選択の対象が正規ワード線とスペアワード線とのいず
れであるかを指定するためのビットである。アドレスビ
ットＡ＜０＞〜Ａ＜１０＞は、正規ワード線（２¹¹本）
およびスペアワード線のそれぞれのうちから１本ずつを
選択するためのビットである。以下においては、アドレ
スビットＡ＜０＞〜Ａ＜１１＞を総括して内部アドレス
信号とも称する。

【０１０１】スペアワード線選択回路２９は、制御信号
ＴＳＬの信号レベルに応じて、アドレスビットＡ＜１１
＞の信号レベルを、ＨレベルおよびＬレベルのいずれか
一方に設定する。制御信号ＴＳＬは、スペアワード線を
強制的に行選択の対象とするための信号であり、たとえ
ばスペアメモリセルを対象とするアクティベートコマン
ドＮＡＣＴ、リードコマンドＳＲＤ、およびライトコマ
ンドＳＷＤに対応して活性化される信号とすればよい。

【０１０２】スペアワード線選択回路２９は、アドレス
ビットＡ＜１１＞のＨレベルに相当する電源電位Ｖｃｃ
とＬレベルに対応する接地電位Ｖｓｓとの間に直列に結
合されるＰ型ＭＯＳトランジスタＱ１０およびＮ型ＭＯ
ＳトランジスタＱ１５とを有する。スペアワード線選択
回路２９は、さらに制御信号ＴＳＬの信号レベルを反転
するインバータＩＶ１０を有する。インバータＩＶ１０
の出力は、トランジスタＱ１０およびＱ１５のゲートに
入力される。結合されたトランジスタＱ１０およびトラ
ンジスタＱ１５のドレインに、アドレスビットＡ＜１１
＞が生成される。

【０１０３】制御信号ＴＳＬが活性状態（Ｈレベル）で
ある場合においては、アドレスビットＡ＜１１＞の信号
レベルはＬレベルに設定され、スペアワード線ＳＷＬ０
〜ＳＷＬ７のいずれか１本が外部から入力されるアドレ
ス信号Ａ０〜Ａ１０に応答して選択される。一方、制御
信号ＴＳＬが非活性状態（Ｌレベル）である場合におい
ては、アドレスビットＡ＜１１＞の信号レベルはＨレベ
ルに設定され、スペアワード線は選択されず正規のワー
ド線ＷＬ０〜ＷＬ２０４７うちのいずれか１本が、外部
から入力されるアドレス信号Ａ０〜Ａ１０の組合せに応
じて選択される。

【０１０４】リフレッシュアドレス生成回路１００は、
リフレッシュ活性化信号ＡＲＦに応答して動作する。リ
フレッシュ活性化信号ＡＲＦは、セルフリフレッシュコ
マンドＳＲＥＦもしくはオートリフレッシュコマンドＡ
ＲＥＦの生成に応答して活性化される。

【０１０５】リフレッシュアドレス生成回路１００は、
半導体記憶装置内部で、リフレッシュ動作の対象となる
ワード線を指定するための１２ビットのリフレッシュア
ドレス信号ＲＦＡ＜０＞〜ＲＦＡ＜１１＞を出力する。
なお、以下においては、リフレッシュアドレス信号ＲＦ
Ａ＜０＞〜ＲＦＡ＜１１＞のような複数ビットの信号
を、総括的にＲＦＡ＜０：１１＞のようにも表記するも
のとする。

【０１０６】リフレッシュアドレス信号ＲＦＡ＜０：１
１＞には、一定周期でカウントアップされるカウント値
が反映される。リフレッシュアドレス信号のビット数
を、外部から入力されるアドレス信号Ａ０〜Ａ１０のビ
ット数よりも１ビット多く設定することによって、スペ
アメモリセルに対応して配置されるスペアワード線ＳＷ
Ｌ０〜ＳＷＬ７をも自動的なリフレッシュ動作の対象と
することができる。

【０１０７】リフレッシュアドレス生成回路１００は、
リフレッシュ活性化信号ＡＲＦに応答してカウントアッ
プ動作を開始するが、スペアメモリセルを対象とするテ
ストモード時以外においては、最上位ビットＲＦＡ＜１
１＞の信号レベルをＬレベルに固定することとすれば、
リフレッシュアドレス生成回路１００を、テストモード
時と通常動作時とにおいて共通に使用できる。

【０１０８】この際において、スペアメモリセルを対象
とするテストモード時であるかどうかどうかの判断は、
たとえば実施の形態２で説明したスペアモード認識ノー
ド１８の電位レベルＶｓｍによって行なうことができ
る。

【０１０９】図８においては、デコード回路３０および
ＷＬ／ＣＳＬドライバ４０のうち、行選択に関連する機
能を抜き出して行デコーダ３５およびＷＬドライバ４５
が示される。ＷＬドライバ４５は、正規ワード線ＷＬ０
〜ＷＬ２０４７およびスペアワード線ＳＷＬ０〜ＳＷＬ
７を行デコーダ３５のデコード結果に基づいて選択的に
活性化する。

【０１１０】セレクタ２７は、リフレッシュ活性化信号
ＡＲＦの信号レベルに応じて、リフレッシュアドレス生
成回路１００が生成するリフレッシュアドレス信号ＲＦ
Ａ＜０：１１＞と、アドレスバッファ１１およびスペア
ワード線選択回路２９が生成する内部アドレス信号Ａ＜
０：１１＞のいずれか一方を、ロウアドレス信号ＲＡ＜
０＞〜ＲＡ＜１１＞として出力する。ロウアドレス信号
ＲＡ＜０：１１＞は、行デコーダ３５に伝達される。

【０１１１】図９は、リフレッシュアドレス生成回路１
００の構成を示すブロック図である。

【０１１２】図９を参照して、リフレッシュアドレス生
成回路１００は、リフレッシュクロックＲＣＬＫを生成
するクロック発生器１１０と、リフレッシュクロックＲ
ＣＬＫの活性化タイミングに応答してカウント値をカウ
ントアップして、カウント値を反映したリフレッシュア
ドレス信号ＲＡＦ＜０：１１＞を出力するカウント回路
１２０と、カウンタ回路１２０のカウント値をリセット
するためのリセット回路１３０と、正規ワード線本数と
スペアワード線本数との合計値に相当するデータを保持
するためのレジスタ回路１５０と、レジスタ回路１５０
の保持データとリフレッシュアドレス信号ＲＦＡ＜０：
１１＞とを比較するための一致比較回路１４０−０〜１
４０−１１と、一致比較回路１４０−０〜１４０−１１
の比較結果に応じて、リセット回路１３０を活性化する
ための一致検出信号ＭＣＡを生成する一致検出回路１６
０とを含む。

【０１１３】図１０は、カウンタ回路１２０の動作を説
明するためのタイミングチャートである。

【０１１４】図１０を参照して、クロック発生回路１１
０が生成するリフレッシュクロックＲＣＬＫは、一定間
隔で活性状態（Ｈレベル）と非活性状態（Ｌレベル）と
を周期的に繰返す。

【０１１５】リフレッシュクロックＲＣＬＫの各活性化
タイミング（Ｌレベル→Ｈレベルへの遷移タイミング）
に応答してカウント値は１ずつインクリメントされ、対
応するカウント信号であるリフレッシュアドレス信号Ｒ
ＦＡ＜０：１１＞の各ビットの値も変化する。

【０１１６】リフレッシュアドレス信号の最下位ビット
ＲＦＡ＜０＞は、クロック信号ＣＬＫの各活性化タイミ
ングに応答して、交互に活性化（Ｌレベル→Ｈレベル）
もしくは非活性化（Ｈレベル→Ｌレベル）される。リフ
レッシュアドレス信号のうちのＲＦＡ＜２＞およびＲＦ
Ａ＜３＞は、クロック信号ＣＬＫが２回および４回それ
ぞれ活性化されるごとに１回の割合で、交互に活性化も
しくは非活性化される。このようにして、リフレッシュ
アドレス信号の第ｉビットＲＦＡ＜ｉ＞（ｉ：０〜１１
の整数）は、クロック信号ＣＬＫが２ⁱ回活性化される
ごとに、交互に活性化もしくは非活性化される。

【０１１７】このように、リフレッシュクロックＲＣＬ
Ｋの各活性化タイミングに応答して、リフレッシュアド
レス信号ＲＦＡ＜０：１１＞が１つずつカウントアップ
される。時刻Ｔｘにおいて、リフレッシュクロックが合
計２¹²回活性化されると、カウント値はフルに達し、リ
フレッシュアドレス信号ＲＦＡ＜０：１１＞の全ビット
はＨレベルに設定される。時刻Ｔｘの次のリフレッシュ
クロックＲＣＬＫ活性化タイミングである時刻Ｔｙにお
いて、カウント値は初期化されて、リフレッシュアドレ
ス信号ＲＦＡ＜０：１１＞の全ビットは、初期状態であ
るＬレベルに復帰する。以降において、リフレッシュク
ロックＲＣＬＫの各活性化タイミングに応答して、リフ
レッシュアドレス信号ＲＦＡ＜０：１１＞が再びカウン
トアップされる。

【０１１８】再び図９を参照して、レジスタ回路１５０
は、正規ワード線およびスペアワード線の本数の合計、
すなわち本発明の実施の形態においては、２０４８＋８
＝２０５６のカウント値に対応するリフレッシュアドレ
ス信号ＲＦＡ＜０：１１＞の各ビットの値を保持する。

【０１１９】一致比較回路１４０−０〜１４０−１１
は、リフレッシュアドレス信号ＲＦＡ＜０：１１＞のそ
れぞれのビットに対応して設けられ、レジスタ回路１５
０に保持される１２ビットデータとリフレッシュアドレ
ス信号ＲＦＡ＜０：１１＞との対応するビット同士の間
で一致比較を行なう。

【０１２０】一致比較回路１４０−０〜１４０−１１
は、対応するビット同士の一致比較結果が反映された検
出信号ＭＣ＜０＞〜ＭＣ＜１１＞をそれぞれ出力する。
検出信号ＭＣ＜０＞〜ＭＣ＜１１＞の各々は、対応する
一致検出回路において、比較の対象となるビット同士の
信号レベルが一致した場合にＨレベルに活性化される。

【０１２１】一致検出回路１６０は、検出信号ＭＣ＜０
＞〜ＭＣ＜１１＞を受けて、１２個の検出信号すべてが
活性化された場合に、一致検出信号ＭＣＡをＨレベルに
活性化する。

【０１２２】たとえば、一致比較回路１４０−０〜１４
０−１１は、２入力のＡＮＤ回路で構成でき、一致検出
回路１６０は、１２入力のＡＮＤ回路で構成できる。

【０１２３】リセット回路１３０は、一致検出信号ＭＣ
Ａが活性化された場合、すなわちカウンタ回路によるリ
フレッシュアドレス信号ＲＦＡ＜０：１１＞が示すカウ
ント値が、正規ワード線とスペアワード線との合計本数
に達した場合において、リセット信号ＲＳを活性化す
る。リセット回路１３０は、リフレッシュクロックＲＣ
ＬＫの非活性化タイミング（Ｈレベル→Ｌレベルへの状
態遷移タイミング）に応答して動作し、一致検出信号Ｍ
ＣＡを入力とするＣＫフリップフロップで構成すればよ
い。

【０１２４】カウンタ回路１２０は、リセット端子ＲＳ
Ｔに入力されるリセット信号ＲＳの活性化に応答して、
カウント値を初期化するためにリフレッシュアドレス信
号ＲＦＡ＜０：１１＞の全ビットの信号レベルをＬレベ
ルにリセットする。

【０１２５】なお、スペアワード線をリフレッシュの対
象外とするための制御信号ＮＲＦをさらに設け、リフレ
ッシュ生成回路１００が、制御信号ＮＲＦが活性状態で
ある場合において、リフレッシュアドレス信号のうちの
１ビットＲＦＡ＜１１＞の信号レベルを常にＬレベルに
固定する信号レベル固定回路１２５をさらに含む構成と
すれば、リフレッシュ生成回路１００をスペアワード線
のリフレッシュを実行しない通常動作時においても共有
することができる。この制御信号ＮＲＦは、たとえば通
常動作時において、セルフリフレッシュコマンドＳＲＥ
ＦもしくはオートリフレッシュコマンドＡＲＥＦの生成
に応答して活性化すればよい。

【０１２６】図１１は、リフレッシュアドレス生成回路
１００の動作を説明するタイミングチャートである。

【０１２７】図１１を参照して、時刻Ｔ０のリフレッシ
ュクロックＲＣＬＫの活性化タイミングから、リフレッ
シュアドレス信号ＲＦＡ＜０：１１＞のカウントアップ
が開始される。リフレッシュアドレス信号の各ビットの
状態の遷移に応じて、一致比較回路１４０−０〜１４０
−１１が出力する検出信号ＭＣ＜０＞〜ＭＣ＜１１＞の
信号レベルは適宜変化していくが、リフレッシュアドレ
ス信号ＲＦＡ＜０：１１＞で示されるカウント値が、レ
ジスタ回路１５０に保持される正規ワード線とスペアワ
ード線との総本数に相当する所定値に達するまでは、検
出信号ＭＣ＜０＞〜ＭＣ＜１１＞のすべての信号レベル
がＨレベルになることはない。

【０１２８】図１０に示したカウント値がフルに達する
時刻Ｔｘより前の時刻Ｔａにおいて、リフレッシュアド
レス信号ＲＦＡ＜０：１１＞で示されるカウント値がす
なわち正規ワード線とスペアワード線との合計数に達し
た場合には、リフレッシュアドレス信号ＲＦＡ＜０：１
１＞とレジスタ回路１５０の１２ビットの保持データと
の間で各ビットの信号レベルが一致し、一致比較回路１
４０−０〜１４０−１１がそれぞれ出力する検出信号Ｍ
Ｃ＜０＞〜ＭＣ＜１１＞がすべてＨレベルに設定され
る。これにより、一致検出信号ＭＣＡが活性化（Ｈレベ
ル）される。

【０１２９】これに応じて、時刻Ｔｂにおけるリフレッ
シュクロックＲＣＬＫの非活性化タイミング（Ｈレベル
→Ｌレベルへの遷移タイミング）に応答して、リセット
回路１３０は、リセット信号ＲＳを活性化（Ｌレベル→
Ｈレベル）する。

【０１３０】これに対応して、次のリフレッシュクロッ
クＲＣＬＫの活性化タイミングである時刻Ｔｃにおい
て、リフレッシュアドレス信号ＲＦＡ＜０：１１＞はリ
セットされ、全ビットの信号レベルはにＬレベルに設定
される。リフレッシュアドレス信号ＲＦＡ＜０：１１＞
がリセットされると、レジスタ回路１５０の保持データ
とは一致しなくなるので、検出信号ＭＣ＜０＞〜ＭＣ＜
１１＞のうちの少なくとも１個が非活性状態（Ｌレベ
ル）となり、一致検出信号ＭＣＡは再び非活性化（Ｈレ
ベル→Ｌレベル）される。

【０１３１】これに応じて、時刻Ｔｄのリフレッシュク
ロックＲＣＬＫの非活性化タイミング（Ｈレベル→Ｌレ
ベル）に応答して、リセット回路１３０は、リセット信
号ＲＳを再び非活性状態（Ｌレベル）に復帰させる。こ
れに応じて、次のリフレッシュクロックＲＣＬＫの活性
化タイミングより、リフレッシュアドレス信号ＲＦＡ＜
０：１１＞のカウントアップが再開される。

【０１３２】このような構成とすることにより、リフレ
ッシュアドレス生成回路１００は、テストモード時にお
いて、スペアワード線ＳＷＬ０〜ＳＷＬ７をもリフレッ
シュ動作の対象としてテストすることができる。

【０１３３】さらに、レジスタ回路１５０を設けて、正
規ワード線およびスペアワード線の総本数に対応する所
定値を保持するので、スペアワード線を選択するために
リフレッシュアドレス信号のビット数を外部から入力さ
れるアドレス信号より１ビット増やす一方で、無駄なカ
ウントアップ動作を省略することができる。

【０１３４】また、既に述べたように、リフレッシュア
ドレス信号のうちのスペアワード線に対応するビットＲ
ＦＡ＜１１＞の信号レベルを、スペアメモリセルのテス
トモード時以外においては固定的にＬレベルとすること
によって、リフレッシュアドレス生成回路１００を、ス
ペアメモリセルのテストモード時以外についても使用す
ることが可能となる。

【０１３５】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０１３６】

【発明の効果】請求項１記載の半導体記憶装置は、テス
トモード時において、スペアデータ入出力線によって伝
達される読出データのみを選択的に出力できるので、ス
ペアメモリセルに対する試験時間を短縮することができ
る。

【０１３７】請求項２および３記載の半導体記憶装置
は、請求項１記載の半導体記憶装置が奏する効果に加え
て、第２のテスト出力選択回路においてスペアデータ入
出力線の選択を実行する必要がないので、回路構成を簡
略化できる。

【０１３８】請求項４および５記載の半導体記憶装置
は、モードを切換えるためのクロックサイクルを要する
ことなく、動作テストの対象を正規メモリセルアレイと
スペアメモリセルアレイとの間で切換えることができ
る。したがって、テストモード時において、正規メモリ
セルアレイおよびスペアメモリセルアレイに対する連続
的なアクセスを実行できる。

【０１３９】請求項６記載の半導体記憶装置は、正規ワ
ード線の本数に対応するビット数よりも１ビット多いリ
フレッシュアドレスに応じてリフレッシュ動作を実行す
るので、テストモード時において、正規ワード線および
スペアワード線に対するリフレッシュ動作試験を一括し
て実行できる。これにより、スペアメモリセルに対する
試験を効率的に実行できる。

【０１４０】請求項７記載の半導体記憶装置は、請求項
５記載の半導体記憶装置が奏する効果に加えて、リフレ
シュアドレス生成回路を通常動作時においても適用でき
る。

【０１４１】請求項８および９記載の半導体記憶装置
は、請求項５記載の半導体記憶装置が奏する効果に加え
て、リフレッシュアドレスの無駄なカウントアップ動作
を回避して、テストモード時におけるリフレッシュ動作
試験を効率的に短時間で実行できる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１に従う半導体記憶装置
１０の構成を示すブロック図である。

【図２】 メモリセルアレイ５０の構成を示すブロック
図である。

【図３】 メモリマットの構成を示すブロック図であ
る。

【図４】 基本アレイユニットの構成を示すブロック図
である。

【図５】 テスト出力データ選択回路７０の構成を示す
ブロック図である。

【図６】 本発明の実施の形態２に従うコマンドデコー
ダ２５の構成を示す回路図である。

【図７】 コマンドデコーダ２５によるスペアメモリセ
ルの動作テストを説明するタイミングチャートである。

【図８】 実施の形態３に従うリフレッシュアドレス信
号の生成を説明するブロック図である。

【図９】 リフレッシュアドレス生成回路１００の構成
を示すブロック図である。

【図１０】 カウンタ回路１２０の動作を説明するため
のタイミングチャートである。

【図１１】 リフレッシュアドレス生成回路１００の動
作を説明するタイミングチャートである。

【図１２】 テスト動作時における従来の出力データ選
択を説明するブロック図である。

【図１３】 従来のコマンドデコードを説明するブロッ
ク図である。

【図１４】 従来のコマンドデコードに基づくスペアメ
モリセルの動作テストを説明するタイミングチャートで
ある。

【符号の説明】

１２ コマンド制御信号入力ノード、１４ アドレス信
号入力ノード、１６テストデータ出力ノード、１８ ス
ペアモード認識ノード、２０ コントロール回路、２５
コマンドデコーダ、２７ セレクタ、３０ デコード
回路、３５行デコーダ、４０ ＷＬ／ＣＳＬドライブ回
路、４５ ＷＬドライバ、５０ メモリセルアレイ、７
０ テスト出力データ選択回路、７２，７４，７５ セ
レクタ回路、１１０ クロック発生器、１２０ カウン
タ回路、１３０ リセット回路、１４０−０〜１４０−
１１ 一致比較回路、１５０ レジスタ回路、１６０一
致検出回路、ＤＢ データバス、ＧＩＯ（０）〜ＧＩＯ
（２５５） 正規グローバルデータ入出力線、ＭＡＵ
基本アレイユニット、ＭＴ〜ＭＴ７ メモリマット、Ｓ
ＧＩＯ（０）〜ＳＧＩＯ（７） スペアグローバルデー
タ入出力線、ＳＷＬ０〜ＳＷＬ７ スペアワード線、Ｗ
Ｌ０〜ＷＬ２０４７ 正規ワード線。

フロントページの続き Ｆターム(参考） 5B018 GA03 MA40 NA02 QA13 5B024 AA15 BA13 BA20 BA29 CA16 CA17 DA08 DA10 DA20 EA02 5L106 AA01 AA15 CC01 CC11 CC17 EE02 EE06 GG03

Claims (9)

【特許請求の範囲】
1. 【請求項１】 テストモード時において、１回の読出動
   作に対応してＮ個（Ｎ：自然数）のデータを出力する半
   導体記憶装置であって、 第１の方向に沿って複数のメモリマットに分割されるメ
   モリセルアレイを備え、 各前記メモリマットは、 前記第１の方向および第２の方向に沿って行列状に配置
   された複数の正規メモリセルと、 前記複数の正規メモリセルと前記第１の方向に隣接して
   配置される複数のスペアメモリセルとを含み、 前記第２の方向に沿って配置される、前記複数の正規メ
   モリセルに対する入出力データを伝達するための複数の
   正規データ入出力線と、 前記第２の方向に沿って配置される、前記複数のスペア
   メモリセルに対する入出力データを伝達するための複数
   のスペアデータ入出力線と、 前記テストモード時において、前記複数の正規データ入
   出力線のうちのＮ本によって伝達されるＮ個のデータを
   出力する第１のテスト出力選択回路と、 前記テストモード時において、前記複数のスペアデータ
   入出力線のうちのＮ本によって伝達されるＮ個のデータ
   を出力する第２のテスト出力選択回路と、 前記テストモード時におけるテスト対象が前記複数の正
   規メモリセルおよび前記複数のスペアメモリセルのいず
   れであるかに応じて、前記第１および第２のテスト出力
   選択回路の出力のいずれか一方を選択的に出力する第３
   のテスト出力選択回路とを備える、半導体記憶装置。
2. 【請求項２】 前記複数のスペアデータ入出力線は、前
   記メモリセルアレイ全体でＮ本設けられる、請求項１記
   載の半導体記憶装置。
3. 【請求項３】 前記メモリセルアレイは、Ｎ個の前記メ
   モリマットに分割され、 前記複数のスペアデータ入出力線は、各前記メモリマッ
   トごとに１本ずつ設けられる、請求項１記載の半導体記
   憶装置。
4. 【請求項４】 クロック信号を受ける第１の入力ノード
   と、 複数の制御信号を受ける第２の入力ノードと、 前記テストモード時において、テスト対象が前記複数の
   正規メモリセルおよび前記複数のスペアメモリセルのい
   ずれであるかを示すための電圧レベルが印加される第３
   の入力ノードと、 行列状に配置された複数の正規メモリセルおよび複数の
   スペアメモリセルを有するメモリセルアレイと、 前記クロック信号に応答したタイミングで前記第２およ
   び第３の入力ノードに対する入力を取込み、前記複数の
   制御信号の信号レベルの組合わせおよび前記第３の入力
   ノードの電圧レベルに応じて、前記メモリセルアレイに
   対する動作コマンドを生成するコマンドデコード回路と
   を備え、 前記コマンドデコード回路は、前記メモリセルアレイに
   対して読出動作、書込動作、および行選択活性化動作の
   うちの１つが指示される場合には、対象が前記複数の正
   規メモリセルおよび前記複数のスペアメモリセルのいず
   れであるかに応じて、独立した前記動作コマンドを生成
   する、半導体記憶装置。
5. 【請求項５】 前記コマンドデコード回路は、前記複数
   の制御信号の信号レベルの組合わせに応じて、前記読出
   動作、書込動作、および行選択活性化動作読出動作のう
   ちの１つが指示される場合には、前記第３の入力ノード
   の電圧レベルに応じて、前記複数の正規メモリセルを対
   象とする前記動作コマンドと、前記複数のスペアメモリ
   セルを対象とする前記動作コマンドとのうちのいずれか
   一方を生成する、請求項４記載の半導体記憶装置。
6. 【請求項６】 行列状に配置された複数の正規メモリセ
   ルおよび複数のスペアメモリセルを有するメモリセルア
   レイと、 前記複数の正規メモリセルの行に対応してそれぞれ配置
   されるＬ本（Ｌ：自然数Ｍを用いて２^M-1＜Ｌ≦２^Mで表
   わされる自然数）の正規ワード線と、 前記複数のスペアメモリセルの行に対応してそれぞれ配
   置されるＮ本（Ｌ：２ ^M未満の自然数）のスペアワード
   線と、 一定周期でカウントアップされるカウント値に対応する
   （Ｍ＋１）ビットのリフレッシュアドレス信号を生成す
   るリフレッシュアドレス生成回路と、前記Ｌ本の正規ワ
   ード線およびＮ本のスペアワード線のうちの少なくとも
   １本を選択的に活性化するワード線駆動回路とを備え、 前記ワード線駆動回路は、前記テストモード時において
   リフレッシュ動作が指示された場合には、前記（Ｍ＋
   １）ビットのリフレッシュアドレス信号に基づいて動作
   する、半導体記憶装置。
7. 【請求項７】 前記リフレッシュアドレス信号のうちの
   所定の１ビットの信号レベルは、前記Ｌ本の正規ワード
   線を活性化の対象とする場合および前記Ｎ本のスペアワ
   ード線を活性化の対象とする場合において、第１および
   第２の信号レベルにそれぞれ設定され、 前記リフレッシュアドレス生成回路は、通常動作時にお
   いて、前記リフレッシュアドレス信号の前記所定の１ビ
   ットの信号レベルを前記第１の信号レベルに固定する電
   位固定回路を含む、請求項６記載の半導体記憶装置。
8. 【請求項８】 前記リフレッシュアドレス生成回路は、 第１の状態から第２の状態への第１の状態遷移と前記第
   ２の状態から前記第１の状態への第２の状態遷移とを前
   記一定周期で繰り返すリフレッシュクロックを生成する
   クロック発生部と、 前記リフレッシュクロックの前記第１および第２の状態
   遷移の一方に応答して、前記（Ｍ＋１）ビットのリフレ
   ッシュアドレス信号に反映される前記カウント値をカウ
   ントアップするカウンタ回路と、 前記正規ワード線およびスペアワード線の本数の総和に
   相当する（Ｌ＋Ｎ）をカウント上限値として保持するレ
   ジスタ回路と、 前記カウント値が前記カウント上限値と一致する場合
   に、前記カウント値を強制的に初期値に復帰させるため
   のリセット回路とを含む、請求項６記載の半導体記憶装
   置。
9. 【請求項９】 前記レジスタ回路は、前記カウント上限
   値に対応する前記リフレッシュアドレス信号の各ビット
   の値を保持し、 前記リフレッシュアドレス生成回路は、 前記リフレッシュアドレス信号の各ビットに対応して設
   けられ、前記リフレッシュアドレス信号と前記レジスタ
   回路の保持データとの間において対応するビット同士の
   信号レベルの一致比較結果を出力する一致比較部と、 全ての前記一致比較部において、前記対応するビット同
   士の信号レベルが一致する場合にのみ一致検出信号を活
   性化する一致検出部とをさらに含み、 前記リセット回路は、前記リフレッシュクロックの前記
   第１および第２の状態遷移の他の一方に応答して、前記
   一致検出信号の信号レベルをリセット信号に反映し、 前記カウンタ回路は、前記リセット信号の活性化に応答
   して、前記リフレッシュアドレス信号の全ビットを前記
   初期値に対応する所定の信号レベルに設定する、請求項
   ８記載の半導体記憶装置。