JP3855594B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、フレキシブル回路基板を用いた半導体装置に係り、特に安価で小型化、薄型化、軽量化が要求される３次元実装モジュールを構成する半導体装置に関する。
【０００２】
【従来の技術】
フレキシブル回路基板は、リジッド回路基板と違って柔らかく、変形可能な利点がある。これにより、ＩＣの高密度実装、モジュールのコンパクト化に有利である。すなわち、フレキシブル回路基板は、ＴＣＰ（Tape Carrier Package）やＣＯＦ（Chip On FlexibleまたはFilm）等に利用され、特に、各種メディア機器の小型化には必要不可欠である。
【０００３】
また、メディア機器の小型化、薄型化、軽量化の実現には、システムＬＳＩの技術も重要である。システムＬＳＩは、周辺回路のＬＳＩを取り込みながら１チップ化への技術を着実に進歩させている。しかし、システムＬＳＩの開発においては、長い開発期間と、異種プロセス混合によるチップコスト上昇を招くことになる。これにより、メディア機器が要望する短納期、低コストを満足できないのが現状である。
【０００４】
【発明が解決しようとする課題】
上述の理由により、３次元実装を主体とするシステム機能実装の要求が高まり、システムＬＳＩと実装技術の統合が重要になってきた。メディア機器産業では、周波数（高速化）と納期（短納期）で成長の度合いが決められる。このため、内蔵されるＬＳＩも、実装やパッケージ技術によって可能な限り接続長、配線長を短縮しなければならない。このような理由から、３次元実装モジュールは様々な工夫がなされ実用化の段階に入ってきている。
【０００５】
例えば、３次元実装モジュールは、従来、次のような構成が実用化、あるいは実用化段階にある。まず、（Ａ）として、ＴＣＰ（Tape Carrier Package）を積層し、チップ積層間の接続はＴＣＰのアウターリードで達成する。また、（Ｂ）として、ＴＣＰの積層間に配線用の枠体を配備して、チップ積層間の接続を達成する。その他、（Ｃ）として、チップレベルで積層し、チップ積層間を導電材で接続したもの等、様々な技術がある。
【０００６】
このような従来技術によれば、チップ積層間は、何らかのインタポーザを介して電気的に接続される必要がある。このようなインタポーザ間の接続構成は、上記（Ａ）や（Ｃ）のような、外部で接続する構成と、上記（Ｂ）のような、内部で接続する構成がある。いずれにしても、３次元実装モジュールの構造が達成されて初めてモジュール製品としての電気的動作が認められ、測定、検査等が可能となる。
【０００７】
そこで、３次元実装モジュールとして測定、検査等の結果、不良と判定された場合は、良品化のためのリペア（またはリワーク）作業をすることになる。すなわち、３次元実装モジュールでは、３次元への組立て段階において、共通電極と非共通電極の処理の仕方、リペア（またはリワーク）作業性を考慮した接続形態が重要である。この点において、上述の従来技術では時間及びコストが嵩むという問題がある。
【０００８】
本発明は上記のような事情を考慮してなされたもので、３次元への組立て段階における容易性、リペア（またはリワーク）作業性に優れたフレキシブル回路基板を用いた３次元実装モジュール構成の半導体装置を提供しようとするものである。
【０００９】
【課題を解決するための手段】
本発明の半導体装置は、ベース領域及びその周辺に連設された１つ以上の実装領域を有し、ベース領域上方に各実装領域が折り重ねられるように形成されたフレキシブル回路基板と、前記実装領域に対応して実装された電子部品と、前記電子部品を保護するように設けられそれぞれ所定の外形枠を有する厚い第１領域及びこの第１領域と共に一体化し折り曲げ可能な薄い第２領域を含む積層支持体と、前記積層支持体とフレキシブル回路基板が一体となって前記電子部品を積層し固定するための接着部材とを具備したことを特徴とする。
【００１０】
本発明の半導体装置によれば、フレキシブル回路基板に電子部品を実装した時点で、モジュール製品としての動作が可能になる。これにより、３次元実装モジュールとして組み立てられる以前に測定、検査等が実施できる。
【００１１】
さらに、３次元実装モジュールとして組み立てるための積層支持体は一体型であり、フレキシブル回路基板上に一括して装着される。その後は積層支持体を伴って実装領域が折り重ねられ固定される。これにより、少ない工数で３次元実装モジュールを実現する。
【００１２】
【発明の実施の形態】
図１は、本発明の第１実施形態に係る半導体装置の構成を示す概観図である。フレキシブル回路基板１１は、破線で示すような略四角形のベース領域１１０とその周辺に連設された実装領域１１１，１１２，１１３を有し、保護膜下に所定の導電パターン（図示せず）が形成されている。また、ベース領域１１０の周辺で上記実装領域が設けられない領域に外部端子部１１５が設けられている。外部端子部１１５は、ここではコネクタ端子である。
【００１３】
フレキシブル回路基板１１において、実装領域１１１，１１２，１１３にはそれぞれ主に電子部品１２１，１２２，１２３が各対応し、フェイスダウン実装されている。電子部品１２１，１２２，１２３は、メモリチップやシステムＬＳＩチップ、コントロールユニットその他様々考えられる。
【００１４】
このような電子部品１２１，１２２，１２３のフェイスダウン実装としては、例えば、上記各電子部品のバンプ電極とフレキシブル回路基板１１の所定の導電パターンとのハンダ付けが考えられる。また、ＡＣＦ（異方性導電フィルム）による接続も考えられる。すなわち、上記各電子部品のバンプ電極とフレキシブル回路基板１１の所定の導電パターンとの間にＡＣＦ（異方性導電フィルム）を介在させ加熱圧着する。これにより、ＡＣＦ中の導電粒子によって各電子部品１２１，１２２，１２３とフレキシブル回路基板１１の導電パターンとの必要な電気的接続が得られる。その他、ＡＣＰ（異方性導電ペースト）接合、絶縁樹脂の収縮力によって電気的接続を得るＮＣＰ接合、バンプによる金−金、金−錫などの金属共晶接合など、様々考えられる。また、場合によってはワイヤボンディング方式を用いるフェイスアップ実装も適用可能である。さらに、極薄のＩＣパッケージの実装も考えられ、電子部品の実装形態は別段限定されることはない。
【００１５】
一方、上記電子部品１２１，１２２，１２３に関係する小型の電子部品（周辺素子）も幾つか実装されている。例えば複数の電子部品１２４はチップコンデンサやチップ抵抗等、電子部品１２５は、クロック生成に必要なクリスタル等である。
【００１６】
フレキシブル回路基板１１は、ポリイミドのような自由に折り曲げることのできる柔らかい材料で構成されている。フレキシブル回路基板１１は、ベース領域１１０上方に各実装領域１１１〜１１３が予め決められた順番（ｆ１〜ｆ３）で折り重ねられるように構成されている。従って、各実装領域１１１〜１１３が折り重ねられるまでの折り曲げ距離を考慮し、距離ｄ１〜ｄ３は異ならせてある。
【００１７】
このフレキシブル回路基板１１には、一体型スペーサ１３が装着される。一体型スペーサ１３は、破線矢印で示すようにフレキシブル回路基板上に重なって固着され、各実装領域１１１〜１１３が折り重ねられたときに各電子部品の積層を支持する。一体型スペーサ１３は、厚い領域１３１と薄い領域１３２を有する。
【００１８】
一体型スペーサ１３の厚い領域１３１は、電子部品１２１〜１２３、その他の電子部品１２４，１２５における積層保護のために設けられている。この厚い領域１３１は、例えば電子部品１２１〜１２３それぞれを取り囲む形態をとる。また、端の方に実装された小型の電子部品（１２５など）に対しては、周辺に部分的に沿うような形態をとってもよい。いずれにしてもこの厚い領域１３１は、ベース領域１１０上方に積み重ねられるため、ベース領域１１０上に合わせられるような外形枠を有することが好ましい。
【００１９】
一体型スペーサ１３の薄い領域１３２は、ベース領域１１０上に延在し、上記厚い領域１３１と一体化している。この薄い領域１３２は、少なくともベース領域１１０の周囲の折り曲げ可能な領域を形成している。また、電子部品（１２４）の実装が妨げられないよう開口部１３３が設けられることもある。
【００２０】
このような一体型スペーサ１３は、例えば、リフロー耐熱性を考慮したポリイミド樹脂の成形品や、両面テープを複数貼り合わせた複合加工品等でなるコンビネーションテープで構成することが考えられる。厚い領域１３１は、実装される各電子部品（１２１〜１２３その他）の積層が妨げとならない程度の厚みを有する。また、薄い領域１３２は、折り曲げ部を含むのでなるべく薄い方がよく、例えば０．１〜０．２ｍｍ程度の厚みにしておく。一体型スペーサ１３としての取り扱いが困難でなければ、さらに薄くてもかまわない。
【００２１】
一体型スペーサ１３が、上記ポリイミド樹脂の成形品であれば、両面テープや接着剤等の接着部材を介して図示しない裏面側がフレキシブル回路基板１１上に固着される。さらに厚い領域１３１の積層固定側（斜線）に両面テープや接着剤等の接着部材を配する。これにより、各電子部品１２１〜１２３（その他の小型電子部品含む）を順に積層したときに各々固定される。
【００２２】
一体型スペーサ１３が、上記コンビネーションテープであれば、両面テープの接着部材を介して図示しない裏面側がフレキシブル回路基板１１上に固着される。さらに厚い領域１３１の積層固定側（斜線）に両面テープの粘着性が予め確保される。これにより、各電子部品１２１〜１２３（その他の小型電子部品含む）を順に積層したときに各々固定される。
【００２３】
図２（ａ），（ｂ）は、それぞれ図１の半導体装置の一部を示す断面図である。実装領域１１１が折り曲げられ、電子部品１２１がベース領域１１０上方に配設された形態を示している。電子部品１２１の実装に関し、ＡＣＦ（異方性導電フィルム）による実装例を用いており、（ｂ）は（ａ）のさらに部分的な詳細を示す拡大図である。すなわち、フレキシブル回路基板１１は、ポリイミドなどの基材１０１に導電パターン１０２が形成され、レジスト層１０３で保護されている。導電パターン１０２上の所定の端子部が、電子部品１２１のバンプ電極ＢＭＰに対してＡＣＦ（異方性導電フィルム）を介在させ電気的に接続している。
【００２４】
図２（ａ）に示すように、一体型スペーサ１３は、その裏面が、全体もしくは部分的に接着領域ＡＤＨ１となっていて、例えば両面テープまたは接着剤を介してフレキシブル回路基板１１上に固着されている。さらに、厚い領域１３１上（図１の斜線）が接着領域ＡＤＨ２であって例えば両面テープ（または接着剤）を介してベース領域１１０上に固着されている。図示の電子部品１２１はこの厚い領域１３１に囲まれ保護される。
【００２５】
一体型スペーサ１３の薄い領域１３２は、フレキシブル回路基板１１の折り曲げ領域を支持し、特に急な角度がつきやすい折り曲げ端部領域２１，２２に対するフレキシブル回路基板１１の保護の役割も果たす。
【００２６】
他の電子部品１２２や１２３、小型の電子部品１２４，１２５も、図示しないが上記と同様、ベース領域１１０上方に配設されるように、各実装領域１１２，１１３が順に折り重ねられる。これにより、一体型スペーサ１３とフレキシブル回路基板１１が一体となって各電子部品（１２１〜１２３その他）が積層され、一体型スペーサ１３の厚い領域１３１とフレキシブル回路基板（裏面）が両面テープなどで固定される。
【００２７】
上記第１実施形態によれば、フレキシブル回路基板１１に電子部品（１２１〜１２３その他）を実装した時点で、モジュール製品としての動作が可能になる。これにより、３次元実装モジュールとして組み立てられる以前に測定、検査等が実施できる。
【００２８】
さらに、３次元実装モジュールとして組み立てるための一体型スペーサ１３は、フレキシブル回路基板１１上に一括して装着できる。その後は一体型スペーサ１３を伴って実装領域１１１〜１１３が折り重ねられ固定されることにより電子部品（１２１〜１２３その他）の３次元実装モジュールが実現できる。
【００２９】
このようなことから、３次元実装モジュールとして、組み立て性（組み立ての早さ、精度）は著しく向上し、加工工数の減少が達成される。これにより、リペア（またはリワーク）作業性に優れる。仮にスペーサがセパレートタイプであった場合と比較すれば、組み立て性が向上し、部品点数が減少する。この結果、コスト削減に寄与する。
【００３０】
本発明における３次元実装モジュールは、フレキシブル回路基板１１上に各電子部品（１２１〜１２３その他）を実装してフレキシブル回路基板１１、一体型スペーサ１３と共に折り重ねる形態である。これにより、ＩＣチップを積み重ねるスタックド・パッケージなどと比較して、ＩＣのサイズやパッド配置の制約が極めてゆるい。スタックド・パッケージでは、組み合わせるＩＣの大きさやＩＣ端子位置など様々な制約がある。これに対して本発明に係る３次元実装モジュールは、ＩＣの種類、組み合わせの自由度が広く、複数の周辺素子まで実装できる点を考慮すれば、電気特性的にも最適なモジュール化が可能である。
【００３１】
図３は、本発明の第２実施形態に係る半導体装置の構成を示す概観図である。上記第１実施形態に比べて、一体型スペーサ１３の構成が異なっている。一体型スペーサ１３の薄い領域１３２には、折り曲げ緩和部３１が設けられている。すなわち、フレキシブル回路基板１１の折り曲げ領域の復元力（戻ろうとする力）を緩和させるため、伸縮性が得られる弛み領域を形成したものである。この折り曲げ緩和部３１は、型押しなどの熱変形で容易に形成できる。その他の構成は前記第１実施形態と同様であるため同一の符号を付し、説明は省略する。
【００３２】
図４（ａ），（ｂ）は、それぞれ図１の半導体装置の一部を示す断面図である。実装領域１１１が折り曲げられ、電子部品１２１がベース領域１１０上方に配設された形態を示している。電子部品１２１の実装に関し、ＡＣＦ（異方性導電フィルム）による実装例を用いており、（ｂ）は（ａ）のさらに部分的な詳細を示す拡大図である。図２（ａ），（ｂ）の構成に比べて、折り曲げ緩和部３１を設けていることが異なる点である。その他は図２（ａ），（ｂ）の構成と同様である。
【００３３】
図４（ａ）に示すように、一体型スペーサ１３は、その裏面が、全体もしくは部分的に接着領域ＡＤＨ１となっていて、例えば両面テープまたは接着剤を介してフレキシブル回路基板１１上に固着されている。さらに、厚い領域１３１上（図３の斜線）が接着領域ＡＤＨ２であって例えば両面テープ（または接着剤）を介してベース領域１１０上に固着されている。図示の電子部品１２１はこの厚い領域１３１に囲まれ保護される。
【００３４】
一体型スペーサ１３の薄い領域１３２は、フレキシブル回路基板１１の折り曲げ領域を支持し、特に急な角度がつきやすい折り曲げ端部領域２１，２２に対するフレキシブル回路基板１１の保護の役割も果たす。
【００３５】
さらに、一体型スペーサ１３の薄い領域１３２は、折り曲げ端部領域２１，２２の間において折り曲げ緩和部３１が設けられている。折り曲げ緩和部３１は、フレキシブル回路基板１１とは接着されない薄い領域１３２の弛みである。これにより、フレキシブル回路基板１１の折り曲げ時の突っ張り応力を緩和させる。すなわち、フレキシブル回路基板１１が一体型スペーサ１３の薄い領域１３２と重ねて折り曲げるときの復元力（戻ろうとする力）を緩和させるのである。
【００３６】
他の電子部品１２２や１２３、小型の電子部品１２４，１２５も、図示しないが上記と同様、ベース領域１１０上方に配設されるように、各実装領域１１２，１１３が順に折り重ねられる。これにより、フレキシブル回路基板１１は、一体型スペーサ１３（厚い領域１３１）を伴って決められた順に折り重ねられ、各電子部品１２１〜１２５が積層される。この結果、一体型スペーサ１３の厚い領域１３１とフレキシブル回路基板（裏面）が両面テープなどで固定され、３次元実装モジュールが構成される。
【００３７】
上記第２実施形態によっても、フレキシブル回路基板１１に電子部品（１２１〜１２３その他）を実装した時点で、モジュール製品としての動作が可能になる。これにより、３次元実装モジュールとして組み立てられる以前に測定、検査等が実施できる。
【００３８】
さらに、３次元実装モジュールとして組み立てるための一体型スペーサ１３は、フレキシブル回路基板１１上に一括して装着できる。その後は一体型スペーサ１３を伴って実装領域１１１〜１１３が折り重ねられ固定されることにより、電子部品１２１〜１２３その他の３次元実装が実現できる。また、フレキシブル回路基板１１の折り曲げが必要な領域に折り曲げ緩和部３１を設けているので折り曲げの精度が増す利点もある。
【００３９】
このようなことから、３次元実装モジュールとして、組み立て性（組み立ての早さ、精度）は著しく向上し、加工工数の減少が達成される。これにより、リペア（またはリワーク）作業性に優れる。仮にスペーサがセパレートタイプであった場合と比較すれば、組み立て性が向上し、部品点数が減少する。この結果、コスト削減に寄与する。さらに、ＩＣの種類、組み合わせの自由度が広く、複数の周辺素子まで実装できる点を考慮すれば、電気特性的にも最適なモジュール化が可能である。
【００４０】
図５（ａ），（ｂ）は、それぞれ本発明の第３実施形態に係る半導体装置の構成であり、（ａ）は組み立て前の平面図、（ｂ）は組立後の３次元実装モジュールの概略構成を示す任意の断面図である。前記第２実施形態と同様の箇所には同一の符号を付して説明は省略する。
【００４１】
この第３実施形態においては、前記第２実施形態に比べて、フレキシブル回路基板５１が異なっている。図示のように、フレキシブル回路基板５１はベース領域１１０にも電子部品１２６が実装される形態となっている。これにより、一体型スペーサ１３は、その厚い領域１３１を、電子部品１２６に応じてベース領域１１０上にも設けている。
【００４２】
また、電子部品１２６上方に各電子部品１２１〜１２３が順に積層されるのでそれを考慮して、一体型スペーサ１３は、ベース領域１１０上の厚い領域１３１と各実装領域１１１〜１１３上の厚い領域１３１との間の距離ｄ１１〜ｄ１３を異ならせている。これにより、フレキシブル回路基板５１は、一体型スペーサ１３（厚い領域１３１）を伴って決められた順に折り重ねられ、各電子部品１２１〜１２５が前記第１実施形態のときと同様に積層固定される（図５（ｂ））。
【００４３】
図６（ａ），（ｂ）は、それぞれ本発明の第４実施形態に係る半導体装置の構成であり、（ａ）は組み立て前の平面図、（ｂ）は組立後の３次元実装モジュールの概略構成を示す任意の断面図である。前記第２実施形態と同様の箇所には同一の符号を付して説明は省略する。
【００４４】
この第４実施形態においては、前記第２実施形態に比べて、フレキシブル回路基板６１が異なっている。図示のように、フレキシブル回路基板６１のベース領域１１０の裏面において、破線のような外部端子部（例えばボール電極）６２が設けられている。すなわち、前記第２の実施形態（図３）で示した外部端子部１１５を、コネクタ端子の代りにアレイタイプの電極（６２）とした構成となっている。
【００４５】
実装領域（１１１〜１１３）を配したフレキシブル回路基板６１の主表面において、図示しない外部端子に相当する導電パターンの端部は、ビアパターン（図示せず）を介して外部端子部（ボール電極）６２に接続されている。
【００４６】
また、電子部品１２５はクリスタルを示すが、いままでのシリンダタイプに代ってＳＭＤ（Surface Mount Device）タイプを適用している。ＳＭＤタイプなら３次元モジュールをメイン基板にハンダ実装する際に、リフロー可能で信頼性が高い。
【００４７】
一体型スペーサ１３は、その厚い領域１３１を、電子部品１２１〜１２５に応じて設けている。これにより、フレキシブル回路基板６１は、一体型スペーサ１３（厚い領域１３１）を伴って決められた順に折り重ねられ、各電子部品１２１〜１２５が前記第１実施形態のときと同様に積層固定される（図６（ｂ））。
【００４８】
なお、電子部品１２１〜１２５は必要に応じて予め熱硬化タイプなどの接着手段でフレキシブル回路基板６１に固定しておいてもよい。これは、３次元モジュールとして、メイン基板にリフローハンダ実装される際、例えばハンダ接合した電子部品１２４や１２５の落下防止に寄与する。このような接着手段は、温度条件や電子部品の質量に依存するため、必ずしも必要な条件ではない。いずれにしてもスペーサ１３に干渉しないように所定の電子部品が接着されることが望ましい。
【００４９】
なお、ベース領域１１０の周辺である四辺全てに各実装領域が設けられる構成も十分考えられる。その場合も、厚い領域と薄い領域を含む一体型スペーサを伴い各電子部品が決められた順に積層され、前記第１実施形態のときと同様に固定される。
【００５０】
上記のような第３、第４実施形態は、共により高密度実装を追求した構成である。このような実施形態によっても、フレキシブル回路基板５１または６１に電子部品を実装した時点で、モジュール製品としての動作が可能になる。これにより、３次元実装モジュールとして組み立てられる以前に測定、検査等が実施できる。
【００５１】
また、３次元実装モジュールとして組み立てるための一体型スペーサ１３は、フレキシブル回路基板５１または６１上に一括して装着可能である。その後は一体型スペーサ１３を伴って各実装領域が折り重ねられ固定されることにより、電子部品の３次元実装が実現できる。また、フレキシブル回路基板５１または６１の折り曲げが必要な領域に折り曲げ緩和部３１を設けることによって折り曲げの精度が増す。
【００５２】
以上の各実施形態によれば、一体型スペーサにより、３次元実装モジュールとして、組み立て性（組み立ての早さ、精度）は著しく向上し、加工工数の減少が達成される。これにより、３次元実装モジュールとしてリペア（またはリワーク）作業性に優れる。仮にスペーサがセパレートタイプであった場合と比較すれば、組み立て性の向上、部品点数の減少が達成される。これにより、コスト削減に寄与する。さらに、ＩＣの種類、組み合わせの自由度が広く、複数の周辺素子まで実装できる点を考慮すれば、電気特性的にも最適なモジュール化が可能である。
【００５３】
【発明の効果】
以上説明したように本発明の半導体装置によれば、折り重ねて３次元実装モジュールにするべくフレキシブル回路基板に電子部品を実装する。これにより、３次元実装モジュールへの組み立て以前に測定、検査等が実施可能である。
【００５４】
さらに、３次元実装モジュールとして組み立てるための積層支持体、すなわち一体型スペーサは、フレキシブル回路基板上に一括して装着される。その後はこのスペーサを伴って実装領域が折り重ねられ固定される。これにより、少ない工数で３次元実装モジュールを実現する。
【００５５】
以上の結果、高密度３次元実装モジュールへの組み立ての容易性、制御性が得られ、リペア（またはリワーク）作業性に優れ、自由度が高くかつ電気特性的にも最適な、フレキシブル回路基板を用いた高信頼性の３次元実装モジュール構成の半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体装置の構成を示す概観図である。
【図２】（ａ），（ｂ）は、それぞれ図１の半導体装置の一部を示す断面図である。
【図３】本発明の第２実施形態に係る半導体装置の構成を示す概観図である。
【図４】（ａ），（ｂ）は、それぞれ図３の半導体装置の一部を示す断面図である。
【図５】（ａ），（ｂ）は、それぞれ本発明の第３実施形態に係る半導体装置の構成であり、（ａ）は組み立て前の平面図、（ｂ）は組立後の３次元実装モジュールの概略構成を示す任意の断面図である。
【図６】（ａ），（ｂ）は、それぞれ本発明の第４実施形態に係る半導体装置の構成であり、（ａ）は組み立て前の平面図、（ｂ）は組立後の３次元実装モジュールの概略構成を示す任意の断面図である。
【符号の説明】
１１，５１、６１…フレキシブル回路基板
１０１…基材
１０２…導電パターン
１０３…レジスト層
１１０…ベース領域
１１１，１１２，１１３…実装領域
１１５，６２…外部端子部
１２１，１２２，１２３，１２４、１２５，１２６…電子部品
１３…一体型スペーサ
１３１…一体型スペーサの厚い領域
１３２…一体型スペーサの薄い領域
２１，２２…折り曲げ端部領域
３１…折り曲げ緩和部
ＡＣＦ…異方性導電フィルム
ＡＤＨ１，ＡＤＨ２…接着領域
ＢＭＰ…バンプ電極
【発明の属する技術分野】
本発明は、フレキシブル回路基板を用いた半導体装置に係り、特に安価で小型化、薄型化、軽量化が要求される３次元実装モジュールを構成する半導体装置に関する。
【０００２】
【従来の技術】
フレキシブル回路基板は、リジッド回路基板と違って柔らかく、変形可能な利点がある。これにより、ＩＣの高密度実装、モジュールのコンパクト化に有利である。すなわち、フレキシブル回路基板は、ＴＣＰ（Tape Carrier Package）やＣＯＦ（Chip On FlexibleまたはFilm）等に利用され、特に、各種メディア機器の小型化には必要不可欠である。
【０００３】
また、メディア機器の小型化、薄型化、軽量化の実現には、システムＬＳＩの技術も重要である。システムＬＳＩは、周辺回路のＬＳＩを取り込みながら１チップ化への技術を着実に進歩させている。しかし、システムＬＳＩの開発においては、長い開発期間と、異種プロセス混合によるチップコスト上昇を招くことになる。これにより、メディア機器が要望する短納期、低コストを満足できないのが現状である。
【０００４】
【発明が解決しようとする課題】
上述の理由により、３次元実装を主体とするシステム機能実装の要求が高まり、システムＬＳＩと実装技術の統合が重要になってきた。メディア機器産業では、周波数（高速化）と納期（短納期）で成長の度合いが決められる。このため、内蔵されるＬＳＩも、実装やパッケージ技術によって可能な限り接続長、配線長を短縮しなければならない。このような理由から、３次元実装モジュールは様々な工夫がなされ実用化の段階に入ってきている。
【０００５】
例えば、３次元実装モジュールは、従来、次のような構成が実用化、あるいは実用化段階にある。まず、（Ａ）として、ＴＣＰ（Tape Carrier Package）を積層し、チップ積層間の接続はＴＣＰのアウターリードで達成する。また、（Ｂ）として、ＴＣＰの積層間に配線用の枠体を配備して、チップ積層間の接続を達成する。その他、（Ｃ）として、チップレベルで積層し、チップ積層間を導電材で接続したもの等、様々な技術がある。
【０００６】
このような従来技術によれば、チップ積層間は、何らかのインタポーザを介して電気的に接続される必要がある。このようなインタポーザ間の接続構成は、上記（Ａ）や（Ｃ）のような、外部で接続する構成と、上記（Ｂ）のような、内部で接続する構成がある。いずれにしても、３次元実装モジュールの構造が達成されて初めてモジュール製品としての電気的動作が認められ、測定、検査等が可能となる。
【０００７】
そこで、３次元実装モジュールとして測定、検査等の結果、不良と判定された場合は、良品化のためのリペア（またはリワーク）作業をすることになる。すなわち、３次元実装モジュールでは、３次元への組立て段階において、共通電極と非共通電極の処理の仕方、リペア（またはリワーク）作業性を考慮した接続形態が重要である。この点において、上述の従来技術では時間及びコストが嵩むという問題がある。
【０００８】
本発明は上記のような事情を考慮してなされたもので、３次元への組立て段階における容易性、リペア（またはリワーク）作業性に優れたフレキシブル回路基板を用いた３次元実装モジュール構成の半導体装置を提供しようとするものである。
【０００９】
【課題を解決するための手段】
本発明の半導体装置は、ベース領域及びその周辺に連設された１つ以上の実装領域を有し、ベース領域上方に各実装領域が折り重ねられるように形成されたフレキシブル回路基板と、前記実装領域に対応して実装された電子部品と、前記電子部品を保護するように設けられそれぞれ所定の外形枠を有する厚い第１領域及びこの第１領域と共に一体化し折り曲げ可能な薄い第２領域を含む積層支持体と、前記積層支持体とフレキシブル回路基板が一体となって前記電子部品を積層し固定するための接着部材とを具備したことを特徴とする。
【００１０】
本発明の半導体装置によれば、フレキシブル回路基板に電子部品を実装した時点で、モジュール製品としての動作が可能になる。これにより、３次元実装モジュールとして組み立てられる以前に測定、検査等が実施できる。
【００１１】
さらに、３次元実装モジュールとして組み立てるための積層支持体は一体型であり、フレキシブル回路基板上に一括して装着される。その後は積層支持体を伴って実装領域が折り重ねられ固定される。これにより、少ない工数で３次元実装モジュールを実現する。
【００１２】
【発明の実施の形態】
図１は、本発明の第１実施形態に係る半導体装置の構成を示す概観図である。フレキシブル回路基板１１は、破線で示すような略四角形のベース領域１１０とその周辺に連設された実装領域１１１，１１２，１１３を有し、保護膜下に所定の導電パターン（図示せず）が形成されている。また、ベース領域１１０の周辺で上記実装領域が設けられない領域に外部端子部１１５が設けられている。外部端子部１１５は、ここではコネクタ端子である。
【００１３】
フレキシブル回路基板１１において、実装領域１１１，１１２，１１３にはそれぞれ主に電子部品１２１，１２２，１２３が各対応し、フェイスダウン実装されている。電子部品１２１，１２２，１２３は、メモリチップやシステムＬＳＩチップ、コントロールユニットその他様々考えられる。
【００１４】
このような電子部品１２１，１２２，１２３のフェイスダウン実装としては、例えば、上記各電子部品のバンプ電極とフレキシブル回路基板１１の所定の導電パターンとのハンダ付けが考えられる。また、ＡＣＦ（異方性導電フィルム）による接続も考えられる。すなわち、上記各電子部品のバンプ電極とフレキシブル回路基板１１の所定の導電パターンとの間にＡＣＦ（異方性導電フィルム）を介在させ加熱圧着する。これにより、ＡＣＦ中の導電粒子によって各電子部品１２１，１２２，１２３とフレキシブル回路基板１１の導電パターンとの必要な電気的接続が得られる。その他、ＡＣＰ（異方性導電ペースト）接合、絶縁樹脂の収縮力によって電気的接続を得るＮＣＰ接合、バンプによる金−金、金−錫などの金属共晶接合など、様々考えられる。また、場合によってはワイヤボンディング方式を用いるフェイスアップ実装も適用可能である。さらに、極薄のＩＣパッケージの実装も考えられ、電子部品の実装形態は別段限定されることはない。
【００１５】
一方、上記電子部品１２１，１２２，１２３に関係する小型の電子部品（周辺素子）も幾つか実装されている。例えば複数の電子部品１２４はチップコンデンサやチップ抵抗等、電子部品１２５は、クロック生成に必要なクリスタル等である。
【００１６】
フレキシブル回路基板１１は、ポリイミドのような自由に折り曲げることのできる柔らかい材料で構成されている。フレキシブル回路基板１１は、ベース領域１１０上方に各実装領域１１１〜１１３が予め決められた順番（ｆ１〜ｆ３）で折り重ねられるように構成されている。従って、各実装領域１１１〜１１３が折り重ねられるまでの折り曲げ距離を考慮し、距離ｄ１〜ｄ３は異ならせてある。
【００１７】
このフレキシブル回路基板１１には、一体型スペーサ１３が装着される。一体型スペーサ１３は、破線矢印で示すようにフレキシブル回路基板上に重なって固着され、各実装領域１１１〜１１３が折り重ねられたときに各電子部品の積層を支持する。一体型スペーサ１３は、厚い領域１３１と薄い領域１３２を有する。
【００１８】
一体型スペーサ１３の厚い領域１３１は、電子部品１２１〜１２３、その他の電子部品１２４，１２５における積層保護のために設けられている。この厚い領域１３１は、例えば電子部品１２１〜１２３それぞれを取り囲む形態をとる。また、端の方に実装された小型の電子部品（１２５など）に対しては、周辺に部分的に沿うような形態をとってもよい。いずれにしてもこの厚い領域１３１は、ベース領域１１０上方に積み重ねられるため、ベース領域１１０上に合わせられるような外形枠を有することが好ましい。
【００１９】
一体型スペーサ１３の薄い領域１３２は、ベース領域１１０上に延在し、上記厚い領域１３１と一体化している。この薄い領域１３２は、少なくともベース領域１１０の周囲の折り曲げ可能な領域を形成している。また、電子部品（１２４）の実装が妨げられないよう開口部１３３が設けられることもある。
【００２０】
このような一体型スペーサ１３は、例えば、リフロー耐熱性を考慮したポリイミド樹脂の成形品や、両面テープを複数貼り合わせた複合加工品等でなるコンビネーションテープで構成することが考えられる。厚い領域１３１は、実装される各電子部品（１２１〜１２３その他）の積層が妨げとならない程度の厚みを有する。また、薄い領域１３２は、折り曲げ部を含むのでなるべく薄い方がよく、例えば０．１〜０．２ｍｍ程度の厚みにしておく。一体型スペーサ１３としての取り扱いが困難でなければ、さらに薄くてもかまわない。
【００２１】
一体型スペーサ１３が、上記ポリイミド樹脂の成形品であれば、両面テープや接着剤等の接着部材を介して図示しない裏面側がフレキシブル回路基板１１上に固着される。さらに厚い領域１３１の積層固定側（斜線）に両面テープや接着剤等の接着部材を配する。これにより、各電子部品１２１〜１２３（その他の小型電子部品含む）を順に積層したときに各々固定される。
【００２２】
一体型スペーサ１３が、上記コンビネーションテープであれば、両面テープの接着部材を介して図示しない裏面側がフレキシブル回路基板１１上に固着される。さらに厚い領域１３１の積層固定側（斜線）に両面テープの粘着性が予め確保される。これにより、各電子部品１２１〜１２３（その他の小型電子部品含む）を順に積層したときに各々固定される。
【００２３】
図２（ａ），（ｂ）は、それぞれ図１の半導体装置の一部を示す断面図である。実装領域１１１が折り曲げられ、電子部品１２１がベース領域１１０上方に配設された形態を示している。電子部品１２１の実装に関し、ＡＣＦ（異方性導電フィルム）による実装例を用いており、（ｂ）は（ａ）のさらに部分的な詳細を示す拡大図である。すなわち、フレキシブル回路基板１１は、ポリイミドなどの基材１０１に導電パターン１０２が形成され、レジスト層１０３で保護されている。導電パターン１０２上の所定の端子部が、電子部品１２１のバンプ電極ＢＭＰに対してＡＣＦ（異方性導電フィルム）を介在させ電気的に接続している。
【００２４】
図２（ａ）に示すように、一体型スペーサ１３は、その裏面が、全体もしくは部分的に接着領域ＡＤＨ１となっていて、例えば両面テープまたは接着剤を介してフレキシブル回路基板１１上に固着されている。さらに、厚い領域１３１上（図１の斜線）が接着領域ＡＤＨ２であって例えば両面テープ（または接着剤）を介してベース領域１１０上に固着されている。図示の電子部品１２１はこの厚い領域１３１に囲まれ保護される。
【００２５】
一体型スペーサ１３の薄い領域１３２は、フレキシブル回路基板１１の折り曲げ領域を支持し、特に急な角度がつきやすい折り曲げ端部領域２１，２２に対するフレキシブル回路基板１１の保護の役割も果たす。
【００２６】
他の電子部品１２２や１２３、小型の電子部品１２４，１２５も、図示しないが上記と同様、ベース領域１１０上方に配設されるように、各実装領域１１２，１１３が順に折り重ねられる。これにより、一体型スペーサ１３とフレキシブル回路基板１１が一体となって各電子部品（１２１〜１２３その他）が積層され、一体型スペーサ１３の厚い領域１３１とフレキシブル回路基板（裏面）が両面テープなどで固定される。
【００２７】
上記第１実施形態によれば、フレキシブル回路基板１１に電子部品（１２１〜１２３その他）を実装した時点で、モジュール製品としての動作が可能になる。これにより、３次元実装モジュールとして組み立てられる以前に測定、検査等が実施できる。
【００２８】
さらに、３次元実装モジュールとして組み立てるための一体型スペーサ１３は、フレキシブル回路基板１１上に一括して装着できる。その後は一体型スペーサ１３を伴って実装領域１１１〜１１３が折り重ねられ固定されることにより電子部品（１２１〜１２３その他）の３次元実装モジュールが実現できる。
【００２９】
このようなことから、３次元実装モジュールとして、組み立て性（組み立ての早さ、精度）は著しく向上し、加工工数の減少が達成される。これにより、リペア（またはリワーク）作業性に優れる。仮にスペーサがセパレートタイプであった場合と比較すれば、組み立て性が向上し、部品点数が減少する。この結果、コスト削減に寄与する。
【００３０】
本発明における３次元実装モジュールは、フレキシブル回路基板１１上に各電子部品（１２１〜１２３その他）を実装してフレキシブル回路基板１１、一体型スペーサ１３と共に折り重ねる形態である。これにより、ＩＣチップを積み重ねるスタックド・パッケージなどと比較して、ＩＣのサイズやパッド配置の制約が極めてゆるい。スタックド・パッケージでは、組み合わせるＩＣの大きさやＩＣ端子位置など様々な制約がある。これに対して本発明に係る３次元実装モジュールは、ＩＣの種類、組み合わせの自由度が広く、複数の周辺素子まで実装できる点を考慮すれば、電気特性的にも最適なモジュール化が可能である。
【００３１】
図３は、本発明の第２実施形態に係る半導体装置の構成を示す概観図である。上記第１実施形態に比べて、一体型スペーサ１３の構成が異なっている。一体型スペーサ１３の薄い領域１３２には、折り曲げ緩和部３１が設けられている。すなわち、フレキシブル回路基板１１の折り曲げ領域の復元力（戻ろうとする力）を緩和させるため、伸縮性が得られる弛み領域を形成したものである。この折り曲げ緩和部３１は、型押しなどの熱変形で容易に形成できる。その他の構成は前記第１実施形態と同様であるため同一の符号を付し、説明は省略する。
【００３２】
図４（ａ），（ｂ）は、それぞれ図１の半導体装置の一部を示す断面図である。実装領域１１１が折り曲げられ、電子部品１２１がベース領域１１０上方に配設された形態を示している。電子部品１２１の実装に関し、ＡＣＦ（異方性導電フィルム）による実装例を用いており、（ｂ）は（ａ）のさらに部分的な詳細を示す拡大図である。図２（ａ），（ｂ）の構成に比べて、折り曲げ緩和部３１を設けていることが異なる点である。その他は図２（ａ），（ｂ）の構成と同様である。
【００３３】
図４（ａ）に示すように、一体型スペーサ１３は、その裏面が、全体もしくは部分的に接着領域ＡＤＨ１となっていて、例えば両面テープまたは接着剤を介してフレキシブル回路基板１１上に固着されている。さらに、厚い領域１３１上（図３の斜線）が接着領域ＡＤＨ２であって例えば両面テープ（または接着剤）を介してベース領域１１０上に固着されている。図示の電子部品１２１はこの厚い領域１３１に囲まれ保護される。
【００３４】
一体型スペーサ１３の薄い領域１３２は、フレキシブル回路基板１１の折り曲げ領域を支持し、特に急な角度がつきやすい折り曲げ端部領域２１，２２に対するフレキシブル回路基板１１の保護の役割も果たす。
【００３５】
さらに、一体型スペーサ１３の薄い領域１３２は、折り曲げ端部領域２１，２２の間において折り曲げ緩和部３１が設けられている。折り曲げ緩和部３１は、フレキシブル回路基板１１とは接着されない薄い領域１３２の弛みである。これにより、フレキシブル回路基板１１の折り曲げ時の突っ張り応力を緩和させる。すなわち、フレキシブル回路基板１１が一体型スペーサ１３の薄い領域１３２と重ねて折り曲げるときの復元力（戻ろうとする力）を緩和させるのである。
【００３６】
他の電子部品１２２や１２３、小型の電子部品１２４，１２５も、図示しないが上記と同様、ベース領域１１０上方に配設されるように、各実装領域１１２，１１３が順に折り重ねられる。これにより、フレキシブル回路基板１１は、一体型スペーサ１３（厚い領域１３１）を伴って決められた順に折り重ねられ、各電子部品１２１〜１２５が積層される。この結果、一体型スペーサ１３の厚い領域１３１とフレキシブル回路基板（裏面）が両面テープなどで固定され、３次元実装モジュールが構成される。
【００３７】
上記第２実施形態によっても、フレキシブル回路基板１１に電子部品（１２１〜１２３その他）を実装した時点で、モジュール製品としての動作が可能になる。これにより、３次元実装モジュールとして組み立てられる以前に測定、検査等が実施できる。
【００３８】
さらに、３次元実装モジュールとして組み立てるための一体型スペーサ１３は、フレキシブル回路基板１１上に一括して装着できる。その後は一体型スペーサ１３を伴って実装領域１１１〜１１３が折り重ねられ固定されることにより、電子部品１２１〜１２３その他の３次元実装が実現できる。また、フレキシブル回路基板１１の折り曲げが必要な領域に折り曲げ緩和部３１を設けているので折り曲げの精度が増す利点もある。
【００３９】
このようなことから、３次元実装モジュールとして、組み立て性（組み立ての早さ、精度）は著しく向上し、加工工数の減少が達成される。これにより、リペア（またはリワーク）作業性に優れる。仮にスペーサがセパレートタイプであった場合と比較すれば、組み立て性が向上し、部品点数が減少する。この結果、コスト削減に寄与する。さらに、ＩＣの種類、組み合わせの自由度が広く、複数の周辺素子まで実装できる点を考慮すれば、電気特性的にも最適なモジュール化が可能である。
【００４０】
図５（ａ），（ｂ）は、それぞれ本発明の第３実施形態に係る半導体装置の構成であり、（ａ）は組み立て前の平面図、（ｂ）は組立後の３次元実装モジュールの概略構成を示す任意の断面図である。前記第２実施形態と同様の箇所には同一の符号を付して説明は省略する。
【００４１】
この第３実施形態においては、前記第２実施形態に比べて、フレキシブル回路基板５１が異なっている。図示のように、フレキシブル回路基板５１はベース領域１１０にも電子部品１２６が実装される形態となっている。これにより、一体型スペーサ１３は、その厚い領域１３１を、電子部品１２６に応じてベース領域１１０上にも設けている。
【００４２】
また、電子部品１２６上方に各電子部品１２１〜１２３が順に積層されるのでそれを考慮して、一体型スペーサ１３は、ベース領域１１０上の厚い領域１３１と各実装領域１１１〜１１３上の厚い領域１３１との間の距離ｄ１１〜ｄ１３を異ならせている。これにより、フレキシブル回路基板５１は、一体型スペーサ１３（厚い領域１３１）を伴って決められた順に折り重ねられ、各電子部品１２１〜１２５が前記第１実施形態のときと同様に積層固定される（図５（ｂ））。
【００４３】
図６（ａ），（ｂ）は、それぞれ本発明の第４実施形態に係る半導体装置の構成であり、（ａ）は組み立て前の平面図、（ｂ）は組立後の３次元実装モジュールの概略構成を示す任意の断面図である。前記第２実施形態と同様の箇所には同一の符号を付して説明は省略する。
【００４４】
この第４実施形態においては、前記第２実施形態に比べて、フレキシブル回路基板６１が異なっている。図示のように、フレキシブル回路基板６１のベース領域１１０の裏面において、破線のような外部端子部（例えばボール電極）６２が設けられている。すなわち、前記第２の実施形態（図３）で示した外部端子部１１５を、コネクタ端子の代りにアレイタイプの電極（６２）とした構成となっている。
【００４５】
実装領域（１１１〜１１３）を配したフレキシブル回路基板６１の主表面において、図示しない外部端子に相当する導電パターンの端部は、ビアパターン（図示せず）を介して外部端子部（ボール電極）６２に接続されている。
【００４６】
また、電子部品１２５はクリスタルを示すが、いままでのシリンダタイプに代ってＳＭＤ（Surface Mount Device）タイプを適用している。ＳＭＤタイプなら３次元モジュールをメイン基板にハンダ実装する際に、リフロー可能で信頼性が高い。
【００４７】
一体型スペーサ１３は、その厚い領域１３１を、電子部品１２１〜１２５に応じて設けている。これにより、フレキシブル回路基板６１は、一体型スペーサ１３（厚い領域１３１）を伴って決められた順に折り重ねられ、各電子部品１２１〜１２５が前記第１実施形態のときと同様に積層固定される（図６（ｂ））。
【００４８】
なお、電子部品１２１〜１２５は必要に応じて予め熱硬化タイプなどの接着手段でフレキシブル回路基板６１に固定しておいてもよい。これは、３次元モジュールとして、メイン基板にリフローハンダ実装される際、例えばハンダ接合した電子部品１２４や１２５の落下防止に寄与する。このような接着手段は、温度条件や電子部品の質量に依存するため、必ずしも必要な条件ではない。いずれにしてもスペーサ１３に干渉しないように所定の電子部品が接着されることが望ましい。
【００４９】
なお、ベース領域１１０の周辺である四辺全てに各実装領域が設けられる構成も十分考えられる。その場合も、厚い領域と薄い領域を含む一体型スペーサを伴い各電子部品が決められた順に積層され、前記第１実施形態のときと同様に固定される。
【００５０】
上記のような第３、第４実施形態は、共により高密度実装を追求した構成である。このような実施形態によっても、フレキシブル回路基板５１または６１に電子部品を実装した時点で、モジュール製品としての動作が可能になる。これにより、３次元実装モジュールとして組み立てられる以前に測定、検査等が実施できる。
【００５１】
また、３次元実装モジュールとして組み立てるための一体型スペーサ１３は、フレキシブル回路基板５１または６１上に一括して装着可能である。その後は一体型スペーサ１３を伴って各実装領域が折り重ねられ固定されることにより、電子部品の３次元実装が実現できる。また、フレキシブル回路基板５１または６１の折り曲げが必要な領域に折り曲げ緩和部３１を設けることによって折り曲げの精度が増す。
【００５２】
以上の各実施形態によれば、一体型スペーサにより、３次元実装モジュールとして、組み立て性（組み立ての早さ、精度）は著しく向上し、加工工数の減少が達成される。これにより、３次元実装モジュールとしてリペア（またはリワーク）作業性に優れる。仮にスペーサがセパレートタイプであった場合と比較すれば、組み立て性の向上、部品点数の減少が達成される。これにより、コスト削減に寄与する。さらに、ＩＣの種類、組み合わせの自由度が広く、複数の周辺素子まで実装できる点を考慮すれば、電気特性的にも最適なモジュール化が可能である。
【００５３】
【発明の効果】
以上説明したように本発明の半導体装置によれば、折り重ねて３次元実装モジュールにするべくフレキシブル回路基板に電子部品を実装する。これにより、３次元実装モジュールへの組み立て以前に測定、検査等が実施可能である。
【００５４】
さらに、３次元実装モジュールとして組み立てるための積層支持体、すなわち一体型スペーサは、フレキシブル回路基板上に一括して装着される。その後はこのスペーサを伴って実装領域が折り重ねられ固定される。これにより、少ない工数で３次元実装モジュールを実現する。
【００５５】
以上の結果、高密度３次元実装モジュールへの組み立ての容易性、制御性が得られ、リペア（またはリワーク）作業性に優れ、自由度が高くかつ電気特性的にも最適な、フレキシブル回路基板を用いた高信頼性の３次元実装モジュール構成の半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体装置の構成を示す概観図である。
【図２】（ａ），（ｂ）は、それぞれ図１の半導体装置の一部を示す断面図である。
【図３】本発明の第２実施形態に係る半導体装置の構成を示す概観図である。
【図４】（ａ），（ｂ）は、それぞれ図３の半導体装置の一部を示す断面図である。
【図５】（ａ），（ｂ）は、それぞれ本発明の第３実施形態に係る半導体装置の構成であり、（ａ）は組み立て前の平面図、（ｂ）は組立後の３次元実装モジュールの概略構成を示す任意の断面図である。
【図６】（ａ），（ｂ）は、それぞれ本発明の第４実施形態に係る半導体装置の構成であり、（ａ）は組み立て前の平面図、（ｂ）は組立後の３次元実装モジュールの概略構成を示す任意の断面図である。
【符号の説明】
１１，５１、６１…フレキシブル回路基板
１０１…基材
１０２…導電パターン
１０３…レジスト層
１１０…ベース領域
１１１，１１２，１１３…実装領域
１１５，６２…外部端子部
１２１，１２２，１２３，１２４、１２５，１２６…電子部品
１３…一体型スペーサ
１３１…一体型スペーサの厚い領域
１３２…一体型スペーサの薄い領域
２１，２２…折り曲げ端部領域
３１…折り曲げ緩和部
ＡＣＦ…異方性導電フィルム
ＡＤＨ１，ＡＤＨ２…接着領域
ＢＭＰ…バンプ電極
Claims (7)
- ベース領域及びその周辺に連設された１つ以上の実装領域を有し、ベース領域上方に各実装領域が折り重ねられるように形成されたフレキシブル回路基板と、
前記実装領域に対応して実装された電子部品と、
前記電子部品を保護するように設けられそれぞれ所定の外形枠を有する厚い第１領域及びこの第１領域と共に一体化し折り曲げ可能な薄い第２領域を含む積層支持体と、
前記積層支持体とフレキシブル回路基板が一体となって前記電子部品を積層し固定するための接着部材と、
を具備したことを特徴とする半導体装置。 - 前記フレキシブル回路基板は、前記ベース領域の周辺に連設された外部端子領域をさらに含むことを特徴とする請求項１記載の半導体装置。
- 前記フレキシブル回路基板は、前記ベース領域下方側の面に設けられた外部端子領域をさらに含むことを特徴とする請求項１記載の半導体装置。
- 前記積層支持体は、その第１領域に関して前記電子部品の周辺を取り囲むような構成であることを特徴とする請求項１〜３いずれか一つに記載の半導体装置。
- 前記積層支持体は、その第１領域に関して前記電子部品の周辺に部分的に沿うような構成であることを特徴とする請求項１〜３いずれか一つに記載の半導体装置。
- 前記積層支持体は、その第２領域に関して折り曲げ緩和部が設けられていることを特徴とする請求項１〜５いずれか一つに記載の半導体装置。
- 前記ベース領域にも電子部品が実装される形態をさらに具備することを特徴とする請求項１〜６いずれか一つに記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000124354A JP3855594B2 (ja) | 2000-04-25 | 2000-04-25 | 半導体装置 |
| US09/843,236 US6677670B2 (en) | 2000-04-25 | 2001-04-25 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000124354A JP3855594B2 (ja) | 2000-04-25 | 2000-04-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001308261A JP2001308261A (ja) | 2001-11-02 |
| JP3855594B2 true JP3855594B2 (ja) | 2006-12-13 |
Family
ID=18634496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000124354A Expired - Fee Related JP3855594B2 (ja) | 2000-04-25 | 2000-04-25 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6677670B2 (ja) |
| JP (1) | JP3855594B2 (ja) |
Families Citing this family (64)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US20050009234A1 (en) * | 2001-10-26 | 2005-01-13 | Staktek Group, L.P. | Stacked module systems and methods for CSP packages |
| US6914324B2 (en) * | 2001-10-26 | 2005-07-05 | Staktek Group L.P. | Memory expansion and chip scale stacking system and method |
| US20060255446A1 (en) * | 2001-10-26 | 2006-11-16 | Staktek Group, L.P. | Stacked modules and method |
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-
2000
- 2000-04-25 JP JP2000124354A patent/JP3855594B2/ja not_active Expired - Fee Related
-
2001
- 2001-04-25 US US09/843,236 patent/US6677670B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001308261A (ja) | 2001-11-02 |
| US20030151127A1 (en) | 2003-08-14 |
| US6677670B2 (en) | 2004-01-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050413 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060822 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060904 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090922 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100922 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100922 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110922 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120922 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130922 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |