JP3634235B2 - 絶縁ゲート型半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、絶縁ゲート型半導体装置に関し、詳しくは、絶縁ゲートを備える絶縁ゲート型半導体装置に関する。
【０００２】
【従来の技術】
従来、この種の絶縁ゲート型半導体装置としては、素子表面のエミッタ領域間の一部にエミッタ領域と異なる導電型で不純物濃度が高いコンタクト領域を備えるものが提案されている。この従来例の絶縁ゲート型半導体装置１２０の構成の概略を図９に示す。従来例の絶縁ゲート型半導体装置１２０は、図示するように、トレンチＩＧＢＴ（絶縁ゲートバイポーラトランジスタ Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）として構成されており、不純物濃度の低いｎ型半導体により形成されたエピタキシャル層１２６と、不純物濃度が低いｐ型半導体により形成されたボディ領域１３０と、不純物濃度の高いｎ型半導体により形成されたエミッタ領域１３２と、不純物濃度が高いｐ型半導体によりエミッタ領域１３２の中央に形成されたｐコンタクト領域１３６とを備え、トレンチゲート１２８に電圧を印加することによりエピタキシャル層１２６とエミッタ領域１３２とを連絡するチャネルがボディ領域１３０に形成される。
【０００３】
従来例の絶縁ゲート型半導体装置１２０におけるｐコンタクト領域１３６は、ターンオフ時に素子内部に溜まった多くのキャリアが素子内部に存在する寄生サイリスタを動作させるのを防止するために設けられている。即ち、素子内部に溜まったホールをｐコンタクト領域１３６を介してエミッタ電極に流すことによって、キャリアによる寄生サイリスタの動作を防止しているのである。
【０００４】
【発明が解決しようとする課題】
しかしながら、こうした従来例の絶縁ゲート型半導体装置１２０では、素子表面にｐコンタクト領域１３６を形成するから、素子表面のエミッタ領域１３２の面積を小さくし、エミッタ電極とのコンタクト抵抗を増加させてしまう。ｐコンタクト領域１３６を形成する必要から素子の表面積に対して制約を受け、素子の微細化を妨げてしまう。
【０００５】
本発明の絶縁ゲート型半導体装置は、オン電圧を低くすると共に寄生サイリスタなどの作動を抑制することを目的の一つとする。また、本発明の絶縁ゲート型半導体装置は、オン電圧を低くすると共に高破壊耐量を確保することを目的の一つとする。
【０００６】
【課題を解決するための手段およびその作用・効果】
本発明の絶縁ゲート型半導体装置は、上述の目的の少なくとも一部を達成するために以下の手段を採った。
【０００７】
本発明の絶縁ゲート型半導体装置は、
絶縁ゲートを備える絶縁ゲート型半導体装置であって、
第一導電型の半導体層と、
前記半導体層上に形成された第二導電型のボディ領域と、
前記ボディ領域を貫き、前記半導体層に達するトレンチゲートと、
前記ボディ領域の上部であって、前記トレンチゲートの周辺に形成された第一導電型のエミッタ領域と、
前記ボディ領域より不純物濃度が高い第二の導電型の半導体により、前記エミッタ領域の前記ボディ領域となす境界における前記トレンチゲートの深さ方向に平行な方向から前記トレンチゲートの深さ方向に垂直な方向に向かうエミッタ領域コーナー部を覆い、前記絶縁ゲートに接しないよう形成された高濃度領域と、
第一導電型の半導体により前記高濃度領域内に他の領域と接触しないよう形成されたフローティング領域と、
を備えてなる。
【０００８】
本発明の絶縁ゲート型半導体装置では、第二の導電型の高濃度領域内に、この高濃度領域と異なる第一導電型の半導体でフローティング領域が他の領域と接触しないよう形成される。このフローティング領域は、ターンオフ時に高濃度領域のホール電流を再結合により消滅させる。この結果、ラッチアップを防ぐことができる。
【００１２】
【発明の実施の形態】
次に、参考として、第１の実施の例について、図面を参照し説明する。図１は、第１の実施の例である絶縁ゲート型半導体装置２０の構成の概略を示す構成図である。実施例の絶縁ゲート型半導体装置２０は、トレンチＩＧＢＴ（絶縁ゲートバイポーラトランジスタ Insulated Gate Bipolar Transistor）として構成されており、図示するように、不純物濃度が高いｐ型半導体により形成された基板２２と不純物濃度が高いｎ型半導体により基板２２の上に層状に形成されたバッファ層２４と不純物濃度が低いｎ型半導体によりバッファ層２４の上に形成されたエピタキシャル層２６とからなる半導体基板２１と、不純物濃度が低いｐ型半導体により半導体基板２１の上に形成されたボディ領域３０と、このボディ領域３０を貫通してエピタキシャル層２６に至るよう形成されたトレンチゲート２８と、不純物濃度の多いｎ型半導体によりボディ領域３０の上にトレンチゲート２８に接するよう形成されたエミッタ領域３２と、不純物濃度が高いｐ型半導体によりボディ領域３０とエミッタ領域３２との接合部分のボディ領域３０内にトレンチゲート２８とは接触しないよう形成された高濃度領域３４とを備える。
【００１３】
実施例の絶縁ゲート型半導体装置２０におけるボディ領域３０は、不純物濃度が低いｐ型半導体により形成されているから、トレンチゲート２８に印加される電圧が低くてもチャネルを形成することができる。この結果、オン電圧を低くすることができる。ボディ領域３０内に形成された高濃度領域３４は、ターンオフ時には素子内に溜まるキャリアをエミッタ領域３２に流すから寄生サイリスタがオン動作するのを防止し、高破壊耐量を確保する。
【００１４】
以上説明した実施例の絶縁ゲート型半導体装置２０によれば、ボディ領域３０とエミッタ領域３２との接合部分のボディ領域３０内にトレンチゲート２８とは接触しないよう不純物濃度が高いｐ型半導体の領域、即ち高濃度領域３４を形成することにより、オン電圧を低く保ったまま寄生サイリスタのオン動作を防止することができる。したがって、高破壊耐量の半導体装置とすることができる。
【００１５】
実施例の絶縁ゲート型半導体装置２０では、高濃度領域３４をボディ領域３０とエミッタ領域３２との接合部分に形成したが、図２の変形例の絶縁ゲート型半導体装置２０Ｂに示すように、素子表面から深さ方向に複数の高濃度領域３４，３５，３５Ｂを形成するものとしてもよい。この場合でも、一番上の高濃度領域３４は、ボディ領域３０とエミッタ領域３２の接合部分に形成すればよい。なお、図２に示されているように、一番上の高濃度領域３４は、前記エミッタ領域の前記ボディ領域となす境界における前記トレンチゲートの深さ方向に平行な方向から前記トレンチゲートの深さ方向に垂直な方向に向かうエミッタ領域コーナー部を覆うように形成されており、さらに、一番下の高濃度領域３５Ｂの下端は、第一導電型の半導体層であるエピタキシャル層２６の内部に達し、トレンチゲート２８の下端より下に位置している。
【００１６】
実施例の絶縁ゲート型半導体装置２０では、エミッタ領域３２をトレンチゲート２８に沿って形成すると共にボディ領域３０が素子表面に至るように形成したが、図３の変形例の絶縁ゲート型半導体装置２０Ｃに示すように、素子表面をエミッタ領域３２Ｃが覆うように形成してもよい。この場合、ｐ領域の電位は奥行き方向で取ればよい。
【００１７】
また、実施例の絶縁ゲート型半導体装置２０では、従来例の絶縁ゲート型半導体装置１２０におけるｐコンタクト領域１３６を備えないものとしたが、図４の変形例の絶縁ゲート型半導体装置２０Ｄに示すように、ｐコンタクト領域３６Ｄを備えるものとしてもよい。
【００１８】
実施例の絶縁ゲート型半導体装置２０では、トレンチＩＧＢＴとして構成したが、他の絶縁ゲート型半導体素子に適用することもできる。例えば、図５の変形例の絶縁ゲート型半導体装置２０Ｅに示すように、パワーＭＯＳに適用したり、図６や図７の変形例の絶縁ゲート型半導体装置２０Ｆ，２０Ｇに示すように、ＭＯＳゲートサイリスタに適用するものとしてもよい。この場合、図７の変形例の絶縁ゲート型半導体装置２０Ｇに示すように、二つのｐ型領域に各々高濃度領域３４Ｇを形成するものとしてもよい。
【００１９】
次に、本発明の実施の形態である第２の実施例としての絶縁ゲート型半導体装置２０Ｈについて説明する。図８は、第２実施例の絶縁ゲート型半導体装置２０Ｈの構成の概略を示す構成図である。第２実施例の絶縁ゲート型半導体装置２０Ｈは、図示するように、高濃度領域３４Ｈの内部にｎ型半導体により形成されたフローティング領域３６Ｈが形成されている点を除いて第１実施例の絶縁ゲート型半導体装置２０と同一の構成をしている。したがって、第２実施例の絶縁ゲート型半導体装置２０Ｈの構成のうち第１実施例の絶縁ゲート型半導体装置２０の構成と同一の構成については同一の符号を付し、その説明は省略する。
【００２０】
第２実施例の絶縁ゲート型半導体装置２０Ｈは、不純物濃度の高いｐ型半導体によりボディ領域３０とエミッタ領域３２との接合部分のボディ領域３０内に形成された高濃度領域３４Ｈの内部に、ｎ型半導体により他の領域と接触しないようフローティング領域３６Ｈが形成されている。このフローティング領域３６Ｈは、ターンオフ時に高濃度領域３４Ｈのホール電流を再結合により消滅させる。この結果、ラッチアップを防ぐことができる。
【００２１】
以上説明した第２実施例の絶縁ゲート型半導体装置２０Ｈによれば、ボディ領域３０とエミッタ領域３２との接合部分のボディ領域３０内にトレンチゲート２８とは接触しないよう不純物濃度が高いｐ型半導体により高濃度領域３４Ｈを形成すると共にこの高濃度領域３４Ｈの内部にｎ型半導体により他の領域と接触しないようフローティング領域３６Ｈを形成することにより、ラッチアップを防ぐことができる。
【００２２】
第２実施例の絶縁ゲート型半導体装置２０Ｈも第１実施例の絶縁ゲート型半導体装置２０と同様にトレンチＩＧＢＴとして構成したが、他の絶縁ゲート型半導体素子、例えば、図５の変形例の絶縁ゲート型半導体装置２０Ｅに示すように、パワーＭＯＳに適用したり、図６や図７の変形例の絶縁ゲート型半導体装置２０Ｆ，２０Ｇに示すように、ＭＯＳゲートサイリスタに適用するものとしてもよい。これらの場合、各素子の高濃度領域の内部にフローティング領域３６Ｈを形成すればよい。
【００２３】
第１実施例の絶縁ゲート型半導体装置２０や第２実施例の絶縁ゲート型半導体装置２０Ｈ，変形例の絶縁ゲート型半導体装置２０Ｂ，２０Ｃ，２０Ｄ，２０Ｅ，２０Ｆ，２０Ｇでは、いずれもトレンチゲートを備えるものとしたが、プレート型、即ち絶縁ゲートが素子の表面に形成されるタイプの素子にも適用することができる。
【００２４】
以上、本発明の実施の形態について実施例を用いて説明したが、本発明はこうした実施例に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において、種々なる形態で実施し得ることは勿論である。
【図面の簡単な説明】
【図１】参考の一実施例である絶縁ゲート型半導体装置２０の構成の概略を示す構成図である。
【図２】変形例の絶縁ゲート型半導体装置２０Ｂの構成の概略を示す構成図である。
【図３】変形例の絶縁ゲート型半導体装置２０Ｃの構成の概略を示す構成図である。
【図４】変形例の絶縁ゲート型半導体装置２０Ｄの構成の概略を示す構成図である。
【図５】変形例の絶縁ゲート型半導体装置２０Ｅの構成の概略を示す構成図である。
【図６】変形例の絶縁ゲート型半導体装置２０Ｆの構成の概略を示す構成図である。
【図７】変形例の絶縁ゲート型半導体装置２０Ｇの構成の概略を示す構成図である。
【図８】本発明の一実施例である第２実施例の絶縁ゲート型半導体装置２０Ｈの構成の概略を示す構成図である。
【図９】従来例の絶縁ゲート型半導体装置１２０の構成の概略を示す構成図である。
【符号の説明】
２０，２０Ｂ〜２０Ｈ，１２０ 絶縁ゲート型半導体装置、２１ 半導体基板、２２ 基板、２４ バッファ層、２６ エピタキシャル層、２８ トレンチゲート、３０ ボディ領域、３２，３２Ｃ エミッタ領域、３４，３４Ｇ，３４Ｈ，３５，３５Ｂ 高濃度領域、３６Ｄ ｐコンタクト領域、３６Ｈ フローティング領域。
【発明の属する技術分野】
本発明は、絶縁ゲート型半導体装置に関し、詳しくは、絶縁ゲートを備える絶縁ゲート型半導体装置に関する。
【０００２】
【従来の技術】
従来、この種の絶縁ゲート型半導体装置としては、素子表面のエミッタ領域間の一部にエミッタ領域と異なる導電型で不純物濃度が高いコンタクト領域を備えるものが提案されている。この従来例の絶縁ゲート型半導体装置１２０の構成の概略を図９に示す。従来例の絶縁ゲート型半導体装置１２０は、図示するように、トレンチＩＧＢＴ（絶縁ゲートバイポーラトランジスタ Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）として構成されており、不純物濃度の低いｎ型半導体により形成されたエピタキシャル層１２６と、不純物濃度が低いｐ型半導体により形成されたボディ領域１３０と、不純物濃度の高いｎ型半導体により形成されたエミッタ領域１３２と、不純物濃度が高いｐ型半導体によりエミッタ領域１３２の中央に形成されたｐコンタクト領域１３６とを備え、トレンチゲート１２８に電圧を印加することによりエピタキシャル層１２６とエミッタ領域１３２とを連絡するチャネルがボディ領域１３０に形成される。
【０００３】
従来例の絶縁ゲート型半導体装置１２０におけるｐコンタクト領域１３６は、ターンオフ時に素子内部に溜まった多くのキャリアが素子内部に存在する寄生サイリスタを動作させるのを防止するために設けられている。即ち、素子内部に溜まったホールをｐコンタクト領域１３６を介してエミッタ電極に流すことによって、キャリアによる寄生サイリスタの動作を防止しているのである。
【０００４】
【発明が解決しようとする課題】
しかしながら、こうした従来例の絶縁ゲート型半導体装置１２０では、素子表面にｐコンタクト領域１３６を形成するから、素子表面のエミッタ領域１３２の面積を小さくし、エミッタ電極とのコンタクト抵抗を増加させてしまう。ｐコンタクト領域１３６を形成する必要から素子の表面積に対して制約を受け、素子の微細化を妨げてしまう。
【０００５】
本発明の絶縁ゲート型半導体装置は、オン電圧を低くすると共に寄生サイリスタなどの作動を抑制することを目的の一つとする。また、本発明の絶縁ゲート型半導体装置は、オン電圧を低くすると共に高破壊耐量を確保することを目的の一つとする。
【０００６】
【課題を解決するための手段およびその作用・効果】
本発明の絶縁ゲート型半導体装置は、上述の目的の少なくとも一部を達成するために以下の手段を採った。
【０００７】
本発明の絶縁ゲート型半導体装置は、
絶縁ゲートを備える絶縁ゲート型半導体装置であって、
第一導電型の半導体層と、
前記半導体層上に形成された第二導電型のボディ領域と、
前記ボディ領域を貫き、前記半導体層に達するトレンチゲートと、
前記ボディ領域の上部であって、前記トレンチゲートの周辺に形成された第一導電型のエミッタ領域と、
前記ボディ領域より不純物濃度が高い第二の導電型の半導体により、前記エミッタ領域の前記ボディ領域となす境界における前記トレンチゲートの深さ方向に平行な方向から前記トレンチゲートの深さ方向に垂直な方向に向かうエミッタ領域コーナー部を覆い、前記絶縁ゲートに接しないよう形成された高濃度領域と、
第一導電型の半導体により前記高濃度領域内に他の領域と接触しないよう形成されたフローティング領域と、
を備えてなる。
【０００８】
本発明の絶縁ゲート型半導体装置では、第二の導電型の高濃度領域内に、この高濃度領域と異なる第一導電型の半導体でフローティング領域が他の領域と接触しないよう形成される。このフローティング領域は、ターンオフ時に高濃度領域のホール電流を再結合により消滅させる。この結果、ラッチアップを防ぐことができる。
【００１２】
【発明の実施の形態】
次に、参考として、第１の実施の例について、図面を参照し説明する。図１は、第１の実施の例である絶縁ゲート型半導体装置２０の構成の概略を示す構成図である。実施例の絶縁ゲート型半導体装置２０は、トレンチＩＧＢＴ（絶縁ゲートバイポーラトランジスタ Insulated Gate Bipolar Transistor）として構成されており、図示するように、不純物濃度が高いｐ型半導体により形成された基板２２と不純物濃度が高いｎ型半導体により基板２２の上に層状に形成されたバッファ層２４と不純物濃度が低いｎ型半導体によりバッファ層２４の上に形成されたエピタキシャル層２６とからなる半導体基板２１と、不純物濃度が低いｐ型半導体により半導体基板２１の上に形成されたボディ領域３０と、このボディ領域３０を貫通してエピタキシャル層２６に至るよう形成されたトレンチゲート２８と、不純物濃度の多いｎ型半導体によりボディ領域３０の上にトレンチゲート２８に接するよう形成されたエミッタ領域３２と、不純物濃度が高いｐ型半導体によりボディ領域３０とエミッタ領域３２との接合部分のボディ領域３０内にトレンチゲート２８とは接触しないよう形成された高濃度領域３４とを備える。
【００１３】
実施例の絶縁ゲート型半導体装置２０におけるボディ領域３０は、不純物濃度が低いｐ型半導体により形成されているから、トレンチゲート２８に印加される電圧が低くてもチャネルを形成することができる。この結果、オン電圧を低くすることができる。ボディ領域３０内に形成された高濃度領域３４は、ターンオフ時には素子内に溜まるキャリアをエミッタ領域３２に流すから寄生サイリスタがオン動作するのを防止し、高破壊耐量を確保する。
【００１４】
以上説明した実施例の絶縁ゲート型半導体装置２０によれば、ボディ領域３０とエミッタ領域３２との接合部分のボディ領域３０内にトレンチゲート２８とは接触しないよう不純物濃度が高いｐ型半導体の領域、即ち高濃度領域３４を形成することにより、オン電圧を低く保ったまま寄生サイリスタのオン動作を防止することができる。したがって、高破壊耐量の半導体装置とすることができる。
【００１５】
実施例の絶縁ゲート型半導体装置２０では、高濃度領域３４をボディ領域３０とエミッタ領域３２との接合部分に形成したが、図２の変形例の絶縁ゲート型半導体装置２０Ｂに示すように、素子表面から深さ方向に複数の高濃度領域３４，３５，３５Ｂを形成するものとしてもよい。この場合でも、一番上の高濃度領域３４は、ボディ領域３０とエミッタ領域３２の接合部分に形成すればよい。なお、図２に示されているように、一番上の高濃度領域３４は、前記エミッタ領域の前記ボディ領域となす境界における前記トレンチゲートの深さ方向に平行な方向から前記トレンチゲートの深さ方向に垂直な方向に向かうエミッタ領域コーナー部を覆うように形成されており、さらに、一番下の高濃度領域３５Ｂの下端は、第一導電型の半導体層であるエピタキシャル層２６の内部に達し、トレンチゲート２８の下端より下に位置している。
【００１６】
実施例の絶縁ゲート型半導体装置２０では、エミッタ領域３２をトレンチゲート２８に沿って形成すると共にボディ領域３０が素子表面に至るように形成したが、図３の変形例の絶縁ゲート型半導体装置２０Ｃに示すように、素子表面をエミッタ領域３２Ｃが覆うように形成してもよい。この場合、ｐ領域の電位は奥行き方向で取ればよい。
【００１７】
また、実施例の絶縁ゲート型半導体装置２０では、従来例の絶縁ゲート型半導体装置１２０におけるｐコンタクト領域１３６を備えないものとしたが、図４の変形例の絶縁ゲート型半導体装置２０Ｄに示すように、ｐコンタクト領域３６Ｄを備えるものとしてもよい。
【００１８】
実施例の絶縁ゲート型半導体装置２０では、トレンチＩＧＢＴとして構成したが、他の絶縁ゲート型半導体素子に適用することもできる。例えば、図５の変形例の絶縁ゲート型半導体装置２０Ｅに示すように、パワーＭＯＳに適用したり、図６や図７の変形例の絶縁ゲート型半導体装置２０Ｆ，２０Ｇに示すように、ＭＯＳゲートサイリスタに適用するものとしてもよい。この場合、図７の変形例の絶縁ゲート型半導体装置２０Ｇに示すように、二つのｐ型領域に各々高濃度領域３４Ｇを形成するものとしてもよい。
【００１９】
次に、本発明の実施の形態である第２の実施例としての絶縁ゲート型半導体装置２０Ｈについて説明する。図８は、第２実施例の絶縁ゲート型半導体装置２０Ｈの構成の概略を示す構成図である。第２実施例の絶縁ゲート型半導体装置２０Ｈは、図示するように、高濃度領域３４Ｈの内部にｎ型半導体により形成されたフローティング領域３６Ｈが形成されている点を除いて第１実施例の絶縁ゲート型半導体装置２０と同一の構成をしている。したがって、第２実施例の絶縁ゲート型半導体装置２０Ｈの構成のうち第１実施例の絶縁ゲート型半導体装置２０の構成と同一の構成については同一の符号を付し、その説明は省略する。
【００２０】
第２実施例の絶縁ゲート型半導体装置２０Ｈは、不純物濃度の高いｐ型半導体によりボディ領域３０とエミッタ領域３２との接合部分のボディ領域３０内に形成された高濃度領域３４Ｈの内部に、ｎ型半導体により他の領域と接触しないようフローティング領域３６Ｈが形成されている。このフローティング領域３６Ｈは、ターンオフ時に高濃度領域３４Ｈのホール電流を再結合により消滅させる。この結果、ラッチアップを防ぐことができる。
【００２１】
以上説明した第２実施例の絶縁ゲート型半導体装置２０Ｈによれば、ボディ領域３０とエミッタ領域３２との接合部分のボディ領域３０内にトレンチゲート２８とは接触しないよう不純物濃度が高いｐ型半導体により高濃度領域３４Ｈを形成すると共にこの高濃度領域３４Ｈの内部にｎ型半導体により他の領域と接触しないようフローティング領域３６Ｈを形成することにより、ラッチアップを防ぐことができる。
【００２２】
第２実施例の絶縁ゲート型半導体装置２０Ｈも第１実施例の絶縁ゲート型半導体装置２０と同様にトレンチＩＧＢＴとして構成したが、他の絶縁ゲート型半導体素子、例えば、図５の変形例の絶縁ゲート型半導体装置２０Ｅに示すように、パワーＭＯＳに適用したり、図６や図７の変形例の絶縁ゲート型半導体装置２０Ｆ，２０Ｇに示すように、ＭＯＳゲートサイリスタに適用するものとしてもよい。これらの場合、各素子の高濃度領域の内部にフローティング領域３６Ｈを形成すればよい。
【００２３】
第１実施例の絶縁ゲート型半導体装置２０や第２実施例の絶縁ゲート型半導体装置２０Ｈ，変形例の絶縁ゲート型半導体装置２０Ｂ，２０Ｃ，２０Ｄ，２０Ｅ，２０Ｆ，２０Ｇでは、いずれもトレンチゲートを備えるものとしたが、プレート型、即ち絶縁ゲートが素子の表面に形成されるタイプの素子にも適用することができる。
【００２４】
以上、本発明の実施の形態について実施例を用いて説明したが、本発明はこうした実施例に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において、種々なる形態で実施し得ることは勿論である。
【図面の簡単な説明】
【図１】参考の一実施例である絶縁ゲート型半導体装置２０の構成の概略を示す構成図である。
【図２】変形例の絶縁ゲート型半導体装置２０Ｂの構成の概略を示す構成図である。
【図３】変形例の絶縁ゲート型半導体装置２０Ｃの構成の概略を示す構成図である。
【図４】変形例の絶縁ゲート型半導体装置２０Ｄの構成の概略を示す構成図である。
【図５】変形例の絶縁ゲート型半導体装置２０Ｅの構成の概略を示す構成図である。
【図６】変形例の絶縁ゲート型半導体装置２０Ｆの構成の概略を示す構成図である。
【図７】変形例の絶縁ゲート型半導体装置２０Ｇの構成の概略を示す構成図である。
【図８】本発明の一実施例である第２実施例の絶縁ゲート型半導体装置２０Ｈの構成の概略を示す構成図である。
【図９】従来例の絶縁ゲート型半導体装置１２０の構成の概略を示す構成図である。
【符号の説明】
２０，２０Ｂ〜２０Ｈ，１２０ 絶縁ゲート型半導体装置、２１ 半導体基板、２２ 基板、２４ バッファ層、２６ エピタキシャル層、２８ トレンチゲート、３０ ボディ領域、３２，３２Ｃ エミッタ領域、３４，３４Ｇ，３４Ｈ，３５，３５Ｂ 高濃度領域、３６Ｄ ｐコンタクト領域、３６Ｈ フローティング領域。
Claims (1)
- 絶縁ゲートを備える絶縁ゲート型半導体装置であって、
第一導電型の半導体層と、
前記半導体層上に形成された第二導電型のボディ領域と、
前記ボディ領域を貫き、前記半導体層に達するトレンチゲートと、
前記ボディ領域の上部であって、前記トレンチゲートの周辺に形成された第一導電型のエミッタ領域と、
前記ボディ領域より不純物濃度が高い第二の導電型の半導体により、前記エミッタ領域の前記ボディ領域となす境界における前記トレンチゲートの深さ方向に平行な方向から前記トレンチゲートの深さ方向に垂直な方向に向かうエミッタ領域コーナー部を覆い、前記絶縁ゲートに接しないよう形成された高濃度領域と、
第一導電型の半導体により前記高濃度領域内に他の領域と接触しないよう形成されたフローティング領域と、
を備える絶縁ゲート型半導体装置。
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Applications Claiming Priority (1)
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| JP2001308328A JP2001308328A (ja) | 2001-11-02 |
| JP3634235B2 true JP3634235B2 (ja) | 2005-03-30 |
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