WO2023062745A1 - 電力用半導体素子の駆動回路、電力用半導体モジュール、および電力変換装置 - Google Patents

Abstract

電力用半導体素子（１）のための駆動回路（１００）は、第１の主電極（Ｃ）と制御電極（Ｇ）との間に接続された電圧クランプ回路（２０）と、制御電極（Ｇ）と第２の主電極（Ｅ）との間に直列に接続された容量素子（３１）およびスイッチング素子（３２）ならびに容量素子（３１）と並列に接続された抵抗素子（３３）を含む第２のターンオフ回路（３０）を含む。ターンオフ制御回路（４０）は、電力用半導体素子（１）のターンオフが開始された後、第１の主電極（Ｃ）と第２の主電極（Ｅ）との間の電圧が上昇するときに、第２のターンオフ回路（３０）のスイッチング素子（３２）をオン状態に切り替える。

Description

電力用半導体素子の駆動回路、電力用半導体モジュール、および電力変換装置

　本開示は、電力用半導体素子の駆動回路、電力用半導体モジュール、および電力変換装置に関する。

　電力用半導体素子のターンオフ時に発生するサージ電圧によって過電圧が生じる場合がある。このような過電圧を防止する手段の一つに、電力用半導体素子の高電位側の主電極と制御電極との間に定電圧ダイオードを用いた電圧クランプ回路を接続する方式がある。高電位側の主電極と制御電極との間の電圧が、電圧クランプ回路の動作電圧レベルに到達すると、高電位側の主電極の電圧が一定電圧にクランプされるとともに、電圧クランプ回路を介して高電位側の主電極から制御電極に電流が流れる。しかしながら、このとき制御電極の電圧上昇によってターンオフ動作時間が長くなるために、ターンオフ損失が大きくなるという副作用が生じる。

　特開２０１６－８６４９０号公報（特許文献１）は、ターンオフ損失の増加を抑制するために、制御電極の電圧の検出値に応じて制御電極に接続された出力段インピーダンスを変化させる手法を開示する。具体的には、サージが緩和されると、クランプ電流が減少することで制御電極の電圧が低下する。その後、ミラー期間が終了して制御電極の電圧が規定値以下に低下したことが検出されると、出力段回路は、出力段インピーダンスを低下させる。

特開２０１６－８６４９０号公報

　しかしながら、上記の特開２０１６－８６４９０号公報（特許文献１）に記載の方法では、ターンオフ損失の抑制は十分とは言えない。具体的に、高電位側の主電極と制御電極との間の電圧が変化する期間と、主電極間を流れる主電流が変化する期間との両方で、出力段インピーダンスが高い値に維持されている。したがって、これらの期間でターンオフ損失が大きくなってしまう。

　本開示は、上記の問題点を考慮してなされたものであって、その目的の一つは、サージ電圧の抑制とターンオフ損失の低減との両立を実現する、電力用半導体素子の駆動回路を提供することである。

　一実施形態において、電力用半導体素子のための駆動回路が提供される。電力用半導体素子は、高電位側の第１の主電極、低電位側の第２の主電極、および制御電極を含む。制御電極に印加された電圧に応じて第１の主電極と第２の主電極との間が導通状態および非導通状態に切り替わる。駆動回路は、ターンオン回路と、第１のターンオフ回路と、電圧クランプ回路と、第２のターンオフ回路と、ターンオフ制御回路とを備える。ターンオン回路は、コントローラからのオン指令に従って、第１の電源電圧を制御電極に与えることにより、電力用半導体素子をターンオンする。第１のターンオフ回路は、コントローラからのオフ指令に従って、第２の電源電圧を制御電極に与えることにより、電力用半導体素子をターンオフする。電圧クランプ回路は、第１の主電極と制御電極との間に接続される。第２のターンオフ回路は、制御電極と第２の主電極との間に直列に接続された容量素子およびスイッチング素子ならびに容量素子と並列に接続された抵抗素子を含む。ターンオフ制御回路は、第２のターンオフ回路のスイッチング素子のオンおよびオフを制御する。ターンオフ制御回路は、第１のターンオフ回路によって電力用半導体素子のターンオフが開始された後、第１の主電極と第２の主電極との間の電圧が上昇するときに、スイッチング素子をオン状態に切り替える。

　上記の一実施形態の駆動回路によれば、電力用半導体素子のターンオフが開始された後、第１の主電極と第２の主電極との間の電圧が上昇するときに、スイッチング素子がオン状態に切り替えられる。これにより、サージ電圧の抑制とターンオフ損失の低減との両立を実現できる。

実施の形態１による電力用半導体素子の駆動回路の構成を示す回路図である。 図１の第２のターンオフ回路が設けられていない比較例の駆動回路によるターンオフ時の各部の電圧または電流波形を概略的に示す図である。 図１に示す実施の形態１の駆動回路によるターンオフ時の各部の電圧または電流波形を概略的に示す図である。 実施の形態２による電力用半導体素子の駆動回路の構成を示す回路図である。 実施の形態３による電力用半導体素子の駆動回路の構成を示す回路図である。 図５に示す実施の形態３の駆動回路によるターンオフ時の各部の電圧または電流波形を概略的に示す図である。 実施の形態４による電力用半導体素子の駆動回路の構成を示す回路図である。 図７に示す実施の形態４の駆動回路によるターンオフ時の各部の電圧または電流波形を概略的に示す図である。 実施の形態５による電力用半導体素子の駆動回路の構成を示す回路図である。 図９に示す実施の形態５の駆動回路によるターンオフ時の各部の電圧または電流波形を概略的に示す図である。 実施の形態５の変形例による駆動回路の構成を示す回路図である。 実施の形態６による電力用半導体素子の駆動回路の構成を示す回路図である。 図１２に示す実施の形態６の駆動回路によるターンオフ時の各部の電圧または電流波形を概略的に示す図である。 実施の形態６の変形例による駆動回路の構成を示す回路図である。 実施の形態７による電力用半導体素子の駆動回路の構成を示す回路図である。 図１５に示す実施の形態７の駆動回路によるターンオフ時の各部の電圧または電流波形を示す図である。 実施の形態８の第１の例による電力用半導体素子の駆動回路の構成を示す回路図である。 実施の形態８の第２の例による電力用半導体素子の駆動回路の構成を示す回路図である。 実施の形態８の第３の例による電力用半導体素子の駆動回路の構成を示す回路図である。 実施の形態９による電力変換装置を適用した電力変換システムの構成を示すブロック図である。

　以下、各実施の形態について図面を参照して詳しく説明する。以下の説明では、論理演算には正論理を用いる。すなわち、アクティブ状態（“１”）にＨレベル（High　Level）を割り当て、非アクティブ状態（“０”）にＬレベル（Low　Level）を割り当てる。しかしながら、本開示は負論理の場合にも適用可能である。なお、以下の説明において、同一または相当する部分には同一の参照符号を付して、その説明を繰り返さない場合がある。

　実施の形態１．
　［駆動回路の構成例］
　図１は、実施の形態１による電力用半導体素子１の駆動回路１００の構成を示す回路図である。電力用半導体素子１と駆動回路１００とによって電力用半導体モジュールが構成される。この場合、電力用半導体素子１と駆動回路１００とが一体で電力用半導体モジュールを構成してもよく、電力用半導体素子１と駆動回路１００とが別体で電力用半導体モジュールを構成してもよい。

　電力用半導体素子１は、制御電極Ｇ（ゲート）に与えられる電圧に応じて、高電位側の第１の主電極Ｃ（コレクタ）と低電位側の第２の主電極Ｅ（エミッタ）との間を、導通（オン）状態または非導通（オフ）状態に切り替える。制御電極Ｇに与えられる電圧は、コントローラ１０から与えられる指令信号ＣＭＤに基づいて駆動回路１００によって生成される。図１では、電力用半導体素子１としてＩＧＢＴ（Insulated　Gate　Bipolar　Transistor）が例示されているが、ＩＧＢＴに限られない。たとえば、電力用ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor　Field　Effect　Transistor）、逆導通ＩＧＢＴ（ＲＣ－ＩＧＢＴ：Reverse　Conducting　IGBT）など他の種類の電力用半導体素子を用いてもよい。また、電力用半導体素子１に用いられる材料は、Ｓｉに限らず、ＳｉＣ、ＧａＮ、Ｇａ_２Ｏ_３など他の半導体材料を用いてもよい。電力用半導体素子１と逆並列にフリーホイールダイオード２が接続される。

　駆動回路１００は、ターンオン回路１１と、第１のターンオフ回路１２と、第２のターンオフ回路３０と、ターンオフ制御回路４０と、電圧クランプ回路２０とを備える。

　図１に示すように、ターンオン回路１１は、半導体スイッチング素子１３とオンゲート抵抗１４とを含む。半導体スイッチング素子１３およびオンゲート抵抗１４は、この順で電源電圧ＶＣＣが与えられるノード（以下、ＶＣＣノードと称する）と中間ノード１８との間に接続される。第１のターンオフ回路１２は、半導体スイッチング素子１６とオフゲート抵抗１５とを含む。半導体スイッチング素子１６およびオフゲート抵抗１５は、この順でグランド電位ＧＮＤが与えられるノード（以下、ＧＮＤノードと称する）と中間ノード１８との間に接続される。中間ノード１８は、制御電極配線１７を介して電力用半導体素子１の制御電極Ｇに接続される。ＧＮＤノードは、電力用半導体素子１の第２の主電極Ｅに接続される。

　なお、本開示では、より一般的に、電源電圧ＶＣＣを第１の電源電圧と称し、グランド電位ＧＮＤを第２の電源電圧と称する場合がある。また、ＶＣＣノードを第１の電源ノードと称し、ＧＮＤノードを第２の電源ノードと称する場合がある。

　図１の場合、半導体スイッチング素子１３としてＮＰＮ型バイポーラトランジスタが用いられる。また、半導体スイッチング素子１６としてＰＮＰ型バイポーラトランジスタが用いられる。しかしながら、これに限定されず、たとえば、半導体スイッチング素子１３としてＰチャネルＭＯＳＦＥＴを用い、半導体スイッチング素子１６としてＮチャネルＭＯＳＦＥＴを用いてもよいし、他の導電型または他の種類の半導体スイッチング素子を用いてもよい。

　コントローラ１０からの指令信号ＣＭＤとしてオン指令を受けることにより、半導体スイッチング素子１３がオン状態に遷移し、半導体スイッチング素子１６がオフ状態に遷移する。図１の場合、オン指令はＨレベル電圧である。これにより、電力用半導体素子１の制御電極ＧはＶＣＣノードと接続されるので、電力用半導体素子１は導通状態になる。

　一方、コントローラ１０からの指令信号ＣＭＤとしてオフ指令を受けることにより、半導体スイッチング素子１３がオフ状態に遷移し、半導体スイッチング素子１６がオン状態に遷移する。図１の場合、オフ指令はＬレベル電圧である。これにより、電力用半導体素子１の制御電極ＧはＧＮＤノードと接続されるので、電力用半導体素子１は非導通状態になる。

　第２のターンオフ回路３０は、制御電極配線１７上のノード３４と電力用半導体素子１の第２の主電極Ｅとの間に接続される。接続ノード３４は、中間ノード１８よりも制御電極Ｇに近い。図１に示すように、一例として第２のターンオフ回路３０は、キャパシタ３１（容量素子とも称する）と半導体スイッチング素子３２と抵抗器３３と含む。キャパシタ３１と半導体スイッチング素子３２とは、この順でノード３４（すなわち、制御電極Ｇ）と第２の主電極Ｅとの間に接続される。抵抗器３３はキャパシタ３１と並列に接続される。キャパシタ３１と抵抗器３３とによって受動部品部が構成される。半導体スイッチング素子３２がオフ状態の場合に、第２のターンオフ回路３０（すなわち、制御電極Ｇと第２の主電極Ｅとの間）は非導通状態になり、半導体スイッチング素子３２がオン状態の場合に、第２のターンオフ回路３０は導通状態になる。

　図１の場合、半導体スイッチング素子３２としてＮチャネルＭＯＳＦＥＴが用いられる。しかしながら、これに限定されず、たとえば、半導体スイッチング素子３２としてＮＰＮ型バイポーラトランジスタとしてもよいし、他の導電型または他の種類の半導体スイッチング素子を用いてもよい。

　ターンオフ制御回路４０は、電力用半導体素子１のターンオフ時に、すなわち、ターンオン回路１１の半導体スイッチング素子１３がオフ状態になり、第１のターンオフ回路１２の半導体スイッチング素子１６がオン状態になった後で、第１の主電極Ｃと第２の主電極Ｅとの間の電圧（コレクタ－エミッタ間電圧Ｖｃｅ）が上昇するときに（すなわち、上昇の途中で）、第２のターンオフ回路３０の半導体スイッチング素子３２をオン状態に切り替える。望ましくは、半導体スイッチング素子３２の切り替えタイミングは、第１の主電極Ｃと第２の主電極Ｅとの間の電圧（コレクタ－エミッタ間電圧Ｖｃｅ）が上昇し始めるときである。その後、ターンオフ制御回路４０は、一定時間経過後に半導体スイッチング素子３２をオフ状態に戻す。

　図１に示す実施形態では、ターンオフ制御回路４０は、信号生成器４１Ａを含む。信号生成器４１Ａは、コントローラ１０から指令信号ＣＭＤとしてオフ指令を受けた場合に、半導体スイッチング素子３２を導通状態に制御するために一定時間Ｈレベルとなるパルス信号を出力する。

　半導体スイッチング素子３２がオン状態になることにより第２のターンオフ回路３０が導通状態となると、第１のターンオフ回路１２と併せて２つの経路で電力用半導体素子１の制御電極ＧからＧＮＤノードに電流が流れることになる。ここで、第１のターンオフ回路１２の電流経路にはキャパシタが含まれていないのに対して、第２のターンオフ回路３０の電流経路には、半導体スイッチング素子３２と直列にキャパシタ３１が設けられている。したがって、半導体スイッチング素子３２のターンオンの直後に、第２のターンオフ回路３０に瞬時に電流が流れる。これにより、第２のターンオフ回路３０を流れる電流は、第１のターンオフ回路１２を流れる電流に比べて大きく支配的になる。第２のターンオフ回路３０のターンオフ動作期間（すなわち、第２のターンオフ回路３０を流れる電流が定常状態になるまでの期間）は、キャパシタ３１の容量によって一意的に定まるため、信号生成器４１Ａから出力されるパルス信号がハイレベルを有する期間とは関係ない。このように、キャパシタ３１の容量に応じて非常に短い時間だけ第２のターンオフ回路３０を介したターンオフ電流が支配的になる。

　キャパシタ３１の容量は、第２のターンオフ回路３０に実際に過渡電流が流れる期間が所望の期間となるように設定される。具体的には、キャパシタ３１を介した電流が０になったときに、コレクタ－エミッタ間電圧Ｖｃｅがほぼクランプされるように、キャパシタ３１の容量値が設定されるのが望ましい。

　電圧クランプ回路２０は、電力用半導体素子１の高電位側の第１の主電極Ｃと制御電極Ｇとの間に接続され、第１の主電極Ｃと制御電極Ｇとの間の電圧をクランプするための回路である。図１に示す構成例では、電圧クランプ回路２０は、第１の主電極Ｃと制御電極Ｇとの間に、この順で互いに直列に接続された１つ以上（６個）のツェナーダイオード２１（第１のダイオードとも称する）と逆流防止用ダイオード２２（第２のダイオードとも称する）とを含む。各ツェナーダイオード２１は、カソードが第１の主電極Ｃ側に接続される。逆流防止用ダイオード２２は、カソードが制御電極Ｇ側に接続される。ツェナーダイオード２１の個数は、各ツェナーダイオード２１の降伏電圧の和が、電力用半導体素子１の定格電圧を超えないように適切に設定される。逆流防止用ダイオード２２は、ツェナー型であってもよいし、ツェナー型でなくてもよい。

　一般に、電力用半導体素子で発生する損失を低減することは、電力用半導体素子を用いた電力変換装置の小型化および高効率化を実現するために重要である。電力用半導体素子で発生する損失には、スイッチング動作の過渡状態で発生するスイッチング損失と、導通状態で発生する導通損失とがある。導通損失は、主として電力用半導体素子の特性によって決まるのに対して、スイッチング損失は、電力用半導体素子の駆動方法を工夫することによって低減できる。

　スイッチング損失は、ターンオン動作時に発生するターンオン損失と、ターンオフ動作時に発生するターンオフ損失とに分類することができる。ターンオフ損失を低減するためにはターンオフ時間を短くする、すなわち、スイッチング速度を速くする方法がある。

　しかしながら、ターンオフ時間を短くすると、サージ電圧が増大するという問題が生じる。具体的に、電力変換装置の主回路の寄生インダクタンスをＬｓ、主電極間に流れる電流（コレクタ電流）の時間変化をｄＩ／ｄｔと表したとき、Ｌｓ×ｄＩ／ｄｔで表されるサージ電圧が発生する。このため、スイッチング速度を速くしてｄＩ／ｄｔが高くなると、サージ電圧が高くなる。このように、ターンオフ損失とサージ電圧との間にはトレードオフの関係がある。

　電圧クランプ回路２０は、サージ電圧に伴う過電圧を抑制する。具体的に、ターンオフ動作中には、第１の主電極Ｃと第２の主電極Ｅとの間の電圧が上昇する。このとき、サージ電圧によって主電極間の電圧が過大になったとき、電圧クランプ回路２０のツェナーダイオード２１が降伏して制御電極Ｇに電流が流れる。この結果、電力用半導体素子１が一時的に導通状態になるので、高電位側の第１の主電極Ｃの電圧を一定値に保つことができる。一方で、電圧クランプ回路２０のクランプ動作によってターンオフ動作時間が長くなるのでターンオフ損失は増大するという問題が生じる。以下、ターンオフ時の各部の電圧および電流波形を参照して、さらに詳しく説明する。

　［比較例の駆動回路における電流電圧波形］
　図２は、図１の第２のターンオフ回路３０が設けられていない比較例の駆動回路によるターンオフ時の各部の電圧または電流波形を概略的に示す図である。図２では、上から順に、電力用半導体素子１の制御電極Ｇと第２の主電極Ｅとの間の電圧Ｖｇｅ（「ゲート－エミッタ間電圧」とも称する）、電力用半導体素子１の主電極間を流れる主電流Ｉｃ（「コレクタ電流」とも称する）、電力用半導体素子１の主電極間の電圧Ｖｃｅ（「コレクタ－エミッタ間電圧」とも称する）、および指令信号ＣＭＤの各波形が概略的に示されている。実線は、電圧クランプ回路２０がクランプ動作を実行した場合の電圧または電流波形を示し、破線は、電圧クランプ回路２０が設けられていない場合の電圧または電流波形を示す。

　図２を参照して、時刻ｔ１において、図１のコントローラ１０から出力される指令信号ＣＭＤがＨレベル（オン指令）からＬレベル（オフ指令）に切り替わる。これによって、ターンオン回路１１の半導体スイッチング素子１３がオフ状態に切り替わり、第１のターンオフ回路１２の半導体スイッチング素子１６がオン状態に切り替わる。この結果、電力用半導体素子１の制御電極Ｇに蓄積されていた電荷が制御電極配線１７および第１のターンオフ回路１２を通って流出し始める。

　電圧クランプ回路２０が設けられていない場合（図２の破線）、ゲート－エミッタ間電圧Ｖｇｅは、時刻ｔ２において下降し始め、時刻ｔ３から時刻ｔ５までのミラー期間を経てさらに低下する。コレクタ―エミッタ間電圧Ｖｃｅはミラー期間に到達した時刻ｔ３から上昇していき、直流リンク電圧（非導通状態時に印加されていた電圧）に到達するとコレクタ電流Ｉｃが減少し始める。

　一方、電圧クランプ回路２０が設けられている場合（図２の実線）、時刻ｔ４において、コレクタ－エミッタ間電圧Ｖｃｅが電圧クランプ回路２０によって設定されたクランプ電圧よりも高くなると、電圧クランプ回路２０のツェナーダイオード２１が降伏して、第１の主電極Ｃ（コレクタ）から制御電極Ｇ（ゲート）に電流が流れる。これにより、ゲート－エミッタ間電圧Ｖｇｅ電圧が上昇するとともに、コレクタ－エミッタ間電圧Ｖｃｅはクランプされる。このように電圧クランプ回路２０によってコレクタ－エミッタ間電圧Ｖｃｅがクランプされるために、サージ電圧が抑制される。しかしながら、電圧クランプ回路２０を設けた場合のほうが電力用半導体素子１のターンオフ動作期間が長くなるために、ターンオフ損失が増大するという問題がある。

　［実施の形態１の駆動回路における電流電圧波形］
　図３は、図１に示す実施の形態１の駆動回路によるターンオフ時の各部の電圧または電流波形を概略的に示す図である。図３では、上から順に電力用半導体素子１のゲート－エミッタ間電圧Ｖｇｅ、コレクタ電流Ｉｃ、コレクタ－エミッタ間電圧Ｖｃｅ、指令信号ＣＭＤ、および信号生成器４１Ａの出力電圧の各波形が概略的に示されている。実線は、実施の形態１の駆動回路１００の場合の電圧または電流波形を示す。破線は、図１において電圧クランプ回路２０および第２のターンオフ回路３０がいずれも設けられていない比較例の場合の電圧または電流波形を示す。時刻ｔ１，ｔ２，ｔ３，ｔ５における波形変化は、図２の場合と同じである。

　コレクタ－エミッタ間電圧Ｖｃｅが上昇し始める時刻ｔ１１において、信号生成器４１Ａは、その出力電圧をＨレベルに切り替える。これにより、半導体スイッチング素子３２が導通状態になるので、第２のターンオフ回路３０のキャパシタ３１を介して急激にゲート電流が流れる。この結果、ゲート－エミッタ間電圧Ｖｇｅが低下し、コレクタ電流Ｉｃが減少し、コレクタ－エミッタ間電圧Ｖｃｅが上昇する。

　次の時刻ｔ１２に、キャパシタ３１を介したゲート電流が停止する。時刻ｔ１１から時刻ｔ１２までの期間はキャパシタ３１の容量で決まる。したがって、時刻ｔ１２に、コレクタ－エミッタ間電圧Ｖｃｅの上昇もほぼクランプされるように、キャパシタ３１の容量値が予め決定される。その後、次に電力用半導体素子１のターンオンが開始されるまでの任意のタイミング（時刻ｔ１３）で、信号生成器４１はその出力電圧をＬレベルに戻すことにより、半導体スイッチング素子３２をオフ状態にする。

　上記のように、電力用半導体素子１のターンオフ動作時において、少なくとも電力用半導体素子１の主電極間の電圧（コレクタ－エミッタ間電圧Ｖｃｅ）が上昇を続けている間は、半導体スイッチング素子３２が導通状態となるように、信号生成器４１は出力信号をハイレベルに維持する。さらに、キャパシタ３１を介してゲート電流が流れる期間がコレクタ－エミッタ間電圧Ｖｃｅが上昇している期間だけとなるように、キャパシタ３１の容量値を設定する。言い替えると、キャパシタ３１を介して電流が流れなくなるときにコレクタ－エミッタ間電圧Ｖｃｅの上昇もクランプされるようにキャパシタ３１の容量値が設定される。

　このように、第２のターンオフ回路３０を介して電流が流れる期間は、半導体スイッチング素子３２が導通状態となる期間ではなく、キャパシタ３１の容量値によって設定される。コレクタ－エミッタ間電圧Ｖｃｅが上昇する期間中に１００ナノ秒程度の短いパルス幅のパルス信号によって半導体スイッチング素子３２を制御して、実際に第２のターンオフ回路３０に電流が流れるようにすることは難しい。これに比べて、コンデンサの容量値によって第２のターンオフ回路３０に電流が流れる期間が決定されるようにすることは容易である。

　さらに、図１の第２のターンオフ回路３０では、キャパシタ３１と並列に抵抗器３３が接続されている。この理由について説明する。電力用半導体素子のアプリケーションとして電力変換装置を想定した場合、電力用半導体素子は連続的にスイッチング動作するように制御される。すなわち、ターンオフ動作が繰り返し行われる。したがって、毎回のターンオフ動作で第２のターンオフ回路を動作させるためには、ターンオフ動作が終了する度にキャパシタ３１に蓄積された電荷を放電する必要がある。抵抗器３３はこのような場合にキャパシタ３１の放電を行うために設けられている。実際に、半導体スイッチング素子３２がオフ状態になると、キャパシタ３１に蓄積された電荷が放電される。電力変換装置を駆動するＰＷＭ（Pulse　Width　Modulation）信号におけるキャリア周波数および最小オフパルス幅を考慮すると、キャパシタ３１と抵抗器３３とで決まる時定数（より一般的には、受動部品部の時定数）としては５マイクロ秒以下とすることが望ましい。

　［実施の形態１の効果］
　以上のように、実施の形態１の電力用半導体素子１の駆動回路１００によれば、電力用半導体素子１の高電位側の第１の主電極Ｃと制御電極Ｇとの間に電圧クランプ回路２０が設けられるとともに、制御電極Ｇと低電位側の第２の主電極Ｅとの間に第２のターンオフ回路３０が設けられる。第２のターンオフ回路３０は、第１のターンオフ回路１２と異なり、半導体スイッチング素子３２と直列にキャパシタ３１が設けられる。さらに、キャパシタ３１と並列に抵抗器３３が接続されている。

　第２のターンオフ回路３０の半導体スイッチング素子３２を制御するターンオフ制御回路４０は、第１のターンオフ回路１２が導通状態になった後のターンオフ期間中に、半導体スイッチング素子３２をオン状態にする。このとき、第１のターンオフ回路１２を流れる電流よりも大きな電流がキャパシタ３１を介して流れるので、より短い時間で電力用半導体素子１の主電極間の電圧（コレクタ－エミッタ間電圧Ｖｃｅ）を上昇させることができる。すなわち、電力用半導体素子１のターンオフ時の電圧変化（ｄＶ／ｄｔ）がより急峻になるのでターンオフ損失を低減できる。キャパシタ３１を介して過渡的に電流が流れる期間が、半導体スイッチング素子３２がオン状態に切り替わった後、コレクタ－エミッタ間電圧Ｖｃｅが直流リンク電圧に達するまでの期間に略等しくなるように、キャパシタ３１の容量値が設定される。ターンオフ制御回路４０は、コレクタ－エミッタ間電圧Ｖｃｅが直流リンク電圧に達した後に、任意のタイミングで半導体スイッチング素子３２をオフ状態にする。したがって、ターンオフ制御回路４０によって半導体スイッチング素子３２がオン状態に制御されている期間は、電力用半導体素子１の主電極間の電圧（コレクタ－エミッタ間電圧Ｖｃｅ）が０から最大値まで上昇する期間よりも長い。

　一方、駆動回路１００には電圧クランプ回路２０が設けられているので、電力用半導体素子１のターンオフ動作時の電流変化（ｄＩ／ｄｔ）に伴うサージ電圧を抑制できる。これにより、ターンオフ損失とサージ電圧とのトレードオフを改善できるので、電力用半導体素子１を備えた電力変換器の小型化および高効率化を実現できる。

　［実施の形態１の変形例］
　なお、本実施の形態１の駆動回路１００では、オンゲート抵抗１４とオフゲート抵抗１５とが独立して設けられている。これに対して、ターンオン用とターンオフ用で共通化したゲート抵抗を制御電極配線１７に設けた場合にも、上記と同様の効果が得られる。

　実施の形態２．
　図４は、実施の形態２による電力用半導体素子１の駆動回路１０１の構成を示す回路図である。

　実施の形態２の駆動回路１０１は、電圧クランプ回路２０Ａが複数のツェナーダイオード２１と直列に接続されたキャパシタ２４をさらに含む点で、実施の形態１の駆動回路１００と異なる。図４に示す例では、キャパシタ２４は、電力用半導体素子１の第１の主電極Ｃと複数のツェナーダイオード２１との間に接続されている。図４のその他の点は図１の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。

　キャパシタ２４を設けることによって、直流電流を遮断できる。したがって、電力用半導体素子１の第１の主電極Ｃと第２の主電極Ｅとの間に定常的に印加される直流電圧が、ツェナーダイオード２１の個数によって決まるクランプ電圧よりも高い場合であっても、電圧クランプ回路２０に直流電流が流れることはない。

　実施の形態２の駆動回路１０１のその他の効果は、実施の形態１の駆動回路１００の場合と同様である。すなわち、電力用半導体素子１のターンオフ期間中に第２のターンオフ回路３０の半導体スイッチング素子３２が導通状態になることによって、キャパシタ３１を介して制御電極Ｇの電荷が引き抜かれる。この結果、ターンオフ時の電圧変化（ｄＶ／ｄｔ）をより急峻にできるので、ターンオフ損失を低減できる。一方で、駆動回路１０１は、さらに電圧クランプ回路を備えているので、主電極間に生じるサージ電圧を抑制できる。

　実施の形態３．
　図５は、実施の形態３による電力用半導体素子１の駆動回路１０２の構成を示す回路図である。

　実施の形態３の駆動回路１０２は、第２のターンオフ回路３０Ａが負電源３５をさらに含む点で、実施の形態２の駆動回路１０１と異なる。図５に示す第２のターンオフ回路３０Ａでは、キャパシタ３１、半導体スイッチング素子３２および負電源３５は、この順で接続ノード３４とＧＮＤノードとの間に（したがって、制御電極Ｇと第２の主電極Ｅとの間に）直列に接続される。すなわち、負電源３５の正極はＧＮＤノードに接続され、負電源３５の負極は半導体スイッチング素子３２の低電位側の主電極（エミッタ）に接続される。

　上記の構成によって、半導体スイッチング素子３２の制御電極（ゲート）と低電位側の主電極（エミッタ）との電位差が大きくなる。これにより、半導体スイッチング素子３２を介して第２のターンオフ回路３０Ａに流れる電流を大きくすることができる。結果として、電力用半導体素子１のターンオフ時にコレクタ－エミッタ間電圧Ｖｃｅが上昇する速度をより一層速くでき、これにより、ターンオフ損失の低減効果をより一層高めることができる。

　図５のその他の点は、図１および図４で説明したものと同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。

　図６は、図５に示す実施の形態３の駆動回路１０２によるターンオフ時の各部の電圧または電流波形を概略的に示す図である。図６では、上から順に電力用半導体素子１のゲート－エミッタ間電圧Ｖｇｅ、コレクタ電流Ｉｃ、コレクタ－エミッタ間電圧Ｖｃｅ、および信号生成器４１Ａの出力電圧の各波形が概略的に示されている。実線は、実施の形態１の駆動回路１００の場合の電圧または電流波形を示す。破線は、図１において電圧クランプ回路２０および第２のターンオフ回路３０がいずれも設けられていない比較例の場合の電圧または電流波形を示す。点線は、実施の形態３の駆動回路１０２の場合の電圧または電流波形を示す。時刻ｔ２，ｔ３，ｔ５における波形変化は、図２の場合と同じである。

　点線の波形で示すように、本実施の形態の駆動回路１０２では、コレクタ－エミッタ間電圧Ｖｃｅが上昇し始める時刻ｔ１４に、信号生成器４１Ａは、その出力電圧をＨレベルに切り替える。これにより、半導体スイッチング素子３２が導通状態になるので、第２のターンオフ回路３０Ａのキャパシタ３１を介して急激に電流が流れる。このとき、第２のターンオフ回路３０Ａに流れる電流は、実施の形態１の第２のターンオフ回路３０の場合（図６の実線）よりも大きい。この結果、ゲート－エミッタ間電圧Ｖｇｅの低下量は実施の形態１の場合よりも大きく、コレクタ電流Ｉｃの減少速度は実施の形態１の場合よりも大きく、コレクタ－エミッタ間電圧Ｖｃｅの上昇速度は実施の形態１の場合よりも大きい。

　時刻ｔ１５に、コレクタ－エミッタ間電圧Ｖｃｅの上昇がほぼクランプされる。このときに、第２のターンオフ回路３０Ａのキャパシタ３１を介して流れる電流も停止するように、キャパシタ３１の容量値が設定される。その後、次に電力用半導体素子１のターンオンが開始されるまでの任意のタイミング（時刻ｔ１６）で、信号生成器４１はその出力電圧をＬレベルに戻すことにより、半導体スイッチング素子３２をオフ状態にする。図６に示すように、実施の形態３の場合にキャパシタ３１を介して電流を流れる期間は、時刻ｔ１４から時刻ｔ１５までである。この期間は、実施の形態１の場合の時刻ｔ１１から時刻ｔ１２までよりも短い。

　以上のように、実施の形態３の電力用半導体素子１の駆動回路１０２によれば、第２のターンオフ回路３０Ａの半導体スイッチング素子３２の低電位側に負電源３５が直列に接続される。これにより、半導体スイッチング素子３２がオン状態のときに半導体スイッチング素子３２に流れる電流を増加させることができるので、電力用半導体素子１がターンオフする速度を一層高めることができる。この結果、電力用半導体素子１の電圧変化（ｄＶ／ｄｔ）を急峻にすることができ、ターンオフ損失の更なる低減を実現できる。また、実施の形態１，２の場合と同様に、駆動回路１０２は電圧クランプ回路２０を備えているため、ターンオフ時に電力用半導体素子１の主電極間に過渡的に生じるサージ電圧を抑制できる。

　なお、負電源３５をさらに備えた第２のターンオフ回路３０Ａの構成は、後述する実施の形態４～９のいずれの駆動回路１０３～１１１とも組み合わせることができる。

　実施の形態４．
　図７は、実施の形態４による電力用半導体素子１の駆動回路１０３の構成を示す回路図である。実施の形態４の駆動回路１０３は、ターンオフ制御回路４０Ａが、実施の形態１～３で説明した第１の信号生成器４１Ａに加えて、第２の信号生成器４１Ｂと遅延回路５１と論理演算器４５とをさらに含む点で、実施の形態１～３の駆動回路１００～１０２と異なる。

　既に説明したように、第１の信号生成器４１Ａは、コントローラ１０から出力された指令信号ＣＭＤ（オフ指令）に基づいて、一定期間Ｈレベルになるパルス信号を出力する。

　第２の信号生成器４１Ｂは、電力用半導体素子１の制御電極Ｇと低電位側の第２の主電極Ｅとの間の電圧を検出し、検出した電圧が基準電圧Ｖ１より小さくなったときに一定期間Ｈレベルになるパルス信号を出力する。基準電圧Ｖ１は、電力用半導体素子１がオン状態のときの制御電極Ｇの電圧よりも低く、電力用半導体素子１のターンオフ時のミラー電圧よりも高い値に設定される。

　遅延回路５１は、第２の信号生成器４１Ｂの出力がＬレベルからＨレベルに切り替わるタイミングを予め定められた遅延時間ＤＴ１だけ遅延させる。これにより、半導体スイッチング素子３２がオフ状態からオン状態に切り替わるタイミングを調整できる。第２の信号生成器４１Ｂに含まれる後述する比較器４４および論理演算器４５の各々の遅延時間によって半導体スイッチング素子３２のターンオンのタイミングを調整可能な場合には、遅延回路５１を設けなくてもよい。また、論理演算器４５と半導体スイッチング素子３２の制御電極Ｇとの間に遅延回路５１を設けてもよい。

　論理演算器４５は、第２の信号生成器４１Ｂの出力信号を遅延回路５１によって遅延させた信号と第１の信号生成器４１Ａの出力信号とが共にＨレベルのとき、Ｈレベルの信号を半導体スイッチング素子３２の制御電極Ｇに出力する。これにより、半導体スイッチング素子３２は導通状態になる。このように、論理演算器４５は、複数の入力信号に対して論理積演算を行う。

　図７に示すように、より詳細には第２の信号生成器４１Ｂは、差動増幅器４２と、直流電源４３と、比較器４４とを含む。差動増幅器４２は、電力用半導体素子１の制御電極Ｇと低電位側の第２の主電極Ｅとの間の制御電圧（ゲート－エミッタ間電圧Ｖｇｅ）を検出する制御電圧検出回路として機能する。比較器４４は、差動増幅器４２の出力電圧と直流電源４３の出力電圧とを比較し、差動増幅器４２の出力電圧が直流電源４３の出力電圧よりも小さくなった場合に、Ｈレベルの信号を出力する。

　図７のその他の点は図１および図４の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。なお、実施の形態４の駆動回路１０３は、実施の形態３における負電源３５を備えた第２のターンオフ回路３０Ａと組み合わせることができる。

　図８は、図７に示す実施の形態４の駆動回路１０３によるターンオフ時の各部の電圧または電流波形を概略的に示す図である。図８では、上から順に電力用半導体素子１のゲート－エミッタ間電圧Ｖｇｅ、コレクタ電流Ｉｃ、コレクタ－エミッタ間電圧Ｖｃｅ、差動増幅器４２の出力電圧、比較器４４の出力電圧、および論理演算器４５の出力電圧の各波形が概略的に示されている。実線は、実施の形態４の駆動回路１０３の場合の電圧または電流波形を示す。破線は、図１において電圧クランプ回路２０および第２のターンオフ回路３０がいずれも設けられていない比較例の場合の電圧または電流波形を示す。時刻ｔ２，ｔ３，ｔ５における波形変化は、図２の場合と同じである。

　図８の時刻ｔ１７において、差動増幅器４２の出力電圧（すなわち、電力用半導体素子１のゲート－エミッタ間電圧Ｖｇｅ）が基準電圧Ｖ１よりも小さくなる。これにより、比較器４４の出力電圧は、ＬレベルからＨレベルに切り替わる。なお、第１の信号生成器４１Ａの出力信号は、コントローラ１０からオフ指令を受けたときに、既にＬレベルからＨレベルに切り替わっているとする。

　時刻ｔ１７から遅延回路５１の遅延時間ＤＴ１が経過した時刻ｔ１８に、論理演算器４５の出力電圧がＬレベルからＨレベルに切り替わる。これにより、半導体スイッチング素子３２が導通状態になるので、第２のターンオフ回路３０のキャパシタ３１を介して急激に電流が流れる。この結果、ゲート－エミッタ間電圧Ｖｇｅが低下し、コレクタ電流Ｉｃが減少し、コレクタ－エミッタ間電圧Ｖｃｅが上昇する。次の時刻ｔ１９に、キャパシタ３１を介した電流が停止する。時刻ｔ１８から時刻ｔ１９までの期間はキャパシタ３１の容量で決まる。したがって、時刻ｔ１９にコレクタ－エミッタ間電圧Ｖｃｅの上昇もほぼクランプされるように、キャパシタ３１の容量値が予め決定される。

　その後、次に電力用半導体素子１のターンオンが開始されるまでの任意のタイミングで、第１および第２の信号生成器４１Ａ，４１Ｂはそれぞれの出力電圧をＬレベルに戻すことにより、半導体スイッチング素子３２をオフ状態にする。

　［実施の形態４の効果］
　ターンオフ動作では、ゲート－エミッタ間電圧Ｖｇｅが一定となるミラー期間において、コレクタ－エミッタ間電圧Ｖｃｅが上昇する。したがって、図８に示すように、基準電圧Ｖ１をミラー電圧より少し高めの値に設定し、さらに遅延回路５１の遅延時間ＤＴ１ならびに比較器４４および論理演算器４５に生じる遅延時間を考慮する。これにより、第１のターンオフ回路１２の動作によってコレクタ－エミッタ間電圧Ｖｃｅが上昇を開始するタイミングである時刻ｔ１８に、第２のターンオフ回路３０の半導体スイッチング素子３２を導通状態に切り替えることができる。この結果、電力用半導体素子１の電圧変化（ｄＶ／ｄｔ）を急峻にすることができ、ターンオフ損失のさらなる低減を実現できる。また、駆動回路１０３はさらに電圧クランプ回路２０Ａを備えているため、電力用半導体素子１の主電極間の電圧（すなわち、コレクタ－エミッタ間電圧Ｖｃｅ）を抑制できる。

　なお、実施の形態４の駆動回路１０３では、第１の信号生成器４１Ａは、コントローラ１０からの指令信号ＣＭＤのオン指令からオフ指令への切り替わりに基づいて、電力用半導体素子１のターンオフ時に第２のターンオフ回路３０を動作させるために設けられている。半導体スイッチング素子３２のオフ状態からオン状態への切り替えタイミングは、第２の信号生成器４１Ｂによって決定される。

　実施の形態５．
　図９は、実施の形態５による電力用半導体素子１の駆動回路１０４の構成を示す回路図である。実施の形態５の駆動回路１０４では、第２の信号生成器４１Ｃの機能が実施の形態４の駆動回路１０３における第２の信号生成器４１Ｂの機能と異なる。

　具体的に、図９の第２の信号生成器４１Ｃは、第１のターンオフ回路１２の電流経路上に設けられた電流センサ６０によって検出された電流値を取得する。そして、第２の信号生成器４１Ｃは、検出した電流値の絶対値がピーク値になった後に、基準値（基準電圧Ｖ２に対応する）より小さくなったときに一定期間Ｈレベルになるパルス信号を出力する。

　図９に示すように、より詳細には信号生成器４１Ｃは、増幅器５２と、比較器４４と、直流電源４３とを含む。増幅器５２は、電力用半導体素子１のターンオフ時に電流センサ６０によって検出されたゲート電流値を取得する。なお、増幅器５２は、電流センサ６０から差動信号を取得する差動増幅器として構成されていてもよい。比較器４４は、増幅器５２から出力された電流センサ６０の検出値の絶対値と直流電源４３から出力された基準電圧Ｖ２とを比較する。比較器４４は、増幅器５２から出力されたゲート電流検出値の絶対値がピーク値を超えた後、基準電圧Ｖ２より低くなったときに、一定期間Ｈレベルとなるパルス信号を出力する。

　図９のその他の構成は図７の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。

　図１０は、図９に示す実施の形態５の駆動回路１０４によるターンオフ時の各部の電圧または電流波形を概略的に示す図である。図１０では、上から順に電力用半導体素子１のゲート－エミッタ間電圧Ｖｇｅ、コレクタ電流Ｉｃ、コレクタ－エミッタ間電圧Ｖｃｅ、ゲート電流検出器としての電流センサ６０の出力電圧、比較器４４の出力電圧、および論理演算器４５の出力電圧の各波形が示されている。実線は、実施の形態５の駆動回路１０４の場合の電圧または電流波形を示す。破線は、図１において電圧クランプ回路２０および第２のターンオフ回路３０がいずれも設けられていない比較例の場合の電圧または電流波形を示す。時刻ｔ２，ｔ３，ｔ５における波形変化は、図２の場合と同じである。なお、ゲート電流の値は、中間ノード１８から電力用半導体素子１の制御電極Ｇの方向に流れる場合を正とし、その逆方向に流れる場合を負とする。

　図１０の時刻ｔ２１において、ゲート電流が流れ始め、時刻ｔ２２にピーク値を有する。その後、ゲート電流の絶対値が基準値（基準電圧Ｖ２に対応する）より小さくなる時刻ｔ２３に、比較器４４の出力電圧がＬレベルからＨレベルに切り替わる。第１の信号生成器４１Ａの出力信号は、コントローラ１０からオフ指令を受けたときに、既にＬレベルからＨレベルに切り替わっているとする。

　時刻ｔ２３から遅延回路５１の遅延時間ＤＴ２が経過した時刻ｔ２４に、論理演算器４５の出力電圧がＬレベルからＨレベルに切り替わる。これにより、半導体スイッチング素子３２が導通状態になるので、第２のターンオフ回路３０のキャパシタ３１を介して急激に電流が流れる。この結果、ゲート－エミッタ間電圧Ｖｇｅが低下し、コレクタ電流Ｉｃが減少し、コレクタ－エミッタ間電圧Ｖｃｅが上昇し、ゲート電流の絶対値が増加する。次の時刻ｔ２５に、キャパシタ３１を介した電流が停止する。時刻ｔ２４から時刻ｔ２５までの期間はキャパシタ３１の容量で決まる。したがって、時刻ｔ２５にコレクタ－エミッタ間電圧Ｖｃｅの上昇もほぼクランプされるように、キャパシタ３１の容量値が予め決定される。

　その後、次に電力用半導体素子１のターンオンが開始されるまでの任意のタイミングで、第１および第２の信号生成器４１Ａ，４１Ｃはそれぞれの出力電圧をＬレベルに戻すことにより、半導体スイッチング素子３２をオフ状態にする。

　［実施の形態５の効果］
　以上のとおり、実施の形態５の電力用半導体素子１の駆動回路１０４によれば、第２のターンオフ回路３０における半導体スイッチング素子３２の動作タイミングを、ターンオフ時に流れるゲート電流の検出値に基づいて決定できる。そのため、遅延回路５１の遅延時間ＤＴ２ならびに比較器４４および論理演算器４５に生じる遅延時間を考慮することにより、第１のターンオフ回路１２の動作によってコレクタ－エミッタ間電圧Ｖｃｅが上昇を開始するタイミングである時刻ｔ２４に、第２のターンオフ回路３０の半導体スイッチング素子３２を導通状態に切り替えることができる。この結果、電力用半導体素子１の電圧変化（ｄＶ／ｄｔ）を急峻にすることができ、ターンオフ損失のさらなる低減を実現できる。また、駆動回路１０６はさらに電圧クランプ回路２０Ａを備えているため、電力用半導体素子１の主電極間の電圧（すなわち、コレクタ－エミッタ間電圧Ｖｃｅ）を抑制できる。

　［実施の形態５の変形例］
　図１１は、実施の形態５の変形例による駆動回路１０５の構成を示す回路図である。図１１の駆動回路１０５は、第２の信号生成器４１Ｄが、電流センサ６０の検出値に代えて第１のターンオフ回路１２に設けられたオフゲート抵抗１５に生じる電圧降下に基づいて、ゲート電流の値を取得する点で、図９の駆動回路１０４と異なる。したがって、第２の信号生成器４１Ｄの差動増幅器４２は、オフゲート抵抗１５の両端間の電圧からゲート電流を検出するゲート電流検出回路として機能する。

　図１１のその他の点は図７および図９の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。

　実施の形態６．
　図１２は、実施の形態６による電力用半導体素子１の駆動回路１０６の構成を示す回路図である。実施の形態６の駆動回路１０６では、第２の信号生成器４１Ｅの機能が、実施の形態４の駆動回路１０３における第２の信号生成器４１Ｂの機能および実施の形態５の駆動回路１０４，１０５における第２の信号生成器４１Ｃ，４１Ｄの機能と異なる。

　具体的に、図１２の第２の信号生成器４１Ｅは、制御電極配線１７に設けられたゲート抵抗４６によって検出されたゲート電流を積分することによって、電力用半導体素子１の制御電極Ｇに流入または制御電極Ｇから流出する電荷量を検出する。そして、第２の信号生成器４１Ｅは、ターンオフ時に電力用半導体素子１の制御電極Ｇに蓄積している電荷量が基準値（基準電圧Ｖ４に対応する）より小さくなったときに一定期間Ｈレベルになるパルス信号を出力する。もしくは、パルス生成器４１Ｅは、ターンオフ時に制御電極Ｇから流出する電荷量が基準値（図１４の基準電圧Ｖ５に対応する）より大きくなったときに一定期間Ｈレベルになるパルス信号を出力してもよい。

　図１２に示すように、より詳細には信号生成器４１Ｅは、差動増幅器４８と、積分器４９と、比較器４４と、直流電源４３とを含む。差動増幅器４８は、ゲート抵抗４６の両端間にかかる電圧に基づいて制御電極配線１７を流れる電流を検出する。積分器４９は、差動増幅器４８によって検出されたゲート電流を積分することによって、電力用半導体素子１の制御電極Ｇに流入および制御電極Ｇから流出する電荷量を検出する。したがって、差動増幅器４８および積分器４９によって、電力用半導体素子１の制御電極Ｇに蓄積されている電荷量を検出する電荷量検出回路４７が構成される。比較器４４は、電力用半導体素子１のターンオフ時に、電荷量検出回路４７によって検出された蓄積電荷量が基準値（基準電圧Ｖ４に対応する）より小さくなったときに一定期間Ｈレベルになるパルス信号を出力する。

　図１２のその他の点は図７、図９，図１１の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。

　図１３は、図１２に示す実施の形態６の駆動回路１０６によるターンオフ時の各部の電圧または電流波形を概略的に示す図である。図１３では、上から順に電力用半導体素子１のゲート－エミッタ間電圧Ｖｇｅ、コレクタ電流Ｉｃ、コレクタ－エミッタ間電圧Ｖｃｅ、積分器４９の出力電圧、比較器４４の出力電圧、および論理演算器４５の出力電圧の各波形が示されている。実線は、実施の形態６の駆動回路１０６の場合の電圧または電流波形を示す。破線は、図１において電圧クランプ回路２０および第２のターンオフ回路３０がいずれも設けられていない比較例の場合の電圧または電流波形を示す。時刻ｔ２，ｔ３，ｔ５における波形変化は、図２の場合と同じである。

　図１２のゲート抵抗４６は、ターンオン時に電力用半導体素子１の制御電極Ｇに電荷が流入する場合の正方向のゲート電流、およびターンオフ時に電力用半導体素子１の制御電極Ｇから電荷が流出する場合の負方向ゲート電流のいずれも検出可能である。したがって、積分器４９の出力は、ターンオン時には０から単調に増加して最大値に達し、ターンオフ時には最大値から単調に減少して０に戻る。図１３には、積分器４９の出力電圧として、ターンオフ時のゲート電荷量が示されている。したがって、時刻ｔ１にコントローラ１０からのオフ指令に基づいて第１のターンオフ回路１２の半導体スイッチング素子１６がオフ状態からオン状態に切り替わった後、積分器４９の出力電圧は、最大値から単調に減少して０に戻る。

　時刻ｔ３０に積分器４９の出力電圧が基準電圧Ｖ４よりも小さくなると、比較器４４の出力電圧がＬレベルからＨレベルに切り替わる。第１の信号生成器４１Ａの出力信号は、コントローラ１０からオフ指令を受けたときに、既にＬレベルからＨレベルに切り替わっているとする。

　時刻ｔ３０から遅延回路５１の遅延時間ＤＴ３が経過した時刻ｔ３１に、論理演算器４５の出力電圧がＬレベルからＨレベルに切り替わる。これにより、半導体スイッチング素子３２が導通状態になるので、第２のターンオフ回路３０のキャパシタ３１を介して急激に電流が流れる。この結果、ゲート－エミッタ間電圧Ｖｇｅが低下し、コレクタ電流Ｉｃが減少し、コレクタ－エミッタ間電圧Ｖｃｅが上昇する。次の時刻ｔ３２に、キャパシタ３１を介した電流が停止する。時刻ｔ３１から時刻ｔ３２までの期間はキャパシタ３１の容量で決まる。したがって、時刻ｔ３２にコレクタ－エミッタ間電圧Ｖｃｅの上昇もほぼクランプされるように、キャパシタ３１の容量値が予め決定される。

　その後、次に電力用半導体素子１のターンオンが開始されるまでの任意のタイミングで、第１および第２の信号生成器４１Ａ，４１Ｃはそれぞれの出力電圧をＬレベルに戻すことにより、半導体スイッチング素子３２をオフ状態にする。

　なお、ターンオン動作の初期においても、積分器４９の出力電圧が基準電圧よりも小さくなる。この期間に誤出力しないようにするために、第１の信号生成器４１Ａが設けられている。第１の信号生成器４１Ａは、コントローラ１０からオフ指令が出力されているときに、一定時間Ｈレベルとなるパルス信号を出力する。最終的なターンオフ制御回路４０Ｂの出力は、第１の信号生成器４１Ａの出力電圧と第２の信号生成器４１Ｅの出力電圧を遅延させた信号との論理積によって得られる。

　［実施の形態６の効果］
　以上のとおり、実施の形態６の電力用半導体素子１の駆動回路１０６によれば、第２のターンオフ回路３０における半導体スイッチング素子３２の動作タイミングを、ターンオフ時の制御電極Ｇの電荷量の検出値に基づいて決定できる。そのため、遅延回路５１の遅延時間ＤＴ３ならびに比較器４４および論理演算器４５に生じる遅延時間を考慮することにより、第１のターンオフ回路１２の動作によってコレクタ－エミッタ間電圧Ｖｃｅが上昇を開始するタイミングである時刻ｔ３１に、第２のターンオフ回路３０の半導体スイッチング素子３２を導通状態に切り替えることができる。この結果、電力用半導体素子１の電圧変化（ｄＶ／ｄｔ）を急峻にすることができ、ターンオフ損失のさらなる低減を実現できる。また、駆動回路１０３はさらに電圧クランプ回路２０Ａを備えているため、電力用半導体素子１の主電極間の電圧（すなわち、コレクタ－エミッタ間電圧Ｖｃｅ）を抑制できる。

　［実施の形態６の変形例］
　図１４は、実施の形態６の変形例による駆動回路１０７の構成を示す回路図である。図１４の駆動回路１０７は、第２の信号生成器４１Ｆが、制御電極配線１７に設けられたゲート抵抗４６を流れるゲート電流値に代えて、第１のターンオフ回路１２のオフゲート抵抗１５を流れるゲート電流値を検出する点で、図１２の駆動回路１０６と異なる。

　ここで、第１のターンオフ回路１２のオフゲート抵抗１５には、ターンオフ時に中間ノード１８からＧＮＤノードの方向に電流が流れる（図１４では、この方向の電流を正とする）。ターンオフ時にオフゲート抵抗１５に流れるこの電流を積分することによって、制御電極Ｇから流出する電荷量を検出できる。この流出電荷量は０から単調に増加する。電力用半導体素子１のターンオフごとに流出電荷量を繰り返し測定するためには、次のターンオフ動作が開始されるまでに、積分器４９の積分値を初期化する必要がある。このため、駆動回路１０７の第２の信号生成器４１Ｆの電荷量検出回路４７Ａは、差動増幅器４８および積分器４９に加えて、積分器４９の積分値を初期化するための初期化回路５０を含む。

　第２の信号生成器４１Ｆの比較器４４は、電荷量検出回路４７Ａによって検出され流出電荷量が基準値（基準電圧Ｖ５に対応する）を超えたときに、一定時間Ｈレベルとなるパルス電圧を出力する。流出電荷量が基準値を超えてから遅延回路５１の遅延時間ＤＴ３が経過すると、論理演算器４５の出力電圧がＬレベルからＨレベルに切り替わる。これによって、第２のターンオフ回路３０の半導体スイッチング素子３２が導通状態になる。

　図１２および図１３で説明したように、遅延回路５１の遅延時間ＤＴ２ならびに比較器４４および論理演算器４５に生じる遅延時間を考慮することにより、第１のターンオフ回路１２の動作によってコレクタ－エミッタ間電圧Ｖｃｅが上昇を開始するタイミングに、第２のターンオフ回路３０の半導体スイッチング素子３２を導通状態に切り替えることができる。この結果、電力用半導体素子１の電圧変化（ｄＶ／ｄｔ）を急峻にすることができ、ターンオフ損失のさらなる低減を実現できる。また、駆動回路１０７はさらに電圧クランプ回路２０Ａを備えているため、電力用半導体素子１の主電極間の電圧（すなわち、コレクタ－エミッタ間電圧Ｖｃｅ）を抑制できる。

　実施の形態７．
　図１５は、実施の形態７による電力用半導体素子１の駆動回路１０８の構成を示す回路図である。図１５の駆動回路１０８のターンオフ制御回路４０Ａでは、第２の信号生成器４１Ｇの機能が、図７，図９，図１１の第２の信号生成器４１Ｂ，４１Ｃ，４１Ｄの機能と異なる。

　具体的に、図１５のターンオフ制御回路４０Ａの第２の信号生成器４１Ｇは、電圧クランプ回路２０Ａの逆流防止用ダイオード２２のアノード・カソード間にかかる電圧を検出する。ここで、逆流防止用ダイオード２２のアノードの正側、カソードを負側として電圧が検出される。そして、第２の信号生成器４１Ｇは、検出した逆流防止用ダイオード２２の両端間にかかる電圧が基準電圧Ｖ６を超えたときに、一定期間Ｈレベルになるパルス信号を出力する。

　図１５に示すように、より詳細には信号生成器４１Ｇは、差動増幅器４２と、比較器４４と、直流電源４３とを含む。差動増幅器４２は、電力用半導体素子１のターンオフ時に、逆流防止用ダイオード２２のアノード・カソード間にかかる電圧を検出する。比較器４４は、差動増幅器４２の出力電圧と直流電源４３の基準電圧Ｖ６とを比較し、直流電源４３の出力電圧が基準電圧Ｖ６を超えている場合に、一定時間Ｈレベルとなるパルス信号を出力する。

　図１５のその他の点は図７，図９，図１１の第２の信号生成器４１Ｂ，４１Ｃ，４１Ｄの場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。

　図１６は、図１５に示す実施の形態７の駆動回路１０８によるターンオフ時の各部の電圧または電流波形を示す図である。図１６では、上から順に電力用半導体素子１のゲート－エミッタ間電圧Ｖｇｅ、コレクタ電流Ｉｃ、コレクタ－エミッタ間電圧Ｖｃｅ、差動増幅器４２の出力電圧、比較器４４の出力電圧、および論理演算器４５の出力電圧の各波形が示されている。実線は、実施の形態７の駆動回路１０８の場合の電圧または電流波形を示す。破線は、図１において電圧クランプ回路２０および第２のターンオフ回路３０がいずれも設けられていない比較例の場合の電圧または電流波形を示す。時刻ｔ２，ｔ３，ｔ５における波形変化は、図２の場合と同じである。

　逆流防止用ダイオード２２のカソード端子は、電力用半導体素子１の制御電極Ｇと同電位である。したがって、逆流防止用ダイオード２２のアノード・カソード間電圧は、電力用半導体素子１のゲート－エミッタ間電圧Ｖｇｅと類似の波形を示す。具体的には、逆流防止用ダイオード２２のアノード・カソード間電圧はターンオフ時には負の値となり、ミラー期間が始まるまでは、電力用半導体素子１のゲート－エミッタ間電圧Ｖｇｅを負方向にオフセットしたような波形となる。その後、時刻ｔ３にミラー期間に入ってゲート－エミッタ間電圧Ｖｇｅが一定値になると、それに呼応するように逆流防止用ダイオード２２のアノード・カソード間電圧は上昇していく。

　直流電源４３の基準電圧Ｖ６を、ミラー期間に入るときの値よりも少し高めの値に設定する。逆流防止用ダイオード２２のアノード・カソード間電圧（すなわち、差動増幅器４２の出力電圧）が基準電圧Ｖ６よりも高くなる時刻ｔ４０に、比較器４４の出力信号はＬレベルからＨレベルに切り替わる。なお、第１の信号生成器４１Ａの出力信号は、コントローラ１０からオフ指令を受けたときに、既にＬレベルからＨレベルに切り替わっているとする。

　時刻ｔ４０から遅延回路５１の遅延時間ＤＴ４が経過した時刻ｔ４１に、論理演算器４５の出力電圧がＬレベルからＨレベルに切り替わる。これにより、半導体スイッチング素子３２が導通状態になるので、第２のターンオフ回路３０のキャパシタ３１を介して急激に電流が流れる。この結果、ゲート－エミッタ間電圧Ｖｇｅが低下し、コレクタ電流Ｉｃが減少し、コレクタ－エミッタ間電圧Ｖｃｅが上昇し、逆流防止用ダイオード２２のアノード・カソード間電圧が上昇する。次の時刻ｔ４２に、キャパシタ３１を介した電流が停止する。時刻ｔ４１から時刻ｔ４２までの期間はキャパシタ３１の容量で決まる。したがって、時刻ｔ３２にコレクタ－エミッタ間電圧Ｖｃｅの上昇もほぼクランプされるように、キャパシタ３１の容量値が予め決定される。

　その後、次に電力用半導体素子１のターンオンが開始されるまでの任意のタイミングで、第１および第２の信号生成器４１Ａ，４１Ｇはそれぞれの出力電圧をＬレベルに戻すことにより、半導体スイッチング素子３２をオフ状態にする。

　［実施の形態７の効果］
　以上のとおり、実施の形態７の電力用半導体素子１の駆動回路１０８によれば、第２のターンオフ回路３０における半導体スイッチング素子３２の動作タイミングを、電圧クランプ回路２０Ａの逆流防止用ダイオード２２のアノード・カソード間電圧の検出値に基づいて決定できる。そのため、遅延回路５１の遅延時間ＤＴ４ならびに比較器４４および論理演算器４５に生じる遅延時間を考慮することにより、第１のターンオフ回路１２の動作によってコレクタ－エミッタ間電圧Ｖｃｅが上昇を開始するタイミングである時刻ｔ４１に、第２のターンオフ回路３０の半導体スイッチング素子３２を導通状態に切り替えることができる。この結果、電力用半導体素子１の電圧変化（ｄＶ／ｄｔ）を急峻にすることができ、ターンオフ損失のさらなる低減を実現できる。また、駆動回路１０８はさらに電圧クランプ回路２０Ａを備えているため、電力用半導体素子１の主電極間の電圧（すなわち、コレクタ－エミッタ間電圧Ｖｃｅ）を抑制できる。

　実施の形態８．
　実施の形態８では、実施の形態４～７で説明した第２の信号生成器４１Ｂ～４１Ｇのうち複数個を組み合わせることによって、ターンオフ制御回路を構成した例について説明する。

　［第１の例］
　図１７は、実施の形態８の第１の例による電力用半導体素子１の駆動回路１０９の構成を示す回路図である。図１７の駆動回路１０９のターンオフ制御回路４０Ｄは、図７で説明した信号生成器４１Ｂと、図１１で説明した信号生成器４１Ｄと、遅延回路５１Ａ，５１Ｂと、論理演算器４５とを含む。

　信号生成器４１Ｂは、電力用半導体素子１の制御電極Ｇと低電位側の第２の主電極Ｅとの間の電圧を検出し、検出した電圧が基準電圧Ｖ１より小さくなったときに一定期間Ｈレベルになるパルス信号を出力する。基準電圧Ｖ１は、電力用半導体素子１がオン状態のときの制御電極Ｇの電圧よりも低く、電力用半導体素子１のターンオフ時のミラー電圧よりも高い値に設定される。

　遅延回路５１Ａは、信号生成器４１Ｂの出力電圧を遅延時間ＤＴ１だけ遅延させる。これにより、第１のターンオフ回路１２の動作によってコレクタ－エミッタ間電圧Ｖｃｅが上昇を開始するタイミングで、遅延回路５１Ａの出力電圧がＬレベルからＨレベルに切り替わるようにする。

　信号生成器４１Ｄは、第１のターンオフ回路１２に設けられたオフゲート抵抗１５に生じる電圧降下に基づいてゲート電流を検出する。信号生成器４１Ｄは、検出したゲート電流の絶対値がピーク値を超えた後に基準値（基準電圧Ｖ３に対応する）より小さくなったときに、一定期間Ｈレベルになるパルス信号を出力する。

　遅延回路５１Ｂは、信号生成器４１Ｄの出力電圧を遅延時間ＤＴ２だけ遅延させる。これにより、第１のターンオフ回路１２の動作によってコレクタ－エミッタ間電圧Ｖｃｅが上昇を開始するタイミングで、遅延回路５１Ｂの出力電圧がＬレベルからＨレベルに切り替わるようにする。

　論理演算器４５は、遅延回路５１Ａと遅延回路５１Ｂとの論理積を出力する。論理演算器４５の出力がＬレベルからＨレベルに切り替わることによって、第２のターンオフ回路３０の半導体スイッチング素子３２が導通する。図１７のその他の構成は実施の形態４～７で説明したものと同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。

　以上の構成により、第１のターンオフ回路１２の動作によってコレクタ－エミッタ間電圧Ｖｃｅが上昇を開始するタイミングに、第２のターンオフ回路３０の半導体スイッチング素子３２を導通状態に切り替えることができる。これにより、電力用半導体素子１の電圧変化（ｄＶ／ｄｔ）を急峻にすることができ、ターンオフ損失のさらなる低減を実現できる。また、駆動回路１０９はさらに電圧クランプ回路２０Ａを備えているため、電力用半導体素子１の主電極間の電圧（すなわち、コレクタ－エミッタ間電圧Ｖｃｅ）を抑制できる。

　［第２の例］
　図１８は、実施の形態８の第２の例による電力用半導体素子１の駆動回路１１０の構成を示す回路図である。図１８の駆動回路１１０のターンオフ制御回路４０Ｅは、図１１で説明した信号生成器４１Ｄと、図１２で説明した信号生成器４１Ｅと、遅延回路５１Ａ，５１Ｂと、論理演算器４５とを含む。

　信号生成器４１Ｄは、第１のターンオフ回路１２に設けられたオフゲート抵抗１５に生じる電圧降下に基づいてゲート電流を検出する。信号生成器４１Ｄは、検出したゲート電流の絶対値がピーク値を超えた後に基準値（基準電圧Ｖ３に対応する）より小さくなったときに、一定期間Ｈレベルになるパルス信号を出力する。

　遅延回路５１Ａは、信号生成器４１Ｄの出力電圧を遅延時間ＤＴ２だけ遅延させる。これにより、第１のターンオフ回路１２の動作によってコレクタ－エミッタ間電圧Ｖｃｅが上昇を開始するタイミングで、遅延回路５１Ａの出力電圧がＬレベルからＨレベルに切り替わるようにする。

　信号生成器４１Ｅは、制御電極配線１７に設けられたゲート抵抗４６によって検出されたゲート電流を積分することによって、電力用半導体素子１の制御電極Ｇに流入および制御電極Ｇから流出する電荷量を検出する。そして、第２の信号生成器４１Ｅは、ターンオフ時に電力用半導体素子１の制御電極Ｇに蓄積している電荷量が基準値（基準電圧Ｖ４に対応する）より小さくなったときに一定期間Ｈレベルになるパルス信号を出力する。

　遅延回路５１Ｂは、信号生成器４１Ｅの出力電圧を遅延時間ＤＴ３だけ遅延させる。これにより、第１のターンオフ回路１２の動作によってコレクタ－エミッタ間電圧Ｖｃｅが上昇を開始するタイミングで、遅延回路５１Ｂの出力電圧がＬレベルからＨレベルに切り替わるようにする。

　論理演算器４５は、遅延回路５１Ａと遅延回路５１Ｂとの論理積を出力する。論理演算器４５の出力がＬレベルからＨレベルに切り替わることによって、第２のターンオフ回路３０の半導体スイッチング素子３２が導通する。図１８のその他の構成は実施の形態４～７で説明したものと同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。

　以上の構成により、第１のターンオフ回路１２の動作によってコレクタ－エミッタ間電圧Ｖｃｅが上昇を開始するタイミングに、第２のターンオフ回路３０の半導体スイッチング素子３２を導通状態に切り替えることができる。これにより、電力用半導体素子１の電圧変化（ｄＶ／ｄｔ）を急峻にすることができ、ターンオフ損失のさらなる低減を実現できる。また、駆動回路１１０はさらに電圧クランプ回路２０Ａを備えているため、電力用半導体素子１の主電極間の電圧（すなわち、コレクタ－エミッタ間電圧Ｖｃｅ）を抑制できる。

　［第３の例］
　図１９は、実施の形態８の第３の例による電力用半導体素子１の駆動回路１１１の構成を示す回路図である。図１９の駆動回路１１１のターンオフ制御回路４０Ｆは、図１１で説明した信号生成器４１Ｄと、図１５で説明した信号生成器４１Ｇと、遅延回路５１Ａ，５１Ｂと、論理演算器４５とを含む。

　信号生成器４１Ｄは、第１のターンオフ回路１２に設けられたオフゲート抵抗１５に生じる電圧降下に基づいてゲート電流を検出する。信号生成器４１Ｄは、検出したゲート電流の絶対値がピーク値を超えた後に基準値（基準電圧Ｖ３に対応する）より小さくなったときに、一定期間Ｈレベルになるパルス信号を出力する。

　遅延回路５１Ａは、信号生成器４１Ｄの出力電圧を遅延時間ＤＴ２だけ遅延させる。これにより、第１のターンオフ回路１２の動作によってコレクタ－エミッタ間電圧Ｖｃｅが上昇を開始するタイミングで、遅延回路５１Ａの出力電圧がＬレベルからＨレベルに切り替わるようにする。

　信号生成器４１Ｇは、電圧クランプ回路２０Ａの逆流防止用ダイオード２２のアノード・カソード間にかかる電圧を検出する。ここで、逆流防止用ダイオード２２のアノードの正側、カソードを負側として電圧が検出される。そして、第２の信号生成器４１Ｇは、検出した逆流防止用ダイオード２２の両端間にかかる電圧が基準電圧Ｖ６を超えたときに、一定期間Ｈレベルになるパルス信号を出力する。

　遅延回路５１Ｂは、信号生成器４１Ｇの出力電圧を遅延時間ＤＴ４だけ遅延させる。これにより、第１のターンオフ回路１２の動作によってコレクタ－エミッタ間電圧Ｖｃｅが上昇を開始するタイミングで、遅延回路５１Ｂの出力電圧がＬレベルからＨレベルに切り替わるようにする。

　論理演算器４５は、遅延回路５１Ａと遅延回路５１Ｂとの論理積を出力する。論理演算器４５の出力がＬレベルからＨレベルに切り替わることによって、第２のターンオフ回路３０の半導体スイッチング素子３２が導通する。図１８のその他の構成は実施の形態４～７で説明したものと同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。

　以上の構成により、第１のターンオフ回路１２の動作によってコレクタ－エミッタ間電圧Ｖｃｅが上昇を開始するタイミングに、第２のターンオフ回路３０の半導体スイッチング素子３２を導通状態に切り替えることができる。これにより、電力用半導体素子１の電圧変化（ｄＶ／ｄｔ）を急峻にすることができ、ターンオフ損失のさらなる低減を実現できる。また、駆動回路１１１はさらに電圧クランプ回路２０Ａを備えているため、電力用半導体素子１の主電極間の電圧（すなわち、コレクタ－エミッタ間電圧Ｖｃｅ）を抑制できる。

　実施の形態９．
　図２０は、実施の形態９による電力変換装置を適用した電力変換システムの構成を示すブロック図である。

　図２０に示す電力変換システムは、電源２２０、電力変換装置２１０、負荷２３０を備える。電源２２０は、直流電源であり、電力変換装置２１０に直流電力を供給する。電源２２０は種々のもので構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成することができるし、交流系統に接続された整流回路やＡＣ／ＤＣコンバータで構成することとしてもよい。また、電源２２０を、直流系統から出力される直流電力を設定された電力に変換するＤＣ／ＤＣコンバータによって構成することとしてもよい。

　電力変換装置２１０は、電源２２０と負荷２３０の間に接続された三相のインバータであり、電源２２０から供給された直流電力を交流電力に変換し、負荷２３０に交流電力を供給する。電力変換装置２１０は、図２０に示すように、直流電力を交流電力に変換して出力する主変換回路２１１と、主変換回路２１１を制御する制御信号を主変換回路２１１に出力する制御回路２１２とを備えている。

　負荷２３０は、電力変換装置２１０から供給された交流電力によって駆動される三相の電動機である。なお、負荷２３０は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車や電気自動車、鉄道車両、エレベーター、もしくは、空調機器向けの電動機として用いられる。

　以下、電力変換装置２１０の詳細を説明する。主変換回路２１１は、スイッチング素子と還流ダイオードを備えており（図示せず）、スイッチング素子がスイッチングすることによって、電源２２０から供給される直流電力を交流電力に変換し、負荷２３０に供給する。主変換回路２１１の具体的な回路構成は種々のものがあるが、本実施の形態にかかる主変換回路２１１は２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列された６つの還流ダイオードから構成することができる。主変換回路２１１の各スイッチング素子の少なくともいずれかは、上述した実施の形態１～８のいずれかの電力用半導体素子１である。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路２１１の３つの出力端子は、負荷２３０に接続される。

　また、上述した実施の形態１～８で説明したように、各スイッチング素子を駆動する駆動回路１００～１１１のいずれか１つ（図示なし）がパワーモジュール２００に内蔵されているため、主変換回路２１１は駆動回路１００～１１１いずれか１つを備えている。駆動回路１００～１１１のいずれか１つは、主変換回路２１１のスイッチング素子を駆動する駆動信号を生成し、主変換回路２１１のスイッチング素子の制御電極に供給する。具体的には、後述する制御回路２１２からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以下の電圧信号（オフ信号）となる。

　制御回路２１２は、負荷２３０に所望の電力が供給されるよう主変換回路２１１のスイッチング素子を制御する。制御回路２１２は、実施の形態１～８のコントローラ１０に対応する。より詳細には、制御回路２１２は、負荷２３０に供給すべき電力に基づいて主変換回路２１１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ制御によって主変換回路２１１を制御することができる。そして、制御回路２１２は、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、主変換回路２１１が備える駆動回路１００～１１１に制御指令（制御信号）を出力する。駆動回路１００～１１１は、この制御信号に従い、各スイッチング素子の制御電極にオン信号又はオフ信号を駆動信号として出力する。

　本実施の形態に係る電力変換装置では、主変換回路２１１を構成するパワーモジュール２００として実施の形態１～８にかかる電力用半導体素子１およびその駆動回路１０１～１１１を適用するため、サージ電圧の抑制とターンオフ損失の低減との両立を実現した電力変化装置を提供できる。

　本実施の形態では、２レベルの三相インバータに本開示を適用する例を説明したが、本開示は、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では、２レベルの電力変換装置としたが３レベルやマルチレベルの電力変換装置であっても構わないし、単相負荷に電力を供給する場合には単相のインバータに本開示を適用しても構わない。また、直流負荷等に電力を供給する場合にはＤＣ／ＤＣコンバータやＡＣ／ＤＣコンバータに本開示を適用することも可能である。

　また、本開示を適用した電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機やレーザー加工機、又は誘導加熱調理器や非接触給電システムの電源装置として用いることもでき、さらには太陽光発電システムや蓄電システム等のパワーコンディショナーとして用いることも可能である。

　今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この出願の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

　１　電力用半導体素子、２　フリーホイールダイオード、１０　コントローラ、１１　ターンオン回路、１２　第１のターンオフ回路、１３，１６，３２　半導体スイッチング素子、１４　オンゲート抵抗、１５　オフゲート抵抗、１７　制御電極配線、１８　中間ノード、２０，２０Ａ　電圧クランプ回路、２１　ツェナーダイオード（第１のダイオード）、２２　逆流防止用ダイオード（第２のダイオード）、２４，３１　キャパシタ、３０，３０Ａ　第２のターンオフ回路、３３　抵抗器、３５　負電源、４０，４０Ａ～４０Ｆ　ターンオフ制御回路、４１，４１Ａ～４１Ｇ　信号生成器、４２，４８　差動増幅器、４３　直流電源、４４　比較器、４５　論理演算器、４６　ゲート抵抗、４７，４７Ａ　電荷量検出回路、４９　積分器、５０　初期化回路、５１，５１Ａ，５１Ｂ　遅延回路、５２　増幅器、６０　電流センサ、１００～１１１　駆動回路、２００　パワーモジュール、２１０　電力変換装置、２１１　主変換回路、２１２　制御回路、２２０　電源、２３０　負荷、Ｃ　第１の主電極（コレクタ）、ＤＴ１～ＤＴ４　遅延時間、Ｅ　第２の主電極（エミッタ）、Ｇ　制御電極（ゲート）、Ｖ１～Ｖ６　基準電圧。

Claims (14)

1. 　電力用半導体素子のための駆動回路であって、
   　前記電力用半導体素子は、高電位側の第１の主電極、低電位側の第２の主電極、および制御電極を含み、前記制御電極に印加された電圧に応じて前記第１の主電極と前記第２の主電極との間が導通状態および非導通状態に切り替わり、
   　前記駆動回路は、
   　コントローラからのオン指令に従って、第１の電源電圧を前記制御電極に与えることにより、前記電力用半導体素子をターンオンするターンオン回路と、
   　前記コントローラからのオフ指令に従って、第２の電源電圧を前記制御電極に与えることにより、前記電力用半導体素子をターンオフする第１のターンオフ回路と、
   　前記第１の主電極と前記制御電極との間に接続された電圧クランプ回路と、
   　前記制御電極と前記第２の主電極との間に直列に接続された容量素子およびスイッチング素子ならびに前記容量素子と並列に接続された抵抗素子を含む第２のターンオフ回路と、
   　前記第２のターンオフ回路の前記スイッチング素子のオンおよびオフを制御するターンオフ制御回路とを備え、
   　前記ターンオフ制御回路は、前記第１のターンオフ回路によって前記電力用半導体素子のターンオフが開始された後、前記第１の主電極と前記第２の主電極との間の電圧が上昇するときに、前記スイッチング素子をオン状態に切り替える、駆動回路。
2. 　前記ターンオフ制御回路が前記スイッチング素子をオン状態にすることにより、前記容量素子の容量値に応じた期間、前記第２のターンオフ回路には前記第１のターンオフ回路を流れるゲート電流よりも大きなゲート電流が流れ、
   　前記ターンオフ制御回路は、前記容量素子の容量値に応じた前記期間が経過した後に、前記スイッチング素子をオフ状態に切り替える、請求項１に記載の駆動回路。
3. 　前記ターンオフ制御回路は、第１の信号生成器を含み、
   　前記第１の信号生成器は、前記コントローラから前記オフ指令を受信し、前記オフ指令を受信したタイミングに基づいて、前記スイッチング素子をオン状態に切り替えるための信号を出力する、請求項１または２に記載の駆動回路。
4. 　前記ターンオフ制御回路は、第２の信号生成器を含み、
   　前記第２の信号生成器は、前記第１のターンオフ回路による前記電力用半導体素子のターンオフ時に、前記電力用半導体素子の前記制御電極と前記第２の主電極との間の電圧を検出し、前記検出した電圧が基準値より小さくなったときに、前記スイッチング素子をオン状態に切り替えるための信号を出力する、請求項１～３のいずれか１項に記載の駆動回路。
5. 　前記ターンオフ制御回路は、第２の信号生成器を含み、
   　前記第２の信号生成器は、前記第１のターンオフ回路による前記電力用半導体素子のターンオフ時に、前記制御電極から流出する電流を検出し、前記検出した電流の絶対値がピーク値に達した後に基準値より小さくなったときに、前記スイッチング素子をオン状態に切り替えるための信号を出力する、請求項１～３のいずれか１項に記載の駆動回路。
6. 　前記ターンオフ制御回路は、第２の信号生成器を含み、
   　前記第２の信号生成器は、前記第１のターンオフ回路による前記電力用半導体素子のターンオフ時に、前記制御電極から流出する電荷量を検出し、前記検出した電荷量が第１の基準値を超えたとき、または前記制御電極に残留する電荷量が第２の基準値未満となったときに、前記スイッチング素子をオン状態に切り替えるための信号を出力する、請求項１～３のいずれか１項に記載の駆動回路。
7. 　前記電圧クランプ回路は、前記第１の主電極と前記制御電極との間に順に直列に接続された電圧クランプ用の１つ以上のツェナー型の第１のダイオードと前記第１のダイオードと逆向きに直列接続される第２のダイオードとを含み、
   　前記ターンオフ制御回路は、第２の信号生成器を含み、
   　前記第２の信号生成器は、前記第１のターンオフ回路による前記電力用半導体素子のターンオフ時に、前記第２のダイオードのアノード・カソード間の電圧を検出し、前記検出した電圧が基準値を超えたときに、前記スイッチング素子をオン状態に切り替えるための信号を出力する、請求項１～３のいずれか１項に記載の駆動回路。
8. 　前記ターンオフ制御回路は、
   　第１の信号生成器と、
   　第２の信号生成器と、
   　論理演算器とを含み、
   　前記第１の信号生成器は、前記電力用半導体素子の前記制御電極と前記第２の主電極との間の電圧を検出し、前記検出した電圧が第１の基準値より小さくなったときに第１信号を出力し、
   　前記第２の信号生成器は、前記制御電極から流出する電流を検出し、前記検出した電流の絶対値がピーク値に達した後に第２の基準値より小さくなったときに第２信号を出力し、
   　前記論理演算器は、前記第１信号および前記第２信号に基づいて、前記スイッチング素子をオン状態に切り替えるための信号を出力する、請求項１または２に記載の駆動回路。
9. 　前記ターンオフ制御回路は、
   　第１の信号生成器と、
   　第２の信号生成器と、
   　論理演算器とを含み、
   　前記第１の信号生成器は、前記制御電極から流出する電流を検出し、前記検出した電流の絶対値がピーク値に達した後に第１の基準値より小さくなったときに第１信号を出力し、
   　前記第２の信号生成器は、前記制御電極から流出する電荷量を検出し、前記検出した電荷量が第２の基準値を超えたとき、または前記制御電極に残留する電荷量が第３の基準値未満となったときに、第２信号を出力し、
   　前記論理演算器は、前記第１信号および前記第２信号に基づいて、前記スイッチング素子をオン状態に切り替えるための信号を出力する、請求項１または２に記載の駆動回路。
10. 　前記電圧クランプ回路は、前記第１の主電極と前記制御電極との間に順に直列に接続された電圧クランプ用の１つ以上のツェナー型の第１のダイオードと前記第１のダイオードと逆向きに直列接続される第２のダイオードとを含み、
    　前記ターンオフ制御回路は、
    　第１の信号生成器と、
    　第２の信号生成器と、
    　論理演算器とを含み、
    　前記第１の信号生成器は、前記制御電極から流出する電流を検出し、前記検出した電流の絶対値がピーク値に達した後に第１の基準値より小さくなったときに第１信号を出力し、
    　前記第２の信号生成器は、前記第２のダイオードのアノード・カソード間の電圧を検出し、前記検出した電圧が第２の基準値を超えたときに第２信号を出力し、
    　前記論理演算器は、前記第１信号および前記第２信号に基づいて、前記スイッチング素子をオン状態に切り替えるための信号を出力する、請求項１または２に記載の駆動回路。
11. 　前記第２のターンオフ回路は、負電源をさらに含み、
    　前記容量素子、前記スイッチング素子、および前記負電源は、前記制御電極と前記第２の主電極との間に順に直列に接続される、請求項１～１０のいずれか１項に記載の駆動回路。
12. 　前記第２のターンオフ回路は、前記容量素子および前記抵抗素子を含むとともに前記スイッチング素子と直列に接続された受動部品部を備え、
    　前記受動部品部の時定数は、５マイクロ秒以下である、請求項１～１１のいずれか１項に記載の駆動回路。
13. 　請求項１～１２のいずれか１項に記載の電力用半導体素子とその駆動回路とを備えた電力用半導体モジュール。
14. 　請求項１～１２のいずれか１項に記載の電力用半導体素子とその駆動回路とを搭載した電力変換装置。

Images