JP3613328B2 - 半導体発光装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、保護素子を内蔵した半導体発光装置に関する。
【０００２】
【従来の技術】
近年、窒化ガリウム（ＧａＮ）系半導体を用いた青色半導体発光素子即ち発光ダイオードが注目されている。この発光ダイオードは数十ボルト程度のサージ電圧で破壊するため、例えば、特開平１１−１２０３６号公報に開示されているように発光ダイオードに並列に過電圧防止用のツェナダイオード（定電圧ダイオード）が接続される。これにより、静電気等による過電圧が発光ダイオードに印加された時にツェナダイオードが導通して発光ダイオードが過電圧から保護される。
【０００３】
【発明が解決しようとする課題】
ところで、ツェナダイオード等の保護素子と発光ダイオードとの組立体を構成する時には、保護素子の上にマイクロバンプ電極等によって発光ダイオードを結合させる。このため、発光ダイオードの放熱経路に保護素子が介在し、保護素子が発光ダイオードの放熱性を低下させる。もし、保護素子を設けないで発光ダイオードに流す電流と同一の値の電流を保護素子を設けた発光ダイオードに流すと、発光ダイオードの温度がその許容範囲よりも高くなり、発光ダイオードの劣化又は破損が生じるおそれがある。今、発光ダイオードと保護素子を一体的に組み立てる場合について述べたが、保護素子が発光ダイオードの放熱を妨害しない場合であっても、発光ダイオード等の半導体発光素子の熱破壊は問題になる。
また、発光ダイオード以外の回路素子においても過電圧破壊と熱破壊との両方を防止しなければならない時がある。
【０００４】
そこで、本発明の第１の目的は、半導体発光素子の熱破壊を防ぐことができる半導体発光装置を提供することにある。
本発明の第２の目的は、半導体発光素子の熱破壊と過電圧破壊との両方を防ぐことができる半導体発光装置を提供することにある。
【０００５】
【課題を解決するための手段】
上記課題を解決し、上記目的を達成するための本発明は、半導体発光素子と、前記半導体発光素子に並列に接続され且つ前記半導体発光素子の温度が所定温度よりも高くなった時にオン状態になるか又は抵抗値が低下する特性を有している保護素子と、前記半導体発光素子に並列に接続された過電圧防止用定電圧ダイオードとを有し、前記保護素子は導通開始に要求されるベース・エミッタ間電圧が負の温度係数を有するトランジスタであり、前記トランジスタと前記定電圧ダイオードは同一の半導体基体に形成されており、前記半導体発光素子は前記半導体基体の上に配置されていることを特徴とする半導体発光装置に係わるものである。
【０００６】
なお、請求項２に示すように発光素子を保護素子の上に配置することが望ましい。
【０００７】
【発明の効果】
本発明によれば、半導体発光素子の温度が所定温度よりも高くなると、保護素子がオン又は低抵抗値になり、半導体発光素子のバイパスとして働き、半導体発光素子の電流が遮断又は抑制され、半導体発光素子の温度上昇が抑えられ、この劣化又は破壊が防止される。
また、熱破壊防止と過電圧防止との両方を達成することができる。
また、熱破壊及び過電圧破壊の両方を防ぐことができる発光装置の小型化且つ低コスト化を図ることができる
請求項２の発明によれば、保護素子を有するにも拘らず比較的小さい発光装置を提供することができる。
【０００８】
【実施形態】
次に、図１〜図８を参照して本発明の実施形態を説明する。
【０００９】
【第１の実施形態】
図１〜図５に示す第１の実施形態の半導体発光装置１は、発光素子としての窒化ガリウム（ＧａＮ）系発光ダイオード２と、トランジスタ４と定電圧ダイオード５とから成る複合保護素子３と、第１及び第２の主端子６，７と、制御端子８とを有している。
【００１０】
発光ダイオード２のアノードは第１の主端子６に接続され、カソードは第２の主端子７に接続されている。
複合保護素子３に含まれているシリコンから成るＮＰＮ型トランジスタ４は発光ダイオード２に対して並列に接続されている。即ちトランジスタ４のコレクタは第１の主端子６に接続され、このエミッタは第２の主端子７に接続され、ベースは制御端子８に接続されている。また、トランジスタ４は発光ダイオード２に熱結合されている。このトランジスタ４が導通を開始するためのベース・エミッタ間電圧ＶＢＥ即ち、ベース電流が流れ始めるために要求されるベース・エミッタ間電圧ＶＢＥは２５℃（室温）で約０．７Ｖである。また、オン開始時のベース・エミッタ間電圧ＶＢＥは約‐２ｍＶ／℃の負の温度係数を有している。本実施形態では負の温度係数を有するトランジスタ４が感熱素子として利用され、発光ダイオード２の過熱を防いでいる。
【００１１】
電子回路素子としての発光ダイオード２を駆動する時には第１の主端子６を電流制限用抵抗９を介して直流電源端子１０に接続し、第２の主端子７をグランド端子１１に接続する。また、トランジスタ４を発光ダイオード２の熱破壊防止用保護素子として使用する時には、トランジスタ４のベース即ち制御端子８にバイアス回路１２を接続する。バイアス回路１２は、直流電源端子１０とグランド端子１１との間に接続された第１及び第２の抵抗１３，１４から成り、第１及び第２の抵抗１３，１４の相互接続点が制御端子８に接続されている。本実施例においてはバイアス回路１２によってトランジスタ４のベース・エミッタ間に与える固定バイアス電圧Ｖｂは０．５５Ｖに設定されているものとする。このバイアス電圧Ｖｂ＝０．５５Ｖを得るための抵抗１３の値Ｒ１の決定は次式に従って行う。
Ｖｂ＝Ｖｃｃ Ｒ２／（Ｒ１＋Ｒ２）
Ｒ１＝Ｒ２｛（Ｖｃｃ／Ｖｂ）−１｝
なお、抵抗１４として既値の抵抗Ｒ２を使用する。
このバイアス電圧Ｖｂは、発光ダイオード２の通常の温度範囲ではトランジスタ４がオンにならないが、発光ダイオード２の温度が通常温度範囲よりも高い異常温度（本実施例では１００℃以上）になるとオンになるように決定される。この実施形態では、発光ダイオード２の保護開始温度が１００℃である。もし、発光ダイオード２及びトランジスタ４の温度が１００℃になると、トランジスタ４が導通を開始するために要求されるベース・エミッタ間電圧ＶＢＥが２５℃の時の値（０．７Ｖ）よりも０．１５Ｖ下がり、０．５５Ｖとなる。１００℃の時には、バイアス回路１２からは０．５５Ｖのバイアス電圧Ｖｂがトランジスタ４に印加されているので、トランジスタ４がオンになり、発光ダイオード２のバイパス即ち短絡回路が形成され、発光ダイオード２の電流が遮断又は抑制され、発光ダイオード２の温度上昇が制限される。即ち、トランジスタ４がオンになると、抵抗９を通る電流がトランジスタ４に分流し、発光ダイオード２の電流が低下する。トランジスタ４はシリコンから成り、ＧａＮ系発光ダイオード２よりは熱破壊しにくい。また、トランジスタ４は発光ダイオード２の許容最大電流と同一の値の電流が流れても破壊しないように形成されている。なお、好ましくは、トランジスタ４の許容最大コレクタ電流の値を発光ダイオード２の許容最大電流の２倍以上に決定する。
【００１２】
定電圧ダイオード５は、発光ダイオード２の定格電圧では導通しないが、定格電圧と破壊する可能性のある最低破壊電圧との間の所定電圧で導通し、発光ダイオード２に一定電圧以上の電圧が印加されることを防ぐように形成されている。これにより、静電気等の高いサージ電圧が第１及び第２の主端子６，７間に印加された時に定電圧ダイオード５が導通し、発光ダイオード２の両端子間電圧が制限される。
【００１３】
図２〜図５は発光装置１の各部の構成を詳しく示すものである。図２に概略的に示すように発光ダイオ−ド２は複合保護素子３の上に配置されている。発光ダイオ−ド２は図２及び図３から明らかなように、ＧａＮ系半導体発光ダイオ−ドの本体部２０とアノ−ド側のマイクロバンプ電極２１とカソ−ド側マイクロバンプ電極２２とから成るフリップチップであって、バンプ電極２１、２２によって複合保護素子３の上面に機械的及び電気的に結合されている。なお、発光ダイオ−ド２からは主として上方に光が放射される。
【００１４】
複合保護素子３は、トランジスタ４と定電圧ダイオ−ド５とを図３〜図５に示すように同一のシリコン半導体基体２３に形成したものである。図２〜図５に示すように複合保護素子３の一方の主面には第１の主電極２４と第２主電極２５の表面側部分２５ａと制御電極２６が設けられ、他方の主面に第２の主電極２５の裏面部分２５ｂが設けられている。図２に概略的に示すように第１の主電極２４はワイヤから成る第１の導体２７によって柱状リ−ドから成る第１の主端子６に接続されている。第２の主電極２５の裏面側部分２５ｂは第２の主端子７に一体的に形成された光反射凹部を有するヘッダ部７ａにＡｇペ−スト等の導電性接合材２８によって電気的及び機械的に結合されている。制御電極２６はワイヤから成る第２の導体２９によって柱状リ−ドから成る制御端子８に接続されている。発光ダイオ−ド２、複合保護素子３、端子６、７、８の一部、導体２７、２９は光透過性樹脂３０によって被覆されている。
【００１５】
発光ダイオ−ド２は複合保護素子３の上にバンプ電極２１、２２を介して結合されているので、発光ダイオ−ド２の熱は複合保護素子３の中のトランジスタ４に伝達される。従って、トランジスタ４は発光ダイオ−ド２の熱結合された状態にあり、発光ダイオ−ド２の温度変化に追従してトランジスタ４の温度も変化する。トランジスタ４を含む複合保護素子３は第２の主端子７のヘッダ部７ａに直接的に結合されているので比較的放熱性が良いが、発光ダイオ−ド２は複合保護素子３を介してヘッダ部７ａに結合されているので、ヘッダ部７ａに直接に結合する場合に比べて放熱性が悪い。しかし、この放熱性の悪さに起因する弊害がトランジスタ４によって電気回路的に除去されている。
【００１６】
複合保護素子３を構成するシリコン半導体基体２３には、図３〜図５に示すようにＰ型基板領域３１、Ｎ＋型埋め込み領域３２、Ｎ型シリコンのエピタキシヤル成長領域から成り且つ領域３２よりも低不純物濃度のＮ−型領域３３、Ｐ型ベ−ス領域３４、Ｎ型エミッタ領域３５、領域３３よりも不純物濃度が高いＮ＋型コレクタ接続領域３６、領域３４よりも不純物濃度が高いＰ＋型表裏接続領域３７が設けられている。
【００１７】
半導体基体２３のＰ型基板領域３１は基体２３の下面の全体に露出するように配置されている。Ｎ＋型埋め込み領域３２は基板領域３１とＮ−型領域３３との間に配置されている。Ｐ型ベ−ス領域３４はＮ−型領域３３の中に島状に形成されている。Ｎ型エミッタ領域３５はベ−ス領域３４の中に島状に形成されている。Ｎ＋型のコレクタ接続領域３６は埋め込み領域３２に対向するようにＮ−型領域３３の中に島状に形成されている。低抵抗の表裏接続領域３７は第２の主電極２５の表面側部分２５ａと裏面側部分２５ｂとを電気的に接続するように配置されている。
【００１８】
半導体基体２３の表面側の第１の主電極２４は、Ｎ＋型のコレクタ接続領域３６にオ−ミック接触している。第２の主電極２５の表面側部分２５ａはＰ＋型表裏接続領域３７、エミッタ領域３５の上に設けられている。制御電極２６はＰ型ベ−ス領域３４の上に配置されている。図３では省略されているが、半導体基体２３の表面には絶縁膜３８から形成され、ここに形成された開口を介して第１の主電極２５の表面側部分２５ａ及び制御電極２６が半導体基体２３の所定領域に接続されている。また、第１の主電極２４は図５に示すように絶縁膜２８の上に延在し、発光ダイオ−ド２の接続に利用されている。図３で破線で示されている発光ダイオ−ド２０は、第１の主電極２４と第２の主電極２５の表面側部分２５ａに対向配置され、図５に示すようにアノ−ド側のバンプ電極２１が第１の主電極２４に結合され、カソ−ド側のバンプ電極２２が第２の主電極２５の表面側部分２５ａに結合されている。尚、電極部分を斜線で示している。
【００１９】
図４に示すように順次に重なるように配置されているＮ型エミッタ領域３５とＰ型ベ−ス領域３４とＮ−型領域３３とＮ＋型埋め込み領域３２とによってＮＰＮ型トランジスタ４が構成され、コレクタとして機能するＮ＋型埋め込み領域３２がＮ−型領域３３及びＮ＋型領域３６を介して第１の主電極２４に接続されている。第１の主電極２４の一部はトランジスタ４のコレクタ電極として機能し、第２の主電極２５の表面部分２５ａの一部はトランジスタ４のエミッタ電極として機能し、制御電極２６はトランジスタ４のベ−ス電極として機能している。
【００２０】
Ｎ＋型領域３６の一部は、Ｐ＋型表裏接続領域３７の一部と重なっている。従って、Ｎ＋型領域３６が定電圧ダイオ−ド５のカソ−ド領域として機能し、Ｐ＋型表裏接続領域３７が定電圧ダイオ−ド５のアノ−ド領域として機能している。また、第１の主電極２４の一部は定電圧ダイオ−ド５のカソ−ド電極として機能し、第２の主電極２５の裏面側領域２５ｂは定電圧ダイオ−ド５のアノ−ド電極として機能している。
【００２１】
上述から明らかなように本実施形態は次の効果を有する。
（１） 発光ダイオ−ド２の温度が所定温度以上になると、トランジスタ４がオンになり、発光ダイオ−ド２の電流が低減又は遮断され、発光ダイオ−ド２の劣化又は熱破壊が防止される。
（２） 定電圧ダイオ−ド５を発光ダイオ−ド２に並列に接続したので、過電圧時に定電圧ダイオ−ド５が導通して発光ダイオ−ド２の電圧がクランプされ、過電圧による劣化又は破壊が防止される。
（３） 熱破壊防止用トランジスタ４と過電圧防止用定電圧ダイオ−ド５とを同一の半導体基体３に設けて複合保護素子としたので、この小型化及び低コスト化を達成することができる。
（４） トランジスタ４と定電圧ダイオ−ド５とから成る複合保護素子の上に発光ダイオ−ド２を配置したので、これ等の組立体を小型化することができる。
【００２２】
【第２の実施形態】
次に、図６及び図７を参照して第２の実施形態の発光装置１ａを説明する。但し、図６及び図７、更に後述する図８において図１〜図５と実質的に同一の部分には同一の符号を付し、その説明を省略する。
【００２３】
図６及び図７に示す発光装置１ａは、回路基板に対して表面実装方式で取り付けるための絶縁性支持基板４０を設け、この他は図２の発光装置１と実質的に同一に形成したものである。基板４０には、図２の端子６、７、８に対応する導体層から成る端子６ａ、７ａ、８ａが設けられている。図６〜図７の発光ダイオ−ド２及び複合保護素子３は図２〜図５で同一符号で示すものと同様に形成されている。図６及び図７において第２の主電極の裏面側部分２５ｂは導電性接合材２８ａによって基板４０の第２の主端子７ａに電気的及び機械的に結合されている。第１の主電極２４は導体２７によって第１の主端子６ａに接続され、制御端子２６は導体２９によって制御端子８ａに接続されている。基板４０の上面には発光ダイオード２及び複合保護素子３を覆うように光透過性樹脂３０が設けられている。
【００２４】
第２の実施形態の発光装置は、第１の実施形態と同一の効果を有し、更に表面実装できるという効果も有する。
【００２５】
【第３の実施形態】
図８に示す第３の実施形態の発光装置１ｂは、図１と同様に互いに並列に接続された発光ダイオ−ド２と定電圧ダイオ−ド５を有する他に、感熱素子４ａを有する。感熱素子４ａは発光ダイオ−ド２に熱結合されたサ−ミスタであって、例えば約１００℃以上の異常温度で抵抗値が大幅に低下するように形成されている。従って、図８の実施形態によっても発光ダイオ−ドの熱破壊及び過電圧破壊を防止することができる。
【００２６】
【変形例】
本発明は上述の実施形態に限定されるものでなく、例えば、次の変形が可能なものである。
（１） バイアス回路１２を発光ダイオ−ド２と別の電源に接続することができる。
（２） シリコン基板の上にＧａＮ系半導体層を成長させ、ＧａＮ系半導体層によって発光ダイオ−ド２を形成し、シリコン基板にトランジスタ４及び定電圧ダイオ−ド５を設けることができる。
（３） 複合保護素子３を発光ダイオ−ド２以外の電子回路素子に並列に接続し、電子回路素子の熱破壊及び過電圧破壊を防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の発光装置をバイアス回路及び駆動回路を伴って示す回路図である。
【図２】図１の発光装置を概略的に示す一部切断正面図である。
【図３】図２の複合保護素子を、絶縁膜を省いて示す平面図である。
【図４】図３のＡ−Ａ線を示す断面図である。
【図５】図３のＢ−Ｂ線を示す断面図である。
【図６】第２の実施形態の発光装置を示す正面図である。
【図７】図６の発光装置を被覆樹脂を省いて示す平面図である。
【図８】第３の実施形態の発光装置を示す回路図である。
【符号の説明】
１ 発光装置
２ 発光ダイオ−ド
３ 複合保護素子
４ 過熱防止用トランジスタ
５ 過電圧防止用定電圧ダイオ−ド
【発明の属する技術分野】
本発明は、保護素子を内蔵した半導体発光装置に関する。
【０００２】
【従来の技術】
近年、窒化ガリウム（ＧａＮ）系半導体を用いた青色半導体発光素子即ち発光ダイオードが注目されている。この発光ダイオードは数十ボルト程度のサージ電圧で破壊するため、例えば、特開平１１−１２０３６号公報に開示されているように発光ダイオードに並列に過電圧防止用のツェナダイオード（定電圧ダイオード）が接続される。これにより、静電気等による過電圧が発光ダイオードに印加された時にツェナダイオードが導通して発光ダイオードが過電圧から保護される。
【０００３】
【発明が解決しようとする課題】
ところで、ツェナダイオード等の保護素子と発光ダイオードとの組立体を構成する時には、保護素子の上にマイクロバンプ電極等によって発光ダイオードを結合させる。このため、発光ダイオードの放熱経路に保護素子が介在し、保護素子が発光ダイオードの放熱性を低下させる。もし、保護素子を設けないで発光ダイオードに流す電流と同一の値の電流を保護素子を設けた発光ダイオードに流すと、発光ダイオードの温度がその許容範囲よりも高くなり、発光ダイオードの劣化又は破損が生じるおそれがある。今、発光ダイオードと保護素子を一体的に組み立てる場合について述べたが、保護素子が発光ダイオードの放熱を妨害しない場合であっても、発光ダイオード等の半導体発光素子の熱破壊は問題になる。
また、発光ダイオード以外の回路素子においても過電圧破壊と熱破壊との両方を防止しなければならない時がある。
【０００４】
そこで、本発明の第１の目的は、半導体発光素子の熱破壊を防ぐことができる半導体発光装置を提供することにある。
本発明の第２の目的は、半導体発光素子の熱破壊と過電圧破壊との両方を防ぐことができる半導体発光装置を提供することにある。
【０００５】
【課題を解決するための手段】
上記課題を解決し、上記目的を達成するための本発明は、半導体発光素子と、前記半導体発光素子に並列に接続され且つ前記半導体発光素子の温度が所定温度よりも高くなった時にオン状態になるか又は抵抗値が低下する特性を有している保護素子と、前記半導体発光素子に並列に接続された過電圧防止用定電圧ダイオードとを有し、前記保護素子は導通開始に要求されるベース・エミッタ間電圧が負の温度係数を有するトランジスタであり、前記トランジスタと前記定電圧ダイオードは同一の半導体基体に形成されており、前記半導体発光素子は前記半導体基体の上に配置されていることを特徴とする半導体発光装置に係わるものである。
【０００６】
なお、請求項２に示すように発光素子を保護素子の上に配置することが望ましい。
【０００７】
【発明の効果】
本発明によれば、半導体発光素子の温度が所定温度よりも高くなると、保護素子がオン又は低抵抗値になり、半導体発光素子のバイパスとして働き、半導体発光素子の電流が遮断又は抑制され、半導体発光素子の温度上昇が抑えられ、この劣化又は破壊が防止される。
また、熱破壊防止と過電圧防止との両方を達成することができる。
また、熱破壊及び過電圧破壊の両方を防ぐことができる発光装置の小型化且つ低コスト化を図ることができる
請求項２の発明によれば、保護素子を有するにも拘らず比較的小さい発光装置を提供することができる。
【０００８】
【実施形態】
次に、図１〜図８を参照して本発明の実施形態を説明する。
【０００９】
【第１の実施形態】
図１〜図５に示す第１の実施形態の半導体発光装置１は、発光素子としての窒化ガリウム（ＧａＮ）系発光ダイオード２と、トランジスタ４と定電圧ダイオード５とから成る複合保護素子３と、第１及び第２の主端子６，７と、制御端子８とを有している。
【００１０】
発光ダイオード２のアノードは第１の主端子６に接続され、カソードは第２の主端子７に接続されている。
複合保護素子３に含まれているシリコンから成るＮＰＮ型トランジスタ４は発光ダイオード２に対して並列に接続されている。即ちトランジスタ４のコレクタは第１の主端子６に接続され、このエミッタは第２の主端子７に接続され、ベースは制御端子８に接続されている。また、トランジスタ４は発光ダイオード２に熱結合されている。このトランジスタ４が導通を開始するためのベース・エミッタ間電圧ＶＢＥ即ち、ベース電流が流れ始めるために要求されるベース・エミッタ間電圧ＶＢＥは２５℃（室温）で約０．７Ｖである。また、オン開始時のベース・エミッタ間電圧ＶＢＥは約‐２ｍＶ／℃の負の温度係数を有している。本実施形態では負の温度係数を有するトランジスタ４が感熱素子として利用され、発光ダイオード２の過熱を防いでいる。
【００１１】
電子回路素子としての発光ダイオード２を駆動する時には第１の主端子６を電流制限用抵抗９を介して直流電源端子１０に接続し、第２の主端子７をグランド端子１１に接続する。また、トランジスタ４を発光ダイオード２の熱破壊防止用保護素子として使用する時には、トランジスタ４のベース即ち制御端子８にバイアス回路１２を接続する。バイアス回路１２は、直流電源端子１０とグランド端子１１との間に接続された第１及び第２の抵抗１３，１４から成り、第１及び第２の抵抗１３，１４の相互接続点が制御端子８に接続されている。本実施例においてはバイアス回路１２によってトランジスタ４のベース・エミッタ間に与える固定バイアス電圧Ｖｂは０．５５Ｖに設定されているものとする。このバイアス電圧Ｖｂ＝０．５５Ｖを得るための抵抗１３の値Ｒ１の決定は次式に従って行う。
Ｖｂ＝Ｖｃｃ Ｒ２／（Ｒ１＋Ｒ２）
Ｒ１＝Ｒ２｛（Ｖｃｃ／Ｖｂ）−１｝
なお、抵抗１４として既値の抵抗Ｒ２を使用する。
このバイアス電圧Ｖｂは、発光ダイオード２の通常の温度範囲ではトランジスタ４がオンにならないが、発光ダイオード２の温度が通常温度範囲よりも高い異常温度（本実施例では１００℃以上）になるとオンになるように決定される。この実施形態では、発光ダイオード２の保護開始温度が１００℃である。もし、発光ダイオード２及びトランジスタ４の温度が１００℃になると、トランジスタ４が導通を開始するために要求されるベース・エミッタ間電圧ＶＢＥが２５℃の時の値（０．７Ｖ）よりも０．１５Ｖ下がり、０．５５Ｖとなる。１００℃の時には、バイアス回路１２からは０．５５Ｖのバイアス電圧Ｖｂがトランジスタ４に印加されているので、トランジスタ４がオンになり、発光ダイオード２のバイパス即ち短絡回路が形成され、発光ダイオード２の電流が遮断又は抑制され、発光ダイオード２の温度上昇が制限される。即ち、トランジスタ４がオンになると、抵抗９を通る電流がトランジスタ４に分流し、発光ダイオード２の電流が低下する。トランジスタ４はシリコンから成り、ＧａＮ系発光ダイオード２よりは熱破壊しにくい。また、トランジスタ４は発光ダイオード２の許容最大電流と同一の値の電流が流れても破壊しないように形成されている。なお、好ましくは、トランジスタ４の許容最大コレクタ電流の値を発光ダイオード２の許容最大電流の２倍以上に決定する。
【００１２】
定電圧ダイオード５は、発光ダイオード２の定格電圧では導通しないが、定格電圧と破壊する可能性のある最低破壊電圧との間の所定電圧で導通し、発光ダイオード２に一定電圧以上の電圧が印加されることを防ぐように形成されている。これにより、静電気等の高いサージ電圧が第１及び第２の主端子６，７間に印加された時に定電圧ダイオード５が導通し、発光ダイオード２の両端子間電圧が制限される。
【００１３】
図２〜図５は発光装置１の各部の構成を詳しく示すものである。図２に概略的に示すように発光ダイオ−ド２は複合保護素子３の上に配置されている。発光ダイオ−ド２は図２及び図３から明らかなように、ＧａＮ系半導体発光ダイオ−ドの本体部２０とアノ−ド側のマイクロバンプ電極２１とカソ−ド側マイクロバンプ電極２２とから成るフリップチップであって、バンプ電極２１、２２によって複合保護素子３の上面に機械的及び電気的に結合されている。なお、発光ダイオ−ド２からは主として上方に光が放射される。
【００１４】
複合保護素子３は、トランジスタ４と定電圧ダイオ−ド５とを図３〜図５に示すように同一のシリコン半導体基体２３に形成したものである。図２〜図５に示すように複合保護素子３の一方の主面には第１の主電極２４と第２主電極２５の表面側部分２５ａと制御電極２６が設けられ、他方の主面に第２の主電極２５の裏面部分２５ｂが設けられている。図２に概略的に示すように第１の主電極２４はワイヤから成る第１の導体２７によって柱状リ−ドから成る第１の主端子６に接続されている。第２の主電極２５の裏面側部分２５ｂは第２の主端子７に一体的に形成された光反射凹部を有するヘッダ部７ａにＡｇペ−スト等の導電性接合材２８によって電気的及び機械的に結合されている。制御電極２６はワイヤから成る第２の導体２９によって柱状リ−ドから成る制御端子８に接続されている。発光ダイオ−ド２、複合保護素子３、端子６、７、８の一部、導体２７、２９は光透過性樹脂３０によって被覆されている。
【００１５】
発光ダイオ−ド２は複合保護素子３の上にバンプ電極２１、２２を介して結合されているので、発光ダイオ−ド２の熱は複合保護素子３の中のトランジスタ４に伝達される。従って、トランジスタ４は発光ダイオ−ド２の熱結合された状態にあり、発光ダイオ−ド２の温度変化に追従してトランジスタ４の温度も変化する。トランジスタ４を含む複合保護素子３は第２の主端子７のヘッダ部７ａに直接的に結合されているので比較的放熱性が良いが、発光ダイオ−ド２は複合保護素子３を介してヘッダ部７ａに結合されているので、ヘッダ部７ａに直接に結合する場合に比べて放熱性が悪い。しかし、この放熱性の悪さに起因する弊害がトランジスタ４によって電気回路的に除去されている。
【００１６】
複合保護素子３を構成するシリコン半導体基体２３には、図３〜図５に示すようにＰ型基板領域３１、Ｎ＋型埋め込み領域３２、Ｎ型シリコンのエピタキシヤル成長領域から成り且つ領域３２よりも低不純物濃度のＮ−型領域３３、Ｐ型ベ−ス領域３４、Ｎ型エミッタ領域３５、領域３３よりも不純物濃度が高いＮ＋型コレクタ接続領域３６、領域３４よりも不純物濃度が高いＰ＋型表裏接続領域３７が設けられている。
【００１７】
半導体基体２３のＰ型基板領域３１は基体２３の下面の全体に露出するように配置されている。Ｎ＋型埋め込み領域３２は基板領域３１とＮ−型領域３３との間に配置されている。Ｐ型ベ−ス領域３４はＮ−型領域３３の中に島状に形成されている。Ｎ型エミッタ領域３５はベ−ス領域３４の中に島状に形成されている。Ｎ＋型のコレクタ接続領域３６は埋め込み領域３２に対向するようにＮ−型領域３３の中に島状に形成されている。低抵抗の表裏接続領域３７は第２の主電極２５の表面側部分２５ａと裏面側部分２５ｂとを電気的に接続するように配置されている。
【００１８】
半導体基体２３の表面側の第１の主電極２４は、Ｎ＋型のコレクタ接続領域３６にオ−ミック接触している。第２の主電極２５の表面側部分２５ａはＰ＋型表裏接続領域３７、エミッタ領域３５の上に設けられている。制御電極２６はＰ型ベ−ス領域３４の上に配置されている。図３では省略されているが、半導体基体２３の表面には絶縁膜３８から形成され、ここに形成された開口を介して第１の主電極２５の表面側部分２５ａ及び制御電極２６が半導体基体２３の所定領域に接続されている。また、第１の主電極２４は図５に示すように絶縁膜２８の上に延在し、発光ダイオ−ド２の接続に利用されている。図３で破線で示されている発光ダイオ−ド２０は、第１の主電極２４と第２の主電極２５の表面側部分２５ａに対向配置され、図５に示すようにアノ−ド側のバンプ電極２１が第１の主電極２４に結合され、カソ−ド側のバンプ電極２２が第２の主電極２５の表面側部分２５ａに結合されている。尚、電極部分を斜線で示している。
【００１９】
図４に示すように順次に重なるように配置されているＮ型エミッタ領域３５とＰ型ベ−ス領域３４とＮ−型領域３３とＮ＋型埋め込み領域３２とによってＮＰＮ型トランジスタ４が構成され、コレクタとして機能するＮ＋型埋め込み領域３２がＮ−型領域３３及びＮ＋型領域３６を介して第１の主電極２４に接続されている。第１の主電極２４の一部はトランジスタ４のコレクタ電極として機能し、第２の主電極２５の表面部分２５ａの一部はトランジスタ４のエミッタ電極として機能し、制御電極２６はトランジスタ４のベ−ス電極として機能している。
【００２０】
Ｎ＋型領域３６の一部は、Ｐ＋型表裏接続領域３７の一部と重なっている。従って、Ｎ＋型領域３６が定電圧ダイオ−ド５のカソ−ド領域として機能し、Ｐ＋型表裏接続領域３７が定電圧ダイオ−ド５のアノ−ド領域として機能している。また、第１の主電極２４の一部は定電圧ダイオ−ド５のカソ−ド電極として機能し、第２の主電極２５の裏面側領域２５ｂは定電圧ダイオ−ド５のアノ−ド電極として機能している。
【００２１】
上述から明らかなように本実施形態は次の効果を有する。
（１） 発光ダイオ−ド２の温度が所定温度以上になると、トランジスタ４がオンになり、発光ダイオ−ド２の電流が低減又は遮断され、発光ダイオ−ド２の劣化又は熱破壊が防止される。
（２） 定電圧ダイオ−ド５を発光ダイオ−ド２に並列に接続したので、過電圧時に定電圧ダイオ−ド５が導通して発光ダイオ−ド２の電圧がクランプされ、過電圧による劣化又は破壊が防止される。
（３） 熱破壊防止用トランジスタ４と過電圧防止用定電圧ダイオ−ド５とを同一の半導体基体３に設けて複合保護素子としたので、この小型化及び低コスト化を達成することができる。
（４） トランジスタ４と定電圧ダイオ−ド５とから成る複合保護素子の上に発光ダイオ−ド２を配置したので、これ等の組立体を小型化することができる。
【００２２】
【第２の実施形態】
次に、図６及び図７を参照して第２の実施形態の発光装置１ａを説明する。但し、図６及び図７、更に後述する図８において図１〜図５と実質的に同一の部分には同一の符号を付し、その説明を省略する。
【００２３】
図６及び図７に示す発光装置１ａは、回路基板に対して表面実装方式で取り付けるための絶縁性支持基板４０を設け、この他は図２の発光装置１と実質的に同一に形成したものである。基板４０には、図２の端子６、７、８に対応する導体層から成る端子６ａ、７ａ、８ａが設けられている。図６〜図７の発光ダイオ−ド２及び複合保護素子３は図２〜図５で同一符号で示すものと同様に形成されている。図６及び図７において第２の主電極の裏面側部分２５ｂは導電性接合材２８ａによって基板４０の第２の主端子７ａに電気的及び機械的に結合されている。第１の主電極２４は導体２７によって第１の主端子６ａに接続され、制御端子２６は導体２９によって制御端子８ａに接続されている。基板４０の上面には発光ダイオード２及び複合保護素子３を覆うように光透過性樹脂３０が設けられている。
【００２４】
第２の実施形態の発光装置は、第１の実施形態と同一の効果を有し、更に表面実装できるという効果も有する。
【００２５】
【第３の実施形態】
図８に示す第３の実施形態の発光装置１ｂは、図１と同様に互いに並列に接続された発光ダイオ−ド２と定電圧ダイオ−ド５を有する他に、感熱素子４ａを有する。感熱素子４ａは発光ダイオ−ド２に熱結合されたサ−ミスタであって、例えば約１００℃以上の異常温度で抵抗値が大幅に低下するように形成されている。従って、図８の実施形態によっても発光ダイオ−ドの熱破壊及び過電圧破壊を防止することができる。
【００２６】
【変形例】
本発明は上述の実施形態に限定されるものでなく、例えば、次の変形が可能なものである。
（１） バイアス回路１２を発光ダイオ−ド２と別の電源に接続することができる。
（２） シリコン基板の上にＧａＮ系半導体層を成長させ、ＧａＮ系半導体層によって発光ダイオ−ド２を形成し、シリコン基板にトランジスタ４及び定電圧ダイオ−ド５を設けることができる。
（３） 複合保護素子３を発光ダイオ−ド２以外の電子回路素子に並列に接続し、電子回路素子の熱破壊及び過電圧破壊を防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の発光装置をバイアス回路及び駆動回路を伴って示す回路図である。
【図２】図１の発光装置を概略的に示す一部切断正面図である。
【図３】図２の複合保護素子を、絶縁膜を省いて示す平面図である。
【図４】図３のＡ−Ａ線を示す断面図である。
【図５】図３のＢ−Ｂ線を示す断面図である。
【図６】第２の実施形態の発光装置を示す正面図である。
【図７】図６の発光装置を被覆樹脂を省いて示す平面図である。
【図８】第３の実施形態の発光装置を示す回路図である。
【符号の説明】
１ 発光装置
２ 発光ダイオ−ド
３ 複合保護素子
４ 過熱防止用トランジスタ
５ 過電圧防止用定電圧ダイオ−ド
Claims (2)
- 半導体発光素子と、前記半導体発光素子に並列に接続され且つ前記半導体発光素子の温度が所定温度よりも高くなった時にオン状態になるか又は抵抗値が低下する特性を有している保護素子と、前記半導体発光素子に並列に接続された過電圧防止用定電圧ダイオードとを有し、前記保護素子は導通開始に要求されるベース・エミッタ間電圧が負の温度係数を有するトランジスタであり、前記トランジスタと前記定電圧ダイオードは同一の半導体基体に形成されており、前記半導体発光素子は前記半導体基体の上に配置されていることを特徴とする半導体発光装置。
- 前記半導体発光素子は前記保護素子の上に配置されていることを特徴とする請求項１記載の半導体発光装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000191368A JP3613328B2 (ja) | 2000-06-26 | 2000-06-26 | 半導体発光装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000191368A JP3613328B2 (ja) | 2000-06-26 | 2000-06-26 | 半導体発光装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002009343A JP2002009343A (ja) | 2002-01-11 |
| JP3613328B2 true JP3613328B2 (ja) | 2005-01-26 |
Family
ID=18690677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000191368A Expired - Fee Related JP3613328B2 (ja) | 2000-06-26 | 2000-06-26 | 半導体発光装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3613328B2 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1943049A (zh) * | 2004-04-19 | 2007-04-04 | 松下电器产业株式会社 | 发光元件驱动用半导体芯片、发光装置以及照明装置 |
| CN1947267A (zh) * | 2004-04-21 | 2007-04-11 | 松下电器产业株式会社 | 发光元件驱动用半导体芯片、发光装置以及照明装置 |
| JP2006331982A (ja) * | 2005-05-30 | 2006-12-07 | Denso Corp | 発光ダイオード駆動装置及びこれを備えた車両用表示装置 |
| KR100683612B1 (ko) | 2005-07-07 | 2007-02-20 | 서울반도체 주식회사 | 발광 장치 |
| JP4995559B2 (ja) * | 2005-12-23 | 2012-08-08 | 晶元光電股▲ふん▼有限公司 | 発光装置 |
| JP5040185B2 (ja) * | 2006-06-21 | 2012-10-03 | ミツミ電機株式会社 | 発光ダイオード駆動回路 |
| EP2151871A4 (en) * | 2007-05-31 | 2012-03-14 | Murata Manufacturing Co | LED CONTROL CIRCUIT |
| KR101477473B1 (ko) * | 2007-12-17 | 2014-12-30 | 코닌클리케 필립스 엔.브이. | 발광 모듈 및 열적 보호 방법 |
| JP4978547B2 (ja) * | 2008-04-24 | 2012-07-18 | 豊田合成株式会社 | Ｌｅｄ駆動回路およびｌｅｄ照明装置 |
| US9781803B2 (en) * | 2008-11-30 | 2017-10-03 | Cree, Inc. | LED thermal management system and method |
| US8643283B2 (en) | 2008-11-30 | 2014-02-04 | Cree, Inc. | Electronic device including circuitry comprising open failure-susceptible components, and open failure-actuated anti-fuse pathway |
| JP5467791B2 (ja) * | 2009-04-09 | 2014-04-09 | 日東光学株式会社 | Ｌｅｄ照明装置およびｌｅｄ発光装置 |
| EP2589265A1 (en) | 2010-06-30 | 2013-05-08 | Koninklijke Philips Electronics N.V. | Dimmable lighting device |
| JP5801048B2 (ja) * | 2010-12-20 | 2015-10-28 | 株式会社Ｌｉｘｉｌ | Ｌｅｄモジュール及びｌｅｄ電灯 |
| JP2012204783A (ja) * | 2011-03-28 | 2012-10-22 | Stanley Electric Co Ltd | 発光ダイオード装置 |
| JP2015103666A (ja) * | 2013-11-25 | 2015-06-04 | セイコーエプソン株式会社 | 発光装置および画像表示装置 |
| DE102014008614B4 (de) * | 2014-06-07 | 2022-03-24 | Diehl Aerospace Gmbh | LED-Beleuchtungsvorrichtung für eine Wechselspannungsversorgung in einem Flugzeug sowie Flugzeug mit der LED-Beleuchtungsvorrichtung |
| CN106883853B (zh) * | 2017-02-20 | 2019-05-10 | 西北工业大学 | 一种利用ntc半导体纳米粉体对荧光粉发射光谱的调变方法 |
-
2000
- 2000-06-26 JP JP2000191368A patent/JP3613328B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002009343A (ja) | 2002-01-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040714 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040913 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041006 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041019 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |