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JP3523718B2 - 半導体装置 - Google Patents

半導体装置

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JP3523718B2
JP3523718B2 JP12262195A JP12262195A JP3523718B2 JP 3523718 B2 JP3523718 B2 JP 3523718B2 JP 12262195 A JP12262195 A JP 12262195A JP 12262195 A JP12262195 A JP 12262195A JP 3523718 B2 JP3523718 B2 JP 3523718B2
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clock signal
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Renesas Technology Corp
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Publication date
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    • G—PHYSICS
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    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04L7/00—Arrangements for synchronising receiver with transmitter
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体装置に係り、特
にPLL(Phase Locked Loop)回路やDLL(Delay Locked Loo
p)回路を備える半導体装置または内部でクロックを発生
させるためのリングオシレータを備える半導体装置また
は外部から与えられる電源電位をレベル変換して内部回
路に供給するコンバータを備える半導体装置に関するも
のである。
【０００２】
【従来の技術】現在、PLL(Phase Locked Loop)回路はカ
ラーテレビジョンの色再現安定性を向上させるためのAP
C(Automatic Phase control)方式色副搬送波再生用集積
回路の中に使用されたり、有線通信などでも上位局から
受けた基準クロックに自局内に置かれた高安定な発振器
から出力されるクロックを同期させて、安定なクロック
を自局内の各種通信装置に配分するために使用されたり
している。
【０００３】図２４は従来のPLL(Phase Locked Loop)回
路を示しており、図において１ａは電源電位VCCが与え
られる電源電位ノード、１ｂは接地電位GNDが与えられ
る接地電位ノード、２は内部クロックintCLKおよび外部
クロックextCLKを受け、内部クロックintCLKと外部クロ
ックextCLKとの周波数および位相のずれに応じた制御信
号UPおよび/DOWNを出力する位相比較回路で、制御信号U
Pを内部クロックintCLKの周波数が外部クロックextCLK
の周波数よりも大きいときまたは内部クロックintCLKの
位相が外部クロックextCLKの位相よりも早いときＬレベ
ルに、内部クロックintCLKの周波数が外部クロックextC
LKの周波数よりも小さいときまたは内部クロックintCLK
の位相が外部クロックextCLKの位相よりも遅いときＨレ
ベルにし、制御信号/DOWNを内部クロックintCLKの周波
数が外部クロックextCLKの周波数よりも大きいときまた
は内部クロックintCLKの位相が外部クロックextCLKの位
相よりも早いときＬレベルに、内部クロックintCLKの周
波数が外部クロックextCLKの周波数よりも小さいときま
たは内部クロックintCLKの位相が外部クロックextCLKの
位相よりも遅いときＨレベルにする。
【０００４】３は位相比較回路２からの制御信号UPおよ
び/DOWNを受け、制御信号UPがＬレベルで制御信号/DOWN
がＬレベルのときはノード３ａに電荷を供給し、制御信
号UPがＨレベルで制御信号/DOWNがＨレベルのときはノ
ード３ａから電荷を引き抜くチャージポンプ回路で、電
源電位ノード１ａとノード３ｂとの間に定電流を流すた
めの定電流回路３ｃ、ノード３ｂとノード３ａとの間に
接続され、ゲートに位相比較回路２からの制御信号UPを
受けるｐチャネルＭＯＳトランジスタ３ｄ、ノード３ａ
とノード３ｅとの間に接続され、ゲートに位相比較回路
２からの制御信号/DOWNを受けるｎチャネルＭＯＳトラ
ンジスタ３ｆ、およびノード３ｅと接地電位ノード１ｂ
との間に定電流を流すための定電流回路３ｇを有してい
る。
【０００５】４はチャージポンプ回路３におけるノード
３ａから電荷が供給または引き抜かれるのに応じて変化
する出力電位VP をノード４ａに出力するループフィル
タで、ノード３ａとノード４ａとの間に接続された抵抗
素子４ｂ、ノード４ａとノード４ｃとの間に接続された
抵抗素子４ｄ、およびノード４ｃと接地電位ノード１ｂ
との間に接続されたキャパシタ４ｅを有している。５は
ループフィルタ４におけるノード４ａから受ける出力電
位VP を受け、この出力電位VP に応じた出力電位VN を
出力する電流調整電位出力回路で、電源電位ノード１ａ
とノード５ａとの間に接続され、ゲートがループフィル
タ４におけるノード４ａに接続されたｐチャネルＭＯＳ
トランジスタ５ｂおよびノード５ａと接地電位ノード１
ｂとの間に接続され、ゲートがノード５ａに接続された
ｎチャネルＭＯＳトランジスタ５ｃを有している。
【０００６】６はループフィルタ４からの出力電位VP
および電流調整電位出力回路５からの出力電位VN を受
け、この出力電位VP およびVN に応じて駆動電流が調整
され、この駆動電流の調整によって周波数が調整される
内部クロックintCLKを出力するリングオシレータで、電
源電位ノード１ａとノード６ａａとの間に接続され、ゲ
ートにループフィルタ４からの出力電位VP を受ける電
流調整用ｐチャネルＭＯＳトランジスタ６ａｂ、ノード
６ａａと出力ノード６ａｃとの間に接続され、ゲートが
入力ノード６ａｄに接続されたｐチャネルＭＯＳトラン
ジスタ６ａｅ、出力ノード６ａｃとノード６ａｆとの間
に接続され、ゲートが入力ノード６ａｄに接続されたｎ
チャネルＭＯＳトランジスタ６ａｇ、およびノード６ａ
ｆと接地電位ノード１ｂとの間に接続され、ゲートに電
流調整電位出力回路５からの出力電位VN を受ける電流
調整用ｎチャネルＭＯＳトランジスタ６ａｈをそれぞれ
が有し、リング状に接続された奇数個のインバータ６ａ
を備えている。
【０００７】次に以上のように構成された従来のPLL回
路の動作について説明する。まず、内部クロックintCLK
の周波数が外部クロックextCLKの周波数よりも大きいと
きまたは内部クロックintCLKの位相が外部クロックextC
LKの位相よりも早いときは、位相比較回路２が制御信号
UPおよび/DOWNをＬレベルにする。するとこの信号を受
けるチャージポンプ回路３におけるｐチャネルＭＯＳト
ランジスタ３ｄが導通状態、ｎチャネルＭＯＳトランジ
スタ３ｆが非導通状態となり、ノード３ａに電荷が供給
され、これによってループフィルタ４におけるノード４
ａの出力電位VPが上昇する。そして、この出力電位VP
を受ける電流調整電位出力回路５におけるｐチャネルＭ
ＯＳトランジスタ５ｂに流れる電流は小さくなり、ノー
ド５ａの出力電位VN が低下していき、ｎチャネルＭＯ
Ｓトランジスタ５ｃに流れる電流がｐチャネルＭＯＳト
ランジスタ５ｂを流れる電流に等しくなるレベルで出力
電位VN が落ち着く。
【０００８】さらに、出力電位VP が上昇して出力電位V
N が下降したのを受けて、リングオシレータ６の各イン
バータ６ａにおける電流調整用ｐチャネルＭＯＳトラン
ジスタ６ａｂおよび電流調整用ｎチャネルＭＯＳトラン
ジスタ６ａｈに流れる電流が小さくなり、これによりイ
ンバータ６ａの遅延時間が大きくなる。その結果、リン
グオシレータ６から出力される内部クロックintCLKの周
波数が小さくなり、また、周波数が小さくなることによ
って次の周期のクロックが遅れて発生されて位相の進み
が戻される。
【０００９】次に、内部クロックintCLK周波数が外部ク
ロックextCLKの周波数よりも小さいときまたは内部クロ
ックintCLKの位相が外部クロックextCLKの位相よりも遅
いときは位相比較回路２が制御信号UPおよび/DOWNをＨ
レベルにする。するとこの信号を受けるチャージポンプ
回路３におけるｐチャネルＭＯＳトランジスタ３ｄが非
導通状態、ｎチャネルＭＯＳトランジスタ３ｆが導通状
態となり、ノード３ａから電荷が引き抜かれ、これによ
ってループフィルタ４におけるノード４ａの出力電位V
P が下降する。そして、この出力電位VP を受ける電流
調整電位出力回路５におけるｐチャネルＭＯＳトランジ
スタ５ｂに流れる電流は大きくなり、ノード５ａの出力
電位VN が上昇していき、ｎチャネルＭＯＳトランジス
タ５ｃに流れる電流がｐチャネルＭＯＳトランジスタ５
ｂを流れる電流に等しくなるレベルで出力電位VN が落
ち着く。
【００１０】さらに、出力電位VP が下降して出力電位V
N が上昇したのを受けて、リングオシレータ６の各イン
バータ６ａにおける電流調整用ｐチャネルＭＯＳトラン
ジスタ６ａｂおよび電流調整用ｎチャネルＭＯＳトラン
ジスタ６ａｈに流れる電流が大きくなり、これによりイ
ンバータ６ａの遅延時間が小さくなる。その結果、リン
グオシレータ６から出力される内部クロックintCLKの周
波数が大きくなり、また、周波数が大きくなることによ
って次の周期のクロックが早めに発生されて位相の遅れ
が取り戻される。このようにしてPLL回路は外部クロッ
クextCLKと内部クロックintCLKに等しくしており、この
内部クロックintCLKが外部クロックextCLKに等しくされ
たことを内部クロックintCLKが外部クロックextCLKにロ
ックされたと呼んでいる。
【００１１】
【発明が解決しようとする課題】上記した従来のPLL回
路では、ループフィルタ4の出力電位VP が直接ｐチャネ
ルＭＯＳトランジスタ5b、6abのゲートに入力されてい
るため、出力電位VP が少し変動するだけでｐチャネル
ＭＯＳトランジスタ5bに流れる電流が大きく変化し、従
ってｎチャネルＭＯＳトランジスタ5cに流れる電流も大
きく変化することで、ｐチャネルＭＯＳトランジスタ6a
b、ｎチャネルＭＯＳトランジスタ6ahに流れる電流が大
きく変化してしまう。これによって、出力電位VP が少
し変動するだけでリングオシレータ6から出力される内
部クロックintCLKが大きく変化してしまうため、内部ク
ロックintCLKが外部クロックextCLKにロックされた後も
内部クロックintCLKの周波数が外部クロックextCLKの周
波数前後で大きく振動してしまう、つまりジッタが大き
いという問題があった。
【００１２】また、上記したPLL回路では外部クロックe
xtCLKの供給が一時中断すると、供給の中断された外部
クロックextCLKに内部クロックintCLKをロックさせよう
としてループフィルタ4の出力電位VP を変化させるので
再び外部クロックextCLKが与えられたとき、内部クロッ
クintCLKを外部クロックextCLKに再びロックさせるまで
に時間がかかるという問題があった。
【００１３】また、上記したPLL回路では奇数段のイン
バータ6aをリング状に接続したリングオシレータ6を用
いているため、外部クロックextCLKの周波数が高いと内
部クロックintCLKを外部クロックextCLKにロックさせる
のが困難になるという問題があった。
【００１４】さらに、電源電位ＶCCの変動が激しいとｐ
チャネルＭＯＳトランジスタ6ab、ｎチャネルＭＯＳト
ランジスタ6ahに流れる電流が変化して内部クロックint
CLKの周波数がすぐに変わってしまうため、外部クロッ
クextCLKに内部クロックextCLKをロックするのが困難と
なるという問題があった。
【００１５】この発明は上記した点に鑑みてなされたも
のであり、ループフィルタの出力電位の変化量に対する
内部クロックの変化を小さくすることを第１の目的とし
ている。また、外部クロックの供給が中断して再び与え
られた時でも素早く内部クロックを外部クロックにロッ
クインすることを第２の目的としている。また、高い周
波数の外部クロックにロックできる内部クロックを出力
できるリングオシレータを備えるPLL回路を得ることを
第３の目的としている。さらに、安定した電源電位を供
給する回路を得ることを第４の目的としている。
【００１６】
【課題を解決するための手段】請求項１に係る発明の半
導体装置は、第１および第２のクロック信号入力ノード
を有し、この第１および第２のクロック信号入力ノード
に与えられたクロック信号の周波数および位相の少なく
とも一方の差に応じた第１および第２の比較信号を出力
する比較回路、第１および第２の比較信号を受け、第１
の比較信号の活性化に応答して充放電ノードを充電し、
第２の比較信号の活性化に応答して充放電ノードを放電
するチャージポンプ回路、充放電ノードに接続される第
１の入力ノード、第２の入力ノード、および電流制御信
号を出力する増幅出力ノードを有し、第１の入力ノード
と第２の入力ノートとの電位差に応じた信号を増幅出力
ノードに出力する増幅回路と、第１の電源電位が与えら
れる第１の電源電位ノードと第２の入力ノードとの間に
接続され、ゲートが増幅出力ノードに接続され、増幅回
路の出力信号に従って第１の電源電位ノードと第２の入
力ノードとの間に電流を流すトランジスタと、第２の入
力ノードと第２の電源電位ノードとの間に接続される抵
抗素子とを少なくとも有する電流制御回路、および、電
流制御信号に応じた内部クロック信号を第２のクロック
信号入力ノードに出力する内部クロック信号発生回路を
備えるものである。
【００１７】請求項１に係る発明の半導体装置は、上記
半導体装置において、さらに、電流制御回路内に抵抗値
切り換え電位を出力する抵抗値切り換え回路を備えるも
のとし、抵抗素子を、第２の入力ノードと第２の電源電
位ノードとの間に接続され、ゲートに抵抗値切り換え電
位を受ける抵抗用トランジスタからなるものとしたもの
である。
【００１８】請求項２に係る発明の半導体装置は、第１
および第２のクロック信号入力ノードを有し、この第１
および第２のクロック信号入力ノードに与えられたクロ
ック信号の周波数および位相の少なくとも一方の差に応
じた第１および第２の比較信号を出力する比較回路、第
１および第２の比較信号を受け、第１の比較信号の活性
化に応答して充放電ノードを充電し、第２の比較信号の
活性化に応答して充放電ノードを放電するチャージポン
プ回路、充放電ノードに接続される第１の入力ノード、
第２の入力ノード、および電流制御信号を出力する増幅
出力ノードを有し、第１の入力ノードと第２の入力ノー
トとの電位差に応じた信号を増幅出力ノードに出力する
増幅回路と、第１の電源電位が与えられる第１の電源電
位ノードと第２の入力ノードとの間に接続され、ゲート
が増幅出力ノードに接続され、増幅回路の出力信号に従
って第１の電源電位ノードと第２の入力ノードとの間に
電流を流すトランジスタと、第２の入力ノードと第２の
電源電位ノードとの間に接続される抵抗素子とを少なく
とも有する電流制御回路、および、電流制御信号に応じ
た内部クロック信号を第２のクロック信号入力ノードに
出力する内部クロック信号発生回路を備えるものであ
る。請求項２に係る発明の半導体装置は、上記半導体装
置において、抵抗素子を第２の入力ノードと第２の電源
電位ノードとの間に接続される抵抗用トランジスタから
なるものとし、さらに、電流制御回路内に、第１および
第２の比較信号に応じて抵抗用トランジスタのゲートを
充放電する抵抗制御回路を有する抵抗値切り換え回路を
備えるものである。
【００１９】請求項３に係る発明の半導体装置は、請求
項１または請求項２に係る発明の半導体装置において、
抵抗値切り換え回路を、第１または第２の電源電位の投
入時に抵抗用トランジスタの抵抗値を小さくし、その後
抵抗値を大きくするように抵抗値を切り換えるものとし
たものである。
【００２０】
【００２１】
【００２２】
【００２３】
【００２４】
【００２５】
【００２６】
【００２７】
【００２８】
【００２９】
【００３０】
【００３１】
【００３２】
【００３３】
【００３４】
【００３５】
【００３６】
【００３７】
【００３８】
【００３９】
【００４０】
【作用】請求項１に係る発明においては、内部クロック
信号が直接充放電ノードの電位を受けず、この充放電ノ
ードに接続される増幅回路と、第１および第２の電源電
位ノードの間に直列に接続される増幅回路の出力である
電流制御信号をゲートに受けるトランジスタと抵抗素子
を有する電流制御回路を設け、トランジスタと抵抗素子
の接続点の電位を増幅回路にフィードバックさせ、この
増幅回路からの電流制御信号を内部クロック信号発生回
路に与えて内部クロック信号を変化させているので、充
放電ノードの電位の変化量に対する電流制御信号の変化
量を小さくすることができ、これによって充放電ノード
の電位変化に対する内部クロック信号の変化を小さくす
ることが可能な半導体装置を得ることができる。
【００４１】請求項１に係る発明においては、さらに、
抵抗素子を抵抗用トランジスタで構成し、この抵抗用ト
ランジスタの抵抗値を切り換える抵抗値切り換え回路を
設けて抵抗素子の抵抗値の切り換えを可能にしたので、
抵抗素子の抵抗値を所望の値に切り換えることで充放電
ノードの電位変化に対して内部クロック信号に所望の変
化をさせることが可能となる。
【００４２】請求項２に係る発明においては、請求項１
に係る発明と同様、充放電ノードの電位変化量に対する
電流制御信号の変化量を小さくすることができ、応じ
て、充放電ノードの電位変化に対する内部クロック信号
の変化を小さくすることができる。さらに、請求項２に
係る発明においては、抵抗素子を抵抗用トランジスタで
構成し、第１および第２の比較信号に応じて抵抗用トラ
ンジスタのゲートを充放電する抵抗制御回路を設けて抵
抗素子の抵抗値を切り換えを可能としたので、抵抗素子
の抵抗値を所望の値に切り換えることで充放電ノードの
電位変化に対して内部クロック信号に所望の変化をさせ
ることが可能な半導体装置を得ることができる。
【００４３】請求項３に係る発明においては、請求項１
または２に係る発明の作用に加え、抵抗値切り換え回路
が第１または第２の電源電位の投入時に抵抗用トランジ
スタの抵抗値を小さくし、その後抵抗値を大きくするよ
うに抵抗素子の抵抗値を切り換えるようにしたので、電
源電位投入時は、充放電ノードの電位変化に対して内部
クロック信号の変化が大きく、これによって早く内部ク
ロック信号が第１のクロック信号入力ノードに与えられ
るクロック信号にロックし、ロック後は充放電ノードの
電位変化に対して内部クロック信号の変化が小さく、こ
れによって内部クロック信号の第１のクロック信号入力
ノードに与えられるクロック信号からの変動、つまりジ
ッタが小さくなる。
【００４４】
【００４５】
【００４６】
【００４７】
【００４８】
【００４９】
【００５０】
【００５１】
【００５２】
【００５３】
【００５４】
【００５５】
【００５６】
【００５７】
【００５８】
【００５９】
【００６０】
【００６１】
【００６２】
【００６３】
【００６４】
【実施例】
実施例１．以下にこの発明の実施例１であるSRAM(Stati
c Random Access Memory)が使用されたコンピュータに
ついて、図１から図７に基づいて説明する。図１におい
て100は水晶発振器にから出力される源クロックに基づ
き外部クロック信号extCLKを発生する外部クロック信号
発生回路、200は外部クロック信号発生回路100からの外
部クロック信号extCLKに同期して動作するマイクロプロ
セッサ、300は外部クロック信号発生回路100からの外部
クロック信号extCLKおよびマイクロプロセッサからの制
御信号CTRL（複数の信号を総称する）を受け、制御信号
CTRLに基づき外部クロック信号extCLKに同期してマイク
ロプロセッサから与えられたアドレス信号Ai に対応し
たメモリセルに記憶されたデータをデータDj として出
力したり、マイクロプロセッサから与えられたデータD
j をアドレス信号Ai に対応したメモリセルに記憶するS
RAMである。
【００６５】SRAM300において、310aは外部電源電位ノ
ード300aに与えられる外部電源電位extVCC(5V)およびも
う接地電位ノード300bに与えられるもう１つの外部電源
電位である接地電位GND(0V)を受け、内部電源電位ノー
ド300cに内部電源電位intVCC(3V)を出力する内部電源電
位発生回路（図２）、310bは外部電源電位extVCCおよび
接地電位GNDを受け、クロック用内部電源電位ノード300
dに内部電源電位intVCCを出力するクロック用内部電源
電位発生回路で、この実施例１では内部電源電位発生回
路310aと同じ回路にしている。、320はクロック用内部
電源電位ノード300dからクロック用内部電源電位を受け
て駆動し、内部クロック信号intCLK,φ1,φ2 を出力
し、内部クロック信号intCLKを外部クロック信号extCLK
に同期させる内部クロック信号同期回路（図３）で、こ
の実施例１ではPLL回路により構成されている。
【００６６】330はアドレス信号Ai および内部クロック
信号同期回路320からの内部クロック信号intCLKを受
け、内部クロック信号intCLKのＬレベルからＨレベルへ
の変化時にアドレス信号Ai をラッチして内部アドレス
信号intAi として出力し、アドレス信号Ai を受ける回
路の電流をカットオフする入力バッファ、340aは内部ア
ドレス信号intAi および内部クロック信号同期回路320
からの内部クロック信号φ1 を受け、内部クロック信号
φ1 がＨレベルになると内部アドレス信号intAiに応じ
たワード線の電位WLを上昇させ、内部クロック信号φ1
がＬレベルになると内部アドレス信号intAi によらず全
てのワード線の電位WLを接地電位GNDにする行デコー
ダ、340bは内部アドレス信号intAi および内部クロック
信号同期回路320からの内部クロック信号φ1 を受け、
内部クロック信号φ1 がＨレベルになると内部アドレス
信号intAi に応じた列選択線の電位CSLを上昇させ、内
部クロック信号φ1 がＬレベルになると内部アドレス信
号intAi によらず全ての列選択線の電位CSLを接地電位G
NDにする列デコーダである。
【００６７】350はメモリセルアレイで、複数行および
複数列に配置され、それぞれが１ビットのデータを記憶
する複数のメモリセル351と、複数行に配置されそれぞ
れが対応した行に配置された複数のメモリセルに接続さ
れる複数のワード線352と、複数列に配置されそれぞれ
が対応した列に配置された複数のメモリセルに接続さ
れ、ビット線353aおよび353bを有する複数のビット線対
353と、各ビット線対353に接続され、内部クロック信号
同期回路320から出力される内部クロック信号φ1を受
け、内部クロック信号φ1 がＬレベルになるとビット線
対の電位BL,/BLを内部電源電位intVCCにイコライズする
ビット線イコライズ回路354を有している。
【００６８】そして、メモリセル351は内部電源電位ノ
ード300cと記憶ノード351aとの間に接続され、ポリシリ
コンで形成された高負荷抵抗またはゲートが記憶ノード
351bに接続されるｐチャネル負荷トランジスタからなる
負荷素子351cと、内部電源電位ノード300cと記憶ノード
351bとの間に接続され、ポリシリコンで形成された高負
荷抵抗またはゲートが記憶ノード351aに接続されるｐチ
ャネル負荷トランジスタからなる負荷素子351dと、記憶
ノード351aと接地電位ノード300bとの間に接続され、ゲ
ートが記憶ノード351bに接続されるｎチャネルドライバ
トランジスタ351eと、記憶ノード351bと接地電位ノード
300bとの間に接続され、ゲートが記憶ノード351aに接続
されるｎチャネルドライバトランジスタ351fと、ビット
線353aと記憶ノード351aとの間に接続され、ゲートがワ
ード線352に接続されるｎチャネルアクセストランジス
タ351gと、ビット線353bと記憶ノード351bとの間に接続
され、ゲートがワード線352に接続されるｎチャネルア
クセストランジスタ351hとを有する。
【００６９】さらに、ビット線イコライズ回路354は内
部電源電位ノード300cとビット線353aとの間に接続さ
れ、ゲートに内部クロック信号φ1 を受け、この内部ク
ロック信号φ1 がＬレベルになると導通状態となるプリ
チャージトランジスタ354aと、内部電源電位ノード300c
とビット線353bとの間に接続され、ゲートに内部クロッ
ク信号φ1 を受け、この内部クロック信号φ1 がＬレベ
ルになると導通状態となるプリチャージトランジスタ35
4bと、ビット線353aとビット線353bとの間に接続され、
ゲートに内部クロック信号φ1 を受け、この内部クロッ
ク信号φ1 がＬレベルになると導通状態となるイコライ
ズトランジスタ354cとを有している。
【００７０】360はライトイネーブル信号/WEやアウトプ
ットイネーブル信号/OEなどの制御信号CTRLを受け、読
み出し／書き込み制御信号R/Wを出力する制御回路、370
は入出力回路で、Ｉ／Ｏ線371aおよび371bからなるＩ／
Ｏ線対371と、各ビット線対353とＩ／Ｏ線対371との間
に接続され、列デコーダ340bからの列選択信号CSLを受
け、Ｈレベルにされた列選択信号CSLに応じたビット線
対353とＩ／Ｏ線対371とを接続するＩ／Ｏゲート回路37
2と、Ｉ／Ｏ線対371に接続され、内部クロック信号同期
回路320から出力される内部クロック信号φ2 および制
御回路360からの読み出し／書き込み制御信号R/Wを受
け、読み出し／書き込み制御信号R/Wが読み出しを示
し、かつ内部クロック信号φ2 がＬレベルになると活性
化してＩ／Ｏ線対371に生じた電位差を増幅したデータR
Dj を出力し、それ以外は非活性化されているセンスア
ンプ373と、データWDj および制御回路360からの読み出
し／書き込み制御信号R/Wを受け、読み出し／書き込み
制御信号R/Wが書き込みを示すとデータWDj に応じた電
位差をＩ／Ｏ線対371に与える書き込み回路374とを有す
る。
【００７１】そして、Ｉ／Ｏゲート回路372はビット線3
53aとＩ／Ｏ線371aとの間に接続され、ゲートに列デコ
ーダ340bからの列選択信号CSLを受けるトランジスタ372
aと、ビット線353bとＩ／Ｏ線371bとの間に接続され、
ゲートに列デコーダ340bからの列選択信号CSLを受ける
トランジスタ372bとを有している。
【００７２】380はセンスアンプ373からのデータRDj に
応じたデータDj を読み出しデータとして出力したり、
書き込みデータとして与えられたデータDj に応じたデ
ータWDj を書き込み回路374に与える入出力バッファ
で、制御回路360からの読み出し／書き込み信号R/W、内
部クロック信号同期回路320から出力される内部クロッ
ク信号φ2 を受け、読み出し／書き込み信号R/Wが読み
出しを示すとき、内部クロック信号φ2 がＬレベルであ
るとセンスアンプ373からのデータRDj に応じたデータD
j を読み出しデータとして出力し、Ｈレベルであるとデ
ータRDj をラッチしてデータDj を保持する。。また、
読み出し／書き込み信号R/Wが書き込みを示すとき、デ
ータDj を書き込みデータとして取り込み、このデータD
j に応じたデータWDj を出力する。
【００７３】図２は内部電源電位発生回路310aを示す回
路図である。図２において311は電流供給ノード312から
電流を受け、内部電源電位intVccを定電圧の基準電位V
refにするように動作する定電圧回路で、外部電源電位e
xtVCCおよび接地電位GNDを受け、この外部電源電位extV
CCの変動によらない基準電位(3V)を出力する基準電位発
生回路313と、基準電位発生回路313からの基準電位V
ref および比較電位となる内部電源電位intVccを受け、
内部電源電位intVccが基準電位Vref よりも低いとＬレ
ベル、内部電源電位intVccが基準電位Vref よりも高い
とＨレベルとなるドライバ制御信号DRVを出力する差動
増幅回路314と、電流供給ノード312と内部電源電位ノー
ド300cとの間に接続され、ゲートがドライバ制御信号DR
Vが出力される差動増幅回路314の出力ノード314aに接続
されるｐチャネルドライバトランジスタ315とを有して
いる。
【００７４】基準電位発生回路313は外部電源電位ノー
ド300aと基準電位Vref が出力される基準電位ノード313
aとの間に外部電源電位extVccの変動によらない一定電
流を流す定電流回路313bと、基準電位ノード313aと接地
電位ノード300bとの間に接続される抵抗素子313cとを有
しており、定電流回路313bは外部電源電位ノード300aと
ノード313baとの間に接続され、ゲートがノード313bbと
の間に接続されるｐチャネルＭＯＳトランジスタ313bc
と、ノード313baと接地電位ノード300bとの間に接続さ
れ、ゲートがノード313bdに接続されるｎチャネルＭＯ
Ｓトランジスタ313beと、外部電源電位ノード300aとノ
ード313bbとの間に接続される抵抗素子313bfと、ノード
313bbとノード313bdとの間に接続され、ゲートがノード
313baに接続されるｐチャネルＭＯＳトランジスタ313bg
と、ノード313bdと接地電位ノード300bとの間に接続さ
れ、ゲートがノード313bdに接続されるｎチャネルＭＯ
Ｓトランジスタ313bhと、外部電源電位ノード300aと基
準電位ノード313aとの間に接続され、ゲートがノード31
3bbに接続されるｐチャネルＭＯＳトランジスタ313biと
を有している。
【００７５】差動増幅回路314は外部電源電位ノード300
aとドライバ制御信号DRVを出力する出力ノード314aとの
間に接続され、ゲートがノード314bに接続されるｐチャ
ネルＭＯＳトランジスタ314cと、ノード314aとノード31
4dとの間に接続されゲートに基準電位Vref を受けるｎ
チャネルＭＯＳトランジスタ314eと、外部電源電位ノー
ド300aとノード314bとの間に接続され、ゲートがノード
314bに接続されるｐチャネルＭＯＳトランジスタ314f
と、ノード314bとノード314dとの間に接続されゲートに
内部電源電位intVccを受けるｎチャネルＭＯＳトランジ
スタ314gと、ノード314dと接地電位ノード300bとの間に
接続され、ゲートが外部電源電位ノード300aに接続され
るｎチャネルＭＯＳトランジスタ314hとを有している。
【００７６】316は内部電源電位intVccの所定電位であ
る基準電位Vref からのずれに応じて、内部電源電位int
Vccの基準電位Vref に対するアンダーシュートおよびオ
ーバーシュートが最小値になるように電流供給ノード31
2に電流を供給する電流供給回路で、外部電源電位ノー
ド300aと電流供給ノード312との間に接続されるｐチャ
ネル電流制御トランジスタ316aと、基準電位発生回路31
3からの基準電位Vrefおよび内部電源電位intVccを受
け、内部電源電位intVccの基準電位Vref に対するアン
ダーシュートが大きくなると電流制御トランジスタ316a
のゲートを放電し、オーバーシュートが大きくなると電
流制御トランジスタ316aのゲートを充電する電流制御回
路316bとを有する。
【００７７】電流制御回路316bは内部電源電位intVccお
よび基準電位Vref を受け、内部電源電位intVccが基準
電位Vref よりも高いとＬレベル、低いとＨレベルの信
号を出力し、定電圧回路311における差動増幅回路314と
同じ構成の差動増幅回路316baおよび316bbを有する比較
回路316bcと、外部電源電位ノード300aと電流制御トラ
ンジスタ316aのゲートに接続されるノード316bdとの間
に接続され、ゲートが差動増幅回路316baの出力に接続
されるｐチャネルＭＯＳトランジスタ316beおよびノー
ド316bdと接地電位ノード300bとの間に接続されるｎチ
ャネルＭＯＳトランジスタ316bfを有するチャージポン
プ回路316bgと、ノード316bdと接地電位ノード300bとの
間に接続されるキャパシタ316bhを有するループフィル
タ316biとを有する。
【００７８】次に図２に示された内部電源電位発生回路
の動作について説明しておく。外部電源電位extVccが5V
±2V程度であれば基準電位発生回路313から出力される
基準電位Vref は外部電源電位extVccの変動によらず3V
となる。差動増幅回路314はこの基準電位Vref と内部電
源電位intVccを受け、内部電源電位ノード300cに接続さ
れているデコーダ340aおよび340bやメモリセル351など
の内部回路が動作して電流を消費することで内部電源電
位intVccが基準電位Vref よりも低下（アンダーシュー
ト）すると、出力ノード314aから出力されるドライバ制
御信号DRVを低下させドライバトランジスタ315を導通状
態にする。このドライバトランジスタ315が導通するこ
とによって電流供給ノード312から内部電源電位ノード3
00cに電流が流れ、内部電源電位intVccが上昇する。そ
して、内部電源電位ノード300cに電流が流れ込むことに
よって内部電源電位intVccが基準電位Vref を越えてこ
の基準電位Vref よりも高くなると（オーバーシュー
ト）、差動増幅回路314はドライバ制御信号DRVを上昇さ
せドライバトランジスタを非導通状態にする。すると、
内部電源電位intVccはデコーダ340aおよび340bやメモリ
セル351などの内部回路により消費されて低下してい
く。従って、電流供給ノード312に供給される電流が小
さければ基準電位Vref よりも低下した内部電源電位int
Vccがなかなか上昇せずアンダーシュートが大きくな
り、電流供給ノード312に供給電流が小さければ内部電
源電位intVccに流れ込む電流が大きくなりオーバーシュ
ートが大きくなる。
【００７９】図３は電流供給回路316のアンダーシュー
トが大きくなった時の動作を示すタイミング図で、ま
ず、内部電源電位intVccのアンダーシュートが図３の
（ａ）のｔ1 からｔ2 の期間に示すように大きくなる
と、比較回路316bcにおける差動増幅回路316baおよび31
6bbからの出力電位Va が図３の（ｂ）に示すように長期
間Ｈレベルとなり、チャージポンプ回路316bgにおける
ｐチャネルＭＯＳトランジスタ316beが非導通状態、ｎ
チャネルＭＯＳトランジスタ316bfが導通状態となる期
間が長くなり、電流制御トランジスタ316aのゲート電位
Vg が図３の（ｃ）に示すように大きく低下し、これに
よって電流制御トランジスタ316aを介して電流供給ノー
ド312に供給される電流Is が図３の（ｄ）に示すように
大きくなり、内部電源電位intVccのアンダーシュートが
図３の（ａ）の時刻ｔ3 からｔ4 の期間に示すように抑
制される。なお、時刻ｔ2 以降は差動増幅回路316baお
よび差動増幅回路316bbの出力VaのＬレベルおよびＨレ
ベルになる期間が図３の（ｂ）に示すように同程度に短
くなるので、電流制御トランジスタ316aのゲート電位Vg
および供給電流Is はそれぞれ図３の（ｃ）および
（ｄ）に示すようにほとんど変化しなくなる。
【００８０】図４は電流供給回路316のオーバーシュー
トが大きくなった時の動作を示すタイミング図で、ま
ず、内部電源電位intVccのオーバーシュートが図４の
（ａ）のｔ1 からｔ2 の期間に示すように大きくなる
と、比較回路316bcにおける差動増幅回路316baおよび31
6bbからの出力電位Va が図４の（ｂ）に示すように長期
間Ｌレベルとなり、チャージポンプ回路316bgにおける
ｐチャネルＭＯＳトランジスタ316beが導通状態、ｎチ
ャネルＭＯＳトランジスタ316bfが非導通状態となる期
間が長くなり、電流制御トランジスタ316aのゲート電位
Vg が図４の（ｃ）に示すように大きく上昇し、これに
よって電流制御トランジスタ316aを介して電流供給ノー
ド312に供給される電流Is が図４の（ｄ）に示すように
大きくなり、内部電源電位intVccのオーバーシュートが
図４の（ａ）の時刻ｔ3 からｔ4 の期間に示すように抑
制される。なお、時刻ｔ2 以降は差動増幅回路316baお
よび差動増幅回路316bbの出力VaのＬレベルおよびＨレ
ベルになる期間が図４の（ｂ）に示すように同程度に短
くなるので、電流制御トランジスタ316aのゲート電位Vg
および供給電流Is はそれぞれ図４の（ｃ）および
（ｄ）に示すようにほとんど変化しなくなる。
【００８１】図５は内部クロック信号同期回路320を示
す回路図である。図５において321は外部クロック信号e
xtCLKが与えられる外部クロック信号入力ノード321aお
よび内部クロック信号入力ノード321bを有し、内部クロ
ック信号intCLKと外部クロック信号extCLKとの周波数お
よび位相のずれに応じた比較信号/UPおよびDOWNを出力
する位相比較回路で、比較信号/UPを内部クロック信号i
ntCLKの周波数が外部クロック信号extCLKの周波数より
も大きいときまたは内部クロック信号intCLKの位相が外
部クロック信号extCLKの位相よりも早いときＨレベル
に、内部クロック信号intCLKの周波数が外部クロック信
号extCLKの周波数よりも小さいときまたは内部クロック
信号intCLKの位相が外部クロック信号extCLKの位相より
も遅いときＬレベルにし、比較信号DOWNを内部クロック
信号intCLKの周波数が外部クロック信号extCLKの周波数
よりも大きいときまたは内部クロック信号intCLKの位相
が外部クロック信号extCLKの位相よりも早いときＨレベ
ルに、内部クロック信号intCLKの周波数が外部クロック
信号extCLKの周波数よりも小さいときまたは内部クロッ
ク信号intCLKの位相が外部クロック信号extCLKの位相よ
りも遅いときＬレベルにする。
【００８２】322は位相比較回路321からの比較信号/UP
およびDOWNを受け、比較信号/UPがＬレベルで比較信号D
OWNがＬレベルのときは充放電ノード322aに電荷を供給
し、比較信号/UPがＨレベルで比較信号DOWNがＨレベル
のときは充放電ノード322aから電荷を引き抜くチャージ
ポンプ回路で、内部電源電位ノード300cとノード322bと
の間に定電流を流し、内部電源電位発生回路310aの基準
電位発生回路313における定電流回路313bと同じ構成の
定電流回路322cと、ノード322bと充放電ノード322aとの
間に接続され、ゲートに位相比較回路321からの比較信
号/UPを受けるｐチャネルＭＯＳトランジスタ322dと、
充放電ノード322aとノード322eとの間に接続され、ゲー
トに位相比較回路321からの比較信号DOWNを受けるｎチ
ャネルＭＯＳトランジスタ322fと、ノード322eと接地電
位300bとの間に定電流を流し、定電流回路322cと同じ構
成の定電流回路322gとを有している。
【００８３】323は充放電ノード322aの電位が上昇する
と低下するｐチャネル電流制御信号Vp および電流制御
信号充放電ノード322aの電位が上昇すると上昇するｎチ
ャネル電流制御信号Vn を出力する電流制御回路で、充
放電ノード322aに接続されるノード323aとノード323bと
の間に接続され、充放電ノード322aの電位を受けてこの
電位に応じた電位をノード323bに出力するループフィル
タ323cと、ノード323bに接続され、ループフィルタ323c
を介して充放電ノード322aに接続される第１の入力ノー
ド323da、第２の入力ノード323dbおよび増幅出力ノード
323dcを有し、第２の入力ノード323dbの電位と第１の入
力ノード323daの電位差を増幅したｐチャネル電流制御
信号Vp を増幅出力ノード323dcに出力するオペアンプ32
3dと、ｐチャネル電流制御信号Vp を受けてこのｐチャ
ネル電流制御信号Vp に応じたフィードバック電位Vf を
オペアンプ323dの第２の入力ノード323dbに与え、オペ
アンプ323dとでｐチャネル電流制御信号Vp を制御する
ｐチャネル電流制御回路323eと、ｐチャネル電流制御信
号Vp を受けてこのｐチャネル電流制御信号Vp に応じた
ｎチャネル電流制御信号Vn を出力するｎチャネル電流
制御回路323fとを有している。
【００８４】ループフィルタ323cはノード323aとノード
323bとの間に接続された抵抗素子323caと、ノード323b
とノード323cbとの間に接続された抵抗素子323ccと、ノ
ード323cbと接地電位ノード300bとの間に接続されるキ
ャパシタ323cdとを有している。また、オペアンプ323d
は内部電源電位発生回路310aにおける差動増幅回路314
と同じ構成となっている。また、ｐチャネル電流制御回
路323eはクロック用内部電源電位ノード300dとフィード
バック電位Vf が出力され、オペアンプ323d の第２の入
力ノード323dbに接続されるノード323eaとの間に接続さ
れ、ゲートがオペアンプ323dの増幅出力ノード323dcに
接続されるｐチャネルＭＯＳトランジスタ323ebと、ノ
ード323eaに接続されるノード323ecと接地電位ノード30
0bとの間に接続される抵抗素子323edと、ノード323eaと
接地電位ノード300bとの間に接続されるキャパシタ323e
eとを有している。さらに、ｎチャネル電流制御回路323
fはクロック用内部電源電位ノード300dとｎチャネル電
流制御信号Vn が出力されるノード323faとの間に接続さ
れ、ゲートがオペアンプ323dにおける増幅出力ノード32
3dcに接続されるｐチャネルＭＯＳトランジスタ323fb
と、ノード323faと接地電位ノード300bとの間に接続さ
れ、ゲートがノード323faに接続されるｎチャネルＭＯ
Ｓトランジスタ323fcとを有している。
【００８５】324はクロック用内部電源電位ノード300d
からの内部電源電位intVccにより駆動され、ｐチャネル
電流制御信号Vp およびｎチャネル電流制御信号Vn を受
け、このｐチャネル電流制御信号Vp およびｎチャネル
電流制御信号Vn により駆動電流が制御され、駆動電流
が大きいと周波数が大きくなり、駆動電流が小さいと周
波数が小さくなる内部クロック信号intCLKを位相比較回
路321における内部クロック信号入力ノード321bに接続
される内部クロック信号出力ノード325に出力する内部
クロック信号発生回路で、ｐチャネル電流制御信号Vp
およびｎチャネル電流制御信号Vn により駆動電流が制
御される3段のインバータ324aからなるリングオシレー
タにより構成されている。
【００８６】そして、インバータ324aはクロック用内部
電源電位ノード300dとノード324aaとの間に接続され、
ゲートがオペアンプ323dにおける増幅出力ノード323dc
に接続されるｐチャネル電流制御トランジスタ324ab
と、ノード324aaとノード324acとの間に接続され、ゲー
トがノード324adに接続されるｐチャネルＭＯＳトラン
ジスタ324aeと、ノード324acとノード324afとの間に接
続され、ゲートがノード324adに接続されるｎチャネル
ＭＯＳトランジスタ324agと、ノード324afとノード300b
との間に接続され、ゲートがｎチャネル電流制御回路32
3fにおけるノード323faに接続されるｎチャネル電流制
御トランジスタ324ahとを有している。
【００８７】次に図５に示された内部クロック信号同期
回路320の動作について説明しておく。まず、内部クロ
ック信号intCLKの周波数が外部クロック信号extCLKの周
波数よりも大きいときまたは内部クロック信号intCLKの
位相が外部クロック信号extCLKの位相よりも早いとき
は、位相比較回路321が比較信号/UPおよびDOWNをＨレベ
ルにする。するとこの信号を受けるチャージポンプ回路
322におけるｐチャネルＭＯＳトランジスタ322dが非導
通状態、ｎチャネルＭＯＳトランジスタ322fが導通状態
となり、充放電ノード322aから電荷が引き抜かれ、これ
によってループフィルタ323cを介してノード323bの電位
が低下し、オペアンプ323dにおける第１の入力ノード32
3daの入力電位Vinが低下する。すると、オペアンプ323d
はフィードバック電位Vf が入力電位Vinに等しくなるよ
うにｐチャネル電流制御信号Vp を上昇させる。また、
ｐチャネル電流制御信号VP を受けるｎチャネル電流制
御回路323fにおけるｐチャネルＭＯＳトランジスタ323f
bに流れる電流は小さくなり、ノード323faから出力され
るｎチャネル電流制御信号Vn が低下していき、ｎチャ
ネルＭＯＳトランジスタ323fcに流れる電流がｐチャネ
ルＭＯＳトランジスタ323fbを流れる電流に等しくなる
レベルでｎチャネル電流制御信号Vn が落ち着く。
【００８８】さらに、ｐチャネル電流制御信号VP が上
昇してｎチャネル電流制御信号Vn が低下したのを受け
て、内部クロック信号発生回路324の各インバータ324a
におけるｐチャネル電流制御トランジスタ324abおよび
ｎチャネル電流制御トランジスタ324ahに流れる電流が
小さくなり、これによりインバータ324aの遅延時間が大
きくなる。その結果、内部クロック信号発生回路324か
ら出力される内部クロックintCLKの周波数が小さくな
り、また、周波数が小さくなることによって次の周期の
クロックが遅れて発生されて位相の進みが戻される。
【００８９】次に、内部クロックintCLK周波数が外部ク
ロックextCLKの周波数よりも小さいときまたは内部クロ
ックintCLKの位相が外部クロックextCLKの位相よりも遅
いときは位相比較回路321が比較信号/UPおよびDOWNをＬ
レベルにする。するとこの信号を受けるチャージポンプ
回路322におけるｐチャネルＭＯＳトランジスタ322dが
導通状態、ｎチャネルＭＯＳトランジスタ322fが導通状
態となり、充放電ノード322aに電荷が充電され、これに
よってループフィルタ323cを介してノード323bの電位が
上昇し、オペアンプ323dにおける第１の入力ノード323d
aの入力電位Vinが上昇する。すると、オペアンプ323dは
フィードバック電位Vf が入力電位Vinに等しくなるよう
にｐチャネル電流制御信号Vp を低下させる。また、ｐ
チャネル電流制御信号VP を受けるｎチャネル電流制御
回路323fにおけるｐチャネルＭＯＳトランジスタ323fb
に流れる電流は大きくなり、ノード323faから出力され
るｎチャネル電流制御信号Vn が上昇していき、ｎチャ
ネルＭＯＳトランジスタ323fcに流れる電流がｐチャネ
ルＭＯＳトランジスタ323fbを流れる電流に等しくなる
レベルでｎチャネル電流制御信号Vn が落ち着く。
【００９０】さらに、ｐチャネル電流制御信号VP が低
下してｎチャネル電流制御信号Vn が上昇したのを受け
て、内部クロック信号発生回路324の各インバータ324a
におけるｐチャネル電流制御トランジスタ324abおよび
ｎチャネル電流制御トランジスタ324ahに流れる電流が
大きくなり、これによりインバータ324aの遅延時間が小
さくなる。その結果、内部クロック信号発生回路324か
ら出力される内部クロックintCLKの周波数が大きくな
り、また、周波数が大きくなることによって次の周期の
クロックが早めに発生されて位相の遅れが取り戻され
る。
【００９１】ここで、ｐチャネル電流制御トランジスタ
324abおよびｎチャネル電流制御トランジスタ324ahに流
れる電流は、ｎチャネル電流制御回路323fにより等しく
なっており、また、ｐチャネル電流制御トランジスタ32
4abに流れる電流はｐチャネル電流制御トランジスタ323
eにおけるｐチャネルＭＯＳトランジスタ323ebとゲート
に受ける電位Vp が等しいため、このｐチャネルＭＯＳ
トランジスタ323ebに流れる電流に等しい。このｐチャ
ネルＭＯＳトランジスタ323ebに流れる電流は抵抗値Rの
抵抗素子323edに流れる電流Iに等しく、この抵抗素子32
3edの両端にかかる電圧はノード323eaのフィードバック
電位Vf がオペアンプ323dにおける第１の入力ノード323
daに与えられる入力電位Vinに等しくされるのでVinとな
るため、I=Vin/Rとなり、この電流の入力電位Vinの変化
に対する変化量は1/Rに比例するため、抵抗値Rを十分大
きくすれば入力電位Vinが大きく変化しても電流Iの変化
量はわずかで、内部クロック信号intCLKの制御が容易に
なるとともに、外部クロック信号extCLKにロックされた
後のジッタが小さくなる。
【００９２】図６は内部クロック信号同期回路320の動
作を示すタイミング図で、まず、図６の（ａ）および
（ｂ）に示すように時刻ｔ1 の寸前では外部クロック信
号extCLKおよび内部クロック信号intCLKが共にＬレベル
で同じレベルとなっているので位相比較回路321は比較
信号/UPを図６の（ｃ）に示すようにＨレベル、比較信
号DOWNを図６の（ｄ）に示すようにＬレベルにしてお
り、チャージポンプ回路322は充放電ノード322aを充放
電しない。そして、図６の（ａ）および（ｂ）に示すよ
うに外部クロック信号extCLKがＨレベルに立ち上がる時
刻ｔ2 よりも早く内部クロック信号intCLKが時刻ｔ1 で
立ち上がると、内部クロック信号intCLKが外部クロック
信号extCLKよりも位相が進んでいることを位相比較回路
321が検知して比較信号/UPは図６の（ｃ）に示すように
Ｈレベルのまま比較信号DOWNを図６の（ｄ）に示すよう
にＨレベルに立ち上げる。すると、チャージポンプ回路
322におけるｎチャネルＭＯＳトランジスタ322fが導通
状態となり、充放電ノード322aから電荷が引き抜かれ、
これを受けて電流制御回路323はｐチャネル電流制御信
号Vp を図６の（ｅ）に示すように上昇させ、これによ
り内部クロック信号の周波数が小さくなる。
【００９３】そして、外部クロック信号extCLKが図６の
（ａ）に示すように時刻ｔ2 で立ち上がると、外部クロ
ック信号extCLKと内部クロック信号intCLKが共にＨレベ
ルとなるので位相比較回路321は比較信号/UPを図６の
（ｃ）に示すようにＨレベル、比較信号DOWNを図６の
（ｄ）に示すようにＬレベルにし、チャージポンプ回路
322は充放電ノード322aの充放電を行わなくなる。そし
て、外部クロック信号extCLKが図６の（ａ）に示すよう
に時刻ｔ3 で立ち下がると、内部クロック信号intCLKが
外部クロック信号extCLKよりも位相が遅れていることを
位相比較回路321が検知して比較信号/UPは図６の（ｃ）
に示すようにＬレベルにされ、比較信号DOWNは図６の
（ｄ）に示すようにＬレベルのままとなる。すると、チ
ャージポンプ回路322におけるｐチャネルＭＯＳトラン
ジスタ322bが導通状態となり、充放電ノード322aに電荷
が充電され、これを受けて電流制御回路323はｐチャネ
ル電流制御信号Vp を図６の（ｅ）に示すように低下さ
せ、これにより内部クロック信号intCLKの周波数が大き
くなり、この内部クロック信号intCLKは図６の（ｂ）に
示すように時刻ｔ4 で立ち下がる。すると、外部クロッ
ク信号extCLKおよび内部クロック信号intCLKは共にＬレ
ベルとなるので、位相比較回路321は比較信号/UPを図６
の（ｃ）に示すようにＨレベル、比較信号DOWNを図６の
（ｄ）に示すようにＬレベルにし、チャージポンプ回路
322は充放電ノード322aの充放電を行わなくなる。
【００９４】そして、外部クロック信号extCLKが図６の
（ａ）に示すように時刻ｔ5 で立ち上がると、内部クロ
ック信号intCLKが外部クロック信号extCLKよりも位相が
遅れていることを位相比較回路321が検知して比較信号/
UPは図６の（ｃ）に示すようにＬレベルにされ、比較信
号DOWNは図６の（ｄ）に示すようにＬレベルのままとな
る。すると、再びチャージポンプ回路322により充放電
ノード322aに電荷が充電され、これを受けて電流制御回
路323はｐチャネル電流制御信号Vp を図６の（ｅ）に示
すように低下させ、これにより内部クロック信号intCLK
の周波数がさらに大きくなり、この内部クロック信号in
tCLKは図６の（ｂ）に示すように時刻ｔ6 で立ち上が
る。すると、外部クロック信号extCLKおよび内部クロッ
ク信号intCLKは共にＨレベルとなるので、位相比較回路
321は比較信号/UPを図６の（ｃ）に示すようにＨレベ
ル、比較信号DOWNを図６の（ｄ）に示すようにＬレベル
にし、チャージポンプ回路322は充放電ノード322aの充
放電を行わなくなる。
【００９５】そして、外部クロック信号extCLKが図６の
（ａ）に示すように時刻ｔ7 で立ち下がると、内部クロ
ック信号intCLKが外部クロック信号extCLKよりも位相が
遅れていることを位相比較回路321が検知して比較信号/
UPは図６の（ｃ）に示すようにＬレベルにされ、比較信
号DOWNは図６の（ｄ）に示すようにＬレベルのままとな
る。すると、再びチャージポンプ回路322により充放電
ノード322aに電荷が充電され、これを受けて電流制御回
路323はｐチャネル電流制御信号Vp を図６の（ｅ）に示
すように低下させ、これにより内部クロック信号intCLK
の周波数がさらに大きくなり、この内部クロック信号in
tCLKは図６の（ｂ）に示すように時刻ｔ8 で立ち上が
る。すると、外部クロック信号extCLKおよび内部クロッ
ク信号intCLKは共にＬレベルとなるので、位相比較回路
321は比較信号/UPを図６の（ｃ）に示すようにＨレベ
ル、比較信号DOWNを図６の（ｄ）に示すようにＬレベル
にし、チャージポンプ回路322は充放電ノード322aの充
放電を行わなくなる。
【００９６】そして、図６の（ａ）および（ｂ）に示す
ように外部クロック信号extCLKがＬレベルに立ち下がる
時刻ｔ12よりも早く内部クロック信号intCLKが時刻ｔ11
で立ち下がると、内部クロック信号intCLKが外部クロッ
ク信号extCLKよりも位相が進んでいることを位相比較回
路321が検知して比較信号/UPは図６の（ｃ）に示すよう
にＨレベルのまま比較信号DOWNを図６の（ｄ）に示すよ
うにＨレベルに立ち上げる。すると、チャージポンプ回
路322により充放電ノード322aから電荷が引き抜かれ、
これを受けて電流制御回路323はｐチャネル電流制御信
号Vp を図６の（ｅ）に示すように上昇させ、これによ
り内部クロック信号の周波数が小さくなる。そして、外
部クロック信号extCLKが図６の（ａ）に示すように時刻
ｔ12で立ち下がると、外部クロック信号extCLKと内部ク
ロック信号intCLKが共にＬレベルとなるので位相比較回
路321は比較信号/UPを図６の（ｃ）に示すようにＨレベ
ル、比較信号DOWNを図６の（ｄ）に示すようにＬレベル
にし、チャージポンプ回路322は充放電ノード322aの充
放電を行わなくなる。
【００９７】そして、図６の（ａ）および（ｂ）に示す
ように外部クロック信号extCLKがＨレベルに立ち上がる
時刻ｔ14よりも早く内部クロック信号intCLKが時刻ｔ13
で立ち上がると、内部クロック信号intCLKが外部クロッ
ク信号extCLKよりも位相が進んでいることを位相比較回
路321が検知して比較信号/UPは図６の（ｃ）に示すよう
にＨレベルのまま比較信号DOWNを図６の（ｄ）に示すよ
うにＨレベルに立ち上げる。すると、チャージポンプ回
路322により充放電ノード322aから電荷が引き抜かれ、
これを受けて電流制御回路323はｐチャネル電流制御信
号Vp を図６の（ｅ）に示すように上昇させ、これによ
り内部クロック信号の周波数が小さくなる。そして、外
部クロック信号extCLKが図６の（ａ）に示すように時刻
ｔ12で立ち下がると、外部クロック信号extCLKと内部ク
ロック信号intCLKが共にＬレベルとなるので位相比較回
路321は比較信号/UPを図６の（ｃ）に示すようにＨレベ
ル、比較信号DOWNを図６の（ｄ）に示すようにＬレベル
にし、チャージポンプ回路322は充放電ノード322aの充
放電を行わなくなる。
【００９８】そして、図６の（ａ）および（ｂ）に示す
ように外部クロック信号extCLKがＬレベルに立ち下がる
時刻ｔ16よりも早く内部クロック信号intCLKが時刻ｔ15
で立ち下がると、内部クロック信号intCLKが外部クロッ
ク信号extCLKよりも位相が進んでいることを位相比較回
路321が検知して比較信号/UPは図６の（ｃ）に示すよう
にＨレベルのまま比較信号DOWNを図６の（ｄ）に示すよ
うにＨレベルに立ち上げる。すると、チャージポンプ回
路322により充放電ノード322aから電荷が引き抜かれ、
これを受けて電流制御回路323はｐチャネル電流制御信
号Vp を図６の（ｅ）に示すように上昇させ、これによ
り内部クロック信号の周波数が小さくなる。そして、外
部クロック信号extCLKが図６の（ａ）に示すように時刻
ｔ16で立ち下がると、外部クロック信号extCLKと内部ク
ロック信号intCLKが共にＬレベルとなるので位相比較回
路321は比較信号/UPを図６の（ｃ）に示すようにＨレベ
ル、比較信号DOWNを図６の（ｄ）に示すようにＬレベル
にし、チャージポンプ回路322は充放電ノード322aの充
放電を行わなくなる。
【００９９】以上のように内部クロック信号intCLKが外
部クロック信号extCLKに同期されると（ロックインされ
ると）、図６における時刻ｔ17以降に示されるように比
較信号/UPおよびDOWNはほとんど活性化されず、図６の
（ｃ）および（ｄ）にそれぞれ示すように外部クロック
信号extCLKの立ち上がりおよび立ち下がりでわずかに活
性化されるだけで、従ってチャージポンプ回路322によ
る充放電ノード322aの充放電はほとんど行われず、電流
制御回路323から出力されるｐチャネル電流制御信号Vp
もほとんど変化せずほぼ一定となる。
【０１００】次に、SRAM300の読み出し動作について図
７に基づき説明する。従ってマイクロプロセッサ200か
ら与えられる制御信号CTRLは読み出しを示している。ま
た、ここでは、内部クロック信号intCLKは既に内部クロ
ック信号同期回路320により外部クロック信号extCLKに
ロックインされているとする。まず、アドレス信号Aiが
図７の（ｄ）に示すようにアドレスadd0にされ、内部ク
ロック信号intCLKが図７の（ａ）に示すように時刻ｔ1
でＬレベルからＨレベルに変化すると、この内部クロッ
ク信号intCLKを受けるアドレスバッファ330はアドレス
信号Ai をラッチして内部アドレス信号intAi として出
力し、アドレス信号Ai を受ける回路の電流をカットオ
フする。
【０１０１】次に、図７の（ｃ）に示すように内部クロ
ック信号φ2 が時刻ｔ2 でＬレベルになると、この内部
クロック信号φ2 を受ける入出力バッファ380は以前の
アクセスで出力されたデータのラッチを解除し、内部ク
ロック信号φ2 を受けるセンスアンプ373は活性化され
る。そして、図７の（ｂ）に示すように内部クロック信
号φ1 が時刻ｔ3 でＨレベルになると、この内部クロッ
ク信号φ1 を受けるビット線イコライズ回路354はビッ
ト線対353のイコライズ／プリチャージを中断する。ま
た、内部クロック信号φ1 を受ける行デコーダ340aは活
性化して内部アドレス信号intAi に応じたワード線の電
位WLを図７の（ｅ）に示すように上昇させ、これにより
メモリセル351からビット線対353にデータが読み出さ
れ、ビット線対353に電位差が生じる。
【０１０２】また、内部クロック信号φ1 を受ける列デ
コーダ340bは活性化して内部アドレス信号intAi に応じ
た列選択信号CSLを図７の（ｆ）に示すように上昇さ
せ、この列選択信号CSLを受けるＩ／Ｏゲート回路372は
ビット線対353に生じた電位差をＩ／Ｏ線対371に伝達す
る。すると、センスアンプ373はこのＩ／Ｏ線対371に生
じた電位差に応じてＨレベルまたはＬレベルのデータRD
j を出力し、入出力バッファ380はこれを受けて図７の
（ｇ）に示すようにデータDj をd0にする。また、内部
クロック信号φ2 が時刻ｔ4 でＨレベルになると、これ
を受ける入出力バッファ380はd0を示しているデータDj
をラッチし、内部クロック信号φ2 を受けるセンスアン
プ373は非活性化される。
【０１０３】そして、内部クロック信号φ1 が図７の
（ｂ）に示すように時刻ｔ5 でＬレベルになると、この
内部クロック信号φ1 を受ける行デコーダ340aおよび列
デコーダ340bは共に非活性化され、全てのワード線352
の電位WLが図７の（ｅ）に示されるようにＬレベルとさ
れ、全ての列選択信号CSLが図７の（ｆ）に示すように
Ｌレベルとされる。また、内部クロック信号φ1 を受け
るビット線イコライズ回路354はビット線対353を内部電
源電位intVccにイコライズ／プリチャージする。そし
て、図７の（ｄ）に示すようにアドレス信号Ai が次に
アクセスするアドレスadd1にされ、内部クロック信号in
tCLKが図７の（ａ）に示すように時刻ｔ6 で再びＬレベ
ルからＨレベルに変化すると、時刻ｔ1 から時刻ｔ6 の
前のシステムサイクルにおける動作と同様に動作し、d1
を示すデータDj が図７の（ｇ）に示すように出力され
る。
【０１０４】以上のようにこの実施例１においては、SR
AM300が内部クロック信号同期回路320を備え、この内部
クロック信号同期回路320からの内部クロック信号intCL
K,φ1,φ2 に応じて、アドレスバッファ330の消費電流
をカットオフしたり、行デコーダ340a、列デコーダ340b
およびセンスアンプ373を非活性化しているので１シス
テムサイクル中にずっと動作状態にさせておくよりも消
費電力が小さい。
【０１０５】また、内部クロック信号同期回路320が外
部電源電位extVCCの変動に比べ変動の少ない内部電源電
位intVCCによって駆動されるので、内部クロック信号in
tCLKを外部クロック信号extCLKにロックするのが容易に
なる。また、ロックイン後の内部クロック信号intCLKの
ジッタが小さくなる。
【０１０６】また、内部クロック信号同期回路320に内
部電源電位intVccを供給するクロック用内部電源電位発
生回路310bを他の内部回路に内部電源電位intVccを供給
する内部電源電位発生回路310aと分離したので、内部ク
ロック信号同期回路320に供給される内部電源電位intVc
cは安定し、さらに内部クロック信号intCLKを外部クロ
ック信号extCLKにロックするのが容易になるとともに、
ロックイン後の内部クロック信号intCLKのジッタが小さ
くなる。
【０１０７】また、内部電源電位発生回路310aおよび31
0bにおいて、内部電源電位intVccの基準電位Vref に対
するアンダーシュートおよびオーバーシュートが小さく
なるように電流供給ノード312に電流を供給する電流供
給回路316を設けたので、安定した内部電源電位intVCC
を得ることができる。
【０１０８】さらに、内部クロック信号同期回路320に
おいて、ループフィルタ323cからの入力電位Vinで直接
内部クロック信号発生回路324の駆動電流を制御せずに
オペアンプ323dから出力されるｐチャネル電流制御信号
Vp で制御し、駆動電流が入力電位Vinに比例して変化す
るので、わずかな入力電位Vinの変化により内部クロッ
ク信号発生回路324の駆動電流が大きく変化するのを抑
制でき、内部クロック信号intCLKが外部クロック信号ex
tCLKにロックインした後の内部クロック信号intCLKの外
部クロック信号extCLKからのずれ（ジッタ）を小さくで
きる。
【０１０９】実施例２．以下にこの発明の実施例２であ
るSRAM(Static Random Access Memory)が使用されたコ
ンピュータについて、図８から図１１に基づいて説明す
る。この実施例２が実施例１と異なる点は、SRAM300の
内部クロック信号同期回路320における電流制御回路323
の構成である。以下、実施例１と同じものには同一符号
を付けて説明を省略し、異なる点について説明する。
【０１１０】図８はこの実施例２における内部クロック
信号同期回路320の回路図を示しており、図８において3
23gは充放電ノード322aと、ノード323aとの間に接続さ
れ外部クロック信号入力ノード321aへの外部クロック信
号extCLKの供給が中断されるとそれぞれＨレベルおよび
Ｌレベルとなる保持信号HDおよび/HDを受け、この保持
信号HDおよび/HDがそれぞれＨレベルおよびＬレベルに
なると非導通状態となるトランスファゲートで、充放電
ノード322aとノード323aとの間に接続され、ゲートに保
持信号HDを受けるｐチャネルＭＯＳトランジスタ323ga
および充放電ノード322aとノード323aとの間にｐチャネ
ルＭＯＳトランジスタ323gaと並列に接続され、ゲート
に保持信号/HDを受けるｎチャネルＭＯＳトランジスタ3
23gbを有している。従って、オペアンプ323dの第１の入
力ノード323daはループフィルタ323cおよびトランスフ
ァゲート323gを介して充放電ノード322aに接続されるこ
とになる。
【０１１１】また、ｐチャネル電流制御回路323eはノー
ド323eaとノード323ecとの間に接続され、外部クロック
信号入力ノード321aへの外部クロック信号extCLKの供給
が中断されるとそれぞれＨレベルおよびＬレベルとなる
保持信号HDおよび/HDを受け、この保持信号HDおよび/HD
がそれぞれＨレベルおよびＬレベルになると非導通状態
となり、ノード323eaとノード323ecとの間に接続され、
ゲートに保持信号HDを受けるｐチャネルＭＯＳトランジ
スタ323efおよびノード323eaとノード323ecとの間に接
続され、ゲートに保持信号/HDを受けるｎチャネルＭＯ
Ｓトランジスタ323egを有するトランスファゲート323eh
をさらに備えている。
【０１１２】また、電流制御回路323は外部電源電位ext
VCCおよび接地電位GNDの投入時に電位が高く、その後電
位が低下して低い電位に維持される抵抗値切り換え電位
Vrを出力する抵抗値切り換え回路323h（図9、10および1
1）をさらに備え、ｐチャネル電流制御回路323eにおけ
る抵抗素子がノード323ecと接地電位ノード300bとの間
に接続され、ゲートが抵抗値切り換え回路323hからの抵
抗値切り換え電位Vrを受けるｎチャネル抵抗用トランジ
スタ323eiから構成されている。このｎチャネル抵抗用
トランジスタ323eiはトランスファゲート323ehを介して
オペアンプ323dにおける第２の入力ノード323dbに接続
されている。
【０１１３】図９は抵抗値切り換え回路323hの具体的回
路を示しており、この抵抗値切り換え回路323hは、抵抗
値切り換え電位Vr が出力される出力ノード323haに接続
される外部端子323hbを有している。そして、この外部
端子323hbに、外部電源電位extVccおよび接地電位GNDの
投入時は外部電源電位extVcc(5V)が与えられ、その後外
部電源電位よりも低い電位(1V)が与えられる。従って、
この抵抗値切換信号Vrをゲートに受ける抵抗用トランジ
スタ323eiの抵抗値は外部電源電位extVccおよび接地電
位GNDの投入時がもっとも小さく、その後大きくされ
る。
【０１１４】図１０は抵抗値切り換え回路323hの他の具
体的回路を示しており、この抵抗値切り換え回路323h
は、外部電源電位ノード300aとノード323hcとの間に接
続される抵抗323hdと、ノード323hcと出力ノード323ha
との間に接続される抵抗323heと、出力ノード323haと接
地電位ノード300bとの間に接続される抵抗323hfと、外
部電源電位ノード300bとノード323hcとの間に抵抗323hd
に並列に接続され、ゲートが外部端子323hgに接続され
るｎチャネルＭＯＳトランジスタ323hhと、ノード323hc
と出力ノード323haとの間に抵抗323heに並列に接続さ
れ、ゲートが外部端子323hiに接続されるｎチャネルＭ
ＯＳトランジスタ323hjとを有している。そして、外部
電源電位extVccおよび接地電位GNDの投入時は外部端子3
23hgおよび323hiに外部電源電位extVccが与えられるた
め、出力ノード323haから出力される抵抗値切り換え電
位Vr はほぼ外部電源電位extVCCとなり、その後、外部
端子323hgまたは323hiの一方に外部電源電位extVccが、
他方に接地電位GNDが与えられ、出力ノード323haから出
力される抵抗値切り換え電位Vr はほぼextVcc/2とな
り、外部端子323hgおよび323hiに接地電位GNDが与えら
れ、出力ノード323haから出力される抵抗値切り換え電
位Vr はほぼextVcc/3となる。従って、この抵抗値切換
信号Vr をゲートに受ける抵抗用トランジスタ323eiの抵
抗値は外部電源電位extVccおよび接地電位GNDの投入時
がもっとも小さく、その後大きくされる。
【０１１５】図１１は抵抗値切り換え回路323hの他の具
体的回路を示しており、この抵抗値切り換え回路323h
は、位相比較回路321からの比較信号/UPおよびDOWNを受
け、内部クロック信号intCLKが外部クロック信号extCLK
にロックされておらず、比較信号/UPおよびDOWNがそれ
ぞれ活性のＬレベルおよびＨレベルになる時間が長いと
出力ノード323haから出力される抵抗値切り換え電位Vr
をほぼextVCCにし、内部クロック信号intCLKが外部クロ
ック信号extCLKにロックされるにつれて、比較信号/UP
およびDOWNがそれぞれ活性のＬレベルおよびＨレベルに
なる時間がほとんどなくなってくると抵抗値切り換え電
位Vr を低下させていき、Vth(約1V)にする抵抗制御回路
323hkと、外部電源電位extVccの立ち上がり時に所定期
間出力ノード323haから出力される抵抗値切り換え電位V
r をほぼextVCCにするスタートアップ回路323hmとを有
する。
【０１１６】そして、抵抗制御回路323hkは比較信号/UP
およびDOWNを受け、この２つの比較信号が同じレベルで
あるとＨレベル、異なるレベルであるとＬレベルの信号
を出力するexNOR回路323hnと、外部電源電位ノード300a
とノード323hpとの間に接続され、チャージポンプ回路3
22における定電流回路322cと同じ構成の定電流回路323h
qと、ノード323hpと出力ノード323haとの間に接続さ
れ、ゲートにexNOR回路323hnからの出力を受けるｐチャ
ネルＭＯＳトランジスタ323hrと、出力ノード323haとノ
ード323hsとの間に接続される抵抗素子323htと、ノード
323hsと接地電位ノード300bとの間に接続され、ゲート
が接地電位ノード300bに接続され、しきい値電圧の絶対
値がVthのｐチャネルＭＯＳトランジスタ323huとを有し
ている。
【０１１７】さらに、スタートアップ回路323hmは外部
電源電位extVccの立ち上がり時に所定期間Ｌレベルとな
り、その後Ｈレベルとなるパワーオンリセット信号/POR
を出力するパワーオンリセット信号発生回路323hvと、
外部電源電位ノード300aと出力ノード323haとの間に接
続され、ゲートがパワーオンリセット信号/PORを受ける
ｐチャネルスタートアップトランジスタ323hwとを有し
ている。
【０１１８】そして、内部クロック信号intCLKが外部ク
ロック信号extCLKにロックされておらず、比較信号/UP
およびDOWNがそれぞれ活性のＬレベルおよびＨレベルに
なる時間が長いと、exNOR回路323hnの出力がＬレベルに
なる時間が長いので出力ノード323haへの充電量が多く
なり、この出力ノード323haから出力される抵抗値切り
換え電位Vr はほぼextVCCとなる。また、内部クロック
信号intCLKが外部クロック信号extCLKにロックされるに
つれて、比較信号/UPおよびDOWNがそれぞれ活性のＬレ
ベルおよびＨレベルになる時間がほとんどなくなってく
ると、exNOR回路323hnの出力がＬレベルになる時間が短
いので出力ノード323haへの充電量が少なくなり、出力
ノード323haから抵抗素子323htおよびｐチャネルＭＯＳ
トランジスタ323huを介しての放電量の方が多くなり、
抵抗値切り換え電位Vr は低下してｐチャネルＭＯＳト
ランジスタ323huのしきい値電圧の絶対値Vth(約1V)とな
る。
【０１１９】従って、外部電源電位extVCCおよび接地電
位GNDの投入時はスタートアップ回路323hmにより抵抗値
切り換え電位Vr はほぼextVccにされ、その後は抵抗制
御回路323hkにより抵抗値切り換え電位Vr は低下してい
くので、この抵抗値切換信号Vr をゲートに受ける抵抗
用トランジスタ323eiの抵抗値は外部電源電位extVccお
よび接地電位GNDの投入時がもっとも小さく、その後大
きくされる。
【０１２０】このように抵抗用トランジスタ323eiの抵
抗値を外部電源電位extVccおよび接地電位GNDの投入時
に最も小さく、その後大きくされるよう切り換えること
で、外部電源電位extVccおよび接地電位GNDの投入時の
内部クロック信号intCLKの外部クロック信号extCLKから
のずれが大きいときはオペアンプ323dにおける第１の入
力ノード323daに入力される入力電位Vinの変動に対し、
電流制御信号Vp およびVn が大きく変動するので内部ク
ロック信号intCLKは早く外部クロック信号extCLKに近づ
き、内部クロック信号intCLKが外部クロック信号extCLK
にロックされる頃には入力電位Vinの変動に対する電流
制御信号Vp およびVn の変動が小さくなるので、内部ク
ロック信号intCLKを外部クロック信号extCLKにロックす
るのが容易になるとともに、ロックイン後の内部クロッ
ク信号intCLKのジッタが小さくなる。
【０１２１】また、外部クロック信号extCLKが外部クロ
ック信号入力ノード321aに与えられなくなると、保持信
号HDがＨレベルに、/HDがＬレベルにされる。これを受
けるトランスファゲート323gおよび323ehが非導通状態
となり、オペアンプ323dに入力される入力電位Vinおよ
びフィードバック電位Vf がある程度の時間は保持さ
れ、これによって電流制御信号Vp およびVn が保持され
るので、内部クロック信号intCLKはある程度の時間は外
部クロック信号extCLKが与えられなくなった時点での状
態を維持する。従って、外部クロック信号extCLKが一時
的に外部クロック信号入力ノード321aに供給されなくな
っても、再び外部クロック信号extCLKが外部クロック信
号入力ノード321aに供給されると、すぐに内部クロック
信号intCLKは外部クロック信号extCLKにロックインす
る。
【０１２２】以上のようにこの実施例２においても実施
例１と同様に、SRAM300が内部クロック信号同期回路320
を備え、この内部クロック信号同期回路320からの内部
クロック信号intCLK,φ1,φ2 に応じて、アドレスバッ
ファ330の消費電流をカットオフしたり、行デコーダ340
a、列デコーダ340bおよびセンスアンプ373を非活性化し
ているので１システムサイクル中にずっと動作状態にさ
せておくよりも消費電力が小さい。
【０１２３】また、内部クロック信号同期回路320が外
部電源電位extVCCの変動に比べ変動の少ない内部電源電
位intVCCによって駆動されるので、内部クロック信号in
tCLKを外部クロック信号extCLKにロックするのが容易に
なる。また、ロックイン後の内部クロック信号intCLKの
ジッタが小さくなる。
【０１２４】また、内部クロック信号同期回路320に内
部電源電位intVccを供給するクロック用内部電源電位発
生回路310bを他の内部回路に内部電源電位intVccを供給
する内部電源電位発生回路310aと分離したので、内部ク
ロック信号同期回路320に供給される内部電源電位intVc
cは安定し、さらに内部クロック信号intCLKを外部クロ
ック信号extCLKにロックするのが容易になるとともに、
ロックイン後の内部クロック信号intCLKのジッタが小さ
くなる。
【０１２５】また、内部電源電位発生回路310aおよび31
0bにおいて、内部電源電位intVccの基準電位Vref に対
するアンダーシュートおよびオーバーシュートが小さく
なるように電流供給ノード312に電流を供給する電流供
給回路316を設けたので、安定した内部電源電位intVCC
を得ることができる。
【０１２６】また、内部クロック信号同期回路320にお
いて、ループフィルタ323cからの入力電位Vinで直接内
部クロック信号発生回路324の駆動電流を制御せずにオ
ペアンプ323dから出力されるｐチャネル電流制御信号V
p で制御し、わずかな入力電位Vinの変化により内部ク
ロック信号発生回路324の駆動電流が大きく変化するの
を抑制できるので、内部クロック信号intCLKが外部クロ
ック信号extCLKにロックインした後の内部クロック信号
intCLKの外部クロック信号extCLKからのずれ（ジッタ）
を小さくできる。
【０１２７】さらに、これに加えてこの実施例２では抵
抗用トランジスタ323eiの抵抗値を外部電源電位extVcc
および接地電位GNDの投入時に最も小さく、その後大き
くされるよう切り換えることで、外部電源電位extVccお
よび接地電位GNDの投入時の内部クロック信号intCLKの
外部クロック信号extCLKからのずれが大きいときはオペ
アンプ323dにおける第１の入力ノード323daに入力され
る入力電位Vinの変動に対し、電流制御信号Vp およびV
n が大きく変動するので内部クロック信号intCLKは早く
外部クロック信号extCLKに近づき、内部クロック信号in
tCLKが外部クロック信号extCLKにロックされる頃には入
力電位Vinの変動に対する電流制御信号VpおよびVn の変
動が小さくなるので、内部クロック信号intCLKを外部ク
ロック信号extCLKにロックするのが容易になるととも
に、ロックイン後の内部クロック信号intCLKのジッタが
小さくなる。
【０１２８】また、トランスファゲート323gおよび323e
hを設けて、外部クロック信号extCLKが与えられなくな
った時にオペアンプ323dに入力される入力電位Vinおよ
びフィードバック電位Vf をある程度の時間は保持でき
るようにしたので、内部クロック信号intCLKはある程度
の時間は外部クロック信号extCLKが与えられなくなった
時点での状態を維持し、外部クロック信号extCLKが一時
的に外部クロック信号入力ノード321aに供給されなくな
っても、再び外部クロック信号extCLKが外部クロック信
号入力ノード321aに供給されると、すぐに内部クロック
信号intCLKは外部クロック信号extCLKにロックインす
る。
【０１２９】実施例３．以下にこの発明の実施例３であ
るSRAMが使用されたコンピュータについて、図１２に基
づいて説明する。この実施例３が実施例２と異なる点
は、SRAM300の内部クロック信号同期回路320における電
流制御回路323の構成で、この実施例３の電流制御回路3
23は、図８に示された実施例２における電流制御回路32
3の構成に加え、さらに図１２に示される電位保持回路3
23iを有している点である。以下、実施例２と同じもの
には同一符号を付けて説明を省略し、異なる点について
説明する。
【０１３０】図１２はこの実施例３における電流制御回
路323の電位保持回路323iの回路図で、この電位保持回
路323iは保持信号HDおよびオペアンプ323dにおける第１
の入力ノード323daから入力電位Vinを受け、保持信号HD
がＬレベルからＨレベルへ変化したときの入力電位Vin
をデジタル信号に変換して記憶し、この記憶したデジタ
ル信号をアナログ信号ANとして出力する電位記憶回路32
3iaと、内部電源電位ノード300cとノード323ibとの間に
接続されるｐチャネルＭＯＳトランジスタ323icと、電
位記憶回路323iaからのアナログ信号ANとノード323ibの
電位を受け、出力がｐチャネルＭＯＳトランジスタ323i
cのゲートに接続され、オペアンプ323dと同じ構成のオ
ペアンプ323idと、ノード323ibと第１の入力ノード323d
aとの間に接続され、保持信号HDおよび/HDを受け、この
保持信号HDおよび/HDがそれぞれ外部クロック信号extCL
Kの供給が停止したことを示すＨレベルおよびＬレベル
になると導通状態となるトランスファゲート323ieと、
ノード323ibとノード323eaとの間に接続され、保持信号
HDおよび/HDを受け、この保持信号HDおよび/HDがそれぞ
れＨレベルおよびＬレベルになると導通状態となるトラ
ンスファゲート323ifとを有する。
【０１３１】電位記憶回路323iaは、内部電源電位ノー
ド300cとノード323igとの間に接続される抵抗値Rの抵抗
323ihと、ノード323igとノード323iiとの間に接続され
る抵抗値Rの抵抗323ijと、ノード323iiとノード323ikと
の間に接続される抵抗値Rの抵抗323imと、ノード323ik
と接地電位ノード300bとの間に接続される抵抗値Rの抵
抗323inと、入力電位Vinおよびノード323igの電位（3in
tVcc/4)を受け、入力電位Vinがノード323igの電位より
も低いとＨレベル、高いとＬレベルとなる信号IN1を出
力する差動増幅回路323ipと、入力電位Vinおよびノード
323iiの電位(intVcc/2)を受け、入力電位Vinがノード32
3iiの電位よりも低いとＨレベル、高いとＬレベルとな
る信号IN2を出力する差動増幅回路323iqと、入力電位V
inおよびノード323ikの電位(intVcc/4)を受け、入力電
位Vinがノード323ikの電位よりも低いとＨレベル、高い
とＬレベルとなる信号IN3を出力する差動増幅回路323ir
と、保持信号HDおよび信号IN1,IN2,IN3を受け、保持信
号HDがＬレベルからＨレベルに変化したときの信号IN1,
IN2,IN3を再び保持信号HDがＬレベルからＨレベルに変
化するまで記憶して、信号OUT1,OUT2,OUT3として出力す
るラッチ回路323isとを有する。
【０１３２】この電位記憶回路323iaはさらに、内部電
源電位ノード300cとアナログ信号ANが出力されるノード
323itとの間に接続され、この内部電源電位ノード300c
とノード323itとの間に一定電流i(=intVcc/4R)を流す定
電流回路323iuと、ノード323itと接地電位ノード300bと
の間に直列に接続され、それぞれが抵抗値Rを有する抵
抗323iv1,323iv2,323iv3,323iv4と、抵抗323iv1の両端
に接続され、ゲートがラッチ回路323isからの信号OUT1
を受けるｎチャネルＭＯＳトランジスタ323iwと、抵抗3
23iv2の両端に接続され、ゲートがラッチ回路323isから
の信号OUT2を受けるｎチャネルＭＯＳトランジスタ323i
xと、抵抗323iv3の両端に接続され、ゲートがラッチ回
路323isからの信号OUT3を受けるｎチャネルＭＯＳトラ
ンジスタ323iyとを有する。
【０１３３】さらに、トランスファゲート323ieはノー
ド323ibと入力ノード323daとの間に接続され、ゲートに
保持信号HDを受けるｎチャネルＭＯＳトランジスタ323i
e1と、ノード323ibと入力ノード323daとの間にｎチャネ
ルＭＯＳトランジスタ323ie1と並列に接続され、ゲート
に保持信号/HDを受けるｐチャネルＭＯＳトランジスタ3
23ie2とを有する。トランスファゲート323ifはノード32
3ibとノード323eaとの間に接続され、ゲートに保持信号
HDを受けるｎチャネルＭＯＳトランジスタ323if1と、ノ
ード323ibとノード323eaとの間にｎチャネルＭＯＳトラ
ンジスタ323if1と並列に接続され、ゲートに保持信号/H
Dを受けるｐチャネルＭＯＳトランジスタ323if2とを有
する。
【０１３４】この電位記憶回路323iaにおいては、ノー
ド323daからの入力電位Vinが接地電位からノード323ik
の電位のintVcc/4までの範囲内にあるときは、差動増幅
回路323ip,323iq,323irから出力される信号IN1,IN2,IN3
はＨレベル、Ｈレベル、Ｈレベルとなり、入力電位Vin
がノード323ikの電位のintVcc/4からノード323iiの電位
のintVcc/2までの範囲内にあるときは、差動増幅回路32
3ip,323iq,323irから出力される信号IN1,IN2,IN3はＨレ
ベル、Ｈレベル、Ｌレベルとなり、入力電位Vinがノー
ド323iiの電位のintVcc/2からノード323igの電位の3int
Vcc/4までの範囲内にあるときは、差動増幅回路323ip,3
23iq,323irから出力される信号IN1,IN2,IN3はＨレベ
ル、Ｌレベル、Ｌレベルとなり、入力電位Vinがノード3
23igの電位の3intVcc/4から内部電源電位intVccまでの
範囲内にあるときは、差動増幅回路323ip,323iq,323ir
から出力される信号IN1,IN2,IN3はＬレベル、Ｌレベ
ル、Ｌレベルとなる。
【０１３５】従って、このIN1,IN2,IN3がラッチ回路323
isにより保持されて信号OUT1,OUT2,OUT3として出力され
ると、信号OUT1,OUT2,OUT3がＨレベル、Ｈレベル、Ｈレ
ベルのときは、ｎチャネルＭＯＳトランジスタ323iw,32
3ix,323iyが導通状態となるので、ノード323itと接地電
位ノード300bとの間の合成抵抗はほぼRとなり、定電流
回路323iuが流す電流ｉはi=intVcc/4Rなので、ノード32
3itから出力されるアナログ信号ANはAN=Ri=intVcc/4と
なる。また、信号OUT1,OUT2,OUT3がＨレベル、Ｈレベ
ル、Ｌレベルのときは、ｎチャネルＭＯＳトランジスタ
323iw,323ixが導通状態、323iyが非導通状態となるの
で、ノード323itと接地電位ノード300bとの間の合成抵
抗はほぼ2Rとなり、ノード323itから出力されるアナロ
グ信号ANはAN=2Ri=intVcc/2となる。また、信号OUT1,OU
T2,OUT3がＨレベル、Ｌレベル、Ｌレベルのときは、ｎ
チャネルＭＯＳトランジスタ323iwが導通状態、323ix,3
23iyが非導通状態となるので、ノード323itと接地電位
ノード300bとの間の合成抵抗はほぼ3Rとなり、ノード32
3itから出力されるアナログ信号ANはAN=3Ri=3intVcc/4
となる。また、信号OUT1,OUT2,OUT3がＬレベル、Ｌレベ
ル、Ｌレベルのときは、ｎチャネルＭＯＳトランジスタ
323iw,323ix,323iyが非導通状態となるので、ノード323
itと接地電位ノード300bとの間の合成抵抗はほぼ4Rとな
り、ノード323itから出力されるアナログ信号ANはAN=4R
i=intVccとなる。
【０１３６】そして、このアナログ信号ANを受けるオペ
アンプ323idが、ノード323ibの電位がアナログ信号ANよ
り高いとｐチャネルＭＯＳトランジスタ323icを非導通
状態とし、低いとｐチャネルＭＯＳトランジスタ323ic
を導通状態とすることでノード323ibの電位がアナログ
信号ANに等しくされる。従って、トランスファゲート32
3ieおよび323ifを保持信号HDおよび/HDがそれぞれ外部
クロック信号extCLKの供給が停止したことを示すＨレベ
ルおよびＬレベルになると導通状態となり、入力電位V
inおよびフィードバック電位323eaがアナログ信号ANに
等しく保持される。
【０１３７】このように、外部クロック信号extCLKが外
部クロック信号入力ノード321aに与えられなくなると、
電位保持回路323iによりオペアンプ323dに入力される入
力電位Vinおよびフィードバック電位Vf が保持され、こ
れによって電流制御信号VpおよびVn が保持されるの
で、内部クロック信号intCLKは外部クロック信号extCLK
が与えられなくなった時点での状態を維持する。従っ
て、外部クロック信号extCLKが長時間外部クロック信号
入力ノード321aに供給されなくなっても、再び外部クロ
ック信号extCLKが外部クロック信号入力ノード321aに供
給されると、すぐに内部クロック信号intCLKは外部クロ
ック信号extCLKにロックインする。
【０１３８】以上のようにこの実施例３においても実施
例２と同様に、SRAM300が内部クロック信号同期回路320
を備え、この内部クロック信号同期回路320からの内部
クロック信号intCLK,φ1,φ2 に応じて、アドレスバッ
ファ330の消費電流をカットオフしたり、行デコーダ340
a、列デコーダ340bおよびセンスアンプ373を非活性化し
ているので１システムサイクル中にずっと動作状態にさ
せておくよりも消費電力が小さい。
【０１３９】また、内部クロック信号同期回路320が外
部電源電位extVCCの変動に比べ変動の少ない内部電源電
位intVCCによって駆動されるので、内部クロック信号in
tCLKを外部クロック信号extCLKにロックするのが容易に
なる。また、ロックイン後の内部クロック信号intCLKの
ジッタが小さくなる。
【０１４０】また、内部クロック信号同期回路320に内
部電源電位intVccを供給するクロック用内部電源電位発
生回路310bを他の内部回路に内部電源電位intVccを供給
する内部電源電位発生回路310aと分離したので、内部ク
ロック信号同期回路320に供給される内部電源電位intVc
cは安定し、さらに内部クロック信号intCLKを外部クロ
ック信号extCLKにロックするのが容易になるとともに、
ロックイン後の内部クロック信号intCLKのジッタが小さ
くなる。
【０１４１】また、内部電源電位発生回路310aおよび31
0bにおいて、内部電源電位intVccの基準電位Vref に対
するアンダーシュートおよびオーバーシュートが小さく
なるように電流供給ノード312に電流を供給する電流供
給回路316を設けたので、安定した内部電源電位intVCC
を得ることができる。
【０１４２】また、内部クロック信号同期回路320にお
いて、ループフィルタ323cからの入力電位Vinで直接内
部クロック信号発生回路324の駆動電流を制御せずにオ
ペアンプ323dから出力されるｐチャネル電流制御信号V
p で制御し、わずかな入力電位Vinの変化により内部ク
ロック信号発生回路324の駆動電流が大きく変化するの
を抑制できるので、内部クロック信号intCLKが外部クロ
ック信号extCLKにロックインした後の内部クロック信号
intCLKの外部クロック信号extCLKからのずれ（ジッタ）
を小さくできる。
【０１４３】また、抵抗用トランジスタ323eiの抵抗値
を外部電源電位extVccおよび接地電位GNDの投入時に最
も小さく、その後大きくされるよう切り換えることで、
外部電源電位extVccおよび接地電位GNDの投入時の内部
クロック信号intCLKの外部クロック信号extCLKからのず
れが大きいときはオペアンプ323dにおける第１の入力ノ
ード323daに入力される入力電位Vinの変動に対し、電流
制御信号Vp およびVnが大きく変動するので内部クロッ
ク信号intCLKは早く外部クロック信号extCLKに近づき、
内部クロック信号intCLKが外部クロック信号extCLKにロ
ックされる頃には入力電位Vinの変動に対する電流制御
信号Vp およびVn の変動が小さくなるので、内部クロッ
ク信号intCLKを外部クロック信号extCLKにロックするの
が容易になるとともに、ロックイン後の内部クロック信
号intCLKのジッタが小さくなる。
【０１４４】さらに、これに加えてこの実施例３では外
部クロック信号extCLKが外部クロック信号入力ノード32
1aに与えられなくなると、電位保持回路323iによりオペ
アンプ323dに入力される入力電位Vinおよびフィードバ
ック電位Vf が保持され、これによって電流制御信号Vp
およびVn が保持されるので、内部クロック信号intCLK
は外部クロック信号extCLKが与えられなくなった時点で
の状態を維持する。従って、外部クロック信号extCLKが
長時間外部クロック信号入力ノード321aに供給されなく
なっても、再び外部クロック信号extCLKが外部クロック
信号入力ノード321aに供給されると、すぐに内部クロッ
ク信号intCLKは外部クロック信号extCLKにロックインす
る。
【０１４５】実施例４．以下にこの発明の実施例４であ
るSRAMが使用されたコンピュータについて、図１３に基
づいて説明する。この実施例４が実施例３と異なる点
は、SRAM300の内部クロック信号同期回路320における電
流制御回路323の構成で、この実施例４の電流制御回路3
23では、図１３に示されるように、電位保持回路323iに
おけるトランスファゲート323ifおよびｐチャネル電流
制御回路323eにおけるトランスファゲート323ehがなく
なっている点である。以下、実施例３と同じものには同
一符号を付けて説明を省略し、異なる点について説明す
る。
【０１４６】この実施例４における電流制御回路323に
おいても、実施例３における電流制御回路323と同様に
外部クロック信号extCLKが外部クロック信号入力ノード
321aに与えられなくなると、オペアンプ323dにおける第
１の入力ノード323daの入力電位Vinを電位保持回路323i
が保持する。この実施例４では、電位保持回路323iが保
持するのはこの第１の入力ノード323daの入力電位Vinだ
けであるが、入力電位Vinが保持されればオペアンプ323
dが入力電位Vinとノード323eaからのフィードバック電
位Vf を等しくするように動作するので、ノード323eaの
フィードバック電位Vf を保持しなくても、このノード3
23eaのフィードバック電位Vf を保持したのと同様に内
部クロック信号intCLKは外部クロック信号extCLKが与え
られなくなった時点での状態を維持する。
【０１４７】以上のようにこの実施例４においても実施
例３と同様に、SRAM300が内部クロック信号同期回路320
を備え、この内部クロック信号同期回路320からの内部
クロック信号intCLK,φ1,φ2 に応じて、アドレスバッ
ファ330の消費電流をカットオフしたり、行デコーダ340
a、列デコーダ340bおよびセンスアンプ373を非活性化し
ているので１システムサイクル中にずっと動作状態にさ
せておくよりも消費電力が小さい。
【０１４８】また、内部クロック信号同期回路320が外
部電源電位extVCCの変動に比べ変動の少ない内部電源電
位intVCCによって駆動されるので、内部クロック信号in
tCLKを外部クロック信号extCLKにロックするのが容易に
なる。また、ロックイン後の内部クロック信号intCLKの
ジッタが小さくなる。
【０１４９】また、内部クロック信号同期回路320に内
部電源電位intVccを供給するクロック用内部電源電位発
生回路310bを他の内部回路に内部電源電位intVccを供給
する内部電源電位発生回路310aと分離したので、内部ク
ロック信号同期回路320に供給される内部電源電位intVc
cは安定し、さらに内部クロック信号intCLKを外部クロ
ック信号extCLKにロックするのが容易になるとともに、
ロックイン後の内部クロック信号intCLKのジッタが小さ
くなる。
【０１５０】また、内部電源電位発生回路310aおよび31
0bにおいて、内部電源電位intVccの基準電位Vref に対
するアンダーシュートおよびオーバーシュートが小さく
なるように電流供給ノード312に電流を供給する電流供
給回路316を設けたので、安定した内部電源電位intVCC
を得ることができる。
【０１５１】また、内部クロック信号同期回路320にお
いて、ループフィルタ323cからの入力電位Vinで直接内
部クロック信号発生回路324の駆動電流を制御せずにオ
ペアンプ323dから出力されるｐチャネル電流制御信号V
p で制御し、わずかな入力電位V inの変化により内部ク
ロック信号発生回路324の駆動電流が大きく変化するの
を抑制できるので、内部クロック信号intCLKが外部クロ
ック信号extCLKにロックインした後の内部クロック信号
intCLKの外部クロック信号extCLKからのずれ（ジッタ）
を小さくできる。
【０１５２】また、抵抗用トランジスタ323eiの抵抗値
を外部電源電位extVccおよび接地電位GNDの投入時に最
も小さく、その後大きくされるよう切り換えることで、
外部電源電位extVccおよび接地電位GNDの投入時の内部
クロック信号intCLKの外部クロック信号extCLKからのず
れが大きいときはオペアンプ323dにおける第１の入力ノ
ード323daに入力される入力電位Vinの変動に対し、電流
制御信号Vp およびVnが大きく変動するので内部クロッ
ク信号intCLKは早く外部クロック信号extCLKに近づき、
内部クロック信号intCLKが外部クロック信号extCLKにロ
ックされる頃には入力電位Vinの変動に対する電流制御
信号Vp およびVn の変動が小さくなるので、内部クロッ
ク信号intCLKを外部クロック信号extCLKにロックするの
が容易になるとともに、ロックイン後の内部クロック信
号intCLKのジッタが小さくなる。
【０１５３】さらに、これに加えてこの実施例４では外
部クロック信号extCLKが外部クロック信号入力ノード32
1aに与えられなくなると、電位保持回路323iによりオペ
アンプ323dに入力される入力電位Vinが保持され、これ
によって電流制御信号Vp およびVn が保持されるので、
内部クロック信号intCLKは外部クロック信号extCLKが与
えられなくなった時点での状態を維持する。従って、外
部クロック信号extCLKが長時間外部クロック信号入力ノ
ード321aに供給されなくなっても、再び外部クロック信
号extCLKが外部クロック信号入力ノード321aに供給され
ると、すぐに内部クロック信号intCLKは外部クロック信
号extCLKにロックインする。
【０１５４】また、トランスファゲート電位保持回路32
3iにおけるトランスファゲート323ifおよびｐチャネル
電流制御回路323eにおけるトランスファゲート323ehが
設けられないぶん実施例３にくらべ内部クロック信号同
期回路320のレイアウト面積が小さくなる。
【０１５５】実施例５．以下にこの発明の実施例５であ
るSRAMが使用されたコンピュータについて、図１４に基
づいて説明する。この実施例５が実施例４と異なる点
は、SRAM300の内部クロック信号同期回路320における電
流制御回路323の構成で、この実施例５の電流制御回路3
23では、図１４に示されるように、オペアンプ323dおよ
びｐチャネル電流制御回路323eがなく、ノード323bから
直接ｐチャネル電流制御信号Vpが出力されている点、抵
抗値切り換え回路323hがない点およびチャージポンプ回
路322におけるｐチャネルＭＯＳトランジスタ322dがゲ
ートに比較信号/UPの反転信号UPを受け、ｎチャネルＭ
ＯＳトランジスタ322fがゲートに比較信号DOWNの反転信
号/DOWNを受ける点である。以下、実施例４と同じもの
には同一符号を付けて説明を省略し、異なる点について
説明する。
【０１５６】この実施例５における電流制御回路323に
おいても、実施例４における電流制御回路323と同様
に、外部クロック信号extCLKが外部クロック信号入力ノ
ード321aに与えられなくなると、電位保持回路323iがノ
ード323bの電位Vp を保持する。
【０１５７】以上のようにこの実施例５においても実施
例４と同様に、SRAM300が内部クロック信号同期回路320
を備え、この内部クロック信号同期回路320からの内部
クロック信号intCLK,φ1,φ2 に応じて、アドレスバッ
ファ330の消費電流をカットオフしたり、行デコーダ340
a、列デコーダ340bおよびセンスアンプ373を非活性化し
ているので１システムサイクル中にずっと動作状態にさ
せておくよりも消費電力が小さい。
【０１５８】また、内部クロック信号同期回路320が外
部電源電位extVCCの変動に比べ変動の少ない内部電源電
位intVCCによって駆動されるので、内部クロック信号in
tCLKを外部クロック信号extCLKにロックするのが容易に
なる。また、ロックイン後の内部クロック信号intCLKの
ジッタが小さくなる。
【０１５９】また、内部クロック信号同期回路320に内
部電源電位intVccを供給するクロック用内部電源電位発
生回路310bを他の内部回路に内部電源電位intVccを供給
する内部電源電位発生回路310aと分離したので、内部ク
ロック信号同期回路320に供給される内部電源電位intVc
cは安定し、さらに内部クロック信号intCLKを外部クロ
ック信号extCLKにロックするのが容易になるとともに、
ロックイン後の内部クロック信号intCLKのジッタが小さ
くなる。
【０１６０】また、内部電源電位発生回路310aおよび31
0bにおいて、内部電源電位intVccの基準電位Vref に対
するアンダーシュートおよびオーバーシュートが小さく
なるように電流供給ノード312に電流を供給する電流供
給回路316を設けたので、安定した内部電源電位intVCC
を得ることができる。
【０１６１】さらに、これに加えてこの実施例５では外
部クロック信号extCLKが外部クロック信号入力ノード32
1aに与えられなくなると、電位保持回路323iによりノー
ド323bから出力されるｐチャネル電流制御信号Vp が保
持され、これによってｎチャネル電流制御信号Vn も保
持されるので、内部クロック信号intCLKは外部クロック
信号extCLKが与えられなくなった時点での状態を維持す
る。従って、外部クロック信号extCLKが長時間外部クロ
ック信号入力ノード321aに供給されなくなっても、再び
外部クロック信号extCLKが外部クロック信号入力ノード
321aに供給されると、すぐに内部クロック信号intCLKは
外部クロック信号extCLKにロックインする。
【０１６２】実施例６．以下にこの発明の実施例６であ
るSRAMが使用されたコンピュータについて、図１５から
図１７に基づいて説明する。この実施例６が実施例１か
ら実施例５と異なる点は、SRAM300の内部クロック信号
同期回路320が実施例１から実施例５ではPLL回路であっ
たのに対し、この実施例６ではDLL(Delay Locked Loop)
回路になっている点で、つまりこの実施例６では実施例
１から実施例５のリングオシレータにより構成されてい
た内部クロック信号発生回路324を図１５に示すように
外部クロック信号extCLKを受ける遅延回路に置き換えて
いる。以下、実施例１から実施例５と同じものには同一
符号を付けて説明を省略し、異なる点について説明す
る。
【０１６３】図１５はこの実施例６における内部クロッ
ク信号同期回路320の回路図を示しており、図１５にお
いて図５に示されたリングオシレータにより構成された
内部クロック信号発生回路324とは、内部クロック信号
発生回路324における内部クロック信号intCLKを受けて
内部クロック信号φ2 を出力している初段のインバータ
324aが内部クロック信号intCLKでなく外部クロック信号
extCLKを受けている点で異なっている。
【０１６４】図１６は内部クロック信号intCLKの位相が
外部クロック信号extCLKよりも進んでいるときの内部ク
ロック信号同期回路320の動作を示すタイミング図で、
まず、図１６の（ａ）および（ｂ）に示すように時刻ｔ
1 の寸前では外部クロック信号extCLKおよび内部クロッ
ク信号intCLKが共にＬレベルで同じレベルとなっている
ので位相比較回路321は比較信号/UPを図１６の（ｃ）に
示すようにＨレベル、比較信号DOWNを図１６の（ｄ）に
示すようにＬレベルにしており、ｐチャネル電流制御信
号Vp は図１６の（ｅ）に示すように変化しない。そし
て、図１６の（ａ）および（ｂ）に示すように外部クロ
ック信号extCLKがＨレベルに立ち上がる時刻ｔ2 よりも
早く内部クロック信号intCLKが時刻ｔ1 で立ち上がる
と、内部クロック信号intCLKが外部クロック信号extCLK
よりも位相が進んでいることを位相比較回路321が検知
して比較信号/UPは図１６の（ｃ）に示すようにＨレベ
ルのまま比較信号DOWNを図１６の（ｄ）に示すようにＨ
レベルに立ち上げる。すると、チャージポンプ回路322
および電流制御回路323によりｐチャネル電流制御信号V
pが図１６の（ｅ）に示すように上昇し、これにより内
部クロック信号発生回路324の駆動電流が減少するの
で、内部クロック信号intCLKの遅延時間が大きくなる。
【０１６５】そして、外部クロック信号extCLKが図１６
の（ａ）に示すように時刻ｔ2 で立ち上がると、外部ク
ロック信号extCLKと内部クロック信号intCLKが共にＨレ
ベルとなるので、位相比較回路321は比較信号/UPを図１
６の（ｃ）に示すようにＨレベル、比較信号DOWNを図１
６の（ｄ）に示すようにＬレベルにし、ｐチャネル電流
制御信号Vp は図１６の（ｅ）に示すように変化しなく
なる。そして、図１６の（ａ）および（ｂ）に示すよう
に外部クロック信号extCLKがＬレベルに立ち下がる時刻
ｔ4 よりも早く内部クロック信号intCLKが時刻ｔ3 で立
ち下がると、内部クロック信号intCLKが外部クロック信
号extCLKよりも位相が進んでいることを位相比較回路32
1が検知して比較信号/UPは図１６の（ｃ）に示すように
Ｈレベルのまま比較信号DOWNを図１６の（ｄ）に示すよ
うにＨレベルに立ち上げる。すると、チャージポンプ回
路322および電流制御回路323により、ｐチャネル電流制
御信号Vp が図１６の（ｅ）に示すように上昇し、これ
により内部クロック信号intCLKの遅延時間が大きくな
る。
【０１６６】以上のように内部クロック信号intCLKが外
部クロック信号extCLKに同期されると（ロックインされ
ると）、図１６における時刻ｔ5 以降に示されるように
比較信号/UPおよびDOWNはほとんど活性化されず、図１
６の（ｃ）および（ｄ）にそれぞれ示すように外部クロ
ック信号extCLKの立ち上がりおよび立ち下がりでわずか
に活性化されるだけで、従ってｐチャネル電流制御信号
Vp も図１６の（ｅ）に示すようにほとんど変化せずほ
ぼ一定となる。
【０１６７】図１７は内部クロック信号intCLKの位相が
外部クロック信号extCLKよりも遅れているときの内部ク
ロック信号同期回路320の動作を示すタイミング図で、
まず、図１７の（ａ）および（ｂ）に示すように時刻ｔ
1 の寸前では外部クロック信号extCLKおよび内部クロッ
ク信号intCLKが共にＬレベルで同じレベルとなっている
ので位相比較回路321は比較信号/UPを図１７の（ｃ）に
示すようにＨレベル、比較信号DOWNを図１７の（ｄ）に
示すようにＬレベルにしており、ｐチャネル電流制御信
号Vp は図１７の（ｅ）に示すように変化しない。そし
て、図１７の（ａ）に示すように外部クロック信号extC
LKが時刻ｔ1 でＨレベルに立ち上がると、内部クロック
信号intCLKが外部クロック信号extCLKよりも位相が遅れ
ていることを位相比較回路321が検知して比較信号/UPを
図１７の（ｃ）に示すようにＬレベルに立ち下げ、比較
信号DOWNを図１６の（ｄ）に示すようにＬレベルのまま
とする。すると、チャージポンプ回路322および電流制
御回路323によりｐチャネル電流制御信号Vp が図１７の
（ｅ）に示すように低下し、これにより内部クロック信
号発生回路324の駆動電流が増加するので、内部クロッ
ク信号intCLKの遅延時間が小さくなる。
【０１６８】そして、外部クロック信号extCLKが図１６
の（ａ）に示すように時刻ｔ2 で立ち上がると、外部ク
ロック信号extCLKと内部クロック信号intCLKが共にＨレ
ベルとなるので、位相比較回路321は比較信号/UPを図１
６の（ｃ）に示すようにＨレベル、比較信号DOWNを図１
６の（ｄ）に示すようにＬレベルにし、ｐチャネル電流
制御信号Vp は図１６の（ｅ）に示すように変化しなく
なる。そして、図１６の（ａ）および（ｂ）に示すよう
に外部クロック信号extCLKがＬレベルに立ち下がる時刻
ｔ4 よりも早く内部クロック信号intCLKが時刻ｔ3 で立
ち下がると、内部クロック信号intCLKが外部クロック信
号extCLKよりも位相が進んでいることを位相比較回路32
1が検知して比較信号/UPは図１６の（ｃ）に示すように
Ｈレベルのまま比較信号DOWNを図１６の（ｄ）に示すよ
うにＨレベルに立ち上げる。すると、チャージポンプ回
路322および電流制御回路323により、ｐチャネル電流制
御信号Vp が図１６の（ｅ）に示すように上昇し、これ
により内部クロック信号intCLKの遅延時間が小さくな
る。
【０１６９】以上のように内部クロック信号intCLKが外
部クロック信号extCLKに同期されると（ロックインされ
ると）、図１６における時刻ｔ5 以降に示されるように
比較信号/UPおよびDOWNはほとんど活性化されず、図１
６の（ｃ）および（ｄ）にそれぞれ示すように外部クロ
ック信号extCLKの立ち上がりおよび立ち下がりでわずか
に活性化されるだけで、従ってｐチャネル電流制御信号
Vp も図１６の（ｅ）に示すようにほとんど変化せずほ
ぼ一定となる。
【０１７０】以上のようにこの実施例６においても、内
部クロック信号intCLKが外部クロック信号extCLKにロッ
クされ、その他の回路も実施例１から実施例５までと同
様に動作し、同様の効果を奏する。また、この実施例７
では内部クロック信号発生回路324が奇数の３段のイン
バータ324から構成されているが、この内部クロック信
号発生回路324はもはやリングオシレータでなく遅延回
路であるので、偶数段のインバータ324により構成され
てもよい。
【０１７１】実施例７．以下にこの発明の実施例７であ
るSRAMが使用されたコンピュータについて、図１８から
図２１に基づいて説明する。この実施例７が実施例１か
ら実施例５と異なる点は、この実施例７では実施例１か
ら実施例５の３段のインバータ324aを有するリングオシ
レータにより構成されていた内部クロック信号発生回路
324を図１８、図１９または図２０に示すように３段の
相補入力および相補出力をもつ増幅回路324bを有するリ
ングオシレータに置き換えている点である。以下、実施
例１から実施例５と同じものには同一符号を付けて説明
を省略し、異なる点について説明する。
【０１７２】図１８はこの実施例７における内部クロッ
ク信号同期回路320の内部クロック信号発生回路324の回
路図を示しており、図１８において324bは相補の入力ノ
ード324baおよび324bbと、相補の出力ノード324bcおよ
び324bdを有し、入力ノード324baの電位が324bbの電位
より高いと出力ノード324bcの電位が324bdの電位よりも
高くなるように入力ノード324baおよび324bbに生じた電
位差よりも大きい電位差を生じさせ、入力ノード324ba
の電位が324bbの電位より低いと出力ノード324bcの電位
が324bdの電位よりも低くなるように入力ノード324baお
よび324bbに生じた電位差よりも大きい電位差を生じさ
せる差動増幅回路である。
【０１７３】この差動増幅回路324bは、クロック用内部
電源電位ノード300dとノード324beとの間に接続され、
ゲートにｐチャネル電流制御信号Vp を受けるｐチャネ
ル電流制御トランジスタ324bfと、ノード324beと出力ノ
ード324bdとの間に接続され、ゲートが出力ノード324bd
に接続されるｐチャネルＭＯＳトランジスタ324bgと、
ノード324beと出力ノード324bcとの間に接続され、ゲー
トが出力ノード324bdに接続され、ｐチャネルＭＯＳト
ランジスタ324bgとで、カレントミラー回路を構成する
ｐチャネルＭＯＳトランジスタ324bhと、出力ノード324
bdとノード324biとの間に接続され、ゲートが入力ノー
ド324baに接続されるｎチャネル入力トランジスタ324bj
と、出力ノード324bcとノード324biとの間に接続され、
ゲートが入力ノード324bbに接続されるｎチャネル入力
トランジスタ324bkと、ノード324biと接地電位ノード30
0bとの間に接続され、ゲートにｎチャネル電流制御信号
Vnを受けるｎチャネル電流制御トランジスタ324bmとを
有する。
【０１７４】さらに、324cは最終段の差動増幅回路324b
の相補の出力ノード324bcおよび324bdの電位を受け、出
力ノード324bcの電位が324bdの電位よりも高いとＨレベ
ル、低いとＬレベルとなる内部クロック信号intCLKを出
力する差動増幅回路から構成される内部クロックバッフ
ァで、この内部クロックバッファ324cは、内部電源電位
ノード300cと内部クロック信号出力ノード325との間に
接続され、ゲートがノード324caに接続されるｐチャネ
ルＭＯＳトランジスタ324cbと、内部電源電位ノード300
cとノード324caとの間に接続され、ゲートがノード324c
aに接続され、ｐチャネルＭＯＳトランジスタ324cbとで
カレントミラー回路を構成するｐチャネルＭＯＳトラン
ジスタ324ccと、内部クロック信号出力ノード325とノー
ド324cdとの間に接続され、ゲートが差動増幅回路324b
における出力ノード324bdに接続されるｎチャネルＭＯ
Ｓトランジスタ324ceと、ノード324caとノード324cdと
の間に接続され、ゲートが差動増幅回路324bにおける出
力ノード324bcに接続されるｎチャネルＭＯＳトランジ
スタ324cfと、ノード324cdと接地電位ノード300bとの間
に接続され、ゲートが内部電源電位ノード300cに接続さ
れるｎチャネルＭＯＳトランジスタ324cgとを有する。
【０１７５】また、324dは２段目の差動増幅回路324bの
相補の出力を受け、この出力の電位差に応じたレベルと
なる内部クロック信号φ1 を出力し、内部クロック信号
intCLKを出力する差動増幅回路324cと同じ構成の差動増
幅回路から構成される内部クロックバッファ、324eは初
段の差動増幅回路324bの相補の出力を受け、この出力の
電位差に応じたレベルとなる内部クロック信号φ2 を出
力し、内部クロック信号intCLKを出力する差動増幅回路
324cと同じ構成の差動増幅回路から構成される内部クロ
ックバッファである。
【０１７６】図１９は他の内部クロック信号発生回路32
4を示す回路図で、図１９において324fは相補の入力ノ
ード324faおよび324fbと、相補の出力ノード324fcおよ
び324fdを有し、入力ノード324faの電位が324fbの電位
より高いと出力ノード324fcの電位が324fdの電位よりも
高くなるように入力ノード324faおよび324fbに生じた電
位差よりも大きい電位差を生じさせ、入力ノード324fa
の電位が324fbの電位より低いと出力ノード324fcの電位
が324fdの電位よりも低くなるように入力ノード324faお
よび324fbに生じた電位差よりも大きい電位差を生じさ
せる差動増幅回路である。
【０１７７】この差動増幅回路324fは、クロック用内部
電源電位ノード300dとノード324feとの間に接続され、
ゲートにｐチャネル電流制御信号Vp を受けるｐチャネ
ル電流制御トランジスタ324ffと、ノード324feとノード
324fgとの間に接続され、ゲートが入力ノード324fbに接
続されるｐチャネル入力トランジスタ324fhと、ノード3
24feと出力ノード324fdとの間に接続され、ゲートが出
力ノード324fdに接続されるｐチャネルＭＯＳトランジ
スタ324fiと、ノード324fgと出力ノード324fcとの間に
接続され、ゲートが出力ノード324fdに接続され、ｐチ
ャネルＭＯＳトランジスタ324fiとで、ｐチャネルカレ
ントミラー回路を構成するｐチャネルＭＯＳトランジス
タ324fjと、出力ノード324fdとノード324fkとの間に接
続され、ゲートが出力ノード324fcに接続されるｎチャ
ネルＭＯＳトランジスタ324fmと、出力ノード324fcとノ
ード324fnとの間に接続され、ゲートがノード324fcに接
続され、ｎチャネルＭＯＳトランジスタ324fmとでｎチ
ャネルカレントミラー回路を構成するｎチャネルＭＯＳ
トランジスタ324fpと、ノード324fkとノード324fnとの
間に接続され、ゲートが入力ノード324faに接続される
ｎチャネル入力トランジスタ324fqと、ノード324fnと接
地電位ノード300bとの間に接続され、ゲートにｎチャネ
ル電流制御信号Vn を受けるｎチャネル電流制御トラン
ジスタ324frとを有する。また、ｐチャネルカレントミ
ラー回路およびｎチャネルカレントミラー回路はクロー
ズドループを形成している。
【０１７８】図２０は他の内部クロック信号発生回路32
4を示す回路図で、図２０において324gは相補の入力ノ
ード324gaおよび324gbと、相補の出力ノード324gcおよ
び324gdを有し、入力ノード324gaの電位が324gbの電位
より高いと出力ノード324gcの電位が324gdの電位よりも
高くなるように入力ノード324gaおよび324gbに生じた電
位差よりも大きい電位差を生じさせ、入力ノード324ga
の電位が324gbの電位より低いと出力ノード324gcの電位
が324gdの電位よりも低くなるように入力ノード324gaお
よび324gbに生じた電位差よりも大きい電位差を生じさ
せる差動増幅回路である。
【０１７９】この差動増幅回路324gは、クロック用内部
電源電位ノード300dとノード324geとの間に接続され、
ゲートにｐチャネル電流制御信号Vp を受けるｐチャネ
ル電流制御トランジスタ324gfと、ノード324geとノード
324ggとの間に接続され、ゲートが出力ノード324gdに接
続されるｐチャネルＭＯＳトランジスタ324ghと、ノー
ド324ggと出力ノード324giとの間に接続され、ゲートが
入力ノード324gaに接続されるｐチャネル入力トランジ
スタ324giと、出力ノード324gdとノード324gjとの間に
接続され、ゲートが入力ノード324gaに接続され、ｐチ
ャネル入力トランジスタ324giとでインバータを構成し
ているｎチャネル入力トランジスタ324gkと、ノード324
ggと出力ノード324gcとの間に接続され、ゲートが入力
ノード324gbに接続されるｐチャネル入力トランジスタ3
24gmと、出力ノード324gcとノード324gjとの間に接続さ
れ、ゲートが入力ノード324gbに接続され、ｐチャネル
入力トランジスタ324gmとでインバータを構成するｎチ
ャネル入力トランジスタ324gnと、ノード324gjとノード
324gpとの間に接続され、ゲートが出力ノード324gdに接
続されるｎチャネルＭＯＳトランジスタ324gqと、ノー
ド324gpと接地電位ノード300bとの間に接続され、ゲー
トにｎチャネル電流制御信号Vn を受けるｎチャネル電
流制御トランジスタ324grとを有する。
【０１８０】図２１は図１８から図２０に示されたリン
グオシレータからなる内部クロック信号発生回路324の
動作を示すタイミング図で、最終段の差動増幅回路324
b、324fまたは324gの出力ノード324bc,324bd、324fc,32
4fdまたは324gc,324gdの電位Vout ,/Vout は図２１の
（ａ）に示すように内部電源電位intVccと接地電位GND
との間でフルスイングしない。そして、図２１の（ａ）
に示すように時刻ｔ1 からｔ2 の期間で電位Vout が/V
out よりも高くなると内部クロック信号intCLKは図２１
の（ｂ）に示すようにＨレベルとなり、図２１の（ａ）
に示すように時刻ｔ2 からｔ3 の期間で電位Vout が/V
out よりも低くなると内部クロック信号intCLKは図２１
の（ｂ）に示すようにＬレベルとなり、以後同様に発振
する。
【０１８１】以上のようにこの実施例７においても、ｐ
チャネル電流制御信号Vp が低下し、ｎチャネル電流制
御信号Vn が上昇すると内部クロック信号intCLKの周波
数が大きくなり、ｐチャネル電流制御信号Vp が上昇
し、ｎチャネル電流制御信号Vnが低下すると内部クロッ
ク信号intCLKの周波数が大きくなり実施例１から実施例
５と同様に内部クロック信号intCLKが外部クロック信号
extCLKにロックされ、その他の回路も実施例１から実施
例５までと同様に動作し、同様の効果を奏する。
【０１８２】さらにこれに加え、内部クロック信号発生
回路324をそれぞれが相補の入力信号を増幅して相補の
出力信号を出力する３段の差動増幅回路324b,324fまた
は324gで構成されたリングオシレータで形成したので、
差動増幅回路324b,324fまたは324gが相補入力の微小な
電位差を増幅して次段の差動増幅回路324b,324fまたは3
24gに伝えるため、相補出力の変化が初段から最終段に
伝わって再び初段の差動増幅回路324b,324fまたは324g
に戻ってくるまでの時間が短く、また、差動増幅回路32
4b,324fまたは324g。の相補出力は内部電源電位intCLK
と接地電位GNDとの間でフルスイングしないため、相補
出力の変化が速い。従って高周波数の内部クロック信号
を出力することができ、第１のクロック信号入力ノード
に与えられるクロック信号が高周波数でも内部クロック
信号をロックさせることができる。
【０１８３】実施例８．以下にこの発明の実施例８であ
るSRAMが使用されたコンピュータについて、図２２およ
び図２３に基づいて説明する。この実施例８が実施例１
から実施例７と異なる点は、SRAM300の内部電源電位発
生回路310a、クロック用内部電源電位発生回路310bおよ
び内部クロック信号同期回路320の構成で、内部クロッ
ク信号同期回路320が新たに図２２に示された内部クロ
ック信号intCLKが外部クロック信号extCLKにロックした
ことを示すロックイン信号LKを出力するロックイン検出
回路326を有し、内部電源電位発生回路310aおよびクロ
ック用内部電源電位発生回路310bがロックイン信号LKが
図２３に示すようにロックインを示すＨレベルになると
電流制御トランジスタ316aのゲート電位Vg を保持する
保持回路316cを有し、この内部電源電位発生回路310aお
よびクロック用内部電源電位発生回路310bにおける差動
増幅回路316baおよび316bbがロックイン信号LKの反転信
号/LKを受け、この反転ロックイン信号/LKがロックイン
を示すＬレベルになると非活性化される。以下、実施例
１から実施例７と同じものには同一符号を付けて説明を
省略し、異なる点について説明する。
【０１８４】図２２はこの実施例８における内部クロッ
ク信号同期回路320のロックイン検出回路326の回路図を
示しており、このロックイン検出回路326は位相比較回
路321からの比較信号/UPおよびDOWNを受け、この２つの
信号のレベルが同じであると外部電源電位extVccレベル
のＨレベル、異なるとＬレベルとなる信号を出力するex
NOR回路326aと、外部電源電位ノード300aとノード326b
との間に接続され、ゲートがexNOR回路326aの出力を受
けるｐチャネルＭＯＳトランジスタ326cと、ノード326b
と接地電位ノード300bとの間に接続される抵抗素子326d
と、ノード326bとロックイン信号LKが出力される出力ノ
ード326eとの間に接続されるインバータ326fとを有す
る。
【０１８５】そして、内部クロック信号intCLKが外部ク
ロック信号extCLKにロックされておらず、比較信号/UP
およびDOWNがそれぞれ活性のＬレベルおよびＨレベルに
なる時間が長いと、exNOR回路326aの出力がＬレベルに
なる時間が長いのでノード326bへの充電量が多くなり、
このノード326bの電位はほぼextVCCとなり、ロックイン
信号LKはインバータ326fによりＬレベルにされる。ま
た、内部クロック信号intCLKが外部クロック信号extCLK
にロックされるにつれて、比較信号/UPおよびDOWNがそ
れぞれ活性のＬレベルおよびＨレベルになる時間がほと
んどなくなってくると、exNOR回路326aの出力がＬレベ
ルになる時間が短いのでノード326bへの充電量が少なく
なり、ノード326bから抵抗素子326dを介しての放電量の
方が多くなり、ノード326bの電位はほぼ接地電位GNDと
なり、ロックイン信号LKはインバータ326fにより外部電
源電位extVccレベルのＨレベルにされる。
【０１８６】図２３は内部電源電位発生回路310aの回路
図を示しており、クロック用内部電源電位発生回路310b
も同じ回路構成である。図２３において、差動増幅回路
316baは外部電源電位ノード300aとノード316bjとの間に
接続され、ゲートがノード316bkに接続されるｐチャネ
ルＭＯＳトランジスタ316bmと、外部電源電位ノード300
aとノード316bkとの間に接続され、ゲートがノード316b
kに接続され、ｐチャネルＭＯＳトランジスタ316bmとで
カレントミラー回路を構成するｐチャネルＭＯＳトラン
ジスタ316bnと、ノード316bjとノード316bpとの間に接
続され、ゲートが内部電源電位intVccを受けるｎチャネ
ルＭＯＳトランジスタ316bqと、ノード316bkとノード31
6bpとの間に接続され、ゲートが基準電位Vref を受ける
316brと、ノード316bpと接地電位ノード300bとの間に接
続され、ゲートがロックイン信号LKの反転信号/LKを受
けるｎチャネルＭＯＳトランジスタ316bsとを有する。
また、差動増幅回路316bbもこの差動増幅回路316baと同
じ構成となっている。そして、ロックイン信号LKがロッ
クインを示すＨレベルになると、この反転信号/LKはＬ
レベルとなりｎチャネルＭＯＳトランジスタ316bsが非
導通状態となって差動増幅回路316baおよび316bbは非活
性化される。
【０１８７】また、保持回路316cはロックイン信号LKお
よび電流制御トランジスタ316aのゲート電位Vg を受
け、ロックイン信号LKがＬレベルからＨレベルへ変化し
たときのゲート電位Vinをデジタル信号に変換して記憶
し、この記憶したデジタル信号をアナログ信号AGとして
出力する電位記憶回路316caと、外部電源電位ノード300
aとノード316cbとの間に接続されるｐチャネルＭＯＳト
ランジスタ316ccと、電位記憶回路316caからのアナログ
信号AGとノード316cbの電位を受け、出力がｐチャネル
ＭＯＳトランジスタ316ccのゲートに接続され、オペア
ンプ323dと同じ構成のオペアンプ316cdと、ノード316cb
とノード316bdとの間に接続され、ロックイン信号LKお
よびこの反転信号/LKを受け、これらの信号がそれぞれ
内部クロック信号intCLKが外部クロック信号extCLKにロ
ックされたことを示すＨレベルおよびＬレベルになると
導通状態となるトランスファゲート316ceと、ノード316
bdと外部電源電位extVccと接地電位GNDとの間の電位
（この実施例では外部電源電位extVccの半分の電位extV
cc/2）が与えられるノード316cfとの間に接続される高
抵抗値の抵抗素子316cgを有するスタートアップ回路316
chとを有する。
【０１８８】そして、トランスファゲート316ceは、ノ
ード316cbとノード316bdとの間に接続され、ゲートにロ
ックイン信号LKを受けるｎチャネルＭＯＳトランジスタ
316ciおよびノード316cbとノード316bdとの間にｎチャ
ネルＭＯＳトランジスタ316ciと並列に接続され、ゲー
トにロックイン信号LKの反転信号/LKを受けるｐチャネ
ルＭＯＳトランジスタ316cjを有している。
【０１８９】さらに、電位記憶回路316caは図１２に示
された電位記憶回路323iaにおいて、駆動される電源電
位を内部電源電位intVccから外部電源電位extVccに変更
し、保持信号HDに変えてロックイン信号LKにしたものが
使用されている。従って、この保持回路316cは図１２に
示された電位保持回路323iと同様に動作して内部クロッ
ク信号intCLKが外部クロック信号extCLKにロックされた
時の電流制御トランジスタ316aのゲート電位Vg を保持
する。また、外部電源電位extVccの投入時はスタートア
ップ回路316chを介して最適値に近いゲート電位Vg をあ
らかじめ与えておくことで早く電流供給ノード312に与
えられる電流Is を最適値にすることができる。また、
チャージポンプ回路316bgによる電流制御トランジスタ3
16aのゲートの充放電が開始されれば、この充放電電流
の方が高抵抗値の抵抗素子316cgを流れる電流に比べれ
ばはるかに大きいので、スタートアップ回路316chはほ
とんど動作に寄与しなくなる。
【０１９０】また、クロック用内部電源電位310bにおい
ては、ロックイン信号LKの替わりに外部クロック信号ex
tCLKが供給されなくなるとＨレベルとなる保持信号HDを
入力して外部クロック信号extCLKが供給されなくなると
このときの電流制御トランジスタ316aのゲート電位Vg
が保持されるようにすることで、外部クロック信号extC
LKが再供給されたときに素早く電流供給ノード312に与
える電流Is を最適値にすることができる。
【０１９１】以上のようにこの実施例８においても、安
定した内部電源電位intVccが供給され、実施例１から実
施例７までと同様に動作し、同様の効果を奏する。さら
にこれに加え、電流制御トランジスタ316aのゲート電位
Vg を保持する保持回路316cを設けたので、電流供給ノ
ード312に与える電流供給量Is の最適値を維持すること
ができる。従って安定した内部電源電位intVccが得られ
る。
【０１９２】また、外部電源電位intVCC投入時に電流制
御トランジスタ316aのゲート電位Vgを最適値に近いextV
CC/2にするスタートアップ回路316chを設けたので、電
源電位投入後に素早く電流供給量を最適の状態にするこ
とができる。
【０１９３】実施例９．以下にこの発明の実施例９であ
るSRAMが使用されたコンピュータについて説明する。こ
の実施例９が実施例２から実施例５と異なる点は、実施
例２から実施例５ではSRAM300における保持信号HDおよ
び/HDが内部クロック信号同期回路320における外部クロ
ック信号入力ノード321aに外部クロック信号extCLKの供
給が中断されるとそれぞれＨレベルおよびＬレベルとな
っていたが、この実施例９においては外部からのクロッ
ク制御によりこの保持信号HDおよび/HDをそれぞれＨレ
ベルおよびＬレベルにできる点で異なる。
【０１９４】以上のようにこの実施例９のSRAM300は外
部からのクロック制御によりこの保持信号HDおよび/HD
をそれぞれＨレベルおよびＬレベルにできるようにした
ことにより、外部クロック信号入力ノード321aに外部ク
ロック信号extCLKの供給が中断されるときだけでなく、
例えば電源を投入したまま長時間コンピュータを使用し
ないときに、コンピュータが消費電力を減らすスリープ
モードに入ると、消費電力を減少させるいくつかの動作
と併せて外部クロック信号発生回路100の外部クロック
信号extCLKの周波数を低下させて消費電力を減少させる
ような場合、SRAM300の外部からのクロック制御により
保持信号HDおよび/HDをそれぞれＨレベルおよびＬレベ
ルにして周波数を低下させる前の状態を保持しておくこ
とで、コンピュータが使用され始めて外部クロック信号
extCLKが元の状態に戻ったときに保持信号HDおよび/HD
をそれぞれＬレベルおよびＨレベルに戻すとすぐに内部
クロック信号intCLKが外部クロック信号extCLKにロック
する。
【０１９５】実施例１０．以下にこの発明の実施例１０
であるSRAMが使用されたコンピュータについて図２５に
基づいて説明する。この実施例１０が実施例１から実施
例７と異なる点は内部電源電位発生回路310aおよび310b
の構成で、この構成の異なる点について説明し、同じも
のについては説明を省略する。
【０１９６】図２５はこの実施例１０のSRAMの内部電源
電位発生回路310aおよび310bの回路図を示しており、こ
の図２５に示された内部電源電位発生回路310aおよび31
0bが図２に示された実施例１から実施例７における内部
電源電位発生回路310aおよび310bの回路図と異なる点
は、まず定電圧回路311に新たに外部電源電位ノード300
aと内部電源電位ノード300cとの間に接続され、ゲート
に差動増幅回路314からのドライバ制御信号DRVA（これ
は基準電位Vref と内部電源電位intVCCとの電位差の増
幅信号でアナログ信号である）を受け、内部電源電位in
tVCCが基準電位Vrefよりも低いと導通状態とされるアナ
ログ制御ドライバトランジスタ311aが追加されている
点、差動増幅回路314に新たに外部電源電位ノード300a
とノード314iとの間に接続され、ゲートがノード314bに
接続されるｐチャネルＭＯＳトランジスタ314jと、ノー
ド314iとノード314dとの間に接続され、ゲートに基準電
位Vref を受けるｎチャネルＭＯＳトランジスタ314kが追
加されている点で異なる。
【０１９７】また、差動増幅回路314の出力ノード314i
とドライバトランジスタ315のゲートとの間に内部電源
電位intVCCが基準電位Vref よりもVref /10程度以上低
下するとドライバ制御信号DRVDをextVCC-2｜Vthp ｜（V
thp はｐチャネルＭＯＳトランジスタのしきい値電圧）
とし、さもなくばextVCCとする（つまり差動増幅回路31
4から出力されるアナログ信号をデジタル信号のドライ
バ制御信号DRVDに変換する）バッファ回路311bを新たに
設けてドライバトランジスタ315を内部電源電位が基準
電位よりもVref /10程度以上低下すると導通状態として
デジタル制御している点でも異なる。このようにデジタ
ル制御ドライバトランジスタ315とアナログ制御ドライ
バトランジスタ311aとを混在させた内部電源電位発生回
路を、ミックスドモード(Mixed-mode)内部電源電位発生
回路と呼ぶことにする。
【０１９８】また、電流供給回路316において、内部電
源電位intVCCと基準電位Vref との電位差を増幅した比
較回路316bcからのアナログな出力電位Vaによって制御
され、内部電源電位intVCCが基準電位Vref よりも高い
と電流制御トランジスタ316aのゲートを充電し、低いと
放電するアナログチャージポンプ回路316bgに定電流源
として作用するｐチャネルＭＯＳトランジスタ316bwと
ｎチャネルＭＯＳトランジスタ316bxとを新たに追加し
ている点、バッファ回路316buおよび316bvを有し、比較
回路316bcからのアナログな出力電位Vaを内部電源電位i
ntVCCが基準電位Vref からVref /10以上低くなると接地
電位GNDとなり、さもなくば外部電源電位extVCCとなる
デジタルな出力電位DVu および内部電源電位intVCCが基
準電位VrefよりもVref /10以上高くなると外部電源電位
extVCCとなり、さもなくば接地電位GNDとなるデジタル
な出力電位DVd に変換するデジタル変換回路316btを新
たに追加している点、およびデジタル変換回路316btか
らのデジタルな出力電位DVu およびDVd によって制御さ
れ、内部電源電位intVCCが基準電位Vref よりもVref /1
0以上高くなると電流制御トランジスタ316aのゲートを
充電し、Vref /10以上低くなると電流制御トランジスタ
316aのゲートを放電するデジタルチャージポンプ回路31
6cを新たに追加している点である。
【０１９９】バッファ回路311bはしきい値電圧Vthp を
有するｐチャネルＭＯＳトランジスタ311ba,311bb,311b
cおよび定電流源として作用するｎチャネルＭＯＳトラ
ンジスタ311bdから構成され、extVCC-3｜Vthp ｜の制限
電位LMTを出力する制限電位発生回路と、ｐチャネルＭ
ＯＳトランジスタ311beおよびｎチャネルＭＯＳトラン
ジスタ311bfから構成されるインバータと、ｐチャネル
ＭＯＳトランジスタ311bgおよびｎチャネルＭＯＳトラ
ンジスタ311bhから構成されるインバータと、しきい値
電圧Vthp を有し、ノード311biと接地電位ノード300bと
の間に接続され、ゲートに制限電位LMTを受けてノード3
11biにLMT+｜Vthp ｜＝extVCC-2｜Vthp ｜の電位を与え
るｐチャネルＭＯＳトランジスタ311bjからなる下限電
位供給回路を有する。
【０２００】また、デジタルチャージポンプ回路316cは
定電流源として作用するｐチャネルＭＯＳトランジスタ
316caおよびｎチャネルＭＯＳトランジスタ316cdと、ゲ
ートにデジタル変換回路316btからの出力電位DVu およ
び出力電位DVd をそれぞれ受けるｐチャネルＭＯＳトラ
ンジスタ316cbおよびｎチャネルＭＯＳトランジスタ316
ccとを有する。そして、この実施例ではデジタル制御ド
ライバトランジスタのチャネル幅をアナログ制御ドライ
バトランジスタのチャネル幅よりも大きくしている。ま
た、デジタルチャージポンプ回路316cを構成するトラン
ジスタのチャネル幅もアナログチャージポンプ回路316b
gを構成するトランジスタのチャネル幅よりも大きくし
ている。
【０２０１】次に、以上のように構成されたミックスド
モード内部電源電位発生回路310aおよび310bの動作につ
いて説明する。まず、内部電源電位intVCCが基準電位発
生回路313から出力される基準電位Vref よりも低くなる
とこれを受けて差動増幅回路314から出力されるドライ
バ制御信号DRVAは内部電源電位intVCCが低下するに連れ
てアナログ制御ドライバトランジスタ311aの導通／非導
通の境目付近の電位から次第に低下し接地電位に近づ
く。するとアナログ制御ドライバトランジスタ311aのコ
ンダクタンスはこのアナログドライバ制御信号DRVAが接
地電位に向けて低下するに連れて次第に大きくなり、従
ってこのアナログ制御ドライバトランジスタ311aを通っ
て電源電位ノード300aから内部電源電位ノード300cに流
れる電流も次第に大きくなっていく。
【０２０２】一方、内部電源電位intVCCが基準電位V
ref からVref /10以上低下するまでは差動増幅回路314
における出力ノード314iの電位がバッファ311bにおける
トランジスタ311beおよび311bfから構成されるインバー
タの論理しきい値よりも高い電位となるので、バッファ
回路311bから出力されるデジタルドライバ制御信号DRVD
は外部電源電位extVCCとなり、デジタル制御ドライバト
ランジスタ315は非導通状態とされており、従って内部
電源電位intVCCが基準電位Vref より低下しても、アナ
ログ制御ドライバトランジスタ311aによって内部電源電
位ノード300cに電流を供給することによって内部電源電
位intVCCが基準電位Vref まで上昇すれば、デジタル制
御ドライバトランジスタは非導通状態のままとなる。
【０２０３】しかし、アナログ制御ドライバトランジス
タ311aによって内部電源電位ノード300cに電流を供給す
るだけでは内部電源電位intVCCの消費量が大きすぎて内
部電源電位intVCCが低下し続け、基準電位Vref からV
ref /10以上低下した場合は、差動増幅回路314における
出力ノード314iの電位がバッファ311bにおけるトランジ
スタ311beおよび311bfから構成されるインバータの論理
しきい値よりも低い電位となり、バッファ回路311bから
出力されるデジタルドライバ制御信号DRVDはノード311b
iに与えられる電位、すなわちextVCC-2｜Vthp ｜とな
り、デジタル制御ドライバトランジスタ315は導通状態
とされ、アナログ制御ドライバトランジスタ311aよりも
チャネル幅が大きく電流駆動能力の大きいデジタル制御
ドライバトランジスタ315により内部電源電位ノード300
cに大きな電流を流すことによって内部電源電位intVCC
が基準電位Vref に戻される。
【０２０４】内部電源電位intVCCが基準電位Vref より
も高くなった場合はアナログドライバ制御信号DRVAはア
ナログ制御ドライバトランジスタ311aの導通／非導通の
境目付近の電位から上昇し、アナログ制御ドライバトラ
ンジスタ311aは非導通状態となり、差動増幅回路314に
おける出力ノードの電位314iもバッファ回路311bにおけ
るインバータの論理しきい値よりも高いのでデジタルド
ライバ制御信号DRVDは外部電源電位extVCCとなり、デジ
タル制御ドライバトランジスタ315も非導通状態のまま
となる。従って内部電源電位intVCCが内部回路で使用さ
れることで、内部電源電位intVCCは次第に低下してい
く。
【０２０５】また、デジタル制御ドライバトランジスタ
315を介して内部電源電位ノード300cに供給される電流
が多いと内部電源電位intVCCのオーバーシュートが大き
くなり、逆に少ないとアンダーシュートが大きくなるの
で、このオーバーシュートおよびアンダーシュートを最
適値にするために電流制御トランジスタ316aの電流駆動
能力を電流供給回路316により内部電源電位intVCCの基
準電位Vref からのずれに応じて制御している。この電
流供給回路316においては、内部電源電位intVCCが基準
電位Vref よりも低くなると比較回路316bcから出力され
る電位Vaが上昇し、アナログチャージポンプ回路316bg
におけるｐチャネルＭＯＳトランジスタ316beおよびｎ
チャネルＭＯＳトランジスタ316bfがそれぞれ非導通状
態および導通状態となり、電流制御トランジスタ316aの
ゲート電位Vg が低下し、この電流制御トランジスタ316
aの電流駆動能力が上昇する。
【０２０６】内部電源電位intVCCのアンダーシュートが
大きく、内部電源電位intVCCが基準電位Vref よりもV
ref /10以上低下すると、比較回路316bcから出力される
電位Vaはデジタル変換回路316btにおけるバッファ回路3
16bvの論理しきい値よりも高くなり、このバッファ回路
316bvからの出力電位DVd は外部電源電位extVCCとな
り、一方電位Vaはバッファ回路316buの論理しきい値
（バッファ回路316bvの論理しきい値よりも低く設定さ
れている）よりも高いのでこのバッファ回路316buから
の出力電位DVu も外部電源電位extVCCとなりデジタルチ
ャージポンプ回路316cにおけるｐチャネルＭＯＳトラン
ジスタ316cbおよびｎチャネルＭＯＳトランジスタ316cc
はそれぞれ非導通状態および導通状態となり、電流制御
トランジスタ316aのゲートがチャネル幅の大きいｎチャ
ネルＭＯＳトランジスタ316ccを介して急速に放電さ
れ、この電流制御トランジスタ316aの電流駆動能力が急
速に上昇する。
【０２０７】また、内部電源電位intVCCのオーバーシュ
ートが大きく、内部電源電位intVCCが基準電位Vref よ
りもVref /10以上上昇すると、比較回路316bcから出力
される電位Va はデジタル変換回路316btにおけるバッフ
ァ回路316buの論理しきい値よりも低くなり、このバッ
ファ回路316buからの出力電位DVu は接地電位GNDとな
り、一方電位Vaはバッファ回路316bvの論理しきい値
（バッファ回路316buの論理しきい値よりも高く設定さ
れている）よりも低いのでこのバッファ回路316bvから
の出力電位DVd も接地電位GNDとなりデジタルチャージ
ポンプ回路316cにおけるｐチャネルＭＯＳトランジスタ
316cbおよびｎチャネルＭＯＳトランジスタ316ccはそれ
ぞれ導通状態および非導通状態となり、電流制御トラン
ジスタ316aのゲートがチャネル幅の大きいｐチャネルＭ
ＯＳトランジスタ316cbを介して急速に充電され、この
電流制御トランジスタ316aの電流駆動能力が急速に低下
する。
【０２０８】以上のようにこの実施例１０では、実施例
１から実施例７と同様の効果を奏し、さらにSRAM300に
おける内部電源電位発生回路310aおよび310bをデジタル
制御ドライバトランジスタ315とアナログ制御ドライバ
トランジスタ311aとを混在させたミックスドモード内部
電源電位発生回路で構成したので、内部電源電位intVCC
と基準電位Vref との電位差が大きいとアナログ制御ド
ライバトランジスタ311aおよびデジタル制御ドライバト
ランジスタ315の両方が導通し、急速に内部電源電位int
VCCが基準電位Vref に近づき、内部電源電位intVCCと基
準電位Vref との電位差が小さいとアナログ制御ドライ
バトランジスタ311aのみ導通して精度良く内部電源電位
intVCCが基準電位Vref にされる。従って、素早くかつ
正確に内部電源電位intVCCを基準電位Vref にすること
ができる。
【０２０９】また、電流供給回路316にアナログチャー
ジポンプ回路316bgとデジタルチャージポンプ回路316d
とを設け、内部電源電位intVCCがVref -Vref /10からV
ref +Vref /10の範囲にあるときはアナログチャージポ
ンプ回路316bgのみで電流制御トランジスタ316aのゲー
トが充放電され、この範囲をはずれるとアナログチャー
ジポンプ回路316bgおよびデジタルチャージポンプ回路3
16dの両方で電流制御トランジスタ316aのゲートが充放
電されるようにしたので、内部電源電位intVCCが基準電
位Vref から大きく外れたときは２つのチャージポンプ
回路316bgおよび316dで電流制御トランジスタ316aのゲ
ートを充放電するため急速にこのゲート電位が最適値に
近づき（ゲート電位の粗調整）、さらに内部電源電位in
tVCCが基準電位Vref に近いとアナログチャージポンプ
回路316bgのみで電流制御トランジスタ316aのゲートを
充放電するため精度良くこのゲート電位を最適値にもっ
ていくことができ（ゲート電位の微調整）、従って素早
くかつ正確に電流制御トランジスタのゲート電位を最適
値にできる。
【０２１０】実施例１１．次にこの発明の実施例１１で
あるSRAMが使用されたコンピュータについて図２６に基
づいて説明する。この実施例１１が実施例１０と異なる
点はSRAM300の内部電源電位発生回路310aおよび310bに
おける電流供給回路316の構成で、図２３に示された実
施例８の内部電源電位発生回路310aおよび310bと同様
に、内部クロック信号intCLKが外部クロック信号extCLK
に同期したことをロックイン信号LKが示すと電流制御ト
ランジスタ316aのゲート電位Vg を保持する保持回路316
cを有し、比較回路316bcにおける差動増幅回路316baお
よび316bbが内部クロック信号intCLKが外部クロック信
号extCLKに同期したことをロックイン信号LKが示すと非
活性化されて、チャージポンプ回路316bgおよび316dの
充放電動作が非活性化されるようになっている点であ
る。
【０２１１】以上のようにこの実施例１１では実施例１
０と同様の効果を奏し、さらに内部電源電位発生回路31
0aおよび310bにおける電流供給回路316に電流制御トラ
ンジスタ316aのゲート電位Vg を保持する保持回路316c
を設けたので、デジタル制御ドライバトランジスタ315
を介して内部電源電位ノード300cに供給する電流供給量
の最適値を維持することができる。
【０２１２】また、この電位保持回路316cは外部電源電
位intVCC投入時に電流制御トランジスタ316aのゲート電
位Vg を最適値に近いextVCC/2にするスタートアップ回
路316chも有しているので、電源電位投入後に素早く電
流供給量を最適の状態にすることができる。
【０２１３】実施例１２．次にこの発明の実施例１２で
あるSRAMが使用されたコンピュータについて図２７に基
づいて説明する。この実施例１２が実施例１０と異なる
点は、SRAM300の内部電源電位発生回路310aおよび310b
における、ｐチャネルＭＯＳトランジスタで構成されて
いたアナログ制御ドライバトランジスタ311aおよびデジ
タル制御ドライバトランジスタ315に変わり、共にゲー
トに基準電位Vref を受け、しきい値電圧Vthn をもつｎ
チャネルＭＯＳトランジスタで構成されアナログ制御さ
れるドライバトランジスタ311cおよび317が設けられて
いる点、これに伴い差動増幅回路314およびバッファ回
路311bが省略されている点、ドライバトランジスタ317
および電流制御トランジスタ316aの順に電源電位ノード
300aと内部電源電位ノード300cとの間に直列に接続され
ている点、比較回路316bcにおける差動増幅回路316baお
よび316bbが基準電位Vref をそのまま受けずにしきい値
電圧Vthn をもつｎチャネルＭＯＳトランジスタ316bjに
よりしきい値電圧Vthn ぶんだけ低下させた電位Vref -V
thn を受けている点、および内部電源電位intVCCは基準
電位Vrefでなく、この基準電位よりしきい値電圧Vthn
ぶんだけ低いVref -Vthn に等しくなるように制御され
る点で異なる。
【０２１４】そして、ドライバトランジスタ311cおよび
317は内部電源電位intVCCが電位Vref -Vthn よりも低く
なると導通状態となり、高くなると非導通状態となる。
また、ドライバトランジスタ317のチャネル幅はドライ
バトランジスタ311cのチャネル幅よりも大きくされ、ド
ライバトランジスタ311cおよび317とｎチャネルＭＯＳ
トランジスタ316bjはしきい値電圧が等しくVthn になる
ようにチャネル長を等しくしてある。
【０２１５】以上のようにこの実施例１２では、実施例
１から実施例７と同様の効果を奏し、さらに実施例１０
と同様にSRAM300における内部電源電位発生回路310aお
よび310bの電流供給回路316にアナログチャージポンプ
回路316bgとデジタルチャージポンプ回路316dとを設
け、内部電源電位intVCCがVref -Vref /10からVref +V
ref/10の範囲にあるときはアナログチャージポンプ回路
316bgのみで電流制御トランジスタ316aのゲートが充放
電され、この範囲をはずれるとアナログチャージポンプ
回路316bgおよびデジタルチャージポンプ回路316dの両
方で電流制御トランジスタ316aのゲートが充放電される
ようにしたので、内部電源電位intVCCが基準電位Vref
から大きく外れたときは２つのチャージポンプ回路316b
gおよび316dで電流制御トランジスタ316aのゲートを充
放電するため急速にこのゲート電位が最適値に近づき
（ゲート電位の粗調整）、さらに内部電源電位intVCCが
基準電位Vref に近いとアナログチャージポンプ回路316
bgのみで電流制御トランジスタ316aのゲートを充放電す
るため精度良くこのゲート電位を最適値にもっていくこ
とができ（ゲート電位の微調整）、従って素早くかつ正
確に電流制御トランジスタのゲート電位を最適値にでき
る。
【０２１６】なお、実施例１から実施例１２ではPLL回
路またはDLL回路、および内部電源電位発生回路を同期
型のSRAMに用いた例を示したが、外部から与えられたク
ロック信号に同期して動作するシンクロナスDRAMにも適
用できる。また、図２に示された実施例１におけるSRAM
の内部電源電位発生回路、図２５に示された実施例１０
におけるSRAMの内部電源電位発生回路または図２７に示
された実施例１２におけるSRAMの内部電源電位発生回路
は標準DRAMにも適用できる。さらに、内部電源電位発生
回路において、ｐチャネルＭＯＳトランジスタからなる
ドライバトランジスタをｐｎｐ型バイポーラトランジス
タで、ｎチャネルＭＯＳトランジスタからなるドライバ
トランジスタをｎｐｎ型バイポーラトランジスタで置き
換えることも可能である。
【０２１７】
【発明の効果】請求項１および２に係る発明において
は、内部クロック信号が直接充放電ノードの電位変化を
受けず、この充放電ノードに接続される増幅回路と、第
１および第２の電源ノードの間に直列に接続される増幅
回路の出力である電流制御信号をゲートに受けるトラン
ジスタと抵抗素子を有する電流制御回路を設け、トラン
ジスタと抵抗素子の接続点の電位を増幅回路にフィード
バックさせ、この増幅回路からの電流制御信号を内部ク
ロック信号発生回路に与えて内部クロック信号を変化さ
せているので、充放電ノードの電位変化に対する内部ク
ロック信号の変化を小さくすることが可能な半導体装置
を得ることができるという第１の効果がある。
【０２１８】請求項１に係る発明においては、上記第１
の効果に加えて、さらに、抵抗素子を抵抗用トランジス
タで構成し、この抵抗用トランジスタの抵抗値を切り換
える抵抗値切り換え回路を設けて抵抗素子の抵抗値の切
り換えを可能にしたので、充放電ノードの電位変化に対
して内部クロック信号に所望の変化をさせることが可能
な半導体装置を得ることができるという効果がある。
【０２１９】請求項２に係る発明においては、上記第１
の効果に加えて、さらに、抵抗素子を抵抗用トランジス
タで構成し、第１および第２の比較信号に応じて抵抗用
トランジスタのゲートを充放電する抵抗制御回路を設け
て抵抗素子の抵抗値の切り換えを可能にしたので、充放
電ノードの電位変化に対して内部クロック信号に所望の
変化をさせることが可能な半導体装置を得ることができ
るという効果がある。
【０２２０】請求項３に係る発明においては、請求項１
または請求項２に係る発明の効果に加え、抵抗値切り換
え回路が第１または第２の電源電位の投入時に抵抗用ト
ランジスタの抵抗値を小さくし、その後抵抗値を大きく
するように抵抗素子の抵抗値を切り換えるようにしたの
で、内部クロック信号の第１のクロック信号入力ノード
に与えられるクロック信号からの変動、つまりジッタが
小さくなるという効果がある。
【０２２１】
【０２２２】
【０２２３】
【０２２４】
【０２２５】
【０２２６】
【０２２７】
【０２２８】
【０２２９】
【０２３０】
【０２３１】
【０２３２】
【０２３３】
【０２３４】
【０２３５】
【０２３６】
【０２３７】
【０２３８】
【０２３９】
【０２４０】請求項１７に係る発明においては、第１の
クロック信号入力ノードのクロック信号と内部クロック
信号との差に応じた差情報を生成し、この差情報に従っ
て内部クロック信号の位相情報を調整し、かつ差情報を
保持信号に従って保持しており、第１のクロック信号入
力ノードへのクロック信号の供給が中断しても安定に内
部クロック信号を生成することができ、また、第１のク
ロック信号に有力ノードにクロック信号の供給が再開さ
れると高速で内部クロック信号をクロック信号にロック
させることができるという効果が得られる。
【図面の簡単な説明】
【図１】 この発明の実施例１のコンピュータのブロッ
ク図である。
【図２】 この発明の実施例１の内部電源電位発生回路
の回路図である。
【図３】 この発明の実施例１の内部電源電位発生回路
の動作を示すタイミング図である。
【図４】 この発明の実施例１の内部電源電位発生回路
の動作を示すタイミング図である。
【図５】 この発明の実施例１の内部クロック信号同期
回路の回路図である。
【図６】 この発明の実施例１の内部クロック信号発生
回路の動作を示すタイミング図である。
【図７】 この発明の実施例１のSRAMの動作を示すタイ
ミング図である。
【図８】 この発明の実施例２の内部クロック信号同期
回路の回路図である。
【図９】 この発明の実施例２の抵抗値切り換え回路の
回路図である。
【図１０】 この発明の実施例２の抵抗値切り換え回路
の回路図である。
【図１１】 この発明の実施例２の抵抗値切り換え回路
の回路図である。
【図１２】 この発明の実施例３の電位保持回路の回路
図である。
【図１３】 この発明の実施例４の電流制御回路の回路
図である。
【図１４】 この発明の実施例５の電流制御回路の回路
図である。
【図１５】 この発明の実施例６の内部クロック信号発
生回路の回路図である。
【図１６】 この発明の実施例６の内部クロック信号同
期回路の動作を示すタイミング図である。
【図１７】 この発明の実施例６の内部クロック信号同
期回路の動作を示すタイミング図である。
【図１８】 この発明の実施例７の内部クロック信号発
生回路の回路図である。
【図１９】 この発明の実施例７の内部クロック信号発
生回路の回路図である。
【図２０】 この発明の実施例７の内部クロック信号発
生回路の回路図である。
【図２１】 この発明の実施例７の内部クロック信号発
生回路の動作を示すタイミング図である。
【図２２】 この発明の実施例８のロックイン検出回路
の回路図である。
【図２３】 この発明の実施例８の内部電源電位発生回
路の回路図である。
【図２４】 従来のPLL回路の回路図である。
【図２５】 この発明の実施例１０の内部電源電位発生
回路の回路図である。
【図２６】 この発明の実施例１１の内部電源電位発生
回路の回路図である。
【図２７】 この発明の実施例１２の内部電源電位発生
回路の回路図である。
【符号の説明】
300a 外部電源電位ノード、 300b 接地電位ノード 300c 内部電源電位ノード、 300d クロック用内部電
源電位ノード 310a 内部電源電位発生回路、 310b クロック用内部
電源電位発生回路 311 定電圧回路、 311a アナログ制御ドライバトラ
ンジスタ 312 電流供給ノード、 313 基準電位発生回路、 314 差動増幅回路 315 ドライバトランジスタ、 316 電流供給回路 316a 電流制御トランジスタ、 316b 電流制御回路 316bg アナログチャージポンプ回路、 316c 保持回
路 316ch スタートアップ回路、 316d デジタルチャー
ジポンプ回路 317 ドライバトランジスタ 320 内部クロック信号同期回路、 321 位相比較回路 321a 外部クロック信号入力ノード、 321b 内部クロ
ック信号入力ノード 322 チャージポンプ回路、 322a 充放電ノード 323 電流制御回路、 323d オペアンプ、 323da 第
１の入力ノード 323db 第２の入力ノード、 323dc 増幅出力ノード 323eb ｐチャネルＭＯＳトランジスタ、 323ed 抵抗
素子 323ei 抵抗用トランジスタ、 323h 抵抗値切り換え
回路 323hk 抵抗制御回路、 323g トランスファゲート、
323i 電位保持回路 324 内部クロック信号発生回路、 324b 差動増幅回
路 324f 差動増幅回路、 324g 差動増幅回路 324fe ノード、 324ff ｐチャネル電流制御トランジ
スタ 324fc 出力ノード、 324fh ｐチャネル入力トランジ
スタ 324fd 出力ノード、 324fn ノード 324fq ｎチャネル入力トランジスタ 324fr ｎチャネル電流制御トランジスタ 325 内部クロック信号出力ノード
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−343022（ＪＰ，Ａ) 特開 昭59−89036（ＪＰ，Ａ) 特開 昭64−48267（ＪＰ，Ａ) 特開 平１−108812（ＪＰ，Ａ) 特開 平５−22132（ＪＰ，Ａ) 特開 昭64−32720（ＪＰ，Ａ) 特開 平５−335945（ＪＰ，Ａ) 特開 平１−282926（ＪＰ，Ａ) 特開 平５−41661（ＪＰ，Ａ) 特開 平７−46123（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/093 H03L 7/099 H03L 7/10 H03L 7/14

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１および第２のクロック信号入力ノー
    ドを有し、前記第１および第２のクロック信号入力ノー
    ドに与えられたクロック信号の周波数および位相の少な
    くとも一方の差に応じた第１および第２の比較信号を出
    力する比較回路、 前記第１および第２の比較信号を受け、前記第１の比較
    信号の活性化に応答して充放電ノードを充電し、前記第
    ２の比較信号の活性化に応答して前記充放電ノードを放
    電するチャージポンプ回路、 前記充放電ノードに接続される第１の入力ノード、第２
    の入力ノード、および電流制御信号を出力する増幅出力
    ノードを有し、前記第１の入力ノードと第２の入力ノー
    ドの電位差に応じた信号を前記増幅出力ノードに出力す
    る増幅回路と、第１の電源電位が与えられる第１の電源
    電位ノードと前記第２の入力ノードとの間に接続され、
    ゲートが前記増幅出力ノードに接続され、前記増幅回路
    の出力信号に従って前記第１の電源電位ノードと前記第
    ２の入力ノードとの間に電流を流すトランジスタと、前
    記第２の入力ノードと第２の電源電位ノードとの間に接
    続される抵抗素子とを少なくとも有する電流制御回路、
    および、 前記電流制御信号に応じた内部クロック信号を前記第２
    のクロック信号入力ノードに出力する内部クロック信号
    発生回路を備え、 前記電流制御回路は、抵抗値切り換え電位を出力する抵
    抗値切り換え回路をさらに備え、 前記抵抗素子は、前記第２の入力ノードと前記第２の電
    源電位ノードとの間に接続され、ゲートに前記抵抗値切
    り換え電位を受ける抵抗用トランジスタで構成される、
    半導体装置。
  2. 【請求項２】 第１および第２のクロック信号入力ノー
    ドを有し、前記第１および第２のクロック信号入力ノー
    ドに与えられたクロック信号の周波数および位相の少な
    くとも一方の差に応じた第１および第２の比較信号を出
    力する比較回路、 前記第１および第２の比較信号を受け、前記第１の比較
    信号の活性化に応答して充放電ノードを充電し、前記第
    ２の比較信号の活性化に応答して前記充放電ノードを放
    電するチャージポンプ回路、 前記充放電ノードに接続される第１の入力ノード、第２
    の入力ノード、および電流制御信号を出力する増幅出力
    ノードを有し、前記第１の入力ノードと第２の入力ノー
    ドの電位差に応じた信号を前記増幅出力ノードに出力す
    る増幅回路と、第１の電源電位が与えられる第１の電源
    電位ノードと前記第２の入力ノードとの間に接続され、
    ゲートが前記増幅出力ノードに接続され、前記増幅回路
    の出力信号に従って前記第１の電源電位ノードと前記第
    ２の入力ノードとの間に電流を流すトランジスタと、前
    記第２の入力ノードと第２の電源電位ノードとの間に接
    続される抵抗素子とを少なくとも有する電流制御回路、
    および、 前記電流制御信号に応じた内部クロック信号を前記第２
    のクロック信号入力ノードに出力する内部クロック信号
    発生回路を備え、 前記抵抗素子は、前記第２の入力ノードと前記第２の電
    源電位ノードとの間に接続される抵抗用トランジスタで
    構成され、 前記電流制御回路は、前記第１および第２の比較信号に
    応じて前記抵抗用トランジスタのゲートを充放電する抵
    抗制御回路を含む抵抗値切り換え回路をさらに備える、
    半導体装置。
  3. 【請求項３】 前記抵抗値切り換え回路は、前記第１ま
    たは第２の電源電位の投入時に前記抵抗用トランジスタ
    の抵抗値を小さくし、その後該抵抗値を大きくするよう
    に前記抵抗用トランジスタの抵抗値を切り換える、請求
    項１または２記載の半導体装置。
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