JP2001177400A - チャージポンプ回路 - Google Patents
チャージポンプ回路Info
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Abstract
(57)【要約】
【課題】トランジスタのリーク電流を低減でき、リーク
電流による影響を抑制し、ＶＣＯの発振周波数の安定性
を改善できるチャージポンプ回路を実現する。 【解決手段】 アップ信号ＳUPまたはダウン信号ＳDWに
応じてチャージポンプ回路の出力端子ＴOUT にチャージ
電流ＩC またはディスチャージ電流ＩD を供給し、アッ
プ信号ＳUPのパルス終了後、スイッチトランジスタＭＰ
３を短い間に導通状態に保持させ、ソース電位を引き下
げてから遮断させ、ダウン信号ＳDWのパルス終了後、ス
イッチトランジスタＭＮ３を短い間に導通状態に保持さ
せ、ソース電位を引き上げてから遮断させる。これによ
って、スイッチトランジスタＭＰ３，ＭＮ３のゲート−
ソース間に高い逆バイアスを与え、深い遮断状態に保持
でき、リーク電流が抑えられ、ＶＣＯの発振周波数を安
定化できる。
電流による影響を抑制し、ＶＣＯの発振周波数の安定性
を改善できるチャージポンプ回路を実現する。 【解決手段】 アップ信号ＳUPまたはダウン信号ＳDWに
応じてチャージポンプ回路の出力端子ＴOUT にチャージ
電流ＩC またはディスチャージ電流ＩD を供給し、アッ
プ信号ＳUPのパルス終了後、スイッチトランジスタＭＰ
３を短い間に導通状態に保持させ、ソース電位を引き下
げてから遮断させ、ダウン信号ＳDWのパルス終了後、ス
イッチトランジスタＭＮ３を短い間に導通状態に保持さ
せ、ソース電位を引き上げてから遮断させる。これによ
って、スイッチトランジスタＭＰ３，ＭＮ３のゲート−
ソース間に高い逆バイアスを与え、深い遮断状態に保持
でき、リーク電流が抑えられ、ＶＣＯの発振周波数を安
定化できる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬ（Phase Lo
cked Loop ）回路、ＤＬＬ（Delay Locked Loop）回路
などに用いられ、製造プロセスの微細化に伴うトランジ
スタのリーク電流の低減を実現し、ＰＬＬ回路の発振周
波数の安定性を改善できるチャージポンプ回路に関する
ものである。
cked Loop ）回路、ＤＬＬ（Delay Locked Loop）回路
などに用いられ、製造プロセスの微細化に伴うトランジ
スタのリーク電流の低減を実現し、ＰＬＬ回路の発振周
波数の安定性を改善できるチャージポンプ回路に関する
ものである。
【０００２】
【従来の技術】チャージポンプ型ＰＬＬ回路では、ＶＣ
Ｏなどの発振信号と参照信号との周波数／位相比較の結
果、例えば位相差信号が得られる。チャージポンプ回路
は位相差信号に応じて、チャージ電流またはディスチャ
ージ電流を生成し、ループフィルタに供給する。ループ
フィルタによって、チャージポンプから供給された電流
に応じてＶＣＯの発振周波数を制御する制御信号の電圧
を変えて、ＶＣＯに供給する。ＶＣＯの発振信号が、例
えば、分周器によって分周され、周波数／位相比較回路
に供給され、参照信号との周波数／位相比較が行われ
る。ＰＬＬ回路はこのようなループ制御によって、参照
信号に応じてＶＣＯの発振周波数を制御するので、参照
信号に追従して発振周波数を制御でき、無線通信の受信
装置に用いられている局部発振回路などに広く利用され
ている。
Ｏなどの発振信号と参照信号との周波数／位相比較の結
果、例えば位相差信号が得られる。チャージポンプ回路
は位相差信号に応じて、チャージ電流またはディスチャ
ージ電流を生成し、ループフィルタに供給する。ループ
フィルタによって、チャージポンプから供給された電流
に応じてＶＣＯの発振周波数を制御する制御信号の電圧
を変えて、ＶＣＯに供給する。ＶＣＯの発振信号が、例
えば、分周器によって分周され、周波数／位相比較回路
に供給され、参照信号との周波数／位相比較が行われ
る。ＰＬＬ回路はこのようなループ制御によって、参照
信号に応じてＶＣＯの発振周波数を制御するので、参照
信号に追従して発振周波数を制御でき、無線通信の受信
装置に用いられている局部発振回路などに広く利用され
ている。
【０００３】図９は、一般的なＰＬＬ回路の一構成例を
示すブロック図である。図示のように、分周器５０から
出力された分周信号ＳCKと参照信号Ｓref が周波数／位
相比較器１０に入力され、ここで、周波数及び位相比較
の結果、入力信号の位相差に応じてアップ信号ＳUPまた
はダウン信号ＳDWが出力される。なお、アップ信号ＳUP
またはダウン信号ＳDWは、例えば、分周信号ＳCKと参照
信号Ｓref との位相差に応じて幅が変化するパルス信号
である。チャージポンプ回路２０は、アップ信号ＳUPま
たはダウン信号ＳDWに応じて、チャージポンプ電流また
はディスチャージ電流を発生し、ループフィルタ３０の
容量素子に供給することによって、アップ信号ＳUPまた
はダウン信号ＳDWに応じて電圧レベルが変化する制御信
号ＳC が生成される。制御信号ＳC がＶＣＯ４０に供給
され、これに応じてＶＣＯ４０の発振周波数が制御され
る。ＶＣＯ４０の出力信号ＳVCO が、分周器５０によっ
て分周され、分周信号ＳCKが周波数／位相比較器１０に
入力される。
示すブロック図である。図示のように、分周器５０から
出力された分周信号ＳCKと参照信号Ｓref が周波数／位
相比較器１０に入力され、ここで、周波数及び位相比較
の結果、入力信号の位相差に応じてアップ信号ＳUPまた
はダウン信号ＳDWが出力される。なお、アップ信号ＳUP
またはダウン信号ＳDWは、例えば、分周信号ＳCKと参照
信号Ｓref との位相差に応じて幅が変化するパルス信号
である。チャージポンプ回路２０は、アップ信号ＳUPま
たはダウン信号ＳDWに応じて、チャージポンプ電流また
はディスチャージ電流を発生し、ループフィルタ３０の
容量素子に供給することによって、アップ信号ＳUPまた
はダウン信号ＳDWに応じて電圧レベルが変化する制御信
号ＳC が生成される。制御信号ＳC がＶＣＯ４０に供給
され、これに応じてＶＣＯ４０の発振周波数が制御され
る。ＶＣＯ４０の出力信号ＳVCO が、分周器５０によっ
て分周され、分周信号ＳCKが周波数／位相比較器１０に
入力される。
【０００４】このような構成を有するＰＬＬ回路におい
て、例えば、分周器５０の分周比をＮとすると、参照信
号Ｓref の周波数ｆ0 のＮ倍の周波数の発振信号ＳVCO
がＶＣＯ４０から出力される。この発振信号ＳVCO の周
波数は、参照信号Ｓref の周波数及び位相変換に追従し
て変化し、常に参照信号Ｓref のＮ倍（Ｎｆ0 ）に保持
される。
て、例えば、分周器５０の分周比をＮとすると、参照信
号Ｓref の周波数ｆ0 のＮ倍の周波数の発振信号ＳVCO
がＶＣＯ４０から出力される。この発振信号ＳVCO の周
波数は、参照信号Ｓref の周波数及び位相変換に追従し
て変化し、常に参照信号Ｓref のＮ倍（Ｎｆ0 ）に保持
される。
【０００５】チャージポンプ回路２０は、周波数／位相
比較器１０がアップ信号ＳUP及びダウン信号ＳDWのパル
スが何れも出力されていないとき、出力端子が高インピ
ーダンス状態となり、ループフィルタ３０に積分された
電圧を保持するので、ＶＣＯ４０と周波数／位相比較器
１０との間に分周器５０を設けた場合、大きなＮの値に
対してもＶＣＯ４０が安定に制御することが可能であ
る。
比較器１０がアップ信号ＳUP及びダウン信号ＳDWのパル
スが何れも出力されていないとき、出力端子が高インピ
ーダンス状態となり、ループフィルタ３０に積分された
電圧を保持するので、ＶＣＯ４０と周波数／位相比較器
１０との間に分周器５０を設けた場合、大きなＮの値に
対してもＶＣＯ４０が安定に制御することが可能であ
る。
【０００６】
【発明が解決しようとする課題】ところで、上述した従
来のＰＬＬ回路において、チャージポンプ回路２０は、
高集積度と低消費電力に優れるＭＯＳ型半導体集積回路
で構成される。図１０は、ＭＯＳトランジスタによって
構成されているチャージポンプ回路の一例を示す回路図
である。以下、このチャージポンプ回路の動作について
簡単に説明する。
来のＰＬＬ回路において、チャージポンプ回路２０は、
高集積度と低消費電力に優れるＭＯＳ型半導体集積回路
で構成される。図１０は、ＭＯＳトランジスタによって
構成されているチャージポンプ回路の一例を示す回路図
である。以下、このチャージポンプ回路の動作について
簡単に説明する。
【０００７】分周器５０からの分周信号ＳCKと参照信号
Ｓref との位相差に応じて、アップ信号ＳUPまたはダウ
ン信号ＳDWの何れかにパルスが出力される。例えば、ア
ップ信号ＳUPがハイレベルの間に、ｐＭＯＳトランジス
タＭＰ１のゲートがハイレベルに保持され、ＭＰ１がオ
フする。このとき、ｐＭＯＳトランジスタＭＰ２とＭＰ
３によって構成されているカレントミラー回路によっ
て、電流ＩUPの定数倍の電流ＩC がトランジスタＭＰ３
のドレインから出力される。当該出力電流ＩC がチャー
ジ電流として、ループフィルタ３０に供給され、ループ
フィルタ３０の容量素子がチャージされるので、制御信
号ＳC の電圧が上昇する。
Ｓref との位相差に応じて、アップ信号ＳUPまたはダウ
ン信号ＳDWの何れかにパルスが出力される。例えば、ア
ップ信号ＳUPがハイレベルの間に、ｐＭＯＳトランジス
タＭＰ１のゲートがハイレベルに保持され、ＭＰ１がオ
フする。このとき、ｐＭＯＳトランジスタＭＰ２とＭＰ
３によって構成されているカレントミラー回路によっ
て、電流ＩUPの定数倍の電流ＩC がトランジスタＭＰ３
のドレインから出力される。当該出力電流ＩC がチャー
ジ電流として、ループフィルタ３０に供給され、ループ
フィルタ３０の容量素子がチャージされるので、制御信
号ＳC の電圧が上昇する。
【０００８】一方、ダウン信号ＳDWが出力される場合、
ダウン信号ＳDWがハイレベルの間に、インバータＩＮＶ
３の出力端子がローレベルに保持され、ｎＭＯＳトラン
ジスタＭＮ１がオフする。ｎＭＯＳトランジスタＭＮ２
とＭＮ３によって構成されたカレントミラー回路によっ
て、トランジスタＭＮ３のドレインに電流ＩDWの定数倍
の電流ＩD が流れる。この電流ＩD がディスチャージ電
流として、ループフィルタ３０に供給され、ループフィ
ルタ３０の容量素子がディスチャージされるので、制御
信号ＳC の電圧が降下する。
ダウン信号ＳDWがハイレベルの間に、インバータＩＮＶ
３の出力端子がローレベルに保持され、ｎＭＯＳトラン
ジスタＭＮ１がオフする。ｎＭＯＳトランジスタＭＮ２
とＭＮ３によって構成されたカレントミラー回路によっ
て、トランジスタＭＮ３のドレインに電流ＩDWの定数倍
の電流ＩD が流れる。この電流ＩD がディスチャージ電
流として、ループフィルタ３０に供給され、ループフィ
ルタ３０の容量素子がディスチャージされるので、制御
信号ＳC の電圧が降下する。
【０００９】上述したように、周波数／位相比較器１０
からのアップ信号ＳUPまたはダウン信号ＳDWに応じて、
チャージポンプ２０の出力端子ＴOUT からチャージ電流
ＩCまたはディスチャージ電流ＩD が出力され、これに
応じてループフィルタ３０によって出力される制御信号
ＳC の電圧が制御されるので、ＶＣＯ４０の発振周波数
がアップ信号ＳUP及びダウン信号ＳDWに応じて制御さ
れ、分周器５０の出力信号ＳCKが参照信号Ｓref にロッ
クされる（位相が同相する）。
からのアップ信号ＳUPまたはダウン信号ＳDWに応じて、
チャージポンプ２０の出力端子ＴOUT からチャージ電流
ＩCまたはディスチャージ電流ＩD が出力され、これに
応じてループフィルタ３０によって出力される制御信号
ＳC の電圧が制御されるので、ＶＣＯ４０の発振周波数
がアップ信号ＳUP及びダウン信号ＳDWに応じて制御さ
れ、分周器５０の出力信号ＳCKが参照信号Ｓref にロッ
クされる（位相が同相する）。
【００１０】分周器５０からの分周信号ＳCKと参照信号
Ｓref との位相がほぼ同相しているとき、アップ信号Ｓ
UPとダウン信号ＳDWのパルスが出力されず、アップ信号
ＳUPとダウン信号ＳDWは、ともにローレベルに保持され
る。このとき、インバータＩＮＶ２の出力端子がローレ
ベル、インバータＩＮＶ３の出力端子がハイレベルに保
持されるので、ｐＭＯＳトランジスタＭＰ１とｎＭＯＳ
トランジスタＭＮ１がともにオンする。ディスチャージ
側において、電流ＩdwがトランジスタＭＮ１を介して共
通電位ＶSSに流れるので、トランジスタＭＮ１のドレイ
ンがほぼ共通電位ＶSSに保持され、トランジスタＭＮ２
とＭＮ３がオフする。同様に、チャージ側において、ト
ランジスタＭＰ１がオンすることで、そのドレインがほ
ぼ電源電圧ＶDDに保持され、トランジスタＭＰ２とＭＰ
３がともにオフする。このとき、チャージポンプ回路２
０の出力端子ＴOUT がハイインピーダンス状態に保持さ
れ、当該出力端子に接続されているループフィルタ３０
の電圧が保持される。
Ｓref との位相がほぼ同相しているとき、アップ信号Ｓ
UPとダウン信号ＳDWのパルスが出力されず、アップ信号
ＳUPとダウン信号ＳDWは、ともにローレベルに保持され
る。このとき、インバータＩＮＶ２の出力端子がローレ
ベル、インバータＩＮＶ３の出力端子がハイレベルに保
持されるので、ｐＭＯＳトランジスタＭＰ１とｎＭＯＳ
トランジスタＭＮ１がともにオンする。ディスチャージ
側において、電流ＩdwがトランジスタＭＮ１を介して共
通電位ＶSSに流れるので、トランジスタＭＮ１のドレイ
ンがほぼ共通電位ＶSSに保持され、トランジスタＭＮ２
とＭＮ３がオフする。同様に、チャージ側において、ト
ランジスタＭＰ１がオンすることで、そのドレインがほ
ぼ電源電圧ＶDDに保持され、トランジスタＭＰ２とＭＰ
３がともにオフする。このとき、チャージポンプ回路２
０の出力端子ＴOUT がハイインピーダンス状態に保持さ
れ、当該出力端子に接続されているループフィルタ３０
の電圧が保持される。
【００１１】半導体の微細加工技術の進歩に従って、半
導体集積回路の集積度が益々向上し、回路の小型化、低
消費電力化が進む。これに伴ってトランジスタのしきい
値電圧が低下し、遮断時のリーク電流が無視できなくな
る。例えば、図１０に示すチャージポンプ回路２０の場
合、出力端子ＴOUT がハイインピーダンス状態におい
て、トランジスタＭＰ３とＭＮ３のリーク電流が大きく
なると、出力端子ＴOUTに接続されているループフィル
タ３０の容量素子がリーク電流によってチャージまたは
ディスチャージされ、本来一定のレベルに保持すべき制
御信号ＳC の電圧がリーク電流に応じて変化し、ＶＣＯ
４０の発振周波数が不安定になる。例えば、チャージポ
ンプ回路２０の出力端子ＴOUT のリーク電流が大きくな
ると、参照信号Ｓref の周期でループフィルタ３０の出
力信号ＳC の電圧が揺らぎ、ＶＣＯ４０の発振周波数が
参照信号Ｓref によって位相変調される現象、いわゆる
スプリアスの原因となる。このＶＣＯ発振周波数のスプ
リアス現象は、分周器５０の分周比Ｎが大きくなるにつ
れて特に顕著になる。例えば、一例として分周器の分周
比Ｎが数千から数万に達する場合には、チャージポンプ
回路の出力は参照信号の周期でごく短い時間駆動され、
そのほかＶＣＯの数千から数万にあたる時間は連続して
チャージポンプ回路の出力端子がハイインピーダンス状
態に保持される。もしこの状態にチャージポンプ回路の
出力端子にリーク電流が発生すると、ループフィルタの
容量素子は、例えば、駆動時間にチャージされ、それ以
外にリーク電流によってディスチャージされ、ＶＣＯの
発振信号には、参照信号周期の揺らぎが生じてしまい、
即ち、スプリアス現象が発生する。スプリアス現象によ
って、例えばＰＬＬ回路を含む周波数逓倍回路を無線通
信に応用する場合には、隣接するチャネル間の混信が発
生するという不利益が生じる。
導体集積回路の集積度が益々向上し、回路の小型化、低
消費電力化が進む。これに伴ってトランジスタのしきい
値電圧が低下し、遮断時のリーク電流が無視できなくな
る。例えば、図１０に示すチャージポンプ回路２０の場
合、出力端子ＴOUT がハイインピーダンス状態におい
て、トランジスタＭＰ３とＭＮ３のリーク電流が大きく
なると、出力端子ＴOUTに接続されているループフィル
タ３０の容量素子がリーク電流によってチャージまたは
ディスチャージされ、本来一定のレベルに保持すべき制
御信号ＳC の電圧がリーク電流に応じて変化し、ＶＣＯ
４０の発振周波数が不安定になる。例えば、チャージポ
ンプ回路２０の出力端子ＴOUT のリーク電流が大きくな
ると、参照信号Ｓref の周期でループフィルタ３０の出
力信号ＳC の電圧が揺らぎ、ＶＣＯ４０の発振周波数が
参照信号Ｓref によって位相変調される現象、いわゆる
スプリアスの原因となる。このＶＣＯ発振周波数のスプ
リアス現象は、分周器５０の分周比Ｎが大きくなるにつ
れて特に顕著になる。例えば、一例として分周器の分周
比Ｎが数千から数万に達する場合には、チャージポンプ
回路の出力は参照信号の周期でごく短い時間駆動され、
そのほかＶＣＯの数千から数万にあたる時間は連続して
チャージポンプ回路の出力端子がハイインピーダンス状
態に保持される。もしこの状態にチャージポンプ回路の
出力端子にリーク電流が発生すると、ループフィルタの
容量素子は、例えば、駆動時間にチャージされ、それ以
外にリーク電流によってディスチャージされ、ＶＣＯの
発振信号には、参照信号周期の揺らぎが生じてしまい、
即ち、スプリアス現象が発生する。スプリアス現象によ
って、例えばＰＬＬ回路を含む周波数逓倍回路を無線通
信に応用する場合には、隣接するチャネル間の混信が発
生するという不利益が生じる。
【００１２】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、チャージポンプ回路の出力用ト
ランジスタのリーク電流を低減でき、リーク電流による
影響を抑制し、ＶＣＯの発振周波数の安定性を改善でき
るチャージポンプ回路を提供することにある。
のであり、その目的は、チャージポンプ回路の出力用ト
ランジスタのリーク電流を低減でき、リーク電流による
影響を抑制し、ＶＣＯの発振周波数の安定性を改善でき
るチャージポンプ回路を提供することにある。
【００１３】
【課題を解決するための手段】上記目的を達成するた
め、本発明のチャージポンプ回路は、有効期間に第１の
レベルに保持され、上記有効期間以外に第２のレベルに
保持される入力信号に応じて、上記有効期間中に電流を
出力するチャージポンプ回路であって、電源電位と出力
端子間に直列接続されている第１と第２のトランジスタ
と、電流源と、制御端子が上記第２のトランジスタの制
御端子に接続され、その接続点が一方の端子とともに、
上記電流源に接続されている第３のトランジスタと、上
記電源電位と上記電流源との間に接続されている第４の
トランジスタと、上記有効期間中、上記第１のトランジ
スタを導通させ、上記第４のトランジスタを遮断させる
ことで、上記電流源の供給電流に応じた電流を上記出力
端子に出力し、上記有効期間終了後、上記第１のトラン
ジスタを遮断させ、当該第１のトランジスタと上記第２
のトランジスタとの接続点の電圧を変化させ、所定の時
間を経過した後、上記第４のトランジスタを導通させる
制御手段とを有する。
め、本発明のチャージポンプ回路は、有効期間に第１の
レベルに保持され、上記有効期間以外に第２のレベルに
保持される入力信号に応じて、上記有効期間中に電流を
出力するチャージポンプ回路であって、電源電位と出力
端子間に直列接続されている第１と第２のトランジスタ
と、電流源と、制御端子が上記第２のトランジスタの制
御端子に接続され、その接続点が一方の端子とともに、
上記電流源に接続されている第３のトランジスタと、上
記電源電位と上記電流源との間に接続されている第４の
トランジスタと、上記有効期間中、上記第１のトランジ
スタを導通させ、上記第４のトランジスタを遮断させる
ことで、上記電流源の供給電流に応じた電流を上記出力
端子に出力し、上記有効期間終了後、上記第１のトラン
ジスタを遮断させ、当該第１のトランジスタと上記第２
のトランジスタとの接続点の電圧を変化させ、所定の時
間を経過した後、上記第４のトランジスタを導通させる
制御手段とを有する。
【００１４】また、本発明のチャージポンプ回路は、有
効期間に第１のレベルに保持され、上記有効期間以外に
第２のレベルに保持される入力信号に応じて、上記有効
期間中に電流を出力するチャージポンプ回路であって、
電源電位と出力端子間に直列接続されている第１と第２
のトランジスタと、電流源と、制御端子が上記第１のト
ランジスタの制御端子に接続され、その接続点が一方の
端子とともに、上記電流源に接続されている第３のトラ
ンジスタと、上記電源電位と上記電流源との間に接続さ
れている第４のトランジスタと、上記有効期間中、上記
第１のトランジスタを導通させ、上記第４のトランジス
タを遮断させることで、上記電流源の供給電流に応じた
電流を上記出力端子に出力し、上記有効期間終了後、上
記第２のトランジスタを遮断させ、当該第２のトランジ
スタと上記第１のトランジスタとの接続点の電圧を変化
させ、所定の時間が経過した後、上記第４のトランジス
タを導通させる制御手段とを有する。
効期間に第１のレベルに保持され、上記有効期間以外に
第２のレベルに保持される入力信号に応じて、上記有効
期間中に電流を出力するチャージポンプ回路であって、
電源電位と出力端子間に直列接続されている第１と第２
のトランジスタと、電流源と、制御端子が上記第１のト
ランジスタの制御端子に接続され、その接続点が一方の
端子とともに、上記電流源に接続されている第３のトラ
ンジスタと、上記電源電位と上記電流源との間に接続さ
れている第４のトランジスタと、上記有効期間中、上記
第１のトランジスタを導通させ、上記第４のトランジス
タを遮断させることで、上記電流源の供給電流に応じた
電流を上記出力端子に出力し、上記有効期間終了後、上
記第２のトランジスタを遮断させ、当該第２のトランジ
スタと上記第１のトランジスタとの接続点の電圧を変化
させ、所定の時間が経過した後、上記第４のトランジス
タを導通させる制御手段とを有する。
【００１５】また、本発明のチャージポンプ回路は、有
効期間に第１のレベルに保持され、上記有効期間以外に
第２のレベルに保持される入力信号に応じて、上記有効
期間中に電流を出力するチャージポンプ回路であって、
電源電位と出力端子間に直列接続されている第１と第２
のトランジスタと、電流源と、制御端子が上記第２のト
ランジスタの制御端子に接続され、その接続点が一方の
端子とともに、上記電流源に接続されている第３のトラ
ンジスタと、上記電源電位と上記電流源との間に接続さ
れている第４のトランジスタと、上記第１と第２のトラ
ンジスタの接続中点と共通電位との間に接続されている
スイッチング素子と、上記有効期間中、上記第１のトラ
ンジスタを導通させ、上記第４のトランジスタを遮断さ
せることで、上記電流源の供給電流に応じた電流を上記
出力端子に出力し、上記有効期間終了後、上記第１のト
ランジスタを遮断させ、上記第４のトランジスタを導通
させ、所定の期間において上記スイッチング素子を導通
状態に保持させることで、上記第１のトランジスタと上
記第２のトランジスタとの接続中点の電圧を上記共通電
位に応じて変化させる制御手段とを有する。
効期間に第１のレベルに保持され、上記有効期間以外に
第２のレベルに保持される入力信号に応じて、上記有効
期間中に電流を出力するチャージポンプ回路であって、
電源電位と出力端子間に直列接続されている第１と第２
のトランジスタと、電流源と、制御端子が上記第２のト
ランジスタの制御端子に接続され、その接続点が一方の
端子とともに、上記電流源に接続されている第３のトラ
ンジスタと、上記電源電位と上記電流源との間に接続さ
れている第４のトランジスタと、上記第１と第２のトラ
ンジスタの接続中点と共通電位との間に接続されている
スイッチング素子と、上記有効期間中、上記第１のトラ
ンジスタを導通させ、上記第４のトランジスタを遮断さ
せることで、上記電流源の供給電流に応じた電流を上記
出力端子に出力し、上記有効期間終了後、上記第１のト
ランジスタを遮断させ、上記第４のトランジスタを導通
させ、所定の期間において上記スイッチング素子を導通
状態に保持させることで、上記第１のトランジスタと上
記第２のトランジスタとの接続中点の電圧を上記共通電
位に応じて変化させる制御手段とを有する。
【００１６】また、本発明のチャージポンプ回路は、有
効期間に第１のレベルに保持され、上記有効期間以外に
第２のレベルに保持される入力信号に応じて、上記有効
期間中に電流を出力するチャージポンプ回路であって、
電源電位と出力端子間に直列接続されている第１と第２
のトランジスタと、電流源と、制御端子が上記第１のト
ランジスタの制御端子に接続され、その接続点が一方の
端子とともに、上記電流源に接続されている第３のトラ
ンジスタと、上記電源電位と上記電流源との間に接続さ
れている第４のトランジスタと、上記第１と第２のトラ
ンジスタの接続中点と共通電位との間に接続されている
スイッチング素子と、上記有効期間中、上記第１のトラ
ンジスタを導通させ、上記第４のトランジスタを遮断さ
せることで、上記電流源の供給電流に応じた電流を上記
出力端子に出力し、上記有効期間終了後、上記第１のト
ランジスタを遮断させ、上記第４のトランジスタを導通
させ、所定の期間において上記スイッチング素子を導通
状態に保持させることで、上記第１のトランジスタと上
記第２のトランジスタとの接続中点の電圧を上記共通電
位に応じて変化させる制御手段とを有する。
効期間に第１のレベルに保持され、上記有効期間以外に
第２のレベルに保持される入力信号に応じて、上記有効
期間中に電流を出力するチャージポンプ回路であって、
電源電位と出力端子間に直列接続されている第１と第２
のトランジスタと、電流源と、制御端子が上記第１のト
ランジスタの制御端子に接続され、その接続点が一方の
端子とともに、上記電流源に接続されている第３のトラ
ンジスタと、上記電源電位と上記電流源との間に接続さ
れている第４のトランジスタと、上記第１と第２のトラ
ンジスタの接続中点と共通電位との間に接続されている
スイッチング素子と、上記有効期間中、上記第１のトラ
ンジスタを導通させ、上記第４のトランジスタを遮断さ
せることで、上記電流源の供給電流に応じた電流を上記
出力端子に出力し、上記有効期間終了後、上記第１のト
ランジスタを遮断させ、上記第４のトランジスタを導通
させ、所定の期間において上記スイッチング素子を導通
状態に保持させることで、上記第１のトランジスタと上
記第２のトランジスタとの接続中点の電圧を上記共通電
位に応じて変化させる制御手段とを有する。
【００１７】また、本発明のチャージポンプ回路は、第
１または第２の有効期間に第１のレベルに保持され、上
記第１または第２の有効期間以外に第２のレベルに保持
される第１と第２の入力信号に応じて、上記第１の有効
期間中に第１の電流を出力し、上記第２の有効期間に第
２の電流を出力するチャージポンプ回路であって、電源
電位と出力端子間に直列接続されている第１と第２の第
１導電型トランジスタと、第１の電流源と、制御端子が
上記第２の第１導電型トランジスタの制御端子に接続さ
れ、その接続点が一方の端子とともに、上記第１の電流
源に接続されている第３の第１導電型トランジスタと、
上記電源電位と上記第１の電流源との間に接続されてい
る第４の第１導電型トランジスタと、上記第１の有効期
間中、上記第１の第１導電型トランジスタを導通させ、
上記第４の第１導電型トランジスタを遮断させること
で、上記第１の電流源の供給電流に応じて上記第１の電
流を上記出力端子に出力し、上記第１の有効期間終了
後、上記第１の第１導電型トランジスタを遮断させ、当
該第１の第１導電型トランジスタと上記第２の第１導電
型トランジスタとの接続中点の電圧を変化させ、第１の
時間が経過した後、上記第４の第１導電型トランジスタ
を導通させる第１の制御手段と、共通電位と上記出力端
子間に直列接続されている第１と第２の第２導電型トラ
ンジスタと、第２の電流源と、制御端子が上記第２の第
２導電型トランジスタの制御端子に接続され、その接続
点が一方の端子とともに、上記第２の電流源に接続され
ている第３の第２導電型トランジスタと、上記共通電位
と上記第２の電流源との間に接続されている第４の第２
導電型トランジスタと、上記第２の有効期間中、上記第
１の第２導電型トランジスタを導通させ、上記第４の第
２導電型トランジスタを遮断させることで、上記第２の
電流源の供給電流に応じて上記第２の電流を上記出力端
子に出力し、上記第２の有効期間終了後、上記第１の第
２導電型トランジスタを遮断させ、当該第１の第２導電
型トランジスタと上記第２の第２導電型トランジスタと
の接続中点の電圧を変化させ、第２の時間が経過した
後、上記第４の第２導電型トランジスタを導通させる第
２の制御手段とを有する。
１または第２の有効期間に第１のレベルに保持され、上
記第１または第２の有効期間以外に第２のレベルに保持
される第１と第２の入力信号に応じて、上記第１の有効
期間中に第１の電流を出力し、上記第２の有効期間に第
２の電流を出力するチャージポンプ回路であって、電源
電位と出力端子間に直列接続されている第１と第２の第
１導電型トランジスタと、第１の電流源と、制御端子が
上記第２の第１導電型トランジスタの制御端子に接続さ
れ、その接続点が一方の端子とともに、上記第１の電流
源に接続されている第３の第１導電型トランジスタと、
上記電源電位と上記第１の電流源との間に接続されてい
る第４の第１導電型トランジスタと、上記第１の有効期
間中、上記第１の第１導電型トランジスタを導通させ、
上記第４の第１導電型トランジスタを遮断させること
で、上記第１の電流源の供給電流に応じて上記第１の電
流を上記出力端子に出力し、上記第１の有効期間終了
後、上記第１の第１導電型トランジスタを遮断させ、当
該第１の第１導電型トランジスタと上記第２の第１導電
型トランジスタとの接続中点の電圧を変化させ、第１の
時間が経過した後、上記第４の第１導電型トランジスタ
を導通させる第１の制御手段と、共通電位と上記出力端
子間に直列接続されている第１と第２の第２導電型トラ
ンジスタと、第２の電流源と、制御端子が上記第２の第
２導電型トランジスタの制御端子に接続され、その接続
点が一方の端子とともに、上記第２の電流源に接続され
ている第３の第２導電型トランジスタと、上記共通電位
と上記第２の電流源との間に接続されている第４の第２
導電型トランジスタと、上記第２の有効期間中、上記第
１の第２導電型トランジスタを導通させ、上記第４の第
２導電型トランジスタを遮断させることで、上記第２の
電流源の供給電流に応じて上記第２の電流を上記出力端
子に出力し、上記第２の有効期間終了後、上記第１の第
２導電型トランジスタを遮断させ、当該第１の第２導電
型トランジスタと上記第２の第２導電型トランジスタと
の接続中点の電圧を変化させ、第２の時間が経過した
後、上記第４の第２導電型トランジスタを導通させる第
２の制御手段とを有する。
【００１８】また、本発明のチャージポンプ回路は、第
１または第２の有効期間に第１のレベルに保持され、上
記第１または第２の有効期間以外に第２のレベルに保持
される第１と第２の入力信号に応じて、上記第１の有効
期間中に第１の電流を出力し、上記第２の有効期間に第
２の電流を出力するチャージポンプ回路であって、電源
電位と出力端子間に直列接続されている第１と第２の第
１導電型トランジスタと、第１の電流源と、制御端子が
上記第１の第１導電型トランジスタの制御端子に接続さ
れ、その接続点が一方の端子とともに、上記第１の電流
源に接続されている第３の第１導電型トランジスタと、
上記電源電位と上記第１の電流源との間に接続されてい
る第４の第１導電型トランジスタと、上記第１の有効期
間中、上記第１の第１導電型トランジスタを導通させ、
上記第４の第１導電型トランジスタを遮断させること
で、上記第１の電流源の供給電流に応じて上記第１の電
流を上記出力端子に出力し、上記第１の有効期間終了
後、上記第１の第１導電型トランジスタを遮断させ、当
該第１の第１導電型トランジスタと上記第２の第１導電
型トランジスタとの接続中点の電圧を変化させ、第１の
時間が経過した後、上記第４の第１導電型トランジスタ
を導通させる第１の制御手段と、共通電位と上記出力端
子間に直列接続されている第１と第２の第２導電型トラ
ンジスタと、第２の電流源と、制御端子が上記第１の第
２導電型トランジスタの制御端子に接続され、その接続
点が一方の端子とともに、上記第２の電流源に接続され
ている第３の第２導電型トランジスタと、上記共通電位
と上記第２の電流源との間に接続されている第４の第２
導電型トランジスタと、上記第２の有効期間中、上記第
１の第２導電型トランジスタを導通させ、上記第４の第
２導電型トランジスタを遮断させることで、上記第２の
電流源の供給電流に応じて上記第２の電流を上記出力端
子に出力し、上記第２の有効期間終了後、上記第１の第
２導電型トランジスタを遮断させ、当該第１の第２導電
型トランジスタと上記第２の第２導電型トランジスタと
の接続中点の電圧を変化させ、第２の時間が経過した
後、上記第４の第２導電型トランジスタを導通させる第
２の制御手段とを有する。
１または第２の有効期間に第１のレベルに保持され、上
記第１または第２の有効期間以外に第２のレベルに保持
される第１と第２の入力信号に応じて、上記第１の有効
期間中に第１の電流を出力し、上記第２の有効期間に第
２の電流を出力するチャージポンプ回路であって、電源
電位と出力端子間に直列接続されている第１と第２の第
１導電型トランジスタと、第１の電流源と、制御端子が
上記第１の第１導電型トランジスタの制御端子に接続さ
れ、その接続点が一方の端子とともに、上記第１の電流
源に接続されている第３の第１導電型トランジスタと、
上記電源電位と上記第１の電流源との間に接続されてい
る第４の第１導電型トランジスタと、上記第１の有効期
間中、上記第１の第１導電型トランジスタを導通させ、
上記第４の第１導電型トランジスタを遮断させること
で、上記第１の電流源の供給電流に応じて上記第１の電
流を上記出力端子に出力し、上記第１の有効期間終了
後、上記第１の第１導電型トランジスタを遮断させ、当
該第１の第１導電型トランジスタと上記第２の第１導電
型トランジスタとの接続中点の電圧を変化させ、第１の
時間が経過した後、上記第４の第１導電型トランジスタ
を導通させる第１の制御手段と、共通電位と上記出力端
子間に直列接続されている第１と第２の第２導電型トラ
ンジスタと、第２の電流源と、制御端子が上記第１の第
２導電型トランジスタの制御端子に接続され、その接続
点が一方の端子とともに、上記第２の電流源に接続され
ている第３の第２導電型トランジスタと、上記共通電位
と上記第２の電流源との間に接続されている第４の第２
導電型トランジスタと、上記第２の有効期間中、上記第
１の第２導電型トランジスタを導通させ、上記第４の第
２導電型トランジスタを遮断させることで、上記第２の
電流源の供給電流に応じて上記第２の電流を上記出力端
子に出力し、上記第２の有効期間終了後、上記第１の第
２導電型トランジスタを遮断させ、当該第１の第２導電
型トランジスタと上記第２の第２導電型トランジスタと
の接続中点の電圧を変化させ、第２の時間が経過した
後、上記第４の第２導電型トランジスタを導通させる第
２の制御手段とを有する。
【００１９】また、本発明のチャージポンプ回路は、第
１または第２の有効期間に第１のレベルに保持され、上
記第１または第２の有効期間以外に第２のレベルに保持
される第１と第２の入力信号に応じて、上記第１の有効
期間中に第１の電流を出力し、上記第２の有効期間に第
２の電流を出力するチャージポンプ回路であって、電源
電位と出力端子間に直列接続されている第１と第２の第
１導電型トランジスタと、第１の電流源と、制御端子が
上記第２の第１導電型トランジスタの制御端子に接続さ
れ、その接続点が一方の端子とともに、上記第１の電流
源に接続されている第３の第１導電型トランジスタと、
上記電源電位と上記第１の電流源との間に接続されてい
る第４の第１導電型トランジスタと、上記第１と第２の
第１導電型トランジスタの接続中点と共通電位との間に
接続されている第１のスイッチング素子と、上記第１の
有効期間中、上記第１の第１導電型トランジスタを導通
させ、上記第４の第１導電型トランジスタを遮断させる
ことで、上記第１の電流源の供給電流に応じて上記第１
の電流を上記出力端子に出力し、上記第１の有効期間終
了後上記第１の第１導電型トランジスタを遮断させ、上
記第４の第１導電型トランジスタを導通させ、所定の期
間において上記第１のスイッチング素子を導通状態に保
持させることで、上記第１の第１導電型トランジスタと
上記第２の第１導電型トランジスタとの接続中点の電圧
を上記共通電位に応じて変化させる第１の制御手段と、
上記電源電位と上記出力端子間に直列接続されている第
１と第２の第１導電型トランジスタと、第２の電流源
と、制御端子が上記第２の第２導電型トランジスタの制
御端子に接続され、その接続点が一方の端子とともに、
上記第２の電流源に接続されている第３の第２導電型ト
ランジスタと、上記共通電位と上記第２の電流源との間
に接続されている第４の第２導電型トランジスタと、上
記第１と第２の第２導電型トランジスタの接続中点と上
記電源電位との間に接続されている第２のスイッチング
素子と、上記第２の有効期間中、上記第１の第２導電型
トランジスタを導通させ、上記第４の第２導電型トラン
ジスタを遮断させることで、上記第２の電流源の供給電
流に応じて上記第２の電流を上記出力端子に出力し、上
記第２の有効期間終了後上記第１の第２導電型トランジ
スタを遮断させ、上記第４の第２導電型トランジスタを
導通させ、所定の期間において上記第２のスイッチング
素子を導通状態に保持させることで、上記第１の第２導
電型トランジスタと上記第２の第２導電型トランジスタ
との接続中点の電圧を上記電源電位に応じて変化させる
第２の制御手段とを有する。
１または第２の有効期間に第１のレベルに保持され、上
記第１または第２の有効期間以外に第２のレベルに保持
される第１と第２の入力信号に応じて、上記第１の有効
期間中に第１の電流を出力し、上記第２の有効期間に第
２の電流を出力するチャージポンプ回路であって、電源
電位と出力端子間に直列接続されている第１と第２の第
１導電型トランジスタと、第１の電流源と、制御端子が
上記第２の第１導電型トランジスタの制御端子に接続さ
れ、その接続点が一方の端子とともに、上記第１の電流
源に接続されている第３の第１導電型トランジスタと、
上記電源電位と上記第１の電流源との間に接続されてい
る第４の第１導電型トランジスタと、上記第１と第２の
第１導電型トランジスタの接続中点と共通電位との間に
接続されている第１のスイッチング素子と、上記第１の
有効期間中、上記第１の第１導電型トランジスタを導通
させ、上記第４の第１導電型トランジスタを遮断させる
ことで、上記第１の電流源の供給電流に応じて上記第１
の電流を上記出力端子に出力し、上記第１の有効期間終
了後上記第１の第１導電型トランジスタを遮断させ、上
記第４の第１導電型トランジスタを導通させ、所定の期
間において上記第１のスイッチング素子を導通状態に保
持させることで、上記第１の第１導電型トランジスタと
上記第２の第１導電型トランジスタとの接続中点の電圧
を上記共通電位に応じて変化させる第１の制御手段と、
上記電源電位と上記出力端子間に直列接続されている第
１と第２の第１導電型トランジスタと、第２の電流源
と、制御端子が上記第２の第２導電型トランジスタの制
御端子に接続され、その接続点が一方の端子とともに、
上記第２の電流源に接続されている第３の第２導電型ト
ランジスタと、上記共通電位と上記第２の電流源との間
に接続されている第４の第２導電型トランジスタと、上
記第１と第２の第２導電型トランジスタの接続中点と上
記電源電位との間に接続されている第２のスイッチング
素子と、上記第２の有効期間中、上記第１の第２導電型
トランジスタを導通させ、上記第４の第２導電型トラン
ジスタを遮断させることで、上記第２の電流源の供給電
流に応じて上記第２の電流を上記出力端子に出力し、上
記第２の有効期間終了後上記第１の第２導電型トランジ
スタを遮断させ、上記第４の第２導電型トランジスタを
導通させ、所定の期間において上記第２のスイッチング
素子を導通状態に保持させることで、上記第１の第２導
電型トランジスタと上記第２の第２導電型トランジスタ
との接続中点の電圧を上記電源電位に応じて変化させる
第２の制御手段とを有する。
【００２０】また、本発明のチャージポンプ回路は、第
１または第２の有効期間に第１のレベルに保持され、上
記第１または第２の有効期間以外に第２のレベルに保持
される第１と第２の入力信号に応じて、上記第１の有効
期間中に第１の電流を出力し、上記第２の有効期間に第
２の電流を出力するチャージポンプ回路であって、電源
電位と出力端子間に直列接続されている第１と第２の第
１導電型トランジスタと、第１の電流源と、制御端子が
上記第１の第１導電型トランジスタの制御端子に接続さ
れ、その接続点が一方の端子とともに、上記第１の電流
源に接続されている第３の第１導電型トランジスタと、
上記電源電位と上記第１の電流源との間に接続されてい
る第４の第１導電型トランジスタと、上記第１と第２の
第１導電型トランジスタの接続中点と共通電位との間に
接続されている第１のスイッチング素子と、上記第１の
有効期間中、上記第１の第１導電型トランジスタを導通
させ、上記第４の第１導電型トランジスタを遮断させる
ことで、上記第１の電流源の供給電流に応じて上記第１
の電流を上記出力端子に出力し、上記第１の有効期間終
了後上記第１の第１導電型トランジスタを遮断させ、上
記第４の第１導電型トランジスタを導通させ、所定の期
間において上記第１のスイッチング素子を導通状態に保
持させることで、上記第１の第１導電型トランジスタと
上記第２の第１導電型トランジスタとの接続中点の電圧
を上記共通電位に応じて変化させる第１の制御手段と、
上記電源電位と上記出力端子間に直列接続されている第
１と第２の第１導電型トランジスタと、第２の電流源
と、制御端子が上記第１の第２導電型トランジスタの制
御端子に接続され、その接続点が一方の端子とともに、
上記第２の電流源に接続されている第３の第２導電型ト
ランジスタと、上記共通電位と上記第２の電流源との間
に接続されている第４の第２導電型トランジスタと、上
記第１と第２の第２導電型トランジスタの接続中点と上
記電源電位との間に接続されている第２のスイッチング
素子と、上記第２の有効期間中、上記第１の第２導電型
トランジスタを導通させ、上記第４の第２導電型トラン
ジスタを遮断させることで、上記第２の電流源の供給電
流に応じて上記第２の電流を上記出力端子に出力し、上
記第２の有効期間終了後上記第１の第２導電型トランジ
スタを遮断させ、上記第４の第２導電型トランジスタを
導通させ、所定の期間において上記第２のスイッチング
素子を導通状態に保持させることで、上記第１の第２導
電型トランジスタと上記第２の第２導電型トランジスタ
との接続中点の電圧を上記電源電位に応じて変化させる
第２の制御手段とを有する。
１または第２の有効期間に第１のレベルに保持され、上
記第１または第２の有効期間以外に第２のレベルに保持
される第１と第２の入力信号に応じて、上記第１の有効
期間中に第１の電流を出力し、上記第２の有効期間に第
２の電流を出力するチャージポンプ回路であって、電源
電位と出力端子間に直列接続されている第１と第２の第
１導電型トランジスタと、第１の電流源と、制御端子が
上記第１の第１導電型トランジスタの制御端子に接続さ
れ、その接続点が一方の端子とともに、上記第１の電流
源に接続されている第３の第１導電型トランジスタと、
上記電源電位と上記第１の電流源との間に接続されてい
る第４の第１導電型トランジスタと、上記第１と第２の
第１導電型トランジスタの接続中点と共通電位との間に
接続されている第１のスイッチング素子と、上記第１の
有効期間中、上記第１の第１導電型トランジスタを導通
させ、上記第４の第１導電型トランジスタを遮断させる
ことで、上記第１の電流源の供給電流に応じて上記第１
の電流を上記出力端子に出力し、上記第１の有効期間終
了後上記第１の第１導電型トランジスタを遮断させ、上
記第４の第１導電型トランジスタを導通させ、所定の期
間において上記第１のスイッチング素子を導通状態に保
持させることで、上記第１の第１導電型トランジスタと
上記第２の第１導電型トランジスタとの接続中点の電圧
を上記共通電位に応じて変化させる第１の制御手段と、
上記電源電位と上記出力端子間に直列接続されている第
１と第２の第１導電型トランジスタと、第２の電流源
と、制御端子が上記第１の第２導電型トランジスタの制
御端子に接続され、その接続点が一方の端子とともに、
上記第２の電流源に接続されている第３の第２導電型ト
ランジスタと、上記共通電位と上記第２の電流源との間
に接続されている第４の第２導電型トランジスタと、上
記第１と第２の第２導電型トランジスタの接続中点と上
記電源電位との間に接続されている第２のスイッチング
素子と、上記第２の有効期間中、上記第１の第２導電型
トランジスタを導通させ、上記第４の第２導電型トラン
ジスタを遮断させることで、上記第２の電流源の供給電
流に応じて上記第２の電流を上記出力端子に出力し、上
記第２の有効期間終了後上記第１の第２導電型トランジ
スタを遮断させ、上記第４の第２導電型トランジスタを
導通させ、所定の期間において上記第２のスイッチング
素子を導通状態に保持させることで、上記第１の第２導
電型トランジスタと上記第２の第２導電型トランジスタ
との接続中点の電圧を上記電源電位に応じて変化させる
第２の制御手段とを有する。
【００２１】また、本発明では、好適には、上記第１の
第１導電型トランジスタのチャネル形成領域に上記電源
電位より高い電圧が印加され、上記第１の第２導電型ト
ランジスタのチャネル形成領域に上記共通電位より低い
電圧が印加される、
第１導電型トランジスタのチャネル形成領域に上記電源
電位より高い電圧が印加され、上記第１の第２導電型ト
ランジスタのチャネル形成領域に上記共通電位より低い
電圧が印加される、
【００２２】さらに、本発明では、好適には、上記第１
のスイッチング素子は、一方の端子が上記第１と第２の
第１導電型トランジスタとの接続中点に接続され、他方
の端子が上記共通電位に接続され、制御端子に上記第１
の有効期間終了後、上記所定の期間においてほぼ上記共
通電位レベルに保持される第１の導通制御信号が印加さ
れる第１導電型トランジスタによって構成され、上記第
２のスイッチング素子は、一方の端子が上記第１と第２
の第２導電型トランジスタとの接続中点に接続され、他
方の端子が上記電源電圧に接続され、制御端子に上記第
２の有効期間終了後、上記所定の期間においてほぼ上記
電源電圧レベルに保持される第２の導通制御信号が印加
される第２導電型トランジスタによって構成されてい
る。
のスイッチング素子は、一方の端子が上記第１と第２の
第１導電型トランジスタとの接続中点に接続され、他方
の端子が上記共通電位に接続され、制御端子に上記第１
の有効期間終了後、上記所定の期間においてほぼ上記共
通電位レベルに保持される第１の導通制御信号が印加さ
れる第１導電型トランジスタによって構成され、上記第
２のスイッチング素子は、一方の端子が上記第１と第２
の第２導電型トランジスタとの接続中点に接続され、他
方の端子が上記電源電圧に接続され、制御端子に上記第
２の有効期間終了後、上記所定の期間においてほぼ上記
電源電圧レベルに保持される第２の導通制御信号が印加
される第２導電型トランジスタによって構成されてい
る。
【００２３】
【発明の実施の形態】第１実施形態 図１は本発明に係るチャージポンプ回路の第１の実施形
態を示す回路図である。図示のように、チャージポンプ
回路２０ａにおいて、チャージ電流を発生する側は、タ
イミング調整回路２２、ｐＭＯＳトランジスタＭＰ１，
ＭＰ２，…，ＭＰ５及び電流源ＩＳ１によって構成さ
れ、ディスチャージ電流を発生する側は、タイミング調
整回路２４、ｎＭＯＳトランジスタＭＮ１，ＭＮ２，
…，ＭＮ５及び電流源ＩＳ２によって構成されている。
態を示す回路図である。図示のように、チャージポンプ
回路２０ａにおいて、チャージ電流を発生する側は、タ
イミング調整回路２２、ｐＭＯＳトランジスタＭＰ１，
ＭＰ２，…，ＭＰ５及び電流源ＩＳ１によって構成さ
れ、ディスチャージ電流を発生する側は、タイミング調
整回路２４、ｎＭＯＳトランジスタＭＮ１，ＭＮ２，
…，ＭＮ５及び電流源ＩＳ２によって構成されている。
【００２４】チャージ電流を発生する側において、トラ
ンジスタＭＰ１とＭＰ５のゲートがタイミング調整回路
２２に接続され、トランジスタＭＰ１のソースが電源電
圧Ｖ DDに接続され、ドレインが電流源ＩＳ１に接続され
ている。トランジスタＭＰ４のゲートが共通電位ＶSSに
接続され、トランジスタＭＰ２とＭＰ３のゲート同士が
接続され、その接続点がトランジスタＭＰ２のドレイン
に接続され、さらに電流源ＩＳ１に接続されている。ト
ランジスタＭＰ４とＭＰ２、ＭＰ５とＭＰ３がそれぞれ
直列接続されている。トランジスタＭＰ３のドレインが
出力端子ＴOUTに接続されている。
ンジスタＭＰ１とＭＰ５のゲートがタイミング調整回路
２２に接続され、トランジスタＭＰ１のソースが電源電
圧Ｖ DDに接続され、ドレインが電流源ＩＳ１に接続され
ている。トランジスタＭＰ４のゲートが共通電位ＶSSに
接続され、トランジスタＭＰ２とＭＰ３のゲート同士が
接続され、その接続点がトランジスタＭＰ２のドレイン
に接続され、さらに電流源ＩＳ１に接続されている。ト
ランジスタＭＰ４とＭＰ２、ＭＰ５とＭＰ３がそれぞれ
直列接続されている。トランジスタＭＰ３のドレインが
出力端子ＴOUTに接続されている。
【００２５】タイミング調整回路２２の一構成例を図２
（ａ）に示している。図示のように、タイミング調整回
路２２は、直列接続されている３段のインバータＩＮＶ
１１，ＩＮＶ１２，ＩＮＶ１３及びＮＡＮＤゲートＮＧ
１によって構成されている。ＮＡＮＤゲートＮＧ１は、
一方の入力端子がインバータＩＮＶ１１の出力端子に接
続され、他方の入力端子がインバータＩＮＶ１３の出力
端子に接続されている。ＮＡＮＤゲートＮＧ１の出力端
子がトランジスタＭＰ１のゲートに接続され、インバー
タＩＮＶ１３の出力端子がトランジスタＭＰ５のゲート
に接続されている。
（ａ）に示している。図示のように、タイミング調整回
路２２は、直列接続されている３段のインバータＩＮＶ
１１，ＩＮＶ１２，ＩＮＶ１３及びＮＡＮＤゲートＮＧ
１によって構成されている。ＮＡＮＤゲートＮＧ１は、
一方の入力端子がインバータＩＮＶ１１の出力端子に接
続され、他方の入力端子がインバータＩＮＶ１３の出力
端子に接続されている。ＮＡＮＤゲートＮＧ１の出力端
子がトランジスタＭＰ１のゲートに接続され、インバー
タＩＮＶ１３の出力端子がトランジスタＭＰ５のゲート
に接続されている。
【００２６】以下、チャージ電流を発生する側の動作に
ついて説明する。アップ信号ＳUPがローレベルに保持さ
れているとき、タイミング調整回路２２の出力信号のう
ち、インバータＩＮＶ１３の出力がハイレベル、ＮＡＮ
ＤゲートＮＧ１の出力信号がローレベルに保持される。
これに応じて、トランジスタＭＰ１がオン、ＭＰ５がオ
フするので、トランジスタＭＰ１に電流源ＩＳ１の電流
Ｉupが流れる。トランジスタＭＰ１のドレインは、ほぼ
電源電圧ＶDDのレベルに保持され、トランジスタＭＰ２
とＭＰ３がともにオフする。
ついて説明する。アップ信号ＳUPがローレベルに保持さ
れているとき、タイミング調整回路２２の出力信号のう
ち、インバータＩＮＶ１３の出力がハイレベル、ＮＡＮ
ＤゲートＮＧ１の出力信号がローレベルに保持される。
これに応じて、トランジスタＭＰ１がオン、ＭＰ５がオ
フするので、トランジスタＭＰ１に電流源ＩＳ１の電流
Ｉupが流れる。トランジスタＭＰ１のドレインは、ほぼ
電源電圧ＶDDのレベルに保持され、トランジスタＭＰ２
とＭＰ３がともにオフする。
【００２７】アップ信号ＳUPにパルス信号が出力される
場合、アップ信号ＳUPがハイレベルの間、タイミング調
整回路２２の出力信号のうち、インバータＩＮＶ１３の
出力信号がローレベル、ＮＡＮＤゲートＮＧ１の出力信
号がハイレベルに保持される。これに応じて、トランジ
スタＭＰ１がオフし、ＭＰ５がオンする。電流源ＩＳ１
によって供給された電流Ｉupは、トランジスタＭＰ４と
ＭＰ２を流れる。トランジスタＭＰ２とＭＰ３で構成さ
れているカレントミラー回路によって、電流Ｉupの定数
倍の電流ＩC がトランジスタＭＰ３のドレインから出力
される。この電流ＩC は、チャージ電流としてチャージ
ポンプ回路２０ａの出力端子ＴOUT に接続されているル
ープフィルタ３０に供給されるので、ループフィルタ３
０の容量素子がチャージされ、制御信号ＳC の電圧が上
昇する。
場合、アップ信号ＳUPがハイレベルの間、タイミング調
整回路２２の出力信号のうち、インバータＩＮＶ１３の
出力信号がローレベル、ＮＡＮＤゲートＮＧ１の出力信
号がハイレベルに保持される。これに応じて、トランジ
スタＭＰ１がオフし、ＭＰ５がオンする。電流源ＩＳ１
によって供給された電流Ｉupは、トランジスタＭＰ４と
ＭＰ２を流れる。トランジスタＭＰ２とＭＰ３で構成さ
れているカレントミラー回路によって、電流Ｉupの定数
倍の電流ＩC がトランジスタＭＰ３のドレインから出力
される。この電流ＩC は、チャージ電流としてチャージ
ポンプ回路２０ａの出力端子ＴOUT に接続されているル
ープフィルタ３０に供給されるので、ループフィルタ３
０の容量素子がチャージされ、制御信号ＳC の電圧が上
昇する。
【００２８】タイミング調整回路２２において、アップ
信号ＳUPのパルスの立ち下がりエッジに応じて、インバ
ータＩＮＶ１１，ＩＮＶ１２及びＩＮＶ１３の遅延時間
分だけ遅れてインバータＩＮＶ１３の出力端子が立ち上
がり、これよりさらにＮＡＮＤゲートＮＧ１の遅延分Δ
Ｔ1 だけ遅れてＮＡＮＤゲートＮＧ１の出力端子が立ち
下がる。即ち、アップ信号ＳUPのパルスの立ち下がりエ
ッジに応じて、まずトランジスタＭＰ５がオフし、これ
よりさらにΔＴ1 遅れてトランジスタＭＰ１がオンす
る。なお、ΔＴ1 は、ＮＡＮＤゲートＮＧ１の遅延時間
によって決まり、例えば、数分の１ｎｓから数ｎｓとい
う短時間である。
信号ＳUPのパルスの立ち下がりエッジに応じて、インバ
ータＩＮＶ１１，ＩＮＶ１２及びＩＮＶ１３の遅延時間
分だけ遅れてインバータＩＮＶ１３の出力端子が立ち上
がり、これよりさらにＮＡＮＤゲートＮＧ１の遅延分Δ
Ｔ1 だけ遅れてＮＡＮＤゲートＮＧ１の出力端子が立ち
下がる。即ち、アップ信号ＳUPのパルスの立ち下がりエ
ッジに応じて、まずトランジスタＭＰ５がオフし、これ
よりさらにΔＴ1 遅れてトランジスタＭＰ１がオンす
る。なお、ΔＴ1 は、ＮＡＮＤゲートＮＧ１の遅延時間
によって決まり、例えば、数分の１ｎｓから数ｎｓとい
う短時間である。
【００２９】ΔＴ1 の間に、トランジスタＭＰ５がオフ
するが、トランジスタＭＰ３のドレインから出力端子Ｔ
OUT に電流が流れる。このため、トランジスタＭＰ３の
ソース電圧が低下する。この電圧の低下分ΔＶp は、ト
ランジスタＭＰ３のゲート電圧、トランジスタサイズな
どによって変化するが、典型的な設計では、例えば２０
０〜５００ｍＶである。トランジスタＭＰ３のゲート電
圧はそのソース電圧が低下したあと、トランジスタＭＰ
１の導通によって上昇し、ほぼ電源電圧ＶDDレベルに保
持される。その後、トランジスタＭＰ３とＭＰ５がとも
にオフするので、トランジスタＭＰ３のソース電圧レベ
ルが長く保持される。
するが、トランジスタＭＰ３のドレインから出力端子Ｔ
OUT に電流が流れる。このため、トランジスタＭＰ３の
ソース電圧が低下する。この電圧の低下分ΔＶp は、ト
ランジスタＭＰ３のゲート電圧、トランジスタサイズな
どによって変化するが、典型的な設計では、例えば２０
０〜５００ｍＶである。トランジスタＭＰ３のゲート電
圧はそのソース電圧が低下したあと、トランジスタＭＰ
１の導通によって上昇し、ほぼ電源電圧ＶDDレベルに保
持される。その後、トランジスタＭＰ３とＭＰ５がとも
にオフするので、トランジスタＭＰ３のソース電圧レベ
ルが長く保持される。
【００３０】従って、トランジスタＭＰ３は、そのゲー
ト電圧がソース電圧より２００〜５００ｍＶ高く、深い
遮断状態にある。一般にＭＯＳトランジスタの遮断時の
リーク電流はサブスレッショルドリークと呼ばれ、その
特性はゲート・ソース間電圧が数十ｍＶ上昇する毎に１
／１０に低下するという指数特性を持つ。従って、トラ
ンジスタＭＰ３のリーク電流は従来の場合に比べて、２
ないし７桁小さく抑えることができる。
ト電圧がソース電圧より２００〜５００ｍＶ高く、深い
遮断状態にある。一般にＭＯＳトランジスタの遮断時の
リーク電流はサブスレッショルドリークと呼ばれ、その
特性はゲート・ソース間電圧が数十ｍＶ上昇する毎に１
／１０に低下するという指数特性を持つ。従って、トラ
ンジスタＭＰ３のリーク電流は従来の場合に比べて、２
ないし７桁小さく抑えることができる。
【００３１】ディスチャージ電流を発生する側におい
て、トランジスタＭＮ１とＭＮ５のゲートがタイミング
調整回路２４に接続され、トランジスタＭＮ１のソース
が共通電位ＶSSに接続され、ドレインが電流源ＩＳ２に
接続されている。トランジスタＭＮ４のゲートが電源電
圧ＶDDに接続され、トランジスタＭＮ２とＭＮ３のゲー
ト同士が接続され、その接続点がトランジスタＭＮ２の
ドレインに接続され、さらに電流源ＩＳ２に接続されて
いる。トランジスタＭＮ４とＭＮ２、ＭＮ５とＭＮ３が
それぞれ直列接続されている。トランジスタＭＮ３のド
レインが出力端子ＴOUT に接続されている。
て、トランジスタＭＮ１とＭＮ５のゲートがタイミング
調整回路２４に接続され、トランジスタＭＮ１のソース
が共通電位ＶSSに接続され、ドレインが電流源ＩＳ２に
接続されている。トランジスタＭＮ４のゲートが電源電
圧ＶDDに接続され、トランジスタＭＮ２とＭＮ３のゲー
ト同士が接続され、その接続点がトランジスタＭＮ２の
ドレインに接続され、さらに電流源ＩＳ２に接続されて
いる。トランジスタＭＮ４とＭＮ２、ＭＮ５とＭＮ３が
それぞれ直列接続されている。トランジスタＭＮ３のド
レインが出力端子ＴOUT に接続されている。
【００３２】タイミング調整回路２４の一構成例を図２
（ｂ）に示している。図示のように、タイミング調整回
路２４は、直列接続されている２段のインバータＩＮＶ
２１，ＩＮＶ２２及びＮＯＲゲートＮＲ１によって構成
されている。ＮＯＲゲートＮＲ１は、一方の入力端子が
インバータＩＮＶ２２の出力端子に接続され、他方の入
力端子がダウン信号ＳDWの入力端子に接続されている。
ＮＯＲゲートＮＲ１の出力端子がトランジスタＭＮ１の
ゲートに接続され、インバータＩＮＶ２２の出力端子が
トランジスタＭＮ５のゲートに接続されている。
（ｂ）に示している。図示のように、タイミング調整回
路２４は、直列接続されている２段のインバータＩＮＶ
２１，ＩＮＶ２２及びＮＯＲゲートＮＲ１によって構成
されている。ＮＯＲゲートＮＲ１は、一方の入力端子が
インバータＩＮＶ２２の出力端子に接続され、他方の入
力端子がダウン信号ＳDWの入力端子に接続されている。
ＮＯＲゲートＮＲ１の出力端子がトランジスタＭＮ１の
ゲートに接続され、インバータＩＮＶ２２の出力端子が
トランジスタＭＮ５のゲートに接続されている。
【００３３】次に、ディスチャージ電流を発生する側の
動作について説明する。ダウン信号ＳDWがローレベルに
保持されているとき、タイミング調整回路２４の出力信
号のうち、インバータＩＮＶ２２の出力がローレベル、
ＮＯＲゲートＮＲ１の出力信号がハイレベルに保持され
る。これに応じて、トランジスタＭＮ１がオン、ＭＮ５
がオフするので、トランジスタＭＮ１に電流源ＩＳ２の
電流Ｉdwが流れる。トランジスタＭＮ１のドレインは、
ほぼ共通電位ＶSSのレベルに保持され、トランジスタＭ
Ｎ２とＭＮ３がともにオフする。
動作について説明する。ダウン信号ＳDWがローレベルに
保持されているとき、タイミング調整回路２４の出力信
号のうち、インバータＩＮＶ２２の出力がローレベル、
ＮＯＲゲートＮＲ１の出力信号がハイレベルに保持され
る。これに応じて、トランジスタＭＮ１がオン、ＭＮ５
がオフするので、トランジスタＭＮ１に電流源ＩＳ２の
電流Ｉdwが流れる。トランジスタＭＮ１のドレインは、
ほぼ共通電位ＶSSのレベルに保持され、トランジスタＭ
Ｎ２とＭＮ３がともにオフする。
【００３４】ダウン信号ＳDWにパルス信号が出力される
場合、ダウン信号ＳDWがハイレベルの間、タイミング調
整回路２４の出力信号のうち、インバータＩＮＶ２２の
出力信号がハイレベル、ＮＯＲゲートＮＲ１の出力信号
がローレベルに保持される。これに応じて、トランジス
タＭＮ１がオフし、ＭＮ５がオンする。電流源ＩＳ２に
よって供給された電流Ｉdwは、トランジスタＭＮ４とＭ
Ｎ２を流れる。トランジスタＭＮ２とＭＮ３で構成され
ているカレントミラー回路によって、電流Ｉdwの定数倍
の電流ＩD がトランジスタＭＮ３のドレインから出力さ
れる（ただし、電流ＩD は出力端子ＴOUT からトランジ
スタＭＮ３のドレインに流れる引き込み電流である）。
この引き込み電流ＩD は、ディスチャージ電流としてチ
ャージポンプ回路２０ａの出力端子ＴOUT に接続されて
いるループフィルタ３０に供給されるので、ループフィ
ルタ３０の容量素子がディスチャージされ、制御信号Ｓ
Cの電圧が降下する。
場合、ダウン信号ＳDWがハイレベルの間、タイミング調
整回路２４の出力信号のうち、インバータＩＮＶ２２の
出力信号がハイレベル、ＮＯＲゲートＮＲ１の出力信号
がローレベルに保持される。これに応じて、トランジス
タＭＮ１がオフし、ＭＮ５がオンする。電流源ＩＳ２に
よって供給された電流Ｉdwは、トランジスタＭＮ４とＭ
Ｎ２を流れる。トランジスタＭＮ２とＭＮ３で構成され
ているカレントミラー回路によって、電流Ｉdwの定数倍
の電流ＩD がトランジスタＭＮ３のドレインから出力さ
れる（ただし、電流ＩD は出力端子ＴOUT からトランジ
スタＭＮ３のドレインに流れる引き込み電流である）。
この引き込み電流ＩD は、ディスチャージ電流としてチ
ャージポンプ回路２０ａの出力端子ＴOUT に接続されて
いるループフィルタ３０に供給されるので、ループフィ
ルタ３０の容量素子がディスチャージされ、制御信号Ｓ
Cの電圧が降下する。
【００３５】タイミング調整回路２４において、ダウン
信号ＳDWのパルスの立ち下がりエッジに応じて、インバ
ータＩＮＶ２１とＩＮＶ２２の遅延時間分だけ遅れてイ
ンバータＩＮＶ２２の出力端子が立ち下がり、これより
さらにＮＯＲゲートＮＲ１の遅延分ΔＴ2 だけ遅れてＮ
ＯＲゲートＮＲ１の出力端子が立ち上がる。即ち、ダウ
ン信号ＳDWのパルスの立ち下がりエッジに応じて、まず
トランジスタＭＮ５がオフし、これよりさらにΔＴ2 遅
れてトランジスタＭＮ１がオンする。なお、ΔＴ2 は、
ＮＯＲゲートＮＲ１の遅延時間によって決まり、例え
ば、数分の１ｎｓから数ｎｓという短時間である。
信号ＳDWのパルスの立ち下がりエッジに応じて、インバ
ータＩＮＶ２１とＩＮＶ２２の遅延時間分だけ遅れてイ
ンバータＩＮＶ２２の出力端子が立ち下がり、これより
さらにＮＯＲゲートＮＲ１の遅延分ΔＴ2 だけ遅れてＮ
ＯＲゲートＮＲ１の出力端子が立ち上がる。即ち、ダウ
ン信号ＳDWのパルスの立ち下がりエッジに応じて、まず
トランジスタＭＮ５がオフし、これよりさらにΔＴ2 遅
れてトランジスタＭＮ１がオンする。なお、ΔＴ2 は、
ＮＯＲゲートＮＲ１の遅延時間によって決まり、例え
ば、数分の１ｎｓから数ｎｓという短時間である。
【００３６】ΔＴ2 の間に、トランジスタＭＮ５がオフ
するが、トランジスタＭＮ３のドレインには引き込み電
流が流れる。このため、トランジスタＭＮ３のソース電
圧が上昇する。この電圧の上昇分ΔＶN は、トランジス
タＭＮ３のゲート電圧、トランジスタサイズなどによっ
て変化するが、典型的な設計では、例えば２００〜５０
０ｍＶである。トランジスタＭＮ３のゲート電圧はその
ソース電圧が上昇したあと、トランジスタＭＮ１の導通
によって低下し、ほぼ共通電位ＶSSレベルに保持され
る。その後、トランジスタＭＮ３とＭＮ５がともにオフ
するので、トランジスタＭＮ３のソース電圧レベルが長
く保持される。
するが、トランジスタＭＮ３のドレインには引き込み電
流が流れる。このため、トランジスタＭＮ３のソース電
圧が上昇する。この電圧の上昇分ΔＶN は、トランジス
タＭＮ３のゲート電圧、トランジスタサイズなどによっ
て変化するが、典型的な設計では、例えば２００〜５０
０ｍＶである。トランジスタＭＮ３のゲート電圧はその
ソース電圧が上昇したあと、トランジスタＭＮ１の導通
によって低下し、ほぼ共通電位ＶSSレベルに保持され
る。その後、トランジスタＭＮ３とＭＮ５がともにオフ
するので、トランジスタＭＮ３のソース電圧レベルが長
く保持される。
【００３７】従って、トランジスタＭＮ３は、そのゲー
ト電圧がソース電圧より２００〜５００ｍＶ低く、深い
遮断状態にある。一般にＭＯＳトランジスタの遮断時の
リーク電流はサブスレッショルドリークと呼ばれ、その
特性はゲート・ソース間電圧が数十ｍＶ上昇する毎に１
／１０に低下するという指数特性を持つ。従って、トラ
ンジスタＭＮ３のリーク電流は従来の場合に比べて、２
ないし７桁小さく抑えることができる。
ト電圧がソース電圧より２００〜５００ｍＶ低く、深い
遮断状態にある。一般にＭＯＳトランジスタの遮断時の
リーク電流はサブスレッショルドリークと呼ばれ、その
特性はゲート・ソース間電圧が数十ｍＶ上昇する毎に１
／１０に低下するという指数特性を持つ。従って、トラ
ンジスタＭＮ３のリーク電流は従来の場合に比べて、２
ないし７桁小さく抑えることができる。
【００３８】図３は、本実施形態のチャージポンプ回路
２０ａの全体の動作を示す波形図である。図示のよう
に、周波数／位相比較器１０によって、パルス信号であ
るダウン信号ＳDWとアップ信号ＳUPが順次出力される。
図３（ａ）に示すダウン信号ＳDWが入力されたとき、チ
ャージポンプ２０ａにおいて、同図（ｂ）に示すように
トランジスタＭＮ１とＭＮ５のゲート電圧が変化する。
ダウン信号ＳDWがハイレベルの間に、トランジスタＭＮ
１のゲートがローレベル、トランジスタＭＮ５のゲート
がハイレベルにそれぞれ保持されている。これに応じ
て、トランジスタＭＮ１がオフし、トランジスタＭＮ５
がオンするので、トランジスタＭＮ２とＭＮ３からなる
カレントミラー回路によって、電流源ＩＳ２の電流Ｉdw
の定数倍の電流ＩD がトランジスタＭＮ３のドレインに
引き込まれる。即ち、この場合、チャージポンプ回路２
０ａによって発生した電流ＩD によって、出力端子Ｔ
OUT に接続されているループフィルタ３０の容量素子が
ディスチャージされ、制御信号ＳC の電圧が降下する。
２０ａの全体の動作を示す波形図である。図示のよう
に、周波数／位相比較器１０によって、パルス信号であ
るダウン信号ＳDWとアップ信号ＳUPが順次出力される。
図３（ａ）に示すダウン信号ＳDWが入力されたとき、チ
ャージポンプ２０ａにおいて、同図（ｂ）に示すように
トランジスタＭＮ１とＭＮ５のゲート電圧が変化する。
ダウン信号ＳDWがハイレベルの間に、トランジスタＭＮ
１のゲートがローレベル、トランジスタＭＮ５のゲート
がハイレベルにそれぞれ保持されている。これに応じ
て、トランジスタＭＮ１がオフし、トランジスタＭＮ５
がオンするので、トランジスタＭＮ２とＭＮ３からなる
カレントミラー回路によって、電流源ＩＳ２の電流Ｉdw
の定数倍の電流ＩD がトランジスタＭＮ３のドレインに
引き込まれる。即ち、この場合、チャージポンプ回路２
０ａによって発生した電流ＩD によって、出力端子Ｔ
OUT に接続されているループフィルタ３０の容量素子が
ディスチャージされ、制御信号ＳC の電圧が降下する。
【００３９】ダウン信号ＳDWの立ち下がりエッジから、
タイミング調整回路２２によって設定した遅延時間（例
えば、図２（ａ）に示すインバータＩＮＶ２１とＩＮＶ
２２の遅延時間の合計）だけ遅れて、トランジスタＭＮ
５のゲートがローレベルになり、トランジスタＭＮ５が
オフする。このとき、トランジスタＭＮ３のドレインか
ら電流が流れるので、図３（ｆ）に示すように、トラン
ジスタＭＮ３のソース電圧が上昇する。さらに時間ΔＴ
N （例えば、図２（ａ）に示すＮＯＲゲートＮＲ１の遅
延時間）が経過した後トランジスタＭＮ１のゲートがハ
イレベルになり、トランジスタＭＮ１がオンする。これ
に応じて、トランジスタＭＮ３のゲート電圧が低下し、
ほぼ共通電位ＶSSのレベルに保持される。トランジスタ
ＭＮ３とＭＮ５がともにオフするので、トランジスタＭ
Ｎ３のソース電圧の上昇分が保持される。トランジスタ
ＭＮ３は、そのソース電圧の上昇分だけ、ゲート−ソー
ス間の電圧差が大きくなり、深い遮断状態にあり、リー
ク電流が低減する。
タイミング調整回路２２によって設定した遅延時間（例
えば、図２（ａ）に示すインバータＩＮＶ２１とＩＮＶ
２２の遅延時間の合計）だけ遅れて、トランジスタＭＮ
５のゲートがローレベルになり、トランジスタＭＮ５が
オフする。このとき、トランジスタＭＮ３のドレインか
ら電流が流れるので、図３（ｆ）に示すように、トラン
ジスタＭＮ３のソース電圧が上昇する。さらに時間ΔＴ
N （例えば、図２（ａ）に示すＮＯＲゲートＮＲ１の遅
延時間）が経過した後トランジスタＭＮ１のゲートがハ
イレベルになり、トランジスタＭＮ１がオンする。これ
に応じて、トランジスタＭＮ３のゲート電圧が低下し、
ほぼ共通電位ＶSSのレベルに保持される。トランジスタ
ＭＮ３とＭＮ５がともにオフするので、トランジスタＭ
Ｎ３のソース電圧の上昇分が保持される。トランジスタ
ＭＮ３は、そのソース電圧の上昇分だけ、ゲート−ソー
ス間の電圧差が大きくなり、深い遮断状態にあり、リー
ク電流が低減する。
【００４０】図３（ｃ）に示すように、アップ信号ＳUP
が入力されたとき、チャージポンプ２０ａにおいて、同
図（ｄ）に示すようにトランジスタＭＰ１とＭＰ５のゲ
ート電圧が変化する。アップ信号ＳUPがハイレベルの間
に、トランジスタＭＰ１のゲートがハイレベル、トラン
ジスタＭＰ５のゲートがローレベルにそれぞれ保持され
ている。これに応じて、トランジスタＭＰ１がオフし、
トランジスタＭＰ５がオンするので、トランジスタＭＰ
２とＭＰ３からなるカレントミラー回路によって、電流
源ＩＳ１の電流Ｉupの定数倍の電流ＩC がトランジスタ
ＭＰ３のドレインから出力される。即ち、この場合、チ
ャージポンプ回路２０ａによって発生した電流ＩC によ
って、出力端子ＴOUT に接続されているループフィルタ
３０の容量素子がチャージされ、制御信号ＳC の電圧が
上昇する。
が入力されたとき、チャージポンプ２０ａにおいて、同
図（ｄ）に示すようにトランジスタＭＰ１とＭＰ５のゲ
ート電圧が変化する。アップ信号ＳUPがハイレベルの間
に、トランジスタＭＰ１のゲートがハイレベル、トラン
ジスタＭＰ５のゲートがローレベルにそれぞれ保持され
ている。これに応じて、トランジスタＭＰ１がオフし、
トランジスタＭＰ５がオンするので、トランジスタＭＰ
２とＭＰ３からなるカレントミラー回路によって、電流
源ＩＳ１の電流Ｉupの定数倍の電流ＩC がトランジスタ
ＭＰ３のドレインから出力される。即ち、この場合、チ
ャージポンプ回路２０ａによって発生した電流ＩC によ
って、出力端子ＴOUT に接続されているループフィルタ
３０の容量素子がチャージされ、制御信号ＳC の電圧が
上昇する。
【００４１】アップ信号ＳUPの立ち下がりエッジから、
タイミング調整回路２４によって設定した遅延時間（例
えば、図２（ｂ）に示すインバータＩＮＶ１１，ＩＮＶ
１２とＩＮＶ１３の遅延時間の合計）だけ遅れて、トラ
ンジスタＭＰ５のゲートがハイレベルになり、トランジ
スタＭＮ５がオフする。このとき、トランジスタＭＰ３
のドレインに引き込み電流が流れるので、図３（ｅ）に
示すように、トランジスタＭＰ３のソース電圧が低下す
る。さらに時間ΔＴp （例えば、図２（ｂ）に示すＮＡ
ＮＤゲートＮＧ１の遅延時間）が経過した後トランジス
タＭＰ１のゲートがローレベルになり、トランジスタＭ
Ｐ１がオンする。これに応じて、トランジスタＭＰ３の
ゲート電圧が上昇し、ほぼ電源電圧ＶDDのレベルに保持
される。トランジスタＭＰ３とＭＰ５がともにオフする
ので、トランジスタＭＰ３のソース電圧の降下分が保持
される。トランジスタＭＰ３は、そのソース電圧の降下
分だけ、ゲート−ソース間の電圧差が大きくなり、深い
遮断状態にあり、リーク電流が低減する。
タイミング調整回路２４によって設定した遅延時間（例
えば、図２（ｂ）に示すインバータＩＮＶ１１，ＩＮＶ
１２とＩＮＶ１３の遅延時間の合計）だけ遅れて、トラ
ンジスタＭＰ５のゲートがハイレベルになり、トランジ
スタＭＮ５がオフする。このとき、トランジスタＭＰ３
のドレインに引き込み電流が流れるので、図３（ｅ）に
示すように、トランジスタＭＰ３のソース電圧が低下す
る。さらに時間ΔＴp （例えば、図２（ｂ）に示すＮＡ
ＮＤゲートＮＧ１の遅延時間）が経過した後トランジス
タＭＰ１のゲートがローレベルになり、トランジスタＭ
Ｐ１がオンする。これに応じて、トランジスタＭＰ３の
ゲート電圧が上昇し、ほぼ電源電圧ＶDDのレベルに保持
される。トランジスタＭＰ３とＭＰ５がともにオフする
ので、トランジスタＭＰ３のソース電圧の降下分が保持
される。トランジスタＭＰ３は、そのソース電圧の降下
分だけ、ゲート−ソース間の電圧差が大きくなり、深い
遮断状態にあり、リーク電流が低減する。
【００４２】アップ信号ＳUPまたはダウン信号ＳDWの何
れも入力されていないとき、トランジスタＭＰ３とＭＮ
３がともにオフする。この場合、上述したように、これ
らのトランジスタが深い遮断状態にあり、リーク電流が
低く抑制される。即ち、チャージポンプ回路２０ａの出
力端子ＴOUT がハイインピーダンス状態に保持されるの
で、ループフィルタ３０にある容量素子のチャージ電荷
が長く保持でき、当該チャージ電荷の量に応じた制御信
号ＳC の電圧がほぼ一定のレベルに保持される。
れも入力されていないとき、トランジスタＭＰ３とＭＮ
３がともにオフする。この場合、上述したように、これ
らのトランジスタが深い遮断状態にあり、リーク電流が
低く抑制される。即ち、チャージポンプ回路２０ａの出
力端子ＴOUT がハイインピーダンス状態に保持されるの
で、ループフィルタ３０にある容量素子のチャージ電荷
が長く保持でき、当該チャージ電荷の量に応じた制御信
号ＳC の電圧がほぼ一定のレベルに保持される。
【００４３】以上説明したように、本実施形態によれ
ば、アップ信号ＳUPまたはダウン信号ＳDWに応じてカレ
ントミラー回路によってチャージポンプ回路の出力端子
ＴOUTにチャージ電流ＩC またはディスチャージ電流Ｉ
D を供給し、アップ信号ＳUP及びダウン信号ＳDWのパル
ス期間の終了後、チャージ電流供給側において出力端子
に接続されているスイッチ用トランジスタＭＰ３のソー
ス電位を引き下げてから、トランジスタＭＰ１をオンさ
せ、トランジスタＭＰ３のゲート−ソース間に高い逆バ
イアスを与えて、深い遮断状態に保持することによって
リーク電流を抑え、ディスチャージ電流供給側において
出力端子に接続されているスイッチトランジスタＭＮ３
のソース電位を引き上げてから、トランジスタＭＮ１を
オンさせ、トランジスタＭＮ３のゲート−ソース間に、
高い逆バイアスを与え、深い遮断状態に保持することに
よって、リーク電流を抑えるので、チャージ電流及びデ
ィスチャージ電流を出力する以外のとき、チャージポン
プ回路の出力端子をハイインピーダンス状態に保持し、
当該出力端子に接続されているループフィルタの制御信
号ＳC の電圧を一定に保持し、ＶＣＯの発振周波数の安
定性を改善できる。
ば、アップ信号ＳUPまたはダウン信号ＳDWに応じてカレ
ントミラー回路によってチャージポンプ回路の出力端子
ＴOUTにチャージ電流ＩC またはディスチャージ電流Ｉ
D を供給し、アップ信号ＳUP及びダウン信号ＳDWのパル
ス期間の終了後、チャージ電流供給側において出力端子
に接続されているスイッチ用トランジスタＭＰ３のソー
ス電位を引き下げてから、トランジスタＭＰ１をオンさ
せ、トランジスタＭＰ３のゲート−ソース間に高い逆バ
イアスを与えて、深い遮断状態に保持することによって
リーク電流を抑え、ディスチャージ電流供給側において
出力端子に接続されているスイッチトランジスタＭＮ３
のソース電位を引き上げてから、トランジスタＭＮ１を
オンさせ、トランジスタＭＮ３のゲート−ソース間に、
高い逆バイアスを与え、深い遮断状態に保持することに
よって、リーク電流を抑えるので、チャージ電流及びデ
ィスチャージ電流を出力する以外のとき、チャージポン
プ回路の出力端子をハイインピーダンス状態に保持し、
当該出力端子に接続されているループフィルタの制御信
号ＳC の電圧を一定に保持し、ＶＣＯの発振周波数の安
定性を改善できる。
【００４４】第２実施形態 図４は本発明に係るチャージポンプ回路の第２の実施形
態を示す回路図である。図示のように、本実施形態のチ
ャージポンプ回路２０ｂは、図１に示すチャージポンプ
回路２０ａとほぼ同じ構成を有するが、カレントミラー
回路及び電流出力スイッチング用トランジスタの接続順
序が第１の実施形態と異なる。
態を示す回路図である。図示のように、本実施形態のチ
ャージポンプ回路２０ｂは、図１に示すチャージポンプ
回路２０ａとほぼ同じ構成を有するが、カレントミラー
回路及び電流出力スイッチング用トランジスタの接続順
序が第１の実施形態と異なる。
【００４５】チャージ電流ＩC の供給側において、トラ
ンジスタＭＰ４とＭＰ５によってカレントミラー回路が
構成され、トランジスタＭＰ５と出力端子ＴOUT との間
に、スイッチング用トランジスタＭＰ３が接続されてい
る。トランジスタＭＰ４とＭＰ５のソースがともに電源
電圧ＶDDに接続され、ゲート同士が接続され、その接続
点がトランジスタＭＰ４のドレインとともに電流源ＩＳ
１に接続されている。トランジスタＭＰ１は、ソースが
電源電圧ＶDDに接続され、ドレインが電流源ＩＳ１に接
続されている。トランジスタＭＰ１とＭＰ３のゲートが
タイミング調整回路２２ａに接続され、これらのトラン
ジスタはタイミング調整回路２２ａによってオン／オフ
制御される。
ンジスタＭＰ４とＭＰ５によってカレントミラー回路が
構成され、トランジスタＭＰ５と出力端子ＴOUT との間
に、スイッチング用トランジスタＭＰ３が接続されてい
る。トランジスタＭＰ４とＭＰ５のソースがともに電源
電圧ＶDDに接続され、ゲート同士が接続され、その接続
点がトランジスタＭＰ４のドレインとともに電流源ＩＳ
１に接続されている。トランジスタＭＰ１は、ソースが
電源電圧ＶDDに接続され、ドレインが電流源ＩＳ１に接
続されている。トランジスタＭＰ１とＭＰ３のゲートが
タイミング調整回路２２ａに接続され、これらのトラン
ジスタはタイミング調整回路２２ａによってオン／オフ
制御される。
【００４６】タイミング調整回路２２ａは、図５（ａ）
に示すものを用いることができる。このタイミング調整
回路２２ａにおいて、インバータＩＮＶ３２の出力端子
がトランジスタＭＰ１のゲートに接続され、ＮＯＲゲー
トＮＲ２の出力端子がトランジスタＭＰ３のゲートに接
続される。
に示すものを用いることができる。このタイミング調整
回路２２ａにおいて、インバータＩＮＶ３２の出力端子
がトランジスタＭＰ１のゲートに接続され、ＮＯＲゲー
トＮＲ２の出力端子がトランジスタＭＰ３のゲートに接
続される。
【００４７】ディスチャージ電流ＩD の供給側、即ち、
出力端子ＴOUT からの引き込み電流ＩD を供給する側に
おいて、トランジスタＭＮ４とＭＮ５によってカレント
ミラー回路が構成され、トランジスタＭＮ５と出力端子
ＴOUT との間に、スイッチング用トランジスタＭＮ３が
接続されている。トランジスタＭＮ４とＭＮ５のソース
がともに共通電位ＶSSに接続され、ゲート同士が接続さ
れ、その接続点がトランジスタＭＮ４のドレインととも
に電流源ＩＳ２に接続されている。トランジスタＭＮ１
は、ソースが共通電位ＶSSに接続され、ドレインが電流
源ＩＳ２に接続されている。トランジスタＭＮ１とＭＮ
３のゲートがタイミング調整回路２４ａに接続され、こ
れらのトランジスタはタイミング調整回路２４ａによっ
てオン／オフ制御される。
出力端子ＴOUT からの引き込み電流ＩD を供給する側に
おいて、トランジスタＭＮ４とＭＮ５によってカレント
ミラー回路が構成され、トランジスタＭＮ５と出力端子
ＴOUT との間に、スイッチング用トランジスタＭＮ３が
接続されている。トランジスタＭＮ４とＭＮ５のソース
がともに共通電位ＶSSに接続され、ゲート同士が接続さ
れ、その接続点がトランジスタＭＮ４のドレインととも
に電流源ＩＳ２に接続されている。トランジスタＭＮ１
は、ソースが共通電位ＶSSに接続され、ドレインが電流
源ＩＳ２に接続されている。トランジスタＭＮ１とＭＮ
３のゲートがタイミング調整回路２４ａに接続され、こ
れらのトランジスタはタイミング調整回路２４ａによっ
てオン／オフ制御される。
【００４８】タイミング調整回路２４ａは、図５（ｂ）
に示すものを用いることができる。この場合、インバー
タＩＮＶ４３の出力端子がトランジスタＭＮ１のゲート
に接続され、ＮＡＮＤゲートＮＧ２の出力端子がトラン
ジスタＭＮ３のゲートに接続される。
に示すものを用いることができる。この場合、インバー
タＩＮＶ４３の出力端子がトランジスタＭＮ１のゲート
に接続され、ＮＡＮＤゲートＮＧ２の出力端子がトラン
ジスタＭＮ３のゲートに接続される。
【００４９】次に、本実施形態のチャージポンプ回路２
０ｂの動作を説明する。チャージ電流ＩC の供給側にお
いて、アップ信号ＳUPがハイレベルのとき、トランジス
タＭＰ１がオフ状態、トランジスタＭＰ３がオン状態に
それぞれ制御される。このため、電流源ＩＳ１の電流Ｉ
upがカレントミラー回路を構成するトランジスタＭＰ４
に流れ、カレントミラー回路によって電流Ｉupの定数倍
の電流ＩC が出力端子ＴOUT に注入される。当該電流Ｉ
C がチャージ電流として出力端子ＴOUT に接続されてい
るループフィルタに供給され、ループフィルタの容量素
子がチャージされ、制御信号ＳC の電圧が上昇する。
０ｂの動作を説明する。チャージ電流ＩC の供給側にお
いて、アップ信号ＳUPがハイレベルのとき、トランジス
タＭＰ１がオフ状態、トランジスタＭＰ３がオン状態に
それぞれ制御される。このため、電流源ＩＳ１の電流Ｉ
upがカレントミラー回路を構成するトランジスタＭＰ４
に流れ、カレントミラー回路によって電流Ｉupの定数倍
の電流ＩC が出力端子ＴOUT に注入される。当該電流Ｉ
C がチャージ電流として出力端子ＴOUT に接続されてい
るループフィルタに供給され、ループフィルタの容量素
子がチャージされ、制御信号ＳC の電圧が上昇する。
【００５０】アップ信号ＳUPの立ち下がりエッジから、
所定の時間を遅れて、まず、トランジスタＭＰ１のゲー
ト電圧がローレベルに制御され、ＭＰ１がオンする。こ
れに応じてトランジスタＭＰ５のゲート電圧がほぼ電源
電圧ＶDDレベルに保持され、トランジスタＭＰ５がオフ
する。このときトランジスタＭＰ３はまだオン状態にあ
り、そのドレインから出力端子ＴOUT に電流が流れるの
で、ソース電圧が低下する。この状態が一定の時間ΔＴ
1 続いて、トランジスタＭＰ３ソース電圧が例えば、２
００〜５００ｍＶ低下したところでトランジスタＭＰ３
のゲートがハイレベルに保持され、ＭＰ３がオフする。
なお、トランジスタＭＰ３のソース電圧を低下させる時
間ΔＴ1 は、例えば、図５（ａ）に示すタイミング調整
回路２２ａのＮＯＲゲートＮＲ２の遅延時間によって制
御される。
所定の時間を遅れて、まず、トランジスタＭＰ１のゲー
ト電圧がローレベルに制御され、ＭＰ１がオンする。こ
れに応じてトランジスタＭＰ５のゲート電圧がほぼ電源
電圧ＶDDレベルに保持され、トランジスタＭＰ５がオフ
する。このときトランジスタＭＰ３はまだオン状態にあ
り、そのドレインから出力端子ＴOUT に電流が流れるの
で、ソース電圧が低下する。この状態が一定の時間ΔＴ
1 続いて、トランジスタＭＰ３ソース電圧が例えば、２
００〜５００ｍＶ低下したところでトランジスタＭＰ３
のゲートがハイレベルに保持され、ＭＰ３がオフする。
なお、トランジスタＭＰ３のソース電圧を低下させる時
間ΔＴ1 は、例えば、図５（ａ）に示すタイミング調整
回路２２ａのＮＯＲゲートＮＲ２の遅延時間によって制
御される。
【００５１】その後、トランジスタＭＰ３とＭＰ５がと
もにオフするので、トランジスタＭＰ３のソース電圧が
保持される。トランジスタＭＰ３のソース電圧の低下分
だけ、オフ状態のときトランジスタＭＰ３のゲート−ソ
ース間に逆バイアスが与えられるので、トランジスタＭ
Ｐ３が深い遮断状態にあり、リーク電流が抑えられる。
もにオフするので、トランジスタＭＰ３のソース電圧が
保持される。トランジスタＭＰ３のソース電圧の低下分
だけ、オフ状態のときトランジスタＭＰ３のゲート−ソ
ース間に逆バイアスが与えられるので、トランジスタＭ
Ｐ３が深い遮断状態にあり、リーク電流が抑えられる。
【００５２】ディスチャージ電流ＩD の供給側におい
て、ダウン信号ＳDWがハイレベルのとき、トランジスタ
ＭＮ１がオフ状態、トランジスタＭＮ３がオン状態にそ
れぞれ制御される。このため、電流源ＩＳ２の電流Ｉdw
がカレントミラー回路を構成するトランジスタＭＮ４に
流れ、カレントミラー回路によって電流Ｉdwの定数倍の
電流ＩD が出力端子ＴOUT から引き込まれる。当該電流
ＩD がディスチャージ電流として出力端子ＴOUT に接続
されているループフィルタに供給され、ループフィルタ
の容量素子がディスチャージされ、制御信号ＳC の電圧
が降下する。
て、ダウン信号ＳDWがハイレベルのとき、トランジスタ
ＭＮ１がオフ状態、トランジスタＭＮ３がオン状態にそ
れぞれ制御される。このため、電流源ＩＳ２の電流Ｉdw
がカレントミラー回路を構成するトランジスタＭＮ４に
流れ、カレントミラー回路によって電流Ｉdwの定数倍の
電流ＩD が出力端子ＴOUT から引き込まれる。当該電流
ＩD がディスチャージ電流として出力端子ＴOUT に接続
されているループフィルタに供給され、ループフィルタ
の容量素子がディスチャージされ、制御信号ＳC の電圧
が降下する。
【００５３】ダウン信号ＳDWの立ち下がりエッジから、
所定の時間を遅れて、まず、トランジスタＭＮ１のゲー
ト電圧がハイレベルに制御され、ＭＮ１がオンする。こ
れに応じてトランジスタＭＮ５のゲート電圧がほぼ共通
電位ＶSSレベルに保持され、トランジスタＭＮ５がオフ
する。このときトランジスタＭＮ３はまだオン状態にあ
り、そのドレインに引き込み電流が流れるので、ソース
電圧が上昇する。この状態が一定の時間ΔＴ2 続いて、
トランジスタＭＮ３のソース電圧が例えば、２００〜５
００ｍＶ上昇したところでトランジスタＭＮ３のゲート
電圧がローレベルに切り換えられ、ＭＮ３がオフする。
なお、トランジスタＭＮ３のソース電圧を上昇させる時
間ΔＴ2 は、例えば、図５（ｂ）に示すタイミング調整
回路２４ａのＮＡＮＤゲートＮＧ２の遅延時間によって
制御される。
所定の時間を遅れて、まず、トランジスタＭＮ１のゲー
ト電圧がハイレベルに制御され、ＭＮ１がオンする。こ
れに応じてトランジスタＭＮ５のゲート電圧がほぼ共通
電位ＶSSレベルに保持され、トランジスタＭＮ５がオフ
する。このときトランジスタＭＮ３はまだオン状態にあ
り、そのドレインに引き込み電流が流れるので、ソース
電圧が上昇する。この状態が一定の時間ΔＴ2 続いて、
トランジスタＭＮ３のソース電圧が例えば、２００〜５
００ｍＶ上昇したところでトランジスタＭＮ３のゲート
電圧がローレベルに切り換えられ、ＭＮ３がオフする。
なお、トランジスタＭＮ３のソース電圧を上昇させる時
間ΔＴ2 は、例えば、図５（ｂ）に示すタイミング調整
回路２４ａのＮＡＮＤゲートＮＧ２の遅延時間によって
制御される。
【００５４】その後、トランジスタＭＮ３とＭＮ５がと
もにオフするので、トランジスタＭＮ３のソース電圧が
保持される。トランジスタＭＮ３のソース電圧の上昇分
だけ、オフ状態のときトランジスタＭＮ３のゲート−ソ
ース間に逆バイアスが与えられるので、トランジスタＭ
Ｎ３が深い遮断状態にあり、リーク電流が抑えられる。
もにオフするので、トランジスタＭＮ３のソース電圧が
保持される。トランジスタＭＮ３のソース電圧の上昇分
だけ、オフ状態のときトランジスタＭＮ３のゲート−ソ
ース間に逆バイアスが与えられるので、トランジスタＭ
Ｎ３が深い遮断状態にあり、リーク電流が抑えられる。
【００５５】以上説明したように、本実施形態によれ
ば、チャージポンプ回路２０ｂは、アップ信号ＳUPまた
はダウン信号ＳDWに応じて出力端子ＴOUT にチャージ電
流ＩCまたはディスチャージ電流ＩD を供給し、アップ
信号ＳUPのパルス終了後、チャージ電流を供給する側に
おいて、トランジスタＭＰ１をオンさせ、カレントミラ
ー回路を構成するトランジスタＭＰ５をオフさせ、スイ
ッチング用トランジスタＭＰ３を流れる電流によってそ
のソース電圧を低下させた後、ＭＰ３をオフさせる。ト
ランジスタＭＰ３のソース電圧の低下分だけオフ状態の
ときゲート−ソース間に逆バイアス電圧がかかり、トラ
ンジスタＭＰ３が深い遮断状態にあり、リーク電流が抑
えられる。ダウン信号ＳDWのパルス終了後、ディスチャ
ージ電流の供給側におて、トランジスタＭＮ１をオンさ
せ、カレントミラー回路を構成するトランジスタＭＮ５
をオフさせ、スイッチング用トランジスタＭＮ３を流れ
る電流によってそのソース電圧を上昇させた後、ＭＮ３
をオフさせる。トランジスタＭＮ３のソース電圧の上昇
分だけオフ状態のときゲート−ソース間に逆バイアス電
圧がかかり、トランジスタＭＰ３が深い遮断状態にあ
り、リーク電流が抑えられる。
ば、チャージポンプ回路２０ｂは、アップ信号ＳUPまた
はダウン信号ＳDWに応じて出力端子ＴOUT にチャージ電
流ＩCまたはディスチャージ電流ＩD を供給し、アップ
信号ＳUPのパルス終了後、チャージ電流を供給する側に
おいて、トランジスタＭＰ１をオンさせ、カレントミラ
ー回路を構成するトランジスタＭＰ５をオフさせ、スイ
ッチング用トランジスタＭＰ３を流れる電流によってそ
のソース電圧を低下させた後、ＭＰ３をオフさせる。ト
ランジスタＭＰ３のソース電圧の低下分だけオフ状態の
ときゲート−ソース間に逆バイアス電圧がかかり、トラ
ンジスタＭＰ３が深い遮断状態にあり、リーク電流が抑
えられる。ダウン信号ＳDWのパルス終了後、ディスチャ
ージ電流の供給側におて、トランジスタＭＮ１をオンさ
せ、カレントミラー回路を構成するトランジスタＭＮ５
をオフさせ、スイッチング用トランジスタＭＮ３を流れ
る電流によってそのソース電圧を上昇させた後、ＭＮ３
をオフさせる。トランジスタＭＮ３のソース電圧の上昇
分だけオフ状態のときゲート−ソース間に逆バイアス電
圧がかかり、トランジスタＭＰ３が深い遮断状態にあ
り、リーク電流が抑えられる。
【００５６】このように、アップ信号ＳUPまたはダウン
信号ＳDWの何れも入力されていないとき、スイッチング
用トランジスタＭＰ３またはＭＮ３のリーク電流が抑え
られ、チャージポンプの出力端子ＴOUT がハイインピー
ダンス状態に保持できるので、当該出力端子ＴOUT に接
続されているループフィルタの容量素子の蓄積電荷が一
定に保持でき、電荷の放出による制御信号ＳC のレベル
変動を抑制でき、ＶＣＯの発振周波数の安定性を改善で
きる。
信号ＳDWの何れも入力されていないとき、スイッチング
用トランジスタＭＰ３またはＭＮ３のリーク電流が抑え
られ、チャージポンプの出力端子ＴOUT がハイインピー
ダンス状態に保持できるので、当該出力端子ＴOUT に接
続されているループフィルタの容量素子の蓄積電荷が一
定に保持でき、電荷の放出による制御信号ＳC のレベル
変動を抑制でき、ＶＣＯの発振周波数の安定性を改善で
きる。
【００５７】第３実施形態 図６は本発明に係るチャージポンプ回路の第３の実施形
態を示す回路図である。図示のように、本実施形態のチ
ャージポンプ回路２０ｃは、アップ信号ＳUPに応じてチ
ャージ電流ＩC を供給するチャージ電流供給側と、ダウ
ン信号ＳDWに応じてディスチャージ電流ＩD を供給する
ディスチャージ電流供給側によって構成されている。
態を示す回路図である。図示のように、本実施形態のチ
ャージポンプ回路２０ｃは、アップ信号ＳUPに応じてチ
ャージ電流ＩC を供給するチャージ電流供給側と、ダウ
ン信号ＳDWに応じてディスチャージ電流ＩD を供給する
ディスチャージ電流供給側によって構成されている。
【００５８】チャージ電流供給側において、アップ信号
ＳUPが直列接続されたインバータＩＮＶ１とＩＮＶ２を
介してトランジスタＭＰ１のゲートに印加される。トラ
ンジスタＭＰ１のソースが電源電圧ＶDDに接続され、ド
レインが電流源ＩＳ１に接続されている。トランジスタ
ＭＰ２とＭＰ３のゲートが共通に接続され、その接続点
がトランジスタＭＰ２のドレインとともに電流源ＩＳ１
に接続されている。トランジスタＭＰ２と電源電圧ＶDD
との間に、トランジスタＭＰ４が接続され、ＭＰ４のゲ
ートが共通電位ＶSSに接続されている。トランジスタＭ
Ｐ３と電源電圧ＶDDとの間に、トランジスタＭＰ５が接
続され、ＭＰ５のゲートがインバータＩＮＶ１の出力端
子に接続されている。トランジスタＭＰ６のソースがト
ランジスタＭＰ３のソースに接続され、ドレインが共通
電位ＶSSに接続され、ゲートがパルス発生回路２６に接
続されている。
ＳUPが直列接続されたインバータＩＮＶ１とＩＮＶ２を
介してトランジスタＭＰ１のゲートに印加される。トラ
ンジスタＭＰ１のソースが電源電圧ＶDDに接続され、ド
レインが電流源ＩＳ１に接続されている。トランジスタ
ＭＰ２とＭＰ３のゲートが共通に接続され、その接続点
がトランジスタＭＰ２のドレインとともに電流源ＩＳ１
に接続されている。トランジスタＭＰ２と電源電圧ＶDD
との間に、トランジスタＭＰ４が接続され、ＭＰ４のゲ
ートが共通電位ＶSSに接続されている。トランジスタＭ
Ｐ３と電源電圧ＶDDとの間に、トランジスタＭＰ５が接
続され、ＭＰ５のゲートがインバータＩＮＶ１の出力端
子に接続されている。トランジスタＭＰ６のソースがト
ランジスタＭＰ３のソースに接続され、ドレインが共通
電位ＶSSに接続され、ゲートがパルス発生回路２６に接
続されている。
【００５９】パルス発生回路２６は、インバータＩＮＶ
１の出力パルスの立ち上がりエッジから、幅の狭いパル
スを生成し、トランジスタＭＰ６のゲートに印加する。
図７（ａ）には、パルス発生回路２６の一構成例を示し
ている。図示のように、パルス発生回路２６は直列接続
されている３段のインバータＩＮＶ５１，ＩＮＶ５２，
ＩＮＶ５３及びＮＡＮＤゲートＮＧ３によって構成され
ている。インバータＩＮＶ１の出力パルスがインバータ
ＩＮＶ５１及びＮＡＮＤゲートＮＧ３の一方の入力端子
に入力され、ＮＡＮＤゲートＮＧ３の他方の端子にイン
バータＩＮＶ５３の出力信号が入力される。
１の出力パルスの立ち上がりエッジから、幅の狭いパル
スを生成し、トランジスタＭＰ６のゲートに印加する。
図７（ａ）には、パルス発生回路２６の一構成例を示し
ている。図示のように、パルス発生回路２６は直列接続
されている３段のインバータＩＮＶ５１，ＩＮＶ５２，
ＩＮＶ５３及びＮＡＮＤゲートＮＧ３によって構成され
ている。インバータＩＮＶ１の出力パルスがインバータ
ＩＮＶ５１及びＮＡＮＤゲートＮＧ３の一方の入力端子
に入力され、ＮＡＮＤゲートＮＧ３の他方の端子にイン
バータＩＮＶ５３の出力信号が入力される。
【００６０】このように構成されているパルス発生回路
２６によって、インバータＩＮＶ１の出力パルスの立ち
上がりエッジに応じて、幅の狭い負のパルス信号が出力
される。当該パルスの幅がＮＡＮＤゲートＮＧ３の遅延
時間によって決まる。
２６によって、インバータＩＮＶ１の出力パルスの立ち
上がりエッジに応じて、幅の狭い負のパルス信号が出力
される。当該パルスの幅がＮＡＮＤゲートＮＧ３の遅延
時間によって決まる。
【００６１】以下、チャージ電流供給側の動作について
説明する。アップ信号ＳUPがローレベルのとき、インバ
ータＩＮＶ１の出力端子がハイレベル、インバータＩＮ
Ｖ２の出力端子がローレベルに保持され、トランジスタ
ＭＰ１がオンし、トランジスタＭＰ５がオフする。この
とき、電流源ＩＳ１の電流ＩupがトランジスタＭＰ１を
流れる。また、トランジスタＭＰ３のゲートがほぼ電源
電圧ＶDDレベルに保持されるので、トランジスタＭＰ３
がオフし、チャージ電流が出力されない。
説明する。アップ信号ＳUPがローレベルのとき、インバ
ータＩＮＶ１の出力端子がハイレベル、インバータＩＮ
Ｖ２の出力端子がローレベルに保持され、トランジスタ
ＭＰ１がオンし、トランジスタＭＰ５がオフする。この
とき、電流源ＩＳ１の電流ＩupがトランジスタＭＰ１を
流れる。また、トランジスタＭＰ３のゲートがほぼ電源
電圧ＶDDレベルに保持されるので、トランジスタＭＰ３
がオフし、チャージ電流が出力されない。
【００６２】アップ信号ＳUPがハイレベルのとき、トラ
ンジスタＭＰ１がオフし、トランジスタＭＰ５がオンす
る。このとき、電流源ＩＳ１の電流Ｉupがトランジスタ
ＭＰ４とＭＰ２を流れ、トランジスタＭＰ２とＭＰ３か
らなるカレントミラー回路によって電流Ｉupの定数倍の
電流ＩC がトランジスタＭＰ３のドレインから出力さ
れ、出力端子ＴOUT に注入される。このため、出力端子
ＴOUT に接続されているループフィルタの容量素子がチ
ャージされ、制御信号ＳC の電圧が上昇する。
ンジスタＭＰ１がオフし、トランジスタＭＰ５がオンす
る。このとき、電流源ＩＳ１の電流Ｉupがトランジスタ
ＭＰ４とＭＰ２を流れ、トランジスタＭＰ２とＭＰ３か
らなるカレントミラー回路によって電流Ｉupの定数倍の
電流ＩC がトランジスタＭＰ３のドレインから出力さ
れ、出力端子ＴOUT に注入される。このため、出力端子
ＴOUT に接続されているループフィルタの容量素子がチ
ャージされ、制御信号ＳC の電圧が上昇する。
【００６３】アップ信号ＳUPの立ち下がりエッジに応じ
て、インバータＩＮＶ１の出力端子がハイレベルにな
り、インバータＩＮＶ２の出力端子がローレベルにな
る。これに応じて、トランジスタＭＰ５がオフし、トラ
ンジスタＭＰ１がオンする。トランジスタＭＰ１がオン
することによって、トランジスタＭＰ２とＭＰ３のゲー
トがほぼ電源電圧ＶDDレベルに保持され、トランジスタ
ＭＰ２とＭＰ３がオフする。
て、インバータＩＮＶ１の出力端子がハイレベルにな
り、インバータＩＮＶ２の出力端子がローレベルにな
る。これに応じて、トランジスタＭＰ５がオフし、トラ
ンジスタＭＰ１がオンする。トランジスタＭＰ１がオン
することによって、トランジスタＭＰ２とＭＰ３のゲー
トがほぼ電源電圧ＶDDレベルに保持され、トランジスタ
ＭＰ２とＭＰ３がオフする。
【００６４】トランジスタＭＰ５がオフした直後、パル
ス発生回路２６によって、短い負のパルスがトランジス
タＭＰ６のゲートに印加される。パルスが印加されてい
る間にトランジスタＭＰ６がオンし、このときトランジ
スタＭＰ３とＭＰ５がすでにオフしているので、トラン
ジスタＭＰ３とＭＰ６の共通のソースがディスチャージ
され、その電圧が下がる。パルス終了後、トランジスタ
ＭＰ６がオフし、トランジスタＭＰ３とＭＰ６の共通の
ソース電圧が下がったまま保持される。この結果、トラ
ンジスタＭＰ３は、ゲートよりソース電圧が低く保持さ
れ、ゲート−ソース間に逆バイアスが与えられているの
で、深い遮断状態にあり、リーク電流が抑えられる。
ス発生回路２６によって、短い負のパルスがトランジス
タＭＰ６のゲートに印加される。パルスが印加されてい
る間にトランジスタＭＰ６がオンし、このときトランジ
スタＭＰ３とＭＰ５がすでにオフしているので、トラン
ジスタＭＰ３とＭＰ６の共通のソースがディスチャージ
され、その電圧が下がる。パルス終了後、トランジスタ
ＭＰ６がオフし、トランジスタＭＰ３とＭＰ６の共通の
ソース電圧が下がったまま保持される。この結果、トラ
ンジスタＭＰ３は、ゲートよりソース電圧が低く保持さ
れ、ゲート−ソース間に逆バイアスが与えられているの
で、深い遮断状態にあり、リーク電流が抑えられる。
【００６５】次に、ディスチャージ電流供給側を説明す
る。ディスチャージ電流供給側において、ダウン信号Ｓ
DWが直列接続されたインバータＩＮＶ３とＩＮＶ４を介
してトランジスタＭＮ５のゲートに印加される。トラン
ジスタＭＰ１のゲートがインバータＩＮＶ３の出力端子
に接続され、ソースが共通電位ＶSSに接続され、ドレイ
ンが電流源ＩＳ２に接続されている。トランジスタＭＮ
２とＭＮ３のゲートが共通に接続され、その接続点がト
ランジスタＭＮ２のドレインとともに電流源ＩＳ２に接
続されている。トランジスタＭＮ２と共通電位ＶSSとの
間に、トランジスタＭＮ４が接続され、ＭＮ４のゲート
が電源電圧ＶDDに接続されている。トランジスタＭＮ３
と共通電位ＶSSとの間に、トランジスタＭＮ５が接続さ
れ、ＭＮ５のゲートがインバータＩＮＶ４の出力端子に
接続されている。トランジスタＭＮ６のソースがトラン
ジスタＭＮ３のソースに接続され、ドレインが電源電圧
ＶDDに接続され、ゲートがパルス発生回路２８に接続さ
れている。
る。ディスチャージ電流供給側において、ダウン信号Ｓ
DWが直列接続されたインバータＩＮＶ３とＩＮＶ４を介
してトランジスタＭＮ５のゲートに印加される。トラン
ジスタＭＰ１のゲートがインバータＩＮＶ３の出力端子
に接続され、ソースが共通電位ＶSSに接続され、ドレイ
ンが電流源ＩＳ２に接続されている。トランジスタＭＮ
２とＭＮ３のゲートが共通に接続され、その接続点がト
ランジスタＭＮ２のドレインとともに電流源ＩＳ２に接
続されている。トランジスタＭＮ２と共通電位ＶSSとの
間に、トランジスタＭＮ４が接続され、ＭＮ４のゲート
が電源電圧ＶDDに接続されている。トランジスタＭＮ３
と共通電位ＶSSとの間に、トランジスタＭＮ５が接続さ
れ、ＭＮ５のゲートがインバータＩＮＶ４の出力端子に
接続されている。トランジスタＭＮ６のソースがトラン
ジスタＭＮ３のソースに接続され、ドレインが電源電圧
ＶDDに接続され、ゲートがパルス発生回路２８に接続さ
れている。
【００６６】パルス発生回路２８は、インバータＩＮＶ
４の出力パルスの立ち上がりエッジから、幅の狭いパル
スを生成し、トランジスタＭＮ６のゲートに印加する。
図７（ｂ）には、パルス発生回路２８の一構成例を示し
ている。図示のように、パルス発生回路２８は直列接続
されている３段のインバータＩＮＶ６１，ＩＮＶ６２，
ＩＮＶ６３及びＮＯＲゲートＮＲ３によって構成されて
いる。インバータＩＮＶ３の出力パルスがインバータＩ
ＮＶ６１及びＮＯＲゲートＮＲ３の一方の入力端子に入
力され、ＮＯＲゲートＮＲ３の他方の端子にインバータ
ＩＮＶ６３の出力信号が入力される。
４の出力パルスの立ち上がりエッジから、幅の狭いパル
スを生成し、トランジスタＭＮ６のゲートに印加する。
図７（ｂ）には、パルス発生回路２８の一構成例を示し
ている。図示のように、パルス発生回路２８は直列接続
されている３段のインバータＩＮＶ６１，ＩＮＶ６２，
ＩＮＶ６３及びＮＯＲゲートＮＲ３によって構成されて
いる。インバータＩＮＶ３の出力パルスがインバータＩ
ＮＶ６１及びＮＯＲゲートＮＲ３の一方の入力端子に入
力され、ＮＯＲゲートＮＲ３の他方の端子にインバータ
ＩＮＶ６３の出力信号が入力される。
【００６７】このように構成されているパルス発生回路
２８によって、インバータＩＮＶ４の出力パルスの立ち
下がりエッジに応じて、幅の狭いパルス信号が出力され
る。なお、このパルスの幅がＮＯＲゲートＮＲ３の遅延
時間によって決まる。
２８によって、インバータＩＮＶ４の出力パルスの立ち
下がりエッジに応じて、幅の狭いパルス信号が出力され
る。なお、このパルスの幅がＮＯＲゲートＮＲ３の遅延
時間によって決まる。
【００６８】以下、ディスチャージ電流供給側の動作に
ついて説明する。ダウン信号ＳDWがローレベルのとき、
インバータＩＮＶ３の出力端子がハイレベル、インバー
タＩＮＶ２の出力端子がローレベルに保持され、トラン
ジスタＭＮ１がオンし、トランジスタＭＮ５がオフす
る。このとき、電流源ＩＳ２の電流Ｉdwがトランジスタ
ＭＮ１を流れる。また、トランジスタＭＮ３のゲートが
ほぼ共通電位ＶSSレベルに保持されるので、トランジス
タＭＮ３がオフし、ディスチャージ電流が出力されな
い。
ついて説明する。ダウン信号ＳDWがローレベルのとき、
インバータＩＮＶ３の出力端子がハイレベル、インバー
タＩＮＶ２の出力端子がローレベルに保持され、トラン
ジスタＭＮ１がオンし、トランジスタＭＮ５がオフす
る。このとき、電流源ＩＳ２の電流Ｉdwがトランジスタ
ＭＮ１を流れる。また、トランジスタＭＮ３のゲートが
ほぼ共通電位ＶSSレベルに保持されるので、トランジス
タＭＮ３がオフし、ディスチャージ電流が出力されな
い。
【００６９】アップ信号ＳUPがハイレベルのとき、トラ
ンジスタＭＮ１がオフし、トランジスタＭＮ５がオンす
る。このとき、電流源ＩＳ２の電流Ｉdwがトランジスタ
ＭＮ４とＭＮ２を流れ、トランジスタＭＮ２とＭＮ３か
らなるカレントミラー回路によって電流Ｉdwの定数倍の
電流ＩD がトランジスタＭＮ３のドレインに引き込まれ
る。このため、出力端子ＴOUT に接続されているループ
フィルタの容量素子がディスチャージされ、制御信号Ｓ
C の電圧が降下する。
ンジスタＭＮ１がオフし、トランジスタＭＮ５がオンす
る。このとき、電流源ＩＳ２の電流Ｉdwがトランジスタ
ＭＮ４とＭＮ２を流れ、トランジスタＭＮ２とＭＮ３か
らなるカレントミラー回路によって電流Ｉdwの定数倍の
電流ＩD がトランジスタＭＮ３のドレインに引き込まれ
る。このため、出力端子ＴOUT に接続されているループ
フィルタの容量素子がディスチャージされ、制御信号Ｓ
C の電圧が降下する。
【００７０】ダウン信号ＳDWの立ち下がりエッジに応じ
て、インバータＩＮＶ３の出力端子がハイレベルにな
り、インバータＩＮＶ４の出力端子がローレベルにな
る。これに応じて、トランジスタＭＮ５がオフし、トラ
ンジスタＭＮ１がオンする。トランジスタＭＮ１がオン
することによって、トランジスタＭＮ２とＭＮ３のゲー
トがほぼ共通電位ＶSSレベルに保持され、トランジスタ
ＭＮ２とＭＮ３がオフする。
て、インバータＩＮＶ３の出力端子がハイレベルにな
り、インバータＩＮＶ４の出力端子がローレベルにな
る。これに応じて、トランジスタＭＮ５がオフし、トラ
ンジスタＭＮ１がオンする。トランジスタＭＮ１がオン
することによって、トランジスタＭＮ２とＭＮ３のゲー
トがほぼ共通電位ＶSSレベルに保持され、トランジスタ
ＭＮ２とＭＮ３がオフする。
【００７１】トランジスタＭＮ５がオフした直後、パル
ス発生回路２８によって、短いパルスがトランジスタＭ
Ｎ６のゲートに印加される。パルスが印加されている間
にトランジスタＭＮ６がオンし、このときトランジスタ
ＭＮ３とＭＮ５がすでにオフしているので、トランジス
タＭＮ３とＭＮ６の共通のソースがチャージされ、その
電圧が上がる。パルス終了後、トランジスタＭＮ６がオ
フし、トランジスタＭＮ３とＭＮ６の共通のソース電圧
が上がったまま保持される。この結果、トランジスタＭ
Ｎ３は、ゲートよりソース電圧が高く保持され、ゲート
−ソース間に逆バイアスが与えられているので、深い遮
断状態にあり、リーク電流が抑えられる。
ス発生回路２８によって、短いパルスがトランジスタＭ
Ｎ６のゲートに印加される。パルスが印加されている間
にトランジスタＭＮ６がオンし、このときトランジスタ
ＭＮ３とＭＮ５がすでにオフしているので、トランジス
タＭＮ３とＭＮ６の共通のソースがチャージされ、その
電圧が上がる。パルス終了後、トランジスタＭＮ６がオ
フし、トランジスタＭＮ３とＭＮ６の共通のソース電圧
が上がったまま保持される。この結果、トランジスタＭ
Ｎ３は、ゲートよりソース電圧が高く保持され、ゲート
−ソース間に逆バイアスが与えられているので、深い遮
断状態にあり、リーク電流が抑えられる。
【００７２】以上説明したように、本実施形態によれ
ば、チャージ電流供給側にトランジスタＭＰ６が設けら
れ、トランジスタＭＰ６のソースがトランジスタＭＰ３
のソースに接続され、ドレインが共通電位ＶSSに接続さ
れ、ゲートにパルス発生回路２６によって発生したパル
スが印加される。アップ信号ＳUPのパルス終了後、トラ
ンジスタＭＰ１がオンし、トランジスタＭＰ５がオフし
た直後、パルス発生回路２６によって短い負のパルスが
生成され、トランジスタＭＰ６がオンするので、トラン
ジスタＭＰ３のソース電圧が引き下げられる。その後、
トランジスタＭＰ６がオフし、トランジスタＭＰ３はソ
ース電圧が保持され、ゲート−ソース間に逆バイアスが
与えられ、深い遮断状態にあり、リーク電流が抑えられ
る。一方、ディスチャージ電流供給側において、トラン
ジスタＭＮ６が設けられ、トランジスタＭＮ６のソース
がトランジスタＭＮ３のソースに接続され、ドレインが
電源電圧ＶDDに接続され、ゲートにパルス発生回路２８
によって発生したパルスが印加される。ダウン信号ＳDW
のパルス終了後、トランジスタＭＮ１がオンし、トラン
ジスタＭＮ５がオフした直後、パルス発生回路２８によ
って短いパルスが生成され、トランジスタＭＮ６がオン
するので、トランジスタＭＮ３のソース電圧が引き上げ
られる。その後、トランジスタＭＮ６がオフし、トラン
ジスタＭＮ３はソース電圧が保持され、ゲート−ソース
間に逆バイアスが与えられ、深い遮断状態にあり、リー
ク電流が抑えられる。このように、アップ信号ＳUP及び
ダウン信号ＳDWの何れも入力していないとき、チャージ
ポンプ回路２０ｃの出力端子ＴOUT がハイインピーダン
ス状態に保持され、リーク電流が抑えられ、ループフィ
ルタの容量素子の蓄積電荷が長く保持でき、制御信号Ｓ
C のレベルが安定化され、ＶＣＯの発振周波数の安定性
が改善できる。
ば、チャージ電流供給側にトランジスタＭＰ６が設けら
れ、トランジスタＭＰ６のソースがトランジスタＭＰ３
のソースに接続され、ドレインが共通電位ＶSSに接続さ
れ、ゲートにパルス発生回路２６によって発生したパル
スが印加される。アップ信号ＳUPのパルス終了後、トラ
ンジスタＭＰ１がオンし、トランジスタＭＰ５がオフし
た直後、パルス発生回路２６によって短い負のパルスが
生成され、トランジスタＭＰ６がオンするので、トラン
ジスタＭＰ３のソース電圧が引き下げられる。その後、
トランジスタＭＰ６がオフし、トランジスタＭＰ３はソ
ース電圧が保持され、ゲート−ソース間に逆バイアスが
与えられ、深い遮断状態にあり、リーク電流が抑えられ
る。一方、ディスチャージ電流供給側において、トラン
ジスタＭＮ６が設けられ、トランジスタＭＮ６のソース
がトランジスタＭＮ３のソースに接続され、ドレインが
電源電圧ＶDDに接続され、ゲートにパルス発生回路２８
によって発生したパルスが印加される。ダウン信号ＳDW
のパルス終了後、トランジスタＭＮ１がオンし、トラン
ジスタＭＮ５がオフした直後、パルス発生回路２８によ
って短いパルスが生成され、トランジスタＭＮ６がオン
するので、トランジスタＭＮ３のソース電圧が引き上げ
られる。その後、トランジスタＭＮ６がオフし、トラン
ジスタＭＮ３はソース電圧が保持され、ゲート−ソース
間に逆バイアスが与えられ、深い遮断状態にあり、リー
ク電流が抑えられる。このように、アップ信号ＳUP及び
ダウン信号ＳDWの何れも入力していないとき、チャージ
ポンプ回路２０ｃの出力端子ＴOUT がハイインピーダン
ス状態に保持され、リーク電流が抑えられ、ループフィ
ルタの容量素子の蓄積電荷が長く保持でき、制御信号Ｓ
C のレベルが安定化され、ＶＣＯの発振周波数の安定性
が改善できる。
【００７３】第４実施形態 図８は本発明に係るチャージポンプ回路の第４の実施形
態を示す回路図である。図示のように、本実施形態のチ
ャージポンプ２０ｄは、図６に示す第３の実施形態のチ
ャージポンプ回路２０ｃとほぼ同じ構成を有する。ただ
し、本実施形態では、チャージ電流供給側において、ト
ランジスタＭＰ４とＭＰ５によってカレントミラー回路
が構成され、チャージ電流ＩC のスイッチング用トラン
ジスタＭＰ３がトランジスタＭＰ５と出力端子ＴOUT と
の間に接続され、一方、ディスチャージ電流供給側にお
いて、トランジスタＭＮ４とＭＮ５によってカレントミ
ラー回路が構成され、ディスチャージ電流ＩD のスイッ
チング用トランジスタＭＮ３がトランジスタＭＮ５と出
力端子ＴOUT との間に接続されている。
態を示す回路図である。図示のように、本実施形態のチ
ャージポンプ２０ｄは、図６に示す第３の実施形態のチ
ャージポンプ回路２０ｃとほぼ同じ構成を有する。ただ
し、本実施形態では、チャージ電流供給側において、ト
ランジスタＭＰ４とＭＰ５によってカレントミラー回路
が構成され、チャージ電流ＩC のスイッチング用トラン
ジスタＭＰ３がトランジスタＭＰ５と出力端子ＴOUT と
の間に接続され、一方、ディスチャージ電流供給側にお
いて、トランジスタＭＮ４とＭＮ５によってカレントミ
ラー回路が構成され、ディスチャージ電流ＩD のスイッ
チング用トランジスタＭＮ３がトランジスタＭＮ５と出
力端子ＴOUT との間に接続されている。
【００７４】チャージ電流供給側において、トランジス
タＭＰ６が設けられ、そのソースがトランジスタＭＰ３
のソースに接続され、ドレインが共通電位ＶSSに接続さ
れ、ゲートがパルス発生回路２６によって生成したパル
スが印加される。なお、パルス発生回路２６は、例え
ば、図７（ａ）に示す回路によって構成され、これによ
って、インバータＩＮＶ１の出力信号の立ち上がりエッ
ジに応じて、短い負のパルスが生成され、トランジスタ
ＭＰ６のゲートに印加される。
タＭＰ６が設けられ、そのソースがトランジスタＭＰ３
のソースに接続され、ドレインが共通電位ＶSSに接続さ
れ、ゲートがパルス発生回路２６によって生成したパル
スが印加される。なお、パルス発生回路２６は、例え
ば、図７（ａ）に示す回路によって構成され、これによ
って、インバータＩＮＶ１の出力信号の立ち上がりエッ
ジに応じて、短い負のパルスが生成され、トランジスタ
ＭＰ６のゲートに印加される。
【００７５】以下、チャージ電流供給側の動作を説明す
る。アップ信号ＳUPとしてパルスが出力されたとき、ア
ップ信号ＳUPがハイレベルのとき、トランジスタＭＰ１
がオフ、ＭＰ３がオンする。このとき、トランジスタＭ
Ｐ４とＭＰ５からなるカレントミラー回路によって、電
流源ＩＳ１の電流Ｉupの定数倍の電流ＩC がトランジス
タＭＰ３のドレインから出力され、出力端子ＴOUT に注
入される。このため、出力端子ＴOUT に接続されている
ループフィルタの容量素子がチャージされ、制御信号Ｓ
C の電圧が上昇する。
る。アップ信号ＳUPとしてパルスが出力されたとき、ア
ップ信号ＳUPがハイレベルのとき、トランジスタＭＰ１
がオフ、ＭＰ３がオンする。このとき、トランジスタＭ
Ｐ４とＭＰ５からなるカレントミラー回路によって、電
流源ＩＳ１の電流Ｉupの定数倍の電流ＩC がトランジス
タＭＰ３のドレインから出力され、出力端子ＴOUT に注
入される。このため、出力端子ＴOUT に接続されている
ループフィルタの容量素子がチャージされ、制御信号Ｓ
C の電圧が上昇する。
【００７６】アップ信号ＳUPの立ち下がりエッジに応じ
て、トランジスタＭＰ１がオンし、トランジスタＭＰ３
がオフする。その直後、パルス発生回路２６によって、
短い負のパルスが生成され、トランジスタＭＰ６のゲー
トに印加される。パルスが印加されている間に、トラン
ジスタＭＰ６がオンし、トランジスタＭＰ３のソースの
電圧が引き下げられる。トランジスタＭＰ６がオフした
あと、トランジスタＭＰ３のソース電圧が下がったまま
保持されるので、トランジスタＭＰ３はゲート−ソース
間に逆バイアスが与えられ、深い遮断状態にあり、リー
ク電流が抑えられる。
て、トランジスタＭＰ１がオンし、トランジスタＭＰ３
がオフする。その直後、パルス発生回路２６によって、
短い負のパルスが生成され、トランジスタＭＰ６のゲー
トに印加される。パルスが印加されている間に、トラン
ジスタＭＰ６がオンし、トランジスタＭＰ３のソースの
電圧が引き下げられる。トランジスタＭＰ６がオフした
あと、トランジスタＭＰ３のソース電圧が下がったまま
保持されるので、トランジスタＭＰ３はゲート−ソース
間に逆バイアスが与えられ、深い遮断状態にあり、リー
ク電流が抑えられる。
【００７７】次に、ディスチャージ電流供給側について
説明する。チャージ電流供給側において、トランジスタ
ＭＮ６が設けられ、そのソースがトランジスタＭＮ３の
ソースに接続され、ドレインが電源電圧ＶDDに接続さ
れ、ゲートがパルス発生回路２８によって生成したパル
スが印加される。なお、パルス発生回路２８は、例え
ば、図７（ｂ）に示す回路によって構成され、これによ
って、インバータＩＮＶ４の出力信号の立ち下がりエッ
ジに応じて、短いパルスが生成され、トランジスタＭＮ
６のゲートに印加される。
説明する。チャージ電流供給側において、トランジスタ
ＭＮ６が設けられ、そのソースがトランジスタＭＮ３の
ソースに接続され、ドレインが電源電圧ＶDDに接続さ
れ、ゲートがパルス発生回路２８によって生成したパル
スが印加される。なお、パルス発生回路２８は、例え
ば、図７（ｂ）に示す回路によって構成され、これによ
って、インバータＩＮＶ４の出力信号の立ち下がりエッ
ジに応じて、短いパルスが生成され、トランジスタＭＮ
６のゲートに印加される。
【００７８】以下、ディスチャージ電流供給側の動作を
説明する。ダウン信号ＳDWとしてパルスが出力されたと
き、ダウン信号ＳDWがハイレベルのとき、トランジスタ
ＭＮ１がオフ、ＭＮ３がオンする。このとき、トランジ
スタＭＮ４とＭＮ５からなるカレントミラー回路によっ
て、電流源ＩＳ２の電流Ｉdwの定数倍の電流ＩD がトラ
ンジスタＭＮ３のドレインに引き込まれる。このため、
出力端子ＴOUT に接続されているループフィルタの容量
素子がディスチャージされ、制御信号ＳC の電圧が降下
する。
説明する。ダウン信号ＳDWとしてパルスが出力されたと
き、ダウン信号ＳDWがハイレベルのとき、トランジスタ
ＭＮ１がオフ、ＭＮ３がオンする。このとき、トランジ
スタＭＮ４とＭＮ５からなるカレントミラー回路によっ
て、電流源ＩＳ２の電流Ｉdwの定数倍の電流ＩD がトラ
ンジスタＭＮ３のドレインに引き込まれる。このため、
出力端子ＴOUT に接続されているループフィルタの容量
素子がディスチャージされ、制御信号ＳC の電圧が降下
する。
【００７９】ダウン信号ＳDWの立ち下がりエッジに応じ
て、トランジスタＭＮ１がオンし、トランジスタＭＮ３
がオフする。その直後、パルス発生回路２８によって、
短いパルスが生成され、トランジスタＭＮ６のゲートに
印加される。パルスが印加されている間に、トランジス
タＭＮ６がオンし、トランジスタＭＮ３のソースの電圧
が引き上げられる。トランジスタＭＮ６がオフしたあ
と、トランジスタＭＮ３のソース電圧が上がったまま保
持されるので、トランジスタＭＮ３はゲート−ソース間
に逆バイアスが与えられ、深い遮断状態にあり、リーク
電流が抑えられる。
て、トランジスタＭＮ１がオンし、トランジスタＭＮ３
がオフする。その直後、パルス発生回路２８によって、
短いパルスが生成され、トランジスタＭＮ６のゲートに
印加される。パルスが印加されている間に、トランジス
タＭＮ６がオンし、トランジスタＭＮ３のソースの電圧
が引き上げられる。トランジスタＭＮ６がオフしたあ
と、トランジスタＭＮ３のソース電圧が上がったまま保
持されるので、トランジスタＭＮ３はゲート−ソース間
に逆バイアスが与えられ、深い遮断状態にあり、リーク
電流が抑えられる。
【００８０】以上説明したように、本実施形態によれ
ば、アップ信号ＳUP及びダウン信号ＳDWの何れも入力さ
れていないとき、チャージポンプ回路２０ｄの出力端子
ＴOUTに接続されているスイッチングトランジスタＭＰ
３及びＭＮ３のゲート−ソース間に逆バイアスが与えら
れ、これらのトランジスタが深い遮断状態に保持されて
いるので、リーク電流が抑えられ、チャージポンプの出
力端子ＴOUT がハイインピーダンス状態にあり、ループ
フィルタの容量素子の蓄積電荷が長く保持され、制御信
号ＳC のレベル変動が低く抑制でき、ＶＣＯの発振周波
数の安定性を改善できる。
ば、アップ信号ＳUP及びダウン信号ＳDWの何れも入力さ
れていないとき、チャージポンプ回路２０ｄの出力端子
ＴOUTに接続されているスイッチングトランジスタＭＰ
３及びＭＮ３のゲート−ソース間に逆バイアスが与えら
れ、これらのトランジスタが深い遮断状態に保持されて
いるので、リーク電流が抑えられ、チャージポンプの出
力端子ＴOUT がハイインピーダンス状態にあり、ループ
フィルタの容量素子の蓄積電荷が長く保持され、制御信
号ＳC のレベル変動が低く抑制でき、ＶＣＯの発振周波
数の安定性を改善できる。
【００８１】第１〜４実施形態の変形例 上述した本発明のチャージポンプ回路の第１〜第４の実
施形態において、それぞれ変形例がある。以下、これら
のチャージポンプ回路の変形例を説明する。まず、図１
に示す第１の実施形態のチャージポンプ回路２０ａにお
いて、トランジスタＭＰ５のバックゲート（チャネル形
成領域）に電源電圧ＶDDより高い電圧を印加し、トラン
ジスタＭＮ５のバックゲートに共通電位ＶSSにより低い
電圧を印加した回路は、チャージポンプ回路２０ａの変
形例である。これのトランジスタのバックゲートにそれ
ぞれ上述したバイアス電圧を印加することにより、トラ
ンジスタＭＰ５及びＭＮ５のバックゲートバイアス効果
によって、これらのトランジスタのリーク電流が低減す
る。
施形態において、それぞれ変形例がある。以下、これら
のチャージポンプ回路の変形例を説明する。まず、図１
に示す第１の実施形態のチャージポンプ回路２０ａにお
いて、トランジスタＭＰ５のバックゲート（チャネル形
成領域）に電源電圧ＶDDより高い電圧を印加し、トラン
ジスタＭＮ５のバックゲートに共通電位ＶSSにより低い
電圧を印加した回路は、チャージポンプ回路２０ａの変
形例である。これのトランジスタのバックゲートにそれ
ぞれ上述したバイアス電圧を印加することにより、トラ
ンジスタＭＰ５及びＭＮ５のバックゲートバイアス効果
によって、これらのトランジスタのリーク電流が低減す
る。
【００８２】このため、アップ信号ＳUPが入力されてい
ないとき、トランジスタＭＰ５のドレインに接続されて
いるトランジスタＭＰ３のソースの電位が長く保持で
き、トランジスタＭＰ３のゲート−ソース間の逆バイア
ス電圧が長く維持でき、そのリーク電流を抑制できる。
同じく、ダウン信号ＳDWが入力されていないとき、トラ
ンジスタＭＮ５のドレインに接続されているトランジス
タＭＮ３のソースの電位が長く保持でき、トランジスタ
ＭＮ３のゲート−ソース間の逆バイアス電圧が長く保持
でき、そのリーク電流を抑制できる。
ないとき、トランジスタＭＰ５のドレインに接続されて
いるトランジスタＭＰ３のソースの電位が長く保持で
き、トランジスタＭＰ３のゲート−ソース間の逆バイア
ス電圧が長く維持でき、そのリーク電流を抑制できる。
同じく、ダウン信号ＳDWが入力されていないとき、トラ
ンジスタＭＮ５のドレインに接続されているトランジス
タＭＮ３のソースの電位が長く保持でき、トランジスタ
ＭＮ３のゲート−ソース間の逆バイアス電圧が長く保持
でき、そのリーク電流を抑制できる。
【００８３】一般に、電源電圧ＶDDにより高い電圧また
は共通電位ＶSSより低い電圧は、例えば、昇圧回路を用
いて生成される。このため、生成した電圧には昇圧回路
に用いるクロック信号の周期に応じたリップル（電圧レ
ベルの周期的な変動）を含み、この電圧を直接出力トラ
ンジスタバックゲートに印加することができない。しか
し、上述した変形例では、トランジスタＭＰ３とＭＮ３
がほとんどの時間に遮断状態にあるので、トランジスタ
ＭＰ５とＭＮ５のバックゲートに与えられたリップルの
影響がチャージポンプ回路の出力電流に及ぶ影響が無視
できるほどわずかである。
は共通電位ＶSSより低い電圧は、例えば、昇圧回路を用
いて生成される。このため、生成した電圧には昇圧回路
に用いるクロック信号の周期に応じたリップル（電圧レ
ベルの周期的な変動）を含み、この電圧を直接出力トラ
ンジスタバックゲートに印加することができない。しか
し、上述した変形例では、トランジスタＭＰ３とＭＮ３
がほとんどの時間に遮断状態にあるので、トランジスタ
ＭＰ５とＭＮ５のバックゲートに与えられたリップルの
影響がチャージポンプ回路の出力電流に及ぶ影響が無視
できるほどわずかである。
【００８４】さらに、上述した第１の実施形態のチャー
ジポンプ回路の変形例とほぼ同じように、本発明の第２
〜第４の各実施形態において、それぞれトランジスタＭ
Ｐ５のバックゲートに電源電圧ＶDDより高い電圧を印加
し、トランジスタＭＮ５のバックゲートに共通電位ＶSS
より低い電圧を印加することによって、トランジスタＭ
Ｐ５とＭＮ５のリーク電流を低減できるので、トランジ
スタＭＰ３とＭＮ３のソース電圧が長く保持できるの
で、トランジスタＭＰ３とＭＮ３のゲート−ソース間の
逆バイアス電圧が長く保持でき、リーク電流を抑制でき
る。
ジポンプ回路の変形例とほぼ同じように、本発明の第２
〜第４の各実施形態において、それぞれトランジスタＭ
Ｐ５のバックゲートに電源電圧ＶDDより高い電圧を印加
し、トランジスタＭＮ５のバックゲートに共通電位ＶSS
より低い電圧を印加することによって、トランジスタＭ
Ｐ５とＭＮ５のリーク電流を低減できるので、トランジ
スタＭＰ３とＭＮ３のソース電圧が長く保持できるの
で、トランジスタＭＰ３とＭＮ３のゲート−ソース間の
逆バイアス電圧が長く保持でき、リーク電流を抑制でき
る。
【００８５】
【発明の効果】以上説明したように、本発明のチャージ
ポンプ回路によれば、チャージポンプ回路の出力がハイ
インピーダンス状態において、ＭＯＳトランジスタのリ
ーク電流を従来の回路に比べて２〜７桁低減できる効果
が得られる。この効果はＭＯＳトランジスタの製造プロ
セスが微細化するにつれてしきい値電圧が低下すること
によって増大するリーク電流を抑制するには好適であ
る。また、回路の動作温度の上昇によってＭＯＳトラン
ジスタのリーク電流が増大するが、これに対応する手段
としても有効である。さらに、製造プロセスのバラツキ
によるしきい値電圧の低下に対しても有効である。ま
た、本発明によれば、リーク電流を低減するチャージポ
ンプ回路をＰＬＬ回路に適用した場合、参照信号の周期
が長くでもループフィルタの容量素子の蓄積電荷を保存
でき、ＶＣＯの発振周波数を制御する制御信号の参照信
号周期の変調成分を抑制でき、発振周波数の安定性が改
善できる。このようなＰＬＬ回路は、周波数逓倍率の高
い無線通信装置の局部発振回路に好適である。さらに、
光通信やハードディスクの読み出し信号のようにバース
ト的な信号に位相を同期するＰＬＬ回路に対しても、信
号の停止中に前回の周波数ロック状態のループフィルタ
の容量素子の蓄積電荷を保持でき、ループフィルタの出
力電圧を良好に保持できるので、次回の信号を受信する
際に高速な引き込みを実現可能である。本発明のチャー
ジポンプ回路は、ＰＬＬ回路に限らず、ＤＬＬなど既存
のチャージポンプ回路の用途すべてに適用できる利点が
ある。
ポンプ回路によれば、チャージポンプ回路の出力がハイ
インピーダンス状態において、ＭＯＳトランジスタのリ
ーク電流を従来の回路に比べて２〜７桁低減できる効果
が得られる。この効果はＭＯＳトランジスタの製造プロ
セスが微細化するにつれてしきい値電圧が低下すること
によって増大するリーク電流を抑制するには好適であ
る。また、回路の動作温度の上昇によってＭＯＳトラン
ジスタのリーク電流が増大するが、これに対応する手段
としても有効である。さらに、製造プロセスのバラツキ
によるしきい値電圧の低下に対しても有効である。ま
た、本発明によれば、リーク電流を低減するチャージポ
ンプ回路をＰＬＬ回路に適用した場合、参照信号の周期
が長くでもループフィルタの容量素子の蓄積電荷を保存
でき、ＶＣＯの発振周波数を制御する制御信号の参照信
号周期の変調成分を抑制でき、発振周波数の安定性が改
善できる。このようなＰＬＬ回路は、周波数逓倍率の高
い無線通信装置の局部発振回路に好適である。さらに、
光通信やハードディスクの読み出し信号のようにバース
ト的な信号に位相を同期するＰＬＬ回路に対しても、信
号の停止中に前回の周波数ロック状態のループフィルタ
の容量素子の蓄積電荷を保持でき、ループフィルタの出
力電圧を良好に保持できるので、次回の信号を受信する
際に高速な引き込みを実現可能である。本発明のチャー
ジポンプ回路は、ＰＬＬ回路に限らず、ＤＬＬなど既存
のチャージポンプ回路の用途すべてに適用できる利点が
ある。
【図１】本発明に係るチャージポンプ回路の第１の実施
形態を示す回路図である。
形態を示す回路図である。
【図２】第１の実施形態のチャージポンプ回路における
タイミング調整回路の構成例を示す回路図である。
タイミング調整回路の構成例を示す回路図である。
【図３】第１の実施形態のチャージポンプ回路の動作を
示す波形図である。
示す波形図である。
【図４】本発明に係るチャージポンプ回路の第２の実施
形態を示す回路図である。
形態を示す回路図である。
【図５】第２の実施形態のチャージポンプ回路における
タイミング調整回路の構成例を示す回路図である。
タイミング調整回路の構成例を示す回路図である。
【図６】本発明に係るチャージポンプ回路の第３の実施
形態を示す回路図である。
形態を示す回路図である。
【図７】パルス生成回路の構成を示す回路図である。
【図８】本発明に係るチャージポンプ回路の第４の実施
形態を示す回路図である。
形態を示す回路図である。
【図９】ＰＬＬ回路の構成を示す回路ブロック図であ
る。
る。
【図１０】ＰＬＬ回路を構成する従来のチャージポンプ
回路の構成を示す回路図である。
回路の構成を示す回路図である。
１０…周波数／位相比較器、２０，２０ａ，２０ｂ，２
０ｃ，２０ｄ…チャージポンプ回路、３０…ループフィ
ルタ、４０…ＶＣＯ、５０…分周器、２２，２２ａ，２
４，２４ａ…タイミング調整回路、２６，２８…パルス
発生回路、ＭＰ１，ＭＰ２，…，ＭＰ６…ｐＭＯＳトラ
ンジスタ、ＭＮ１，ＭＮ２，…，ＭＮ６…ｎＭＯＳトラ
ンジスタ、ＶDD…電源電圧、ＶSS…共通電位。
０ｃ，２０ｄ…チャージポンプ回路、３０…ループフィ
ルタ、４０…ＶＣＯ、５０…分周器、２２，２２ａ，２
４，２４ａ…タイミング調整回路、２６，２８…パルス
発生回路、ＭＰ１，ＭＰ２，…，ＭＰ６…ｐＭＯＳトラ
ンジスタ、ＭＮ１，ＭＮ２，…，ＭＮ６…ｎＭＯＳトラ
ンジスタ、ＶDD…電源電圧、ＶSS…共通電位。
Claims (24)
- 【請求項１】有効期間に第１のレベルに保持され、上記
有効期間以外に第２のレベルに保持される入力信号に応
じて、上記有効期間中に電流を出力するチャージポンプ
回路であって、 電源電位と出力端子間に直列接続されている第１と第２
のトランジスタと、 電流源と、 制御端子が上記第２のトランジスタの制御端子に接続さ
れ、その接続点が一方の端子とともに、上記電流源に接
続されている第３のトランジスタと、 上記電源電位と上記電流源との間に接続されている第４
のトランジスタと、 上記有効期間中、上記第１のトランジスタを導通させ、
上記第４のトランジスタを遮断させることで、上記電流
源の供給電流に応じた電流を上記出力端子に出力し、上
記有効期間終了後、上記第１のトランジスタを遮断さ
せ、当該第１のトランジスタと上記第２のトランジスタ
との接続点の電圧を変化させ、所定の時間を経過した
後、上記第４のトランジスタを導通させる制御手段とを
有するチャージポンプ回路。 - 【請求項２】上記電源電位と上記第３のトランジスタと
の間に接続され、制御端子が共通電位に保持されている
第５のトランジスタをさらに有する請求項１記載のチャ
ージポンプ回路。 - 【請求項３】上記有効期間終了後、上記第４のトランジ
スタを導通させるまでの上記所定の時間は、数分の１ｎ
ｓ〜数ｎｓである請求項１記載のチャージポンプ回路。 - 【請求項４】上記第１のトランジスタのチャネル形成領
域に上記電源電位より高い電圧が印加される請求項１記
載のチャージポンプ回路。 - 【請求項５】有効期間に第１のレベルに保持され、上記
有効期間以外に第２のレベルに保持される入力信号に応
じて、上記有効期間中に電流を出力するチャージポンプ
回路であって、 電源電位と出力端子間に直列接続されている第１と第２
のトランジスタと、 電流源と、 制御端子が上記第１のトランジスタの制御端子に接続さ
れ、その接続点が一方の端子とともに、上記電流源に接
続されている第３のトランジスタと、 上記電源電位と上記電流源との間に接続されている第４
のトランジスタと、 上記有効期間中、上記第１のトランジスタを導通させ、
上記第４のトランジスタを遮断させることで、上記電流
源の供給電流に応じた電流を上記出力端子に出力し、上
記有効期間終了後、上記第２のトランジスタを遮断さ
せ、当該第２のトランジスタと上記第１のトランジスタ
との接続点の電圧を変化させ、所定の時間が経過した
後、上記第４のトランジスタを導通させる制御手段とを
有するチャージポンプ回路。 - 【請求項６】上記有効期間終了後、上記第４のトランジ
スタを導通させるまでの上記所定の時間は、数分の１ｎ
ｓ〜数ｎｓである請求項５記載のチャージポンプ回路。 - 【請求項７】上記第１のトランジスタのチャネル形成領
域に上記電源電位より高い電圧が印加される請求項５記
載のチャージポンプ回路。 - 【請求項８】有効期間に第１のレベルに保持され、上記
有効期間以外に第２のレベルに保持される入力信号に応
じて、上記有効期間中に電流を出力するチャージポンプ
回路であって、 電源電位と出力端子間に直列接続されている第１と第２
のトランジスタと、 電流源と、 制御端子が上記第２のトランジスタの制御端子に接続さ
れ、その接続点が一方の端子とともに、上記電流源に接
続されている第３のトランジスタと、 上記電源電位と上記電流源との間に接続されている第４
のトランジスタと、 上記第１と第２のトランジスタの接続中点と共通電位と
の間に接続されているスイッチング素子と、 上記有効期間中、上記第１のトランジスタを導通させ、
上記第４のトランジスタを遮断させることで、上記電流
源の供給電流に応じた電流を上記出力端子に出力し、上
記有効期間終了後、上記第１のトランジスタを遮断さ
せ、上記第４のトランジスタを導通させ、所定の期間に
おいて上記スイッチング素子を導通状態に保持させるこ
とで、上記第１のトランジスタと上記第２のトランジス
タとの接続中点の電圧を上記共通電位に応じて変化させ
る制御手段とを有するチャージポンプ回路。 - 【請求項９】上記電源電位と上記第３のトランジスタと
の間に接続され、制御端子が共通電位に保持されている
第５のトランジスタをさらに有する請求項８記載のチャ
ージポンプ回路。 - 【請求項１０】上記第１のトランジスタのチャネル形成
領域に上記電源電位より高い電圧が印加される請求項８
記載のチャージポンプ回路。 - 【請求項１１】上記スイッチング素子は、一方の端子が
上記第１と第２のトランジスタとの接続中点に接続さ
れ、他方の端子が上記共通電位に接続され、制御端子に
上記有効期間終了後、上記所定の期間においてほぼ上記
共通電位レベルに保持される導通制御信号が印加される
トランジスタによって構成されている請求項８記載のチ
ャージポンプ回路。 - 【請求項１２】有効期間に第１のレベルに保持され、上
記有効期間以外に第２のレベルに保持される入力信号に
応じて、上記有効期間中に電流を出力するチャージポン
プ回路であって、 電源電位と出力端子間に直列接続されている第１と第２
のトランジスタと、 電流源と、 制御端子が上記第１のトランジスタの制御端子に接続さ
れ、その接続点が一方の端子とともに、上記電流源に接
続されている第３のトランジスタと、 上記電源電位と上記電流源との間に接続されている第４
のトランジスタと、 上記第１と第２のトランジスタの接続中点と共通電位と
の間に接続されているスイッチング素子と、 上記有効期間中、上記第１のトランジスタを導通させ、
上記第４のトランジスタを遮断させることで、上記電流
源の供給電流に応じた電流を上記出力端子に出力し、上
記有効期間終了後、上記第１のトランジスタを遮断さ
せ、上記第４のトランジスタを導通させ、所定の期間に
おいて上記スイッチング素子を導通状態に保持させるこ
とで、上記第１のトランジスタと上記第２のトランジス
タとの接続中点の電圧を上記共通電位に応じて変化させ
る制御手段とを有するチャージポンプ回路。 - 【請求項１３】上記第１のトランジスタのチャネル形成
領域に上記電源電位より高い電圧が印加される請求項１
２記載のチャージポンプ回路。 - 【請求項１４】上記スイッチング素子は、一方の端子が
上記第１と第２のトランジスタとの接続中点に接続さ
れ、他方の端子が上記共通電位に接続され、制御端子に
上記有効期間終了後、上記所定の期間においてほぼ上記
共通電位レベルに保持される導通制御信号が印加される
トランジスタによって構成されている請求項１２記載の
チャージポンプ回路。 - 【請求項１５】第１または第２の有効期間に第１のレベ
ルに保持され、上記第１または第２の有効期間以外に第
２のレベルに保持される第１と第２の入力信号に応じ
て、上記第１の有効期間中に第１の電流を出力し、上記
第２の有効期間に第２の電流を出力するチャージポンプ
回路であって、 電源電位と出力端子間に直列接続されている第１と第２
の第１導電型トランジスタと、 第１の電流源と、 制御端子が上記第２の第１導電型トランジスタの制御端
子に接続され、その接続点が一方の端子とともに、上記
第１の電流源に接続されている第３の第１導電型トラン
ジスタと、 上記電源電位と上記第１の電流源との間に接続されてい
る第４の第１導電型トランジスタと、 上記第１の有効期間中、上記第１の第１導電型トランジ
スタを導通させ、上記第４の第１導電型トランジスタを
遮断させることで、上記第１の電流源の供給電流に応じ
て上記第１の電流を上記出力端子に出力し、上記第１の
有効期間終了後、上記第１の第１導電型トランジスタを
遮断させ、当該第１の第１導電型トランジスタと上記第
２の第１導電型トランジスタとの接続中点の電圧を変化
させ、第１の時間が経過した後、上記第４の第１導電型
トランジスタを導通させる第１の制御手段と、 共通電位と上記出力端子間に直列接続されている第１と
第２の第２導電型トランジスタと、 第２の電流源と、 制御端子が上記第２の第２導電型トランジスタの制御端
子に接続され、その接続点が一方の端子とともに、上記
第２の電流源に接続されている第３の第２導電型トラン
ジスタと、 上記共通電位と上記第２の電流源との間に接続されてい
る第４の第２導電型トランジスタと、 上記第２の有効期間中、上記第１の第２導電型トランジ
スタを導通させ、上記第４の第２導電型トランジスタを
遮断させることで、上記第２の電流源の供給電流に応じ
て上記第２の電流を上記出力端子に出力し、上記第２の
有効期間終了後、上記第１の第２導電型トランジスタを
遮断させ、当該第１の第２導電型トランジスタと上記第
２の第２導電型トランジスタとの接続中点の電圧を変化
させ、第２の時間が経過した後、上記第４の第２導電型
トランジスタを導通させる第２の制御手段とを有するチ
ャージポンプ回路。 - 【請求項１６】上記第１の第１導電型トランジスタのチ
ャネル形成領域に上記電源電位より高い電圧が印加さ
れ、 上記第１の第２導電型トランジスタのチャネル形成領域
に上記共通電位より低い電圧が印加される請求項１５記
載のチャージポンプ回路。 - 【請求項１７】第１または第２の有効期間に第１のレベ
ルに保持され、上記第１または第２の有効期間以外に第
２のレベルに保持される第１と第２の入力信号に応じ
て、上記第１の有効期間中に第１の電流を出力し、上記
第２の有効期間に第２の電流を出力するチャージポンプ
回路であって、 電源電位と出力端子間に直列接続されている第１と第２
の第１導電型トランジスタと、 第１の電流源と、 制御端子が上記第１の第１導電型トランジスタの制御端
子に接続され、その接続点が一方の端子とともに、上記
第１の電流源に接続されている第３の第１導電型トラン
ジスタと、 上記電源電位と上記第１の電流源との間に接続されてい
る第４の第１導電型トランジスタと、 上記第１の有効期間中、上記第１の第１導電型トランジ
スタを導通させ、上記第４の第１導電型トランジスタを
遮断させることで、上記第１の電流源の供給電流に応じ
て上記第１の電流を上記出力端子に出力し、上記第１の
有効期間終了後、上記第１の第１導電型トランジスタを
遮断させ、当該第１の第１導電型トランジスタと上記第
２の第１導電型トランジスタとの接続中点の電圧を変化
させ、第１の時間が経過した後、上記第４の第１導電型
トランジスタを導通させる第１の制御手段と、 共通電位と上記出力端子間に直列接続されている第１と
第２の第２導電型トランジスタと、 第２の電流源と、 制御端子が上記第１の第２導電型トランジスタの制御端
子に接続され、その接続点が一方の端子とともに、上記
第２の電流源に接続されている第３の第２導電型トラン
ジスタと、 上記共通電位と上記第２の電流源との間に接続されてい
る第４の第２導電型トランジスタと、 上記第２の有効期間中、上記第１の第２導電型トランジ
スタを導通させ、上記第４の第２導電型トランジスタを
遮断させることで、上記第２の電流源の供給電流に応じ
て上記第２の電流を上記出力端子に出力し、上記第２の
有効期間終了後、上記第１の第２導電型トランジスタを
遮断させ、当該第１の第２導電型トランジスタと上記第
２の第２導電型トランジスタとの接続中点の電圧を変化
させ、第２の時間が経過した後、上記第４の第２導電型
トランジスタを導通させる第２の制御手段とを有するチ
ャージポンプ回路。 - 【請求項１８】上記第１の第１導電型トランジスタのチ
ャネル形成領域に上記電源電位より高い電圧が印加さ
れ、 上記第１の第２導電型トランジスタのチャネル形成領域
に上記共通電位より低い電圧が印加される請求項１７記
載のチャージポンプ回路。 - 【請求項１９】第１または第２の有効期間に第１のレベ
ルに保持され、上記第１または第２の有効期間以外に第
２のレベルに保持される第１と第２の入力信号に応じ
て、上記第１の有効期間中に第１の電流を出力し、上記
第２の有効期間に第２の電流を出力するチャージポンプ
回路であって、 電源電位と出力端子間に直列接続されている第１と第２
の第１導電型トランジスタと、 第１の電流源と、 制御端子が上記第２の第１導電型トランジスタの制御端
子に接続され、その接続点が一方の端子とともに、上記
第１の電流源に接続されている第３の第１導電型トラン
ジスタと、 上記電源電位と上記第１の電流源との間に接続されてい
る第４の第１導電型トランジスタと、 上記第１と第２の第１導電型トランジスタの接続中点と
共通電位との間に接続されている第１のスイッチング素
子と、 上記第１の有効期間中、上記第１の第１導電型トランジ
スタを導通させ、上記第４の第１導電型トランジスタを
遮断させることで、上記第１の電流源の供給電流に応じ
て上記第１の電流を上記出力端子に出力し、上記第１の
有効期間終了後上記第１の第１導電型トランジスタを遮
断させ、上記第４の第１導電型トランジスタを導通さ
せ、所定の期間において上記第１のスイッチング素子を
導通状態に保持させることで、上記第１の第１導電型ト
ランジスタと上記第２の第１導電型トランジスタとの接
続中点の電圧を上記共通電位に応じて変化させる第１の
制御手段と、 上記電源電位と上記出力端子間に直列接続されている第
１と第２の第１導電型トランジスタと、 第２の電流源と、 制御端子が上記第２の第２導電型トランジスタの制御端
子に接続され、その接続点が一方の端子とともに、上記
第２の電流源に接続されている第３の第２導電型トラン
ジスタと、 上記共通電位と上記第２の電流源との間に接続されてい
る第４の第２導電型トランジスタと、 上記第１と第２の第２導電型トランジスタの接続中点と
上記電源電位との間に接続されている第２のスイッチン
グ素子と、 上記第２の有効期間中、上記第１の第２導電型トランジ
スタを導通させ、上記第４の第２導電型トランジスタを
遮断させることで、上記第２の電流源の供給電流に応じ
て上記第２の電流を上記出力端子に出力し、上記第２の
有効期間終了後上記第１の第２導電型トランジスタを遮
断させ、上記第４の第２導電型トランジスタを導通さ
せ、所定の期間において上記第２のスイッチング素子を
導通状態に保持させることで、上記第１の第２導電型ト
ランジスタと上記第２の第２導電型トランジスタとの接
続中点の電圧を上記電源電位に応じて変化させる第２の
制御手段とを有するチャージポンプ回路。 - 【請求項２０】上記第１の第１導電型トランジスタのチ
ャネル形成領域に上記電源電位より高い電圧が印加さ
れ、 上記第１の第２導電型トランジスタのチャネル形成領域
に上記共通電位より低い電圧が印加される請求項１９記
載のチャージポンプ回路。 - 【請求項２１】上記第１のスイッチング素子は、一方の
端子が上記第１と第２の第１導電型トランジスタとの接
続中点に接続され、他方の端子が上記共通電位に接続さ
れ、制御端子に上記第１の有効期間終了後、上記所定の
期間においてほぼ上記共通電位レベルに保持される第１
の導通制御信号が印加される第１導電型トランジスタに
よって構成され、 上記第２のスイッチング素子は、一方の端子が上記第１
と第２の第２導電型トランジスタとの接続中点に接続さ
れ、他方の端子が上記電源電圧に接続され、制御端子に
上記第２の有効期間終了後、上記所定の期間においてほ
ぼ上記電源電圧レベルに保持される第２の導通制御信号
が印加される第２導電型トランジスタによって構成され
ている請求項１９記載のチャージポンプ回路。 - 【請求項２２】第１または第２の有効期間に第１のレベ
ルに保持され、上記第１または第２の有効期間以外に第
２のレベルに保持される第１と第２の入力信号に応じ
て、上記第１の有効期間中に第１の電流を出力し、上記
第２の有効期間に第２の電流を出力するチャージポンプ
回路であって、 電源電位と出力端子間に直列接続されている第１と第２
の第１導電型トランジスタと、 第１の電流源と、 制御端子が上記第１の第１導電型トランジスタの制御端
子に接続され、その接続点が一方の端子とともに、上記
第１の電流源に接続されている第３の第１導電型トラン
ジスタと、 上記電源電位と上記第１の電流源との間に接続されてい
る第４の第１導電型トランジスタと、 上記第１と第２の第１導電型トランジスタの接続中点と
共通電位との間に接続されている第１のスイッチング素
子と、 上記第１の有効期間中、上記第１の第１導電型トランジ
スタを導通させ、上記第４の第１導電型トランジスタを
遮断させることで、上記第１の電流源の供給電流に応じ
て上記第１の電流を上記出力端子に出力し、上記第１の
有効期間終了後上記第１の第１導電型トランジスタを遮
断させ、上記第４の第１導電型トランジスタを導通さ
せ、所定の期間において上記第１のスイッチング素子を
導通状態に保持させることで、上記第１の第１導電型ト
ランジスタと上記第２の第１導電型トランジスタとの接
続中点の電圧を上記共通電位に応じて変化させる第１の
制御手段と、 上記電源電位と上記出力端子間に直列接続されている第
１と第２の第１導電型トランジスタと、 第２の電流源と、 制御端子が上記第１の第２導電型トランジスタの制御端
子に接続され、その接続点が一方の端子とともに、上記
第２の電流源に接続されている第３の第２導電型トラン
ジスタと、 上記共通電位と上記第２の電流源との間に接続されてい
る第４の第２導電型トランジスタと、 上記第１と第２の第２導電型トランジスタの接続中点と
上記電源電位との間に接続されている第２のスイッチン
グ素子と、 上記第２の有効期間中、上記第１の第２導電型トランジ
スタを導通させ、上記第４の第２導電型トランジスタを
遮断させることで、上記第２の電流源の供給電流に応じ
て上記第２の電流を上記出力端子に出力し、上記第２の
有効期間終了後上記第１の第２導電型トランジスタを遮
断させ、上記第４の第２導電型トランジスタを導通さ
せ、所定の期間において上記第２のスイッチング素子を
導通状態に保持させることで、上記第１の第２導電型ト
ランジスタと上記第２の第２導電型トランジスタとの接
続中点の電圧を上記電源電位に応じて変化させる第２の
制御手段とを有するチャージポンプ回路。 - 【請求項２３】上記第１の第１導電型トランジスタのチ
ャネル形成領域に上記電源電位より高い電圧が印加さ
れ、 上記第１の第２導電型トランジスタのチャネル形成領域
に上記共通電位より低い電圧が印加される請求項２２記
載のチャージポンプ回路。 - 【請求項２４】上記第１のスイッチング素子は、一方の
端子が上記第１と第２の第１導電型トランジスタとの接
続中点に接続され、他方の端子が上記共通電位に接続さ
れ、制御端子に上記第１の有効期間終了後、上記所定の
期間においてほぼ上記共通電位レベルに保持される第１
の導通制御信号が印加される第１導電型トランジスタに
よって構成され、 上記第２のスイッチング素子は、一方の端子が上記第１
と第２の第２導電型トランジスタとの接続中点に接続さ
れ、他方の端子が上記電源電圧に接続され、制御端子に
上記第２の有効期間終了後、上記所定の期間においてほ
ぼ上記電源電圧レベルに保持される第２の導通制御信号
が印加される第２導電型トランジスタによって構成され
ている請求項２２記載のチャージポンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35811599A JP2001177400A (ja) | 1999-12-16 | 1999-12-16 | チャージポンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35811599A JP2001177400A (ja) | 1999-12-16 | 1999-12-16 | チャージポンプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1999
- 1999-12-16 JP JP35811599A patent/JP2001177400A/ja active Pending
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