JP3522926B2 - 半導体装置および半導体装置の製造方法 - Google Patents
半導体装置および半導体装置の製造方法Info
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
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Description
【０００１】
【発明の属する技術分野】この発明は、電気的特性を劣
化させることなく、セルフアライメント法にてコンタク
トホールの形成を行うことができる半導体装置および半
導体装置の製造方法に関するものである。
化させることなく、セルフアライメント法にてコンタク
トホールの形成を行うことができる半導体装置および半
導体装置の製造方法に関するものである。
【０００２】
【従来の技術】近年の半導体装置の高集積化にともな
い、パターンサイズは微細化され、写真製版時のアライ
メントずれに対するマージンが減少している。そのた
め、コンタクトホール形成時に、実際のコンタクトホー
ルにて露出される半導体基板の幅すなわち、コンタクト
ホールサイズよりも、大きなサイズを有するマスクパタ
ーンを形成し、周囲のエッチングされても差し障りのな
い膜のエッチング選択性を利用してコンタクトホールを
形成するセルフアライメント法が提案されている。
い、パターンサイズは微細化され、写真製版時のアライ
メントずれに対するマージンが減少している。そのた
め、コンタクトホール形成時に、実際のコンタクトホー
ルにて露出される半導体基板の幅すなわち、コンタクト
ホールサイズよりも、大きなサイズを有するマスクパタ
ーンを形成し、周囲のエッチングされても差し障りのな
い膜のエッチング選択性を利用してコンタクトホールを
形成するセルフアライメント法が提案されている。
【０００３】図５および図６はセルフアライメント法に
よるコンタクトホールの製造方法を示す断面図である。
次いでこの半導体装置の製造方法について説明する。ま
ず、半導体基板１上に素子分離領域２を形成し、半導体
基板１上にゲート絶縁膜３を積層する。次に、半導体基
板１上の所望の箇所にゲート電極４および保護膜５を形
成し、次に、保護膜５および素子分離領域２をマスクと
して半導体基板１に不純物を注入し第１の拡散層６を形
成する（図５（ａ））。
よるコンタクトホールの製造方法を示す断面図である。
次いでこの半導体装置の製造方法について説明する。ま
ず、半導体基板１上に素子分離領域２を形成し、半導体
基板１上にゲート絶縁膜３を積層する。次に、半導体基
板１上の所望の箇所にゲート電極４および保護膜５を形
成し、次に、保護膜５および素子分離領域２をマスクと
して半導体基板１に不純物を注入し第１の拡散層６を形
成する（図５（ａ））。
【０００４】次に、ゲート電極４および保護膜５の側壁
にサイドウォール７を形成し、次に、保護膜５、素子分
離領域２およびサイドウォール７をマスクとして半導体
基板１に第１の拡散層６の不純物の濃度より高い濃度に
て不純物を注入し第２の拡散層８を形成し、第１の拡散
層６および第２の拡散層８にてＬＤＤ構造９を形成する
（図５（ｂ））。次に、全面にシリコン酸化膜１０およ
びエッチングストッパ膜１１を順次積層する。次に、シ
リコン酸化膜を積層し、例えばＲＩＥなどでエッチバッ
クを行い平坦化された層間絶縁膜１２を形成する（図５
（ｃ））。
にサイドウォール７を形成し、次に、保護膜５、素子分
離領域２およびサイドウォール７をマスクとして半導体
基板１に第１の拡散層６の不純物の濃度より高い濃度に
て不純物を注入し第２の拡散層８を形成し、第１の拡散
層６および第２の拡散層８にてＬＤＤ構造９を形成する
（図５（ｂ））。次に、全面にシリコン酸化膜１０およ
びエッチングストッパ膜１１を順次積層する。次に、シ
リコン酸化膜を積層し、例えばＲＩＥなどでエッチバッ
クを行い平坦化された層間絶縁膜１２を形成する（図５
（ｃ））。
【０００５】次に、層間絶縁膜１２上にレジストを塗布
し写真製版によりパターニングを行いレジスト膜１３を
形成する。次に、レジスト膜１３をマスクとし、エッチ
ングストッパ膜１１をエッチングストッパとして、層間
絶縁膜１２を例えばＲＩＥを用いてドライエッチングを
行い開口部１４を形成する（図６（ａ））。この際、エ
ッチングストッパ膜１１はエッチングストッパとして働
くものの若干のエッチングは伴う。そして、エッチング
ストッパ膜１１には保護膜５上の平坦部分Ａの箇所と、
サイドウォール７上の傾斜部分Ｂの箇所とが存在する。
よって、エッチングに用いられるイオンのスパッタリン
グにより、エッチングストッパ膜１１は平坦部分Ａより
傾斜部分Ｂの方が速くエッチングされている。
し写真製版によりパターニングを行いレジスト膜１３を
形成する。次に、レジスト膜１３をマスクとし、エッチ
ングストッパ膜１１をエッチングストッパとして、層間
絶縁膜１２を例えばＲＩＥを用いてドライエッチングを
行い開口部１４を形成する（図６（ａ））。この際、エ
ッチングストッパ膜１１はエッチングストッパとして働
くものの若干のエッチングは伴う。そして、エッチング
ストッパ膜１１には保護膜５上の平坦部分Ａの箇所と、
サイドウォール７上の傾斜部分Ｂの箇所とが存在する。
よって、エッチングに用いられるイオンのスパッタリン
グにより、エッチングストッパ膜１１は平坦部分Ａより
傾斜部分Ｂの方が速くエッチングされている。
【０００６】次に、レジスト膜１３をマスクとして開口
部１４にて露出されたエッチングストッパ膜１１および
シリコン酸化膜１０を半導体基板１が露出するまでエッ
チングしコンタクトホール１５を形成する。次に、レジ
スト膜１３を除去装置により除去し、ビット線となる電
極膜１６をコンタクトホール１５を介して積層する（図
６（ｂ））。このように、エッチングストッパ膜１１に
傾斜部分Ｂが存在すると、平坦部分Ａより傾斜部分Ｂの
方がエッチングされやすいため、傾斜部分Ｂにおいてエ
ッチングストッパ膜１１がエッチングストッパとしての
機能を十分に果たさず、エッチングされてしまい、延い
てはゲート電極４を取り囲む絶縁膜としての保護膜５お
よびサイドウォール７がエッチングされ薄くなる。よっ
て、ゲート電極４と電極膜１６との耐圧不良により短絡
を引き起こし、正常に動作しなくなる場合がある。
部１４にて露出されたエッチングストッパ膜１１および
シリコン酸化膜１０を半導体基板１が露出するまでエッ
チングしコンタクトホール１５を形成する。次に、レジ
スト膜１３を除去装置により除去し、ビット線となる電
極膜１６をコンタクトホール１５を介して積層する（図
６（ｂ））。このように、エッチングストッパ膜１１に
傾斜部分Ｂが存在すると、平坦部分Ａより傾斜部分Ｂの
方がエッチングされやすいため、傾斜部分Ｂにおいてエ
ッチングストッパ膜１１がエッチングストッパとしての
機能を十分に果たさず、エッチングされてしまい、延い
てはゲート電極４を取り囲む絶縁膜としての保護膜５お
よびサイドウォール７がエッチングされ薄くなる。よっ
て、ゲート電極４と電極膜１６との耐圧不良により短絡
を引き起こし、正常に動作しなくなる場合がある。
【０００７】また、このことを簡単に回避する方法とし
て、エッチングストッパ膜１１またはシリコン酸化膜１
０の膜厚を十分に厚くする方法も考えられる。しかし、
このような方法で対応すると、ゲート電極４と電極膜１
６との短絡は防止できるものの、表面全体の段差が著し
く大きくなり、後工程においてプロセスに問題が生じる
こととなる。
て、エッチングストッパ膜１１またはシリコン酸化膜１
０の膜厚を十分に厚くする方法も考えられる。しかし、
このような方法で対応すると、ゲート電極４と電極膜１
６との短絡は防止できるものの、表面全体の段差が著し
く大きくなり、後工程においてプロセスに問題が生じる
こととなる。
【０００８】従来、このことを解決するために以下の２
つの方法の提案がなされている。例えば、特開平６−１
５１３５２号公報に示された半導体装置について説明す
る。図７および図８は従来の半導体装置を示す断面図で
ある。次いでこの半導体装置の製造方法について上記従
来例を交えて説明する。まず、上記従来例と同様の工程
を経て図５（ａ）に示すように半導体基板１上に素子分
離領域２、ゲート絶縁膜３、ゲート電極４、保護膜５お
よび第１の拡散層６を形成する。次に、全面にエッチン
グストッパ膜１７を積層する（図７（ａ））。
つの方法の提案がなされている。例えば、特開平６−１
５１３５２号公報に示された半導体装置について説明す
る。図７および図８は従来の半導体装置を示す断面図で
ある。次いでこの半導体装置の製造方法について上記従
来例を交えて説明する。まず、上記従来例と同様の工程
を経て図５（ａ）に示すように半導体基板１上に素子分
離領域２、ゲート絶縁膜３、ゲート電極４、保護膜５お
よび第１の拡散層６を形成する。次に、全面にエッチン
グストッパ膜１７を積層する（図７（ａ））。
【０００９】次に、エッチングストッパ膜１７上にシリ
コン酸化膜１８を積層する（図７（ｂ））。次にシリコ
ン酸化膜１８を例えばＲＩＥを用いてエッチバックを行
い、エッチングストッパ膜１７およびシリコン酸化膜１
８から成るサイドウォール１９を形成する。次に、素子
分離領域２、サイドウォール１９およびエッチングスト
ッパ膜１７をマスクとして、半導体基板１に第１の拡散
層６の不純物の濃度より高い濃度にて不純物を注入し第
２の拡散層２０を形成し、第１の拡散層６および第２の
拡散層２０にてＬＤＤ構造２１を形成する（図７
（ｃ））。次に、全面に層間絶縁膜２２を積層する。
コン酸化膜１８を積層する（図７（ｂ））。次にシリコ
ン酸化膜１８を例えばＲＩＥを用いてエッチバックを行
い、エッチングストッパ膜１７およびシリコン酸化膜１
８から成るサイドウォール１９を形成する。次に、素子
分離領域２、サイドウォール１９およびエッチングスト
ッパ膜１７をマスクとして、半導体基板１に第１の拡散
層６の不純物の濃度より高い濃度にて不純物を注入し第
２の拡散層２０を形成し、第１の拡散層６および第２の
拡散層２０にてＬＤＤ構造２１を形成する（図７
（ｃ））。次に、全面に層間絶縁膜２２を積層する。
【００１０】次に、層間絶縁膜２２上にレジストを塗布
し写真製版によりパターニングを行いレジスト膜２３を
形成する（図７（ｄ））。次に、レジスト膜２３をマス
クとし、エッチングストッパ膜１７をエッチングストッ
パとして、層間絶縁膜２２を半導体基板１が露出するま
で例えばＲＩＥを用いてドライエッチングを行い、コン
タクトホール２４を形成する（図８（ａ））。この際、
サイドウォール１９としてのシリコン酸化膜１８は膜減
りする。次に、レジスト膜２３を除去装置により除去
し、ビット線となる電極膜２５をコンタクトホール２４
を介して積層する（図８（ｂ））。
し写真製版によりパターニングを行いレジスト膜２３を
形成する（図７（ｄ））。次に、レジスト膜２３をマス
クとし、エッチングストッパ膜１７をエッチングストッ
パとして、層間絶縁膜２２を半導体基板１が露出するま
で例えばＲＩＥを用いてドライエッチングを行い、コン
タクトホール２４を形成する（図８（ａ））。この際、
サイドウォール１９としてのシリコン酸化膜１８は膜減
りする。次に、レジスト膜２３を除去装置により除去
し、ビット線となる電極膜２５をコンタクトホール２４
を介して積層する（図８（ｂ））。
【００１１】このようにエッチングストッパ膜１７を形
成すればエッチングストッパ膜１７は全ての箇所におい
て平坦であるため、上記したようなエッチングストッパ
膜１７が不必要にエッチングされることは生じなくな
る。しかし、実際には、サイドウォール１９を形成する
工程において、エッチングストッパ膜１７を保護膜５上
に残存させたままサイドウォール１９を形成することは
困難であり、図９に示すように保護膜５上のエッチング
ストッパ膜１７はエッチングされてしまう。
成すればエッチングストッパ膜１７は全ての箇所におい
て平坦であるため、上記したようなエッチングストッパ
膜１７が不必要にエッチングされることは生じなくな
る。しかし、実際には、サイドウォール１９を形成する
工程において、エッチングストッパ膜１７を保護膜５上
に残存させたままサイドウォール１９を形成することは
困難であり、図９に示すように保護膜５上のエッチング
ストッパ膜１７はエッチングされてしまう。
【００１２】よって、保護膜５上のエッチングストッパ
膜１７がなくなってしまい図８（ａ）に示したようなコ
ンタクトホール２４を形成する際に、レジスト膜２３の
パターニングが少しでもズレれば保護膜５がエッチング
されて薄くなる。よって、ゲート電極４と電極膜２５と
の耐圧不良による短絡を引き起こし、正常に動作しなく
なる場合がある。また、エッチングストッパ膜１７が直
接半導体基板１に接する箇所を生じるため、エッチング
ストッパ膜１７の応力により半導体基板１に結晶欠陥が
生じることとなる。
膜１７がなくなってしまい図８（ａ）に示したようなコ
ンタクトホール２４を形成する際に、レジスト膜２３の
パターニングが少しでもズレれば保護膜５がエッチング
されて薄くなる。よって、ゲート電極４と電極膜２５と
の耐圧不良による短絡を引き起こし、正常に動作しなく
なる場合がある。また、エッチングストッパ膜１７が直
接半導体基板１に接する箇所を生じるため、エッチング
ストッパ膜１７の応力により半導体基板１に結晶欠陥が
生じることとなる。
【００１３】次に、例えば特開平５−１３４３４号公報
に示された半導体装置について説明する。図１０は従来
の半導体装置を示す断面図である。次いでこの半導体装
置の製造方法について上記従来例を交えて説明する。ま
ず、上記従来例と同様の工程を経て図５（ａ）に示すよ
うに半導体基板１上に素子分離領域２、ゲート絶縁膜
３、ゲート電極４、保護膜５および第１の拡散層６を形
成する。次に、全面にシリコン酸化膜２６およびエッチ
ングストッパ膜２７を順次積層する。次に、エッチング
ストッパ膜２７上にシリコン酸化膜を積層し、例えばＲ
ＩＥを用いてエッチバックを行い、平坦化された層間絶
縁膜２８を形成する（図１０（ａ））。
に示された半導体装置について説明する。図１０は従来
の半導体装置を示す断面図である。次いでこの半導体装
置の製造方法について上記従来例を交えて説明する。ま
ず、上記従来例と同様の工程を経て図５（ａ）に示すよ
うに半導体基板１上に素子分離領域２、ゲート絶縁膜
３、ゲート電極４、保護膜５および第１の拡散層６を形
成する。次に、全面にシリコン酸化膜２６およびエッチ
ングストッパ膜２７を順次積層する。次に、エッチング
ストッパ膜２７上にシリコン酸化膜を積層し、例えばＲ
ＩＥを用いてエッチバックを行い、平坦化された層間絶
縁膜２８を形成する（図１０（ａ））。
【００１４】次に、層間絶縁膜２８上にレジストを塗布
し写真製版によりパターニングを行いレジスト膜２９を
形成する。次に、レジスト膜２９をマスクとし、エッチ
ングストッパ膜２７をエッチングストッパとして、層間
絶縁膜２８を例えばＲＩＥを用いてドライエッチングを
行い、開口部３０を形成する（図１０（ｂ））。この
際、エッチングストッパ膜２７は全ての箇所において平
坦であるため、上記したようなエッチングストッパ膜２
７が不必要にエッチングされることは生じなくなる。
し写真製版によりパターニングを行いレジスト膜２９を
形成する。次に、レジスト膜２９をマスクとし、エッチ
ングストッパ膜２７をエッチングストッパとして、層間
絶縁膜２８を例えばＲＩＥを用いてドライエッチングを
行い、開口部３０を形成する（図１０（ｂ））。この
際、エッチングストッパ膜２７は全ての箇所において平
坦であるため、上記したようなエッチングストッパ膜２
７が不必要にエッチングされることは生じなくなる。
【００１５】次に、レジスト膜２７をマスクとし開口部
３０にて露出されているシリコン酸化膜２６およびエッ
チングストッパ膜２７を半導体基板１が露出するまでエ
ッチングし、コンタクトホール３１を形成する（図１０
（ｃ））。次にレジスト膜２９を除去装置により除去
し、ビット線となる電極膜３２をコンタクトホール３１
を介して積層する（図１０（ｄ））。
３０にて露出されているシリコン酸化膜２６およびエッ
チングストッパ膜２７を半導体基板１が露出するまでエ
ッチングし、コンタクトホール３１を形成する（図１０
（ｃ））。次にレジスト膜２９を除去装置により除去
し、ビット線となる電極膜３２をコンタクトホール３１
を介して積層する（図１０（ｄ））。
【００１６】このようにエッチングストッパ膜２７を形
成すればエッチングストッパ膜２７は全ての箇所におい
て平坦であるため、上記したようなエッチングストッパ
膜２７が不必要にエッチングされることは生じなくな
る。また、サイドウォールを形成していないので、保護
膜５上のエッチングストッパ膜２７がエッチングストッ
パとして利用する以前になくなることもない。しかしな
がら、サイドウォールを形成しないため、不純物の拡散
層が一層のみとなりＬＤＤ構造を有することができな
い。
成すればエッチングストッパ膜２７は全ての箇所におい
て平坦であるため、上記したようなエッチングストッパ
膜２７が不必要にエッチングされることは生じなくな
る。また、サイドウォールを形成していないので、保護
膜５上のエッチングストッパ膜２７がエッチングストッ
パとして利用する以前になくなることもない。しかしな
がら、サイドウォールを形成しないため、不純物の拡散
層が一層のみとなりＬＤＤ構造を有することができな
い。
【００１７】図１１に半導体基板のシリコン酸化膜を不
純物の一層のみのトランジスタとＬＤＤ構造を有するト
ランジスタとの各ゲート長（Ｌ）に対して、ゲート電圧
（Ｖｇ）およびドレイン電圧（Ｖｄ）をそれぞれ２．５
Ｖ、また、基板側電圧（Ｖｂ）を１Ｖ印加した際、ドレ
イン／ソース間の電流値（ｌｄｓ）を示す。そして、各
ドレイン／ソース間の電流値（ｌｄｓ）すなわち各電流
駆動能力を同一ゲート長で比較してわかるように、不純
物の一層のみのトランジスタの電流駆動能力はＬＤＤ構
造のトランジスタの電流駆動能力より劣っている。よっ
て、例えばＤＲＡＭの周辺回路部に用いられるトランジ
スタをこのように形成すれば、アクセス時間が遅くなり
ＤＲＡＭの性能が低下することとなる。
純物の一層のみのトランジスタとＬＤＤ構造を有するト
ランジスタとの各ゲート長（Ｌ）に対して、ゲート電圧
（Ｖｇ）およびドレイン電圧（Ｖｄ）をそれぞれ２．５
Ｖ、また、基板側電圧（Ｖｂ）を１Ｖ印加した際、ドレ
イン／ソース間の電流値（ｌｄｓ）を示す。そして、各
ドレイン／ソース間の電流値（ｌｄｓ）すなわち各電流
駆動能力を同一ゲート長で比較してわかるように、不純
物の一層のみのトランジスタの電流駆動能力はＬＤＤ構
造のトランジスタの電流駆動能力より劣っている。よっ
て、例えばＤＲＡＭの周辺回路部に用いられるトランジ
スタをこのように形成すれば、アクセス時間が遅くなり
ＤＲＡＭの性能が低下することとなる。
【００１８】
【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されているので、セルフアライメント法
にてコンタクトホールを形成する際、半導体装置の電気
的特性の劣化は否めないという問題点があった。
上のように構成されているので、セルフアライメント法
にてコンタクトホールを形成する際、半導体装置の電気
的特性の劣化は否めないという問題点があった。
【００１９】この発明は上記のような問題点を解消する
ためになされたもので、半導体装置の電気的特性を劣化
させることなく、セルフアライメント法にてコンタクト
ホールを形成することができる半導体装置および半導体
装置の製造方法を提供することを目的とする。
ためになされたもので、半導体装置の電気的特性を劣化
させることなく、セルフアライメント法にてコンタクト
ホールを形成することができる半導体装置および半導体
装置の製造方法を提供することを目的とする。
【００２０】
【課題を解決するための手段】この発明に係る請求項１
の半導体装置は、第１の領域と第２の領域とを備えた半
導体基板の両領域の上部に不純物が注入されて形成され
た第１の拡散層と、半導体基板上の各第１の拡散層間上
にゲート絶縁膜を介して形成された複数の第１の配線層
と、第１の領域上に形成された第１の配線層上に第１の
配線層を覆うように順次積層され形成されたシリコン酸
化膜およびエッチングストッパ膜と、第２の領域上に形
成された第１の配線層の側壁にシリコン酸化膜、エッチ
ングストッパ膜および絶縁膜が順次積層されて成るサイ
ドウォールと、サイドウォールの周囲の半導体基板上部
に不純物が注入されて形成され、第１の拡散層の不純物
濃度より不純物濃度が高い第２の拡散層と、エッチング
ストッパ膜、絶縁膜および半導体基板を覆うとともに、
上面が平坦化されて形成された層間絶縁膜と、第１の領
域上に形成された第１の拡散層に達するまで層間絶縁
膜、エッチングストッパ膜およびシリコン酸化膜を貫通
して形成された第１のコンタクトホールと、第２の領域
上に形成された第２の拡散層に達するまで層間絶縁膜を
貫通して形成された第２のコンタクトホールと、各コン
タクトホールを介してそれぞれ形成された第２の配線層
とを備えたものである。
の半導体装置は、第１の領域と第２の領域とを備えた半
導体基板の両領域の上部に不純物が注入されて形成され
た第１の拡散層と、半導体基板上の各第１の拡散層間上
にゲート絶縁膜を介して形成された複数の第１の配線層
と、第１の領域上に形成された第１の配線層上に第１の
配線層を覆うように順次積層され形成されたシリコン酸
化膜およびエッチングストッパ膜と、第２の領域上に形
成された第１の配線層の側壁にシリコン酸化膜、エッチ
ングストッパ膜および絶縁膜が順次積層されて成るサイ
ドウォールと、サイドウォールの周囲の半導体基板上部
に不純物が注入されて形成され、第１の拡散層の不純物
濃度より不純物濃度が高い第２の拡散層と、エッチング
ストッパ膜、絶縁膜および半導体基板を覆うとともに、
上面が平坦化されて形成された層間絶縁膜と、第１の領
域上に形成された第１の拡散層に達するまで層間絶縁
膜、エッチングストッパ膜およびシリコン酸化膜を貫通
して形成された第１のコンタクトホールと、第２の領域
上に形成された第２の拡散層に達するまで層間絶縁膜を
貫通して形成された第２のコンタクトホールと、各コン
タクトホールを介してそれぞれ形成された第２の配線層
とを備えたものである。
【００２１】また、この発明に係る請求項２の半導体装
置は、請求項１において、第１の領域をメモリセル形成
部とし、第２の領域を周辺回路形成部としたものであ
る。
置は、請求項１において、第１の領域をメモリセル形成
部とし、第２の領域を周辺回路形成部としたものであ
る。
【００２２】また、この発明に係る請求項３の半導体装
置は、請求項１または請求項２において、層間絶縁膜が
シリコン酸化膜、エッチングストッパ膜がシリコン窒化
膜にて成るものである。
置は、請求項１または請求項２において、層間絶縁膜が
シリコン酸化膜、エッチングストッパ膜がシリコン窒化
膜にて成るものである。
【００２３】また、この発明に係る請求項４の半導体装
置は、請求項３において、エッチングストッパ膜の膜厚
が３００オンク゛ストロームないし１０００オンク゛ストローム、エッチン
グストッパ膜の下部に形成されたシリコン酸化膜の膜厚
が１５０オンク゛ストロームないし５００オンク゛ストロームと成るもので
ある。
置は、請求項３において、エッチングストッパ膜の膜厚
が３００オンク゛ストロームないし１０００オンク゛ストローム、エッチン
グストッパ膜の下部に形成されたシリコン酸化膜の膜厚
が１５０オンク゛ストロームないし５００オンク゛ストロームと成るもので
ある。
【００２４】また、この発明に係る請求項５の半導体装
置の製造方法は、第１の領域および第２の領域とを備え
た半導体基板の両領域上にゲート絶縁膜を介して第１の
配線層を形成し、各第１の配線層をマスクとして半導体
基板上に不純物を注入し第１の拡散層を形成し、各第１
の配線層を覆うようにシリコン酸化膜、エッチングスト
ッパ膜および絶縁膜を順次積層し、第１の領域上をレジ
スト膜にて覆う。そして、第２の領域上に形成された第
１の配線層上の絶縁膜、エッチングストッパ膜およびシ
リコン膜を異方性エッチングし、第１の配線層の側壁に
のみ残存させ、第１の配線層の側壁にシリコン酸化膜、
エッチングストッパ膜および絶縁膜から成るサイドウォ
ールを形成し、サイドウォール、第１の配線層およびレ
ジスト膜をマスクとして半導体基板上に不純物を注入し
第１の拡散層不純物濃度より不純物濃度が高い第２の拡
散層を形成し、レジスト膜を除去し、各第１の配線層、
サイドウォールおよび半導体基板を覆うとともに、上面
が平坦化された層間絶縁膜を積層する。そして、第１の
領域上の第１の拡散層上に対応する層間絶縁膜および絶
縁膜のエッチングをエッチングストッパ膜をエッチング
ストッパとして行い開口部を形成するとともに、第２の
領域上の第２の拡散層上に対応する層間絶縁膜のエッチ
ングを第２の拡散層が露出するまで行いコンタクトホー
ルを形成し、開口部にて露出するエッチングストッパ膜
およびシリコン酸化膜を第１の拡散層が露出するまでエ
ッチングしコンタクトホールを形成し、各コンタクトホ
ールを介して第２の配線層をそれぞれ形成するものであ
る。
置の製造方法は、第１の領域および第２の領域とを備え
た半導体基板の両領域上にゲート絶縁膜を介して第１の
配線層を形成し、各第１の配線層をマスクとして半導体
基板上に不純物を注入し第１の拡散層を形成し、各第１
の配線層を覆うようにシリコン酸化膜、エッチングスト
ッパ膜および絶縁膜を順次積層し、第１の領域上をレジ
スト膜にて覆う。そして、第２の領域上に形成された第
１の配線層上の絶縁膜、エッチングストッパ膜およびシ
リコン膜を異方性エッチングし、第１の配線層の側壁に
のみ残存させ、第１の配線層の側壁にシリコン酸化膜、
エッチングストッパ膜および絶縁膜から成るサイドウォ
ールを形成し、サイドウォール、第１の配線層およびレ
ジスト膜をマスクとして半導体基板上に不純物を注入し
第１の拡散層不純物濃度より不純物濃度が高い第２の拡
散層を形成し、レジスト膜を除去し、各第１の配線層、
サイドウォールおよび半導体基板を覆うとともに、上面
が平坦化された層間絶縁膜を積層する。そして、第１の
領域上の第１の拡散層上に対応する層間絶縁膜および絶
縁膜のエッチングをエッチングストッパ膜をエッチング
ストッパとして行い開口部を形成するとともに、第２の
領域上の第２の拡散層上に対応する層間絶縁膜のエッチ
ングを第２の拡散層が露出するまで行いコンタクトホー
ルを形成し、開口部にて露出するエッチングストッパ膜
およびシリコン酸化膜を第１の拡散層が露出するまでエ
ッチングしコンタクトホールを形成し、各コンタクトホ
ールを介して第２の配線層をそれぞれ形成するものであ
る。
【００２５】
実施の形態１．以下、この発明の実施の形態を図につい
て説明する。図１ないし図４はこの発明の実施の形態１
のレジストを示す断面図である。次いで、実施の形態１
の半導体装置の製造方法について第１の領域としてメモ
リセル部（紙面上左側）と第２の領域として周辺回路部
（紙面上右側）とを有するＤＲＡＭを用いて説明する。
まず、従来の場合と同様に、半導体基板１上に素子分離
領域２を形成し、半導体基板１上に例えばシリコン酸化
膜を堆積させゲート絶縁膜３を形成する。次に、例えば
多結晶シリコン膜およびシリコン酸化膜を順次堆積し、
写真製版によるパターニングされレジスト膜を用いこれ
をマスクとしてエッチングを行い、所定のパターンのゲ
ート絶縁膜３、第１の配線層としてのゲート電極４およ
び保護膜５を形成する（図１（ａ））。この際、メモリ
セル形成部上の各ゲート電極４の間隔は周辺回路形成部
上の各ゲート電極４の間隔よりせまい。
て説明する。図１ないし図４はこの発明の実施の形態１
のレジストを示す断面図である。次いで、実施の形態１
の半導体装置の製造方法について第１の領域としてメモ
リセル部（紙面上左側）と第２の領域として周辺回路部
（紙面上右側）とを有するＤＲＡＭを用いて説明する。
まず、従来の場合と同様に、半導体基板１上に素子分離
領域２を形成し、半導体基板１上に例えばシリコン酸化
膜を堆積させゲート絶縁膜３を形成する。次に、例えば
多結晶シリコン膜およびシリコン酸化膜を順次堆積し、
写真製版によるパターニングされレジスト膜を用いこれ
をマスクとしてエッチングを行い、所定のパターンのゲ
ート絶縁膜３、第１の配線層としてのゲート電極４およ
び保護膜５を形成する（図１（ａ））。この際、メモリ
セル形成部上の各ゲート電極４の間隔は周辺回路形成部
上の各ゲート電極４の間隔よりせまい。
【００２６】次に、ゲート電極４をマスクとして、不純
物として例えば、リンをイオン注入しｎ型のソース／ド
レイン領域と成る第１の拡散層６を形成する（図１
（ｂ））。この際の不純物の注入量は、短チャネル効果
抑制の効果が得られるように低濃度の設定しておく。
物として例えば、リンをイオン注入しｎ型のソース／ド
レイン領域と成る第１の拡散層６を形成する（図１
（ｂ））。この際の不純物の注入量は、短チャネル効果
抑制の効果が得られるように低濃度の設定しておく。
【００２７】次に、表面全体を絶縁するためにシリコン
酸化膜３３を例えば１５０オンク゛ストローム堆積し、この上に
例えば窒化膜から成るエッチングストッパ膜３４を例え
ば５００オンク゛ストローム堆積する。次に、このエッチングス
トッパ膜３４上に絶縁膜３５を堆積する（図１
（ｃ））。この際、シリコン酸化膜３３の役割は窒化膜
にて成るエッチングストッパ膜３４が直接半導体基板１
やゲート電極４に接しないようにするためのものであ
る。シリコン酸化膜３３が存在することよりエッチング
ストッパ膜３４と半導体基板１との応力ストレスによる
結晶欠陥が低減し、および、ゲート電極４のホットキャ
リア耐性が向上する。
酸化膜３３を例えば１５０オンク゛ストローム堆積し、この上に
例えば窒化膜から成るエッチングストッパ膜３４を例え
ば５００オンク゛ストローム堆積する。次に、このエッチングス
トッパ膜３４上に絶縁膜３５を堆積する（図１
（ｃ））。この際、シリコン酸化膜３３の役割は窒化膜
にて成るエッチングストッパ膜３４が直接半導体基板１
やゲート電極４に接しないようにするためのものであ
る。シリコン酸化膜３３が存在することよりエッチング
ストッパ膜３４と半導体基板１との応力ストレスによる
結晶欠陥が低減し、および、ゲート電極４のホットキャ
リア耐性が向上する。
【００２８】次にレジストを塗布し、写真製版によりメ
モリセル形成部上のみレジスト膜３６を残存させる。次
に、レジスト膜３６をマスクとして、絶縁膜３５を例え
ばＲＩＥを用いてエッチバックし、シリコン酸化膜３３
ａ、エッチングストッパ膜３４ａおよび絶縁膜３５ａか
ら成るサイドウォール３７を周辺回路形成部上のゲート
電極４および保護膜５の側壁にのみ形成する。次に、こ
のサイドウォール３７、ゲート電極４およびレジスト膜
３６をマスクとして、不純物を半導体基板１に注入し、
第１の拡散層６の不純物の濃度より高い濃度の第２の拡
散層３８を形成し、第１の拡散層６および第２の拡散層
３８にて成るＬＤＤ構造３９を周辺回路形成部上のゲー
ト電極４の周辺にのみ形成する（図２（ａ））。
モリセル形成部上のみレジスト膜３６を残存させる。次
に、レジスト膜３６をマスクとして、絶縁膜３５を例え
ばＲＩＥを用いてエッチバックし、シリコン酸化膜３３
ａ、エッチングストッパ膜３４ａおよび絶縁膜３５ａか
ら成るサイドウォール３７を周辺回路形成部上のゲート
電極４および保護膜５の側壁にのみ形成する。次に、こ
のサイドウォール３７、ゲート電極４およびレジスト膜
３６をマスクとして、不純物を半導体基板１に注入し、
第１の拡散層６の不純物の濃度より高い濃度の第２の拡
散層３８を形成し、第１の拡散層６および第２の拡散層
３８にて成るＬＤＤ構造３９を周辺回路形成部上のゲー
ト電極４の周辺にのみ形成する（図２（ａ））。
【００２９】次に、レジスト膜３６をレジスト除去装置
にて除去し、全面にシリコン酸化膜を堆積し、例えばＲ
ＩＥなどでエッチバックし平坦化し層間絶縁膜４０を形
成する（図２（ｂ））。次に、レジストを塗布し、写真
製版によりレジスト膜４１を形成する（図３（ａ））。
この際、セルフアライメント法によりコンタクトホール
を形成するため、実際のコンタクト開口部ｄ′より大き
い開口寸法ｄにてパターニングを行う。図３（ａ）にお
いては、レジスト膜４１の重ね合わせがズレ寸法ｘずれ
た場合について示す。周辺回路形成部上ではマージンｍ
がズレ寸法ｘと比較して十分に大きいため、レジスト膜
４１の開口寸法ｄとゲート電極４とが重なることはな
い。
にて除去し、全面にシリコン酸化膜を堆積し、例えばＲ
ＩＥなどでエッチバックし平坦化し層間絶縁膜４０を形
成する（図２（ｂ））。次に、レジストを塗布し、写真
製版によりレジスト膜４１を形成する（図３（ａ））。
この際、セルフアライメント法によりコンタクトホール
を形成するため、実際のコンタクト開口部ｄ′より大き
い開口寸法ｄにてパターニングを行う。図３（ａ）にお
いては、レジスト膜４１の重ね合わせがズレ寸法ｘずれ
た場合について示す。周辺回路形成部上ではマージンｍ
がズレ寸法ｘと比較して十分に大きいため、レジスト膜
４１の開口寸法ｄとゲート電極４とが重なることはな
い。
【００３０】次に、レジスト膜４１をマスクとし、エッ
チングストッパ膜３４がエッチングストッパとなる、例
えばＣ4Ｆ8等のガスを用いたドライエッチング、窒化膜
とシリコン酸化膜とのエッチング選択比が１０より大き
い条件にて、層間絶縁膜４０および絶縁膜３５をエッチ
ングする。そして、メモリセル形成部上にはエッチング
ストッパ膜３４が露出した開口部４２を形成し、周辺回
路形成部上には半導体基板１が露出したコンタクトホー
ル４３を形成する（図３（ｂ））。この際、エッチング
ストッパ膜３４は全ての箇所において平坦であるため、
従来にて示したように、エッチングストッパ膜３４がエ
ッチングされる箇所は生じない。
チングストッパ膜３４がエッチングストッパとなる、例
えばＣ4Ｆ8等のガスを用いたドライエッチング、窒化膜
とシリコン酸化膜とのエッチング選択比が１０より大き
い条件にて、層間絶縁膜４０および絶縁膜３５をエッチ
ングする。そして、メモリセル形成部上にはエッチング
ストッパ膜３４が露出した開口部４２を形成し、周辺回
路形成部上には半導体基板１が露出したコンタクトホー
ル４３を形成する（図３（ｂ））。この際、エッチング
ストッパ膜３４は全ての箇所において平坦であるため、
従来にて示したように、エッチングストッパ膜３４がエ
ッチングされる箇所は生じない。
【００３１】次に、例えばエッチングガスをＣＦ4等の
ガスに変え連続してドライエッチングで、窒化膜とシリ
コン酸化膜とのエッチング選択比が１程度の条件にて、
開口部４２にて露出したエッチングストッパ膜３４およ
びシリコン酸化膜３３をエッチングし、メモリセル形成
部上の半導体基板１の表面を露出させコンタクトホール
４４を形成する（図４（ａ））。
ガスに変え連続してドライエッチングで、窒化膜とシリ
コン酸化膜とのエッチング選択比が１程度の条件にて、
開口部４２にて露出したエッチングストッパ膜３４およ
びシリコン酸化膜３３をエッチングし、メモリセル形成
部上の半導体基板１の表面を露出させコンタクトホール
４４を形成する（図４（ａ））。
【００３２】次に、レジスト膜４１をレジスト除去装置
により除去し、第２の配線層としてのビット線となる電
極膜４５を堆積する（図４（ｂ））。尚、上記した工程
中では不純物の注入を便宜上ｎ型のもののみ示したが、
当然のことながらＣＯＭＳを形成する上では、図示した
箇所をレジスト膜にて覆い図示されていない箇所にｐ型
の不純物を注入する工程が、ｎ型の不純物注入の工程と
同様に行われていることは言うまでもない。
により除去し、第２の配線層としてのビット線となる電
極膜４５を堆積する（図４（ｂ））。尚、上記した工程
中では不純物の注入を便宜上ｎ型のもののみ示したが、
当然のことながらＣＯＭＳを形成する上では、図示した
箇所をレジスト膜にて覆い図示されていない箇所にｐ型
の不純物を注入する工程が、ｎ型の不純物注入の工程と
同様に行われていることは言うまでもない。
【００３３】上記のように構成された実施の形態１の半
導体装置はセルフアライメント法にてコンタクトホール
を形成する際、メモリセル形成部上のゲート電極４の側
壁にはサイドウォールを形成せず、ゲート電極４上のエ
ッチングストッパ膜３４を全ての箇所にて平坦にし、開
口部４２形成時にエッチングストッパ膜３４が確実にエ
ッチングストッパとして機能しコンタクトホール４４を
ゲート電極４と電極膜４５との短絡を生じることなく形
成することができる。また、周辺回路形成部上のゲート
電極４の側壁にはサイドウォール３７が形成され、ゲー
ト電極４上ではエッチングストッパ膜３４が存在しない
ものの、マージンｍが大きいため、コンタクトホール４
３をゲート電極４と電極膜４５との短絡を生じることな
く形成することができる。
導体装置はセルフアライメント法にてコンタクトホール
を形成する際、メモリセル形成部上のゲート電極４の側
壁にはサイドウォールを形成せず、ゲート電極４上のエ
ッチングストッパ膜３４を全ての箇所にて平坦にし、開
口部４２形成時にエッチングストッパ膜３４が確実にエ
ッチングストッパとして機能しコンタクトホール４４を
ゲート電極４と電極膜４５との短絡を生じることなく形
成することができる。また、周辺回路形成部上のゲート
電極４の側壁にはサイドウォール３７が形成され、ゲー
ト電極４上ではエッチングストッパ膜３４が存在しない
ものの、マージンｍが大きいため、コンタクトホール４
３をゲート電極４と電極膜４５との短絡を生じることな
く形成することができる。
【００３４】そして、メモリセル形成部上のゲート電極
では一層の第１の拡散層６のみの形成となっているが、
アクセス速度を向上させる必要性が周辺回路形成部上の
ゲート電極と比較して少ないので、半導体装置としての
電気的特性を劣化させることはない。また、周辺回路形
成部上のゲート電極では第１の拡散層６と第２の拡散層
３８とから成るＬＤＤ構造３７を形成するようにしてい
るので、コンタクト抵抗を下げ、アクセス速度を向上さ
せ、電気的特性を向上させることができる。
では一層の第１の拡散層６のみの形成となっているが、
アクセス速度を向上させる必要性が周辺回路形成部上の
ゲート電極と比較して少ないので、半導体装置としての
電気的特性を劣化させることはない。また、周辺回路形
成部上のゲート電極では第１の拡散層６と第２の拡散層
３８とから成るＬＤＤ構造３７を形成するようにしてい
るので、コンタクト抵抗を下げ、アクセス速度を向上さ
せ、電気的特性を向上させることができる。
【００３５】実施の形態２．上記実施の形態１ではエッ
チングストッパ膜３４を５００オンク゛ストローム、また、シリ
コン酸化膜３３を１５０オンク゛ストロームにて堆積する例を示
したが、これに限られることはなく、エッチングストッ
パ膜３４がエッチングストッパとして機能すること、シ
リコン酸化膜３３がエッチングストッパ膜３４と半導体
基板１との応力ストレスを緩和すること、且つ、エッチ
ング選択性を考慮に入れると、エッチングストッパ膜３
４は３００オンク゛ストロームないし１０００オンク゛ストローム、また、
シリコン酸化膜３３は１５０オンク゛ストロームないし５００オンク
゛ストロームの範囲の内で堆積させれば、上記実施の形態１と
同様の効果を奏することができる。
チングストッパ膜３４を５００オンク゛ストローム、また、シリ
コン酸化膜３３を１５０オンク゛ストロームにて堆積する例を示
したが、これに限られることはなく、エッチングストッ
パ膜３４がエッチングストッパとして機能すること、シ
リコン酸化膜３３がエッチングストッパ膜３４と半導体
基板１との応力ストレスを緩和すること、且つ、エッチ
ング選択性を考慮に入れると、エッチングストッパ膜３
４は３００オンク゛ストロームないし１０００オンク゛ストローム、また、
シリコン酸化膜３３は１５０オンク゛ストロームないし５００オンク
゛ストロームの範囲の内で堆積させれば、上記実施の形態１と
同様の効果を奏することができる。
【００３６】実施の形態３．上記各実施の形態ではエッ
チングストッパ膜３４として窒化膜、また、層間絶縁膜
４０としてシリコン酸化膜を例に説明したが、これに限
られることはなく、層間絶縁膜４０とエッチングストッ
パ膜３４とのエッチング選択比が十分に大きくエッチン
グストッパ膜３４が層間絶縁膜４０エッチングの際にエ
ッチングストッパとして機能するものであれば何れでも
よいことは言うまでもない。
チングストッパ膜３４として窒化膜、また、層間絶縁膜
４０としてシリコン酸化膜を例に説明したが、これに限
られることはなく、層間絶縁膜４０とエッチングストッ
パ膜３４とのエッチング選択比が十分に大きくエッチン
グストッパ膜３４が層間絶縁膜４０エッチングの際にエ
ッチングストッパとして機能するものであれば何れでも
よいことは言うまでもない。
【００３７】
【発明の効果】以上のように、この発明の請求項１によ
れば、第１の領域と第２の領域とを備えた半導体基板の
両領域の上部に不純物が注入されて形成された第１の拡
散層と、半導体基板上の各第１の拡散層間上にゲート絶
縁膜を介して形成された複数の第１の配線層と、第１の
領域上に形成された第１の配線層上に第１の配線層を覆
うように順次積層され形成されたシリコン酸化膜および
エッチングストッパ膜と、第２の領域上に形成された第
１の配線層の側壁にシリコン酸化膜、エッチングストッ
パ膜および絶縁膜が順次積層されて成るサイドウォール
と、サイドウォールの周囲の半導体基板上部に不純物が
注入されて形成され、第１の拡散層の不純物濃度より不
純物濃度が高い第２の拡散層と、エッチングストッパ
膜、絶縁膜および半導体基板を覆うとともに、上面が平
坦化されて形成された層間絶縁膜と、第１の領域上に形
成された第１の拡散層に達するまで層間絶縁膜、エッチ
ングストッパ膜およびシリコン酸化膜を貫通して形成さ
れた第１のコンタクトホールと、第２の領域上に形成さ
れた第２の拡散層に達するまで層間絶縁膜を貫通して形
成された第２のコンタクトホールと、各コンタクトホー
ルを介してそれぞれ形成された第２の配線層とを備える
ようにしたので、セルフアライメント法にてコンタクト
ホールを形成する際に第１の配線層と第２の配線層とが
短絡せず、且つ、所望のアクセス速度に応じた第１およ
び第２の拡散層を形成できるため、半導体装置の電気的
特性が劣化せず、且つ、半導体装置の信頼性を損なうこ
とのない半導体装置を提供することができる。
れば、第１の領域と第２の領域とを備えた半導体基板の
両領域の上部に不純物が注入されて形成された第１の拡
散層と、半導体基板上の各第１の拡散層間上にゲート絶
縁膜を介して形成された複数の第１の配線層と、第１の
領域上に形成された第１の配線層上に第１の配線層を覆
うように順次積層され形成されたシリコン酸化膜および
エッチングストッパ膜と、第２の領域上に形成された第
１の配線層の側壁にシリコン酸化膜、エッチングストッ
パ膜および絶縁膜が順次積層されて成るサイドウォール
と、サイドウォールの周囲の半導体基板上部に不純物が
注入されて形成され、第１の拡散層の不純物濃度より不
純物濃度が高い第２の拡散層と、エッチングストッパ
膜、絶縁膜および半導体基板を覆うとともに、上面が平
坦化されて形成された層間絶縁膜と、第１の領域上に形
成された第１の拡散層に達するまで層間絶縁膜、エッチ
ングストッパ膜およびシリコン酸化膜を貫通して形成さ
れた第１のコンタクトホールと、第２の領域上に形成さ
れた第２の拡散層に達するまで層間絶縁膜を貫通して形
成された第２のコンタクトホールと、各コンタクトホー
ルを介してそれぞれ形成された第２の配線層とを備える
ようにしたので、セルフアライメント法にてコンタクト
ホールを形成する際に第１の配線層と第２の配線層とが
短絡せず、且つ、所望のアクセス速度に応じた第１およ
び第２の拡散層を形成できるため、半導体装置の電気的
特性が劣化せず、且つ、半導体装置の信頼性を損なうこ
とのない半導体装置を提供することができる。
【００３８】また、この発明の請求項２によれば、請求
項１記載の半導体装置において、第１の領域をメモリセ
ル形成部とし、第２の領域を周辺回路形成部としたの
で、所望のアクセス速度に対応してメモリセル形成部お
よび周辺回路形成部を形成するため、半導体装置の電気
的特性を劣化せず、且つ、半導体装置の信頼性を損なう
ことのない半導体装置を提供することができる。
項１記載の半導体装置において、第１の領域をメモリセ
ル形成部とし、第２の領域を周辺回路形成部としたの
で、所望のアクセス速度に対応してメモリセル形成部お
よび周辺回路形成部を形成するため、半導体装置の電気
的特性を劣化せず、且つ、半導体装置の信頼性を損なう
ことのない半導体装置を提供することができる。
【００３９】また、この発明の請求項３によれば、請求
項１または請求項２において、層間絶縁膜がシリコン酸
化膜、エッチングストッパ膜がシリコン窒化膜にて成る
ので、エッチングストッパ膜が確実にエッチングストッ
パとして機能し、第１の配線層と第２の配線層との短絡
を確実に防止できるため、半導体装置の信頼性を損なう
ことのない半導体装置を提供することができる。
項１または請求項２において、層間絶縁膜がシリコン酸
化膜、エッチングストッパ膜がシリコン窒化膜にて成る
ので、エッチングストッパ膜が確実にエッチングストッ
パとして機能し、第１の配線層と第２の配線層との短絡
を確実に防止できるため、半導体装置の信頼性を損なう
ことのない半導体装置を提供することができる。
【００４０】また、この発明の請求項４によれば、請求
項３において、エッチングストッパ膜の膜厚が３００オン
ク゛ストロームないし１０００オンク゛ストローム、エッチングストッパ
膜の下部に形成されたシリコン酸化膜の膜厚が１５０オン
ク゛ストロームないし５００オンク゛ストロームであるので、エッチング
ストッパ膜がより一層確実にエッチングストッパとして
機能し、第１の配線層と第２の配線層との短絡を確実に
防止でき、且つ、エッチングストッパ膜と半導体基板と
の応力ストレスをシリコン酸化膜が確実に緩和するた
め、半導体装置信頼性を損なうことのない半導体装置を
提供することができる。
項３において、エッチングストッパ膜の膜厚が３００オン
ク゛ストロームないし１０００オンク゛ストローム、エッチングストッパ
膜の下部に形成されたシリコン酸化膜の膜厚が１５０オン
ク゛ストロームないし５００オンク゛ストロームであるので、エッチング
ストッパ膜がより一層確実にエッチングストッパとして
機能し、第１の配線層と第２の配線層との短絡を確実に
防止でき、且つ、エッチングストッパ膜と半導体基板と
の応力ストレスをシリコン酸化膜が確実に緩和するた
め、半導体装置信頼性を損なうことのない半導体装置を
提供することができる。
【００４１】また、この発明の請求項５によれば、第１
の領域および第２の領域とを備えた半導体基板の両領域
上にゲート絶縁膜を介して第１の配線層を形成し、各第
１の配線層をマスクとして半導体基板上に不純物を注入
し第１の拡散層を形成し、各第１の配線層を覆うように
シリコン酸化膜、エッチングストッパ膜および絶縁膜を
順次積層し、第１の領域上をレジスト膜にて覆う。そし
て、第２の領域上に形成された第１の配線層上の絶縁
膜、エッチングストッパ膜およびシリコン膜を異方性エ
ッチングし、第１の配線層の側壁にのみ残存させ、第１
の配線層の側壁にシリコン酸化膜、エッチングストッパ
膜および絶縁膜から成るサイドウォールを形成し、サイ
ドウォール、第１の配線層およびレジスト膜をマスクと
して半導体基板上に不純物を注入し第１の拡散層不純物
濃度より不純物濃度が高い第２の拡散層を形成し、レジ
スト膜を除去し、各第１の配線層、サイドウォールおよ
び半導体基板を覆うとともに、上面が平坦化された層間
絶縁膜を積層する。そして、第１の領域上の第１の拡散
層上に対応する層間絶縁膜および絶縁膜のエッチングを
エッチングストッパ膜をエッチングストッパとして行い
開口部を形成するとともに、第２の領域上の第２の拡散
層上に対応する層間絶縁膜のエッチングを第２の拡散層
が露出するまで行いコンタクトホールを形成し、開口部
にて露出するエッチングストッパ膜およびシリコン酸化
膜を第１の拡散層が露出するまでエッチングしコンタク
トホールを形成し、各コンタクトホールを介して第２の
配線層をそれぞれ形成するので、セルフアライメント法
にてコンタクトホールを形成する際に第１の配線層と第
２の配線層とが短絡せず、且つ、所望のアクセス速度に
応じた第１および第２の拡散層を形成できるため、半導
体装置の電気的特性が劣化せず、且つ、半導体装置の信
頼性を損なうことのない半導体装置の製造方法を提供す
ることができる。
の領域および第２の領域とを備えた半導体基板の両領域
上にゲート絶縁膜を介して第１の配線層を形成し、各第
１の配線層をマスクとして半導体基板上に不純物を注入
し第１の拡散層を形成し、各第１の配線層を覆うように
シリコン酸化膜、エッチングストッパ膜および絶縁膜を
順次積層し、第１の領域上をレジスト膜にて覆う。そし
て、第２の領域上に形成された第１の配線層上の絶縁
膜、エッチングストッパ膜およびシリコン膜を異方性エ
ッチングし、第１の配線層の側壁にのみ残存させ、第１
の配線層の側壁にシリコン酸化膜、エッチングストッパ
膜および絶縁膜から成るサイドウォールを形成し、サイ
ドウォール、第１の配線層およびレジスト膜をマスクと
して半導体基板上に不純物を注入し第１の拡散層不純物
濃度より不純物濃度が高い第２の拡散層を形成し、レジ
スト膜を除去し、各第１の配線層、サイドウォールおよ
び半導体基板を覆うとともに、上面が平坦化された層間
絶縁膜を積層する。そして、第１の領域上の第１の拡散
層上に対応する層間絶縁膜および絶縁膜のエッチングを
エッチングストッパ膜をエッチングストッパとして行い
開口部を形成するとともに、第２の領域上の第２の拡散
層上に対応する層間絶縁膜のエッチングを第２の拡散層
が露出するまで行いコンタクトホールを形成し、開口部
にて露出するエッチングストッパ膜およびシリコン酸化
膜を第１の拡散層が露出するまでエッチングしコンタク
トホールを形成し、各コンタクトホールを介して第２の
配線層をそれぞれ形成するので、セルフアライメント法
にてコンタクトホールを形成する際に第１の配線層と第
２の配線層とが短絡せず、且つ、所望のアクセス速度に
応じた第１および第２の拡散層を形成できるため、半導
体装置の電気的特性が劣化せず、且つ、半導体装置の信
頼性を損なうことのない半導体装置の製造方法を提供す
ることができる。
【図１】 この発明の実施の形態１における半導体装置
の製造方法を示す断面図である。
の製造方法を示す断面図である。
【図２】 この発明の実施の形態１における半導体装置
の製造方法を示す断面図である。
の製造方法を示す断面図である。
【図３】 この発明の実施の形態１における半導体装置
の製造方法を示す断面図である。
の製造方法を示す断面図である。
【図４】 この発明の実施の形態１における半導体装置
の製造方法を示す断面図である。
の製造方法を示す断面図である。
【図５】 従来の半導体装置の製造方法を示す断面図で
ある。
ある。
【図６】 従来の半導体装置の製造方法を示す断面図で
ある。
ある。
【図７】 他の従来の半導体装置の製造方法を示す断面
図である。
図である。
【図８】 従来の半導体装置の製造方法を示す断面図で
ある。
ある。
【図９】 図７に示した半導体装置の製造方法の問題点
を示した断面図である。
を示した断面図である。
【図１０】 他の従来の半導体装置の製造方法を示す断
面図である。
面図である。
【図１１】 ＬＤＤ構造を有するトランジスタおよび単
一層の拡散層を有するトランジスタの電気特性を比較す
るための図である。
一層の拡散層を有するトランジスタの電気特性を比較す
るための図である。
１ 半導体基板、３ ゲート絶縁膜、４ ゲート電極、
６ 第１の拡散層、３３，３３ａ シリコン酸化膜、３
４，３４ａ エッチングストッパ膜、３５，３５ａ 絶
縁膜、３６ レジスト膜、３７ サイドウォール、３８
第２の拡散層、４０ 層間絶縁膜。
６ 第１の拡散層、３３，３３ａ シリコン酸化膜、３
４，３４ａ エッチングストッパ膜、３５，３５ａ 絶
縁膜、３６ レジスト膜、３７ サイドウォール、３８
第２の拡散層、４０ 層間絶縁膜。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 27/108 Ｈ０１Ｌ 29/78 ３０１Ｌ
29/78
(56)参考文献 特開 平５−90537（ＪＰ，Ａ)
特開 平６−177349（ＪＰ，Ａ)
特開 昭61−194779（ＪＰ，Ａ)
特開 平７−122641（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
Claims (5)
- 【請求項１】 第１の領域と第２の領域とを備えた半導
体基板の上記両領域の上部に不純物が注入されて形成さ
れた第１の拡散層と、上記半導体基板上の上記各第１の
拡散層間上にゲート絶縁膜を介して形成された複数の第
１の配線層と、上記第１の領域上に形成された上記第１
の配線層上に上記第１の配線層を覆うように順次積層さ
れ形成されたシリコン酸化膜およびエッチングストッパ
膜と、上記第２の領域上に形成された上記第１の配線層
の側壁にシリコン酸化膜、エッチングストッパ膜および
絶縁膜が順次積層されて成るサイドウォールと、上記サ
イドウォールの周囲の上記半導体基板上部に不純物が注
入されて形成され、上記第１の拡散層の不純物濃度より
上記不純物濃度が高い第２の拡散層と、上記エッチング
ストッパ膜、上記絶縁膜および上記半導体基板を覆うと
ともに、上面が平坦化されて形成された層間絶縁膜と、
上記第１の領域上に形成された上記第１の拡散層に達す
るまで上記層間絶縁膜、上記エッチングストッパ膜およ
び上記シリコン酸化膜を貫通して形成された第１のコン
タクトホールと、上記第２の領域上に形成された上記第
２の拡散層に達するまで上記層間絶縁膜を貫通して形成
された第２のコンタクトホールと、上記各コンタクトホ
ールを介してそれぞれ形成された第２の配線層とを備え
たことを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、第
１の領域をメモリセル形成部とし、第２の領域を周辺回
路形成部としたことを特徴とする半導体装置。 - 【請求項３】 層間絶縁膜がシリコン酸化膜、エッチン
グストッパ膜がシリコン窒化膜にて成ることを特徴とす
る請求項１または請求項２記載の半導体装置。 - 【請求項４】 エッチングストッパ膜の膜厚が３００オン
ク゛ストロームないし１０００オンク゛ストローム、上記エッチングスト
ッパ膜の下部に形成されたシリコン酸化膜の膜厚が１５
０オンク゛ストロームないし５００オンク゛ストロームであることを特徴と
する請求項３記載の半導体装置。 - 【請求項５】 第１の領域および第２の領域とを備えた
半導体基板の上記両領域上にゲート絶縁膜を介して第１
の配線層を形成する工程と、上記各第１の配線層をマス
クとして上記半導体基板上に不純物を注入し第１の拡散
層を形成する工程と、上記各第１の配線層を覆うように
シリコン酸化膜、エッチングストッパ膜および絶縁膜を
順次積層する工程と、上記第１の領域上をレジスト膜に
て覆う工程と、上記第２の領域上に形成された上記第１
の配線層上の上記絶縁膜、上記エッチングストッパ膜お
よび上記シリコン膜を異方性エッチングし、上記第１の
配線層の側壁にのみ残存させ、上記第１の配線層の側壁
に上記シリコン酸化膜、上記エッチングストッパ膜およ
び上記絶縁膜から成るサイドウォールを形成する工程
と、上記サイドウォール、上記第１の配線層および上記
レジスト膜をマスクとして上記半導体基板上に不純物を
注入し上記第１の拡散層不純物濃度より不純物濃度が高
い第２の拡散層を形成する工程と、上記レジスト膜を除
去し、上記各第１の配線層、上記サイドウォールおよび
上記半導体基板を覆うとともに、上面が平坦化された層
間絶縁膜を積層する工程と、上記第１の領域上の上記第
１の拡散層上に対応する上記層間絶縁膜および上記絶縁
膜のエッチングを上記エッチングストッパ膜をエッチン
グストッパとして行い開口部を形成するとともに、上記
第２の領域上の上記第２の拡散層上に対応する上記層間
絶縁膜のエッチングを上記第２の拡散層が露出するまで
行いコンタクトホールを形成する工程、上記開口部にて
露出する上記エッチングストッパ膜および上記シリコン
酸化膜を上記第１の拡散層が露出するまでエッチングし
コンタクトホールを形成する工程と、上記各コンタクト
ホールを介して第２の配線層をそれぞれ形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31530195A JP3522926B2 (ja) | 1995-12-04 | 1995-12-04 | 半導体装置および半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31530195A JP3522926B2 (ja) | 1995-12-04 | 1995-12-04 | 半導体装置および半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09162387A JPH09162387A (ja) | 1997-06-20 |
| JP3522926B2 true JP3522926B2 (ja) | 2004-04-26 |
Family
ID=18063752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31530195A Expired - Fee Related JP3522926B2 (ja) | 1995-12-04 | 1995-12-04 | 半導体装置および半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3522926B2 (ja) |
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| KR100223832B1 (ko) * | 1996-12-27 | 1999-10-15 | 구본준 | 반도체 소자 및 그 제조방법 |
| TW468273B (en) * | 1997-04-10 | 2001-12-11 | Hitachi Ltd | Semiconductor integrated circuit device and method for manufacturing the same |
| SG71826A1 (en) * | 1997-08-29 | 2000-04-18 | Texas Instruments Inc | Improved dram chip fabrication method |
| WO2001009946A1 (de) * | 1999-07-29 | 2001-02-08 | Infineon Technologies Ag | Verfahren zur herstellung integrierter halbleiterbauelemente |
| JP2008098567A (ja) * | 2006-10-16 | 2008-04-24 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
| US8803245B2 (en) | 2008-06-30 | 2014-08-12 | Mcafee, Inc. | Method of forming stacked trench contacts and structures formed thereby |
-
1995
- 1995-12-04 JP JP31530195A patent/JP3522926B2/ja not_active Expired - Fee Related
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| JPH09162387A (ja) | 1997-06-20 |
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