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KR100296004B1 - 반도체장치및그제조방법 - Google Patents

반도체장치및그제조방법 Download PDF

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KR100296004B1
KR100296004B1 KR1019970073299A KR19970073299A KR100296004B1 KR 100296004 B1 KR100296004 B1 KR 100296004B1 KR 1019970073299 A KR1019970073299 A KR 1019970073299A KR 19970073299 A KR19970073299 A KR 19970073299A KR 100296004 B1 KR100296004 B1 KR 100296004B1
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요시따까 쯔나시마
게이따로 이마이
도모노리 아오야마
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니시무로 타이죠
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Abstract

본 발명은 고온 열처리 등에 의한 게이트 절연막의 열화 등을 방지할 수 있고 더구나 신뢰성이나 특성이 우수한 반도체 장치를 얻을 수 있다. 반도체 기판(1) 상의 게이트 형성 예정 영역에 더미 게이트 패턴(4)을 형성하는 공정과, 이 더미 게이트 패턴(4)을 마스크로 하여 반도체 기판(1)에 불순물을 도입시켜 소스/드레인 영역(6)을 형성하는 공정과, 더미 게이트 패턴(4)의 주위에 절연막(7)을 형성하는 공정과, 더미 게이트 패턴(4)을 선택적으로 제거시키는 공정과, 더미 게이트 패턴(4)이 제거된 오목부의 저면 및 측면에 게이트 절연막(9)을 형성하는 공정과, 게이트 절연막(9)이 형성된 오목부에 도전재를 매립하여 게이트 전극(10)을 형성하는 공정을 포함한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
실리콘 산화막(SiO2)을 게이트 산화막으로서 이용하는 MOS 트랜지스터에서, 게이트 산화막의 박막화는 트랜지스터의 고성능화를 증진시키는 중요한 역할을 다하고 있다. 그러나, 다이렉트 터널링이 일어나는 막 두께 보다 게이트 산화막을 얇게(예를 들면, 3㎚ 정도 이하의 막 두께)하는 것은, 트랜지스터의 실용 상 문제가 되는 것이라고 생각된다. 이 문제에 대한 해결책의 하나로서, Ta2O5막 등의 소위 「고유전체막」을 게이트 절연막으로서 이용하여 게이트 전극과 기판간이나 게이트 전극과 소스/드레인 간의 누설 전류(다이렉트·터널링)를 억제시키면서 산화막 환산막 두께를 작게 하는 방법이 제안되고 있다.
그러나, 이와 같은 고유전체막을 사용하는 트랜지스터는 고유전체막을 이용하는 게이트 절연막 및 금속 재료를 이용하는 게이트 전극을 형성한 후 800℃ 내지 1000℃ 및 고온 열공정(소스/드레인 확산층의 형성 공정, 층간막의 리플로우 공정 등)을 거치면 Si와 고유전체막 또는 고유전체막과 게이트 전극 간에 계면 반응이 생기게 된다. 따라서, 이와 같은 고온 공정에 견디는 것이 곤란하여 고유전체막의 열화를 야기시키고 전기적으로 특성이 양호한 트랜지스터를 얻는 것이 어렵다고 하는 문제가 있다.
도 12a 및 도 12b는 이와 같은 종래의 문제점을 설명하기 위한 도면이다. 이들의 도면에서 참조 부호(31)는 실리콘 기판, 참조 부호(32)는 STI(Shallow Trench Isolation)에 의한 소자 분리 영역, 참조 부호(33)는 게이트 절연막, 참조부호(34)는 게이트 전극, 참조 부호(35)는 소스/드레인층이다.
예를 들면, 소스/드레인층(35)의 열공정을 피하기 위해, 소스/드레인충(35)을 게이트 전극(34) 보다 먼저 형성하는 경우, 도 12a에 도시한 바와 같이 소스/드레인층(35)과 게이트 전극(34)의 정렬 벗어남이 큰 문제로 된다. 또한, 게이트 전극(34)을 형성한 후의 리플로우 등의 평탄화 공정에서의 열공정을 어떻게 할 것인지와 같은 문제도 있다.
또한, 종래와 같이, 게이트 전극(34)을 먼저 형성하고 소스/드레인층(35)을 후에 형성하는 경우, 소스/드레인층(35)의 활성화 공정이나 리플로우 공정 등의 고온 공정에 견디기 위해, 도 12b에 도시한 바와 같이 고유전체막을 예를 들면 SiO2막을 사이에 두고 게이트 절연막(33)을 형성하는 등의 대책이 필요해진다. 따라서, 오히려 게이트 절연막의 전체 산화막 환산막 두께가 두꺼워진다고 하는 문제가 있다.
또한, 게이트 전극(34)과 소스/드레인층(35)간의 내압이나 소자의 신뢰성을 향상시키기 위해, 통상 게이트 전극(34)의 가공 후에 후 산화를 행하고 있지만 이 후 산화 공정(예를 들면 900℃, 30분 정도)에서 고유전체막의 조성이 변화하여 그 결과, 게이트 절연막(33)의 누설 전류가 증가하는 등의 절연막으로서의 특성 열화의 문제도 있었다.
이와 같이, 고유전체막을 게이트 절연막에 적용하고자 한 경우, 고유전체막이 고온 열처리 공정에 대해 충분한 내열성을 갖고 있지 않기 때문에, 고유전체막이 열화하는 등 전기적으로 특성이 양호한 트랜지스터를 얻는 것이 곤란하였다.
본 발명의 목적은 예를 들면, 고유전체막 등을 게이트 절연막에 적용한 경우에 고온 열처리 등에 의한 게이트 절연막의 열화 등을 방지할 수 있고 더구나 신뢰성이나 특성이 우수한 반도체 소자를 얻는 것이 가능한 반도체 장치 및 그 제조 방법을 제공하는 것에 있다.
본 발명에 있어서의 반도체 장치는 소스, 드레인 및 소스·드레인 간의 도통 상태를 억제시키는 게이트 전극을 갖는 반도체 소자를 포함한 반도체 장치에서, 상기 반도체 소자의 게이트 전극의 저면 및 측면이 게이트 절연막에 의해 피복되어 있는 것을 특징으로 한다.
상기 반도체 소자로서는 MIS 트랜지스터나 강유전체 메모리 소자 등 소스, 드레인 및 게이트 전극을 갖는 트랜지스터 구조의 소자를 예로 들 수 있다.
상기 구성에 따르면, 게이트 전극의 저면 및 측면이 게이트 절연막에 의해 피복되어 있기 때문에, 종래와 같이 후 산화를 행하지 않아도 게이트 전극과 기판과의 사이 또는 게이트 전극과 소스/드레인 간의 양호한 내압을 확보할 수 있다. 또한, 게이트 전극의 측면에도 게이트 절연막이 형성되어 있기 때문에, 반도체 소자의 채널 길이를 리쏘그래피의 한계로 정해지는 치수보다도 게이트 절연막의 막 두께의 2배분만큼 짧게 할 수 있어 반도체 소자의 성능을 향상시킬 수 있다. 또한, STI 코너에 있어서의 「오목부」를 게이트 절연막으로 매립할 수 있으므로 코너에 있어서의 기생 트랜지스터의 형성을 억제시킬 수 있고 임계치의 변동 등을 적게 할 수 있다.
상기 게이트 전극의 저면 및 측면에 형성된 상기 게이트 절연막의 막 두께는 거의 동일한 것이 바람직하다. 이 경우, 게이트 절연막을 예를 들면, CVD법에 의해 형성하면 좋다.
또한, 상기 게이트 절연막으로서는 Ta2O5막의 단층막 또는 Ta2O5막을 적어도 갖고 있는 적층막, Ba, Sr 및 Ti을 포함하는 막의 단층막 또는 Ba, Sr 및 Ti을 포함하는 막을 적어도 갖고 있는 적층막, 실리콘 산화막의 단층막 또는 실리콘 산화막을 적어도 갖고 있는 적층막 등을 이용할 수 있다. 이 경우, 상기 Ba, Sr 및 Ti을 포함하는 막에 에피택셜막을 이용하도록 해도 좋다. SiO2막이나 Si3N4막 등을 통해 Ta2O5막이나 (Ba, Sr)TiO3막 등을 피착하거나 또는 CVD-SiO2막, CVD-SiON막, CVD-Si3N4막을 포함하는 적층막으로 하는 등 2종류 이상의 절연막을 적층함으로써 하부 실리콘 기판 간의 사이의 계면 준위를 저감시킬 수 있다. 또, 적층막으로서는 하부 실리콘과의 계면에만 형성된 막을 적어도 갖는 막을 이용하도록 해도 좋다.
또한, 상기 게이트 전극으로는 금속 게이트 전극을 이용할 수 있다.
또한, 상기 반도체 장치로서는 게이트 절연막의 막 두께나 구성 재료가 상이한 복수의 반도체 소자를 포함하도록 해도 좋다. 이러한 구성으로 함으로써 동일 칩 내에서 예를 들면, p채널 트랜지스터와 n채널 트랜지스터 또는 메모리셀부의 트랜지스터와 주변 회로 제어부의 트랜지스터 또는 주변 회로 제어부의 일부의 트랜지스터가 각각 최대의 성능을 발휘하도록 구성할 수 있다.
또한, 상기 반도체 장치에서는 게이트 절연막으로서 적어도 강유전체막을 포함하는 막을 이용한 반도체 소자와 게이트 절연막에 적어도 고유전체막을 포함하는 막을 이용한 반도체 소자를 설치하도록 해도 좋다. 후술의 제조 방법을 이용함으로써 게이트 절연막으로서 적어도 강유전체막을 포함하는 막을 이용한 강유전체 메모리 소자와 게이트 절연막으로서 적어도 고유전체막을 포함하는 막을 이용한 MIS 트랜지스터를 간단한 공정으로 동일 칩 내에서 제조할 수 있고 고집적화된 메모리칩을 얻을 수 있다.
또한, 상기 반도체 장치에서는 게이트 절연막으로서 적어도 강유전체막을 포함하는 막을 이용한 반도체 소자와 게이트 절연막으로서 적어도 실리콘 산화막을 포함하는 막을 이용한 반도체 소자를 설치하도록 해도 좋다. 후술의 제조 방법을 이용함으로써 게이트 절연막으로서 적어도 강유전체막을 포함하는 막을 이용한 강유전체 메모리 소자와 게이트 절연막으로서 적어도 실리콘 산화막을 포함하는 막을 이용한 MIS 트랜지스터를 간단한 공정으로 동일 칩 내에 제조할 수 있고 고유전화된 메모리칩을 얻을 수 있다. 이 경우, 실리콘 산화막을 포함하는 막을 이용한 MIS 트랜지스터를 먼저 만듦으로써 후에 형성하는 강유전체막을 이용한 메모리 소자로의 별도의 공정을 억제시킬 수 있다.
또한, 상기 반도체 장치에서는 게이트 전극의 구성 재료가 상이한 복수의 반도체 소자를 포함하도록 해도 좋다. 이러한 구성으로 함으로써 동일 칩 내에서, 예를 들면 p채널 트랜지스터와 n채널 트랜지스터 또는 메모리셀부의 트랜지스터와 주변 회로 제어부의 트랜지스터 각각에 대해 게이트 절연막의 누설을 저감시킬 수있는 게이트 구성 재료를 선택할 수 있다.
본 발명에서의 반도체 장치의 제조 방법은 반도체 기판 상의 게이트 형성 예정 영역에 더미 게이트 패턴을 형성하는 공정과, 이 더미 게이트 패턴을 마스크로 하여 상기 반도체 기판에 불순물을 도입시켜 소스/드레인 영역을 형성하는 공정과, 상기 더미 게이트 패턴의 주위에 절연막을 형성하는 공정과, 상기 더미 게이트 패턴을 선택적으로 제거시키는 단계와, 상기 더미 게이트 패턴이 제거된 오목부의 저면 및 측면에 게이트 절연막을 형성하는 공정과, 상기 게이트 절연막이 형성된 상기 오목부에 도전재를 매립한 게이트 전극을 형성하는 공정을 포함하는 것을 특징으로 한다.
상기 제조 방법에 따르면, 게이트 전극 및 게이트 절연막을 형성하기 전에 예를 들면, 소스/드레인 영역에 도입된 불순물의 활성화 공정, 여러가지의 고온 열처리 공정을 행하는 것이 가능하고 고온 열처리에 의한 게이트 절연막 특히, 고유전체막의 열화 등을 방지할 수 있다. 또한, 소스/드레인 영역으로의 실리사이드층이나 선택 에피택셜 성장 실리콘층의 형성 공정과 같은 고온 열공정도 게이트 전극 및 게이트 절연막을 형성하기 전에 행할 수 있기 때문에, 고유전체막을 게이트 절연막에 이용한 경우라도 실리사이드층이나 선택 에피택셜 성장 실리콘층에 의한 소스/드레인의 저 저항화를 달성할 수 있다.
또한, 상기 제조 방법에 따르면, 채널 영역에만 선택적으로 임계치용 채널 이온 주입층을 형성할 수 있고 소스/드레인의 접합 누설을 감소시킬 수 있다. 또한, 고온 열처리 공정을 행하기 전에 이 채널 이온 주입층을 형성하는 것이 가능하기 때문에, 급격한 불순물 프로파일을 유지할 수 있고 단채널 효과를 유효하게 억제할 수 있다. 또한, 게이트 전극을 종래와 같이 RIE를 이용하지 않고서 CMP에 의해 형성할 수 있으므로 게이트 전극의 구성 재료의 선택의 폭이 넓고 고유전체막 등을 이용한 게이트 절연막의 누설을 저감시킬 수 있는 일함수를 갖는 금속 재료를 선택할 수 있다. 또한, 게이트 전극의 가공에 CMP를 이용함으로써 RIE를 이용한 경우에 발생할 수 있는 플라즈마에 의한 게이트 절연막으로의 손상을 회피할 수 있다. 또한, 소스/드레인 확산층을 형성하기 위한 불순물 이온 주입을 더미 게이트 패턴을 마스크로 하여 행하고 더미 게이트 패턴을 제거한 영역에 게이트 전극을 형성하므로 소스/드레인에 대해 자기 정합적으로 게이트 전극을 형성할 수 있다. 즉, 종래와 마찬가지로 게이트 전극에 대해 자기 정합적으로 소스/드레인이 형성되게 된다.
또한, 상기 제조 방법에서 더미 게이트 패턴을 제거하는 공정과 게이트 절연막을 형성하는 공정을 각각에 대해 행함으로써 게이트 절연막의 구성 재료가 각각 상이한 복수의 반도체 소자를 형성할 수 있다.
또한, 상기 제조 방법에서 게이트 절연막을 실리콘 산화막의 단층막 또는 실리콘 산화막을 적어도 갖는 적층막에 의해 형성하고, 그 후 이 게이트 절연막의 절연 특성 및 하부 실리콘과의 계면 특성을 개선시키기 위한 열처리를 행하도록 해도 좋다.
도 1은 본 발명의 제1 실시 형태에 따른 반도체 장치의 구성의 일례를 도시한 도면.
도 2는 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법의 일례를 도시한 도면.
도 3은 본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 방법의 일례에 대해 그 공정의 일부를 도시한 도면.
도 4는 본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 방법의 다른 예에 대해 그 공정의 일부를 도시한 도면.
도 5는 본 발명의 제3 실시 형태에 따른 반도체 장치의 제조 방법의 일례에 대해 그 공정의 일부를 도시한 도면.
도 6은 본 발명의 제4 실시 형태에 따른 반도체 장치의 제조 방법의 일례에 대해 그 공정의 일부를 도시한 도면.
도 7은 본 발명의 제5 실시 형태에 따른 반도체 장치의 제조 방법의 일례에 대해 그 공정의 일부를 도시한 도면.
도 8은 본 발명의 제6 실시 형태에 따른 반도체 장치의 구성의 일례를 도시한 도면.
도 9는 본 발명의 제6 실시 형태에 따른 반도체 장치의 제조 방법의 일례에 대해 그 공정의 일부를 도시한 도면.
도 10은 본 발명의 제6 실시 형태에 따른 반도체 장치의 제조 방법의 일례에 대해 그 공정의 일부를 도시한 도면.
도 11은 본 발명의 제7 실시 형태에 따른 반도체 장치의 제조 방법의 일례에 대해 그 공정의 일부를 도시한 도면.
도 12는 종래 기술에 따른 반도체 장치에 대해 도시한 도면.
도 13은 도 2에 도시한 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법의 일례를 평면도에 의해 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판
4 : 더미 게이트 패턴
6 : 소스/드레인
7 : 절연막
9, 9a 내지 9e : 게이트 절연막
10, 10a 내지 10d : 게이트 전극
우선, 본 발명의 제1 실시 형태에 대해 도 1 및 도 2를 참조하여 설명하기로한다.
도 1a 및 도 1b는 제1 실시 형태에 따른 단체 트랜지스터의 평면도 및 그 A- A' 단면도이다.
불순물 농도 5×1015㎝-3정도의 p형 실리콘 기판(1)에는 STI 구조의 소자 분리 영역(2)이 형성되어 있다. 이 소자 분리 영역(2)에서 분리된 트랜지스터 영역 내에는 불순물 농도 5×1019㎝-3정도와 5×1020㎝-3정도의 LDD 구조를 갖고 확산층 깊이 0.10㎛ 정도의 n형 확산층으로 이루어지는 소스/드레인(6)이 형성되어 있고 또한 임계치(Vth)를 제어하기 위한 불순물 농도 5×1016㎝-3정도의 P형 채널 불순물층(8)이 주로 채널 영역에만 선택 형성되어 있다.
또한, 채널 영역에는 채널 표면을 덮도록 하여 예를 들면 1㎚ 정도의 막 두께의 Si3N4막을 통해 고유전체막(Ta2O5막)을 이용한 게이트 절연막(9)이 형성되어 있다. 그리고, 이 게이트 절연막(9)에 저면 및 측면을 둘러싸고 금속(예를 들면, TiN막, Ru막, W막 또는 이들의 적층막 등)으로 이루어지는 게이트 전극(10)이 형성되어 있다. 게이트 전극(10)은 소스/드레인 확산층(6)에 대해 정합적으로 형성되어 있다. 채널 방향의 폭은 예를 들면 0.1 내지 0.15㎛ 정도이다. 또한, 층간 절연막(7, 11)에 설치한 컨택트홀을 통해 소스/드레인 확산층(6)에 배선(12)이 접속되어 있어 더 패시베이션막(13)에 의해서 전체가 피복되어 있다.
다음에, 도 2a 내지 도 2e 및 도 13a 내지 도 13e를 이용하여 도 1에 도시한트랜지스터의 제조 공정의 일례를 설명하기로 한다. 또, 도 2a 내지 도 2e는 도 13a 내지 도 13e 각각의 A-A' 단면에 대응한 도면이다.
우선, 도 2a 및 도 13a에 도시한 바와 같이 불순물 농도 5×1015㎝-3정도의 p형 실리콘 기판(1; n형 실리콘 기판이나 p형 Si 기판의 표면에 p형 또는 n형 에피택셜 Si층을 1㎛ 정도의 막 두께로 성장시킨 소위 에피택셜 기판을 이용하는 것도 가능)의 (100) 면에, n채널 트랜지스터 형성 영역에는 p웰(도시하지 않음)을, p 채널 트랜지스터 형성 영역에는 n웰(도시하지 않음)을 각각 형성한다.
다음에, 예를 들면 RIE 법을 이용하여 Si기판(1)에 홈을 파고 그 홈에 절연막을 매립하는 소위 트렌치형의 소자 분리층(2; 트렌치 깊이 약 0.2㎛ 정도의 STI)을 형성한다.
다음에, 두께 5㎚ 정도의 SiO2막(3)을 형성하고 이 SiO2막(3) 위에 더미 게이트 패턴(4)을 형성하기 위한 Si3N4막을 막 두께 300㎚ 정도로 전면에 피착하고 예를 들면 리쏘그래피법과 RIE법 등을 이용하여 더미 게이트 패턴으로 가공한다. 또, 본 예에서는 더미 게이트 패턴(4)에 Si3N4막을 채용하고 있지만, 후의 공정에서의 층간 절연막(7; 예를 들면 SiO2막)에 대해 선택적으로 제거할 수 있는 막이면 좋고, 제2 실시 형태에서 기술한 바와 같이 폴리 Si막을 이용해도 좋다. 폴리 Si막인 경우는 폴리 Si막의 RIE 시에 SiO2막(3)에 대해 선택비를 취하기 쉬우므로 Si기판(1)으로의 RIE에 의한 에칭 손상을 억제시키기가 쉽다.
이 더미 게이트 패턴(4)은 후 공정에서 형성하는 게이트 전극과 상사형으로 되어 있고 소자 분리층(2) 상에도 연재하고 있다. 즉, 종래의 게이트 전극 패턴과 동일한 패턴이다.
다음에, LDD 구조를 형성하기 위해 더미 게이트 패턴(4)이 되는 Si3N4막을 마스크로 하여, 예를 들면, 인(P+)의 이온 주입을 70KeV, 4×1013㎝-2정도 행하여, n-형 확산층(6a)을 형성한다. 다음에, SiO2막을 전면에 피착한 후 전면에 대해 RIE를 행하여 더미 게이트 패턴(4)의 측벽에 막 두께 20㎚ 정도의 SiO2막(5)을 형성한다. 그 후, 예를 들면 비소(AS +)의 이온 주입을 30KeV, 5×1015㎝-2정도 행해, n+형 확산층(6b)을 형성하여 소위 LDD 구조를 제조한다.
또, LDD 구조를 이용하지 않고서, 확산층(6a)만 또는 확산층(6b)만의 소위 싱글·소스/드레인 방식의 구조로 해도 좋다. 또한, 여기서 도시하고 있는 채널 방향의 폭 L은 통상의 게이트 전극에서의 채널 길이 L에 상당하는 것으로 L의 최소 치수는 리쏘그래피의 최소 치수에 의해서 결정되는 것이다.
다음에, 도 2b 및 도 13b에 도시한 바와 같이, 전면에 CVD-SiO2막(도 2b의 점선으로 도시한 부분)을 예를 들면, 300㎚ 정도 피착하고 예를 들면, 800℃ 정도의 N2분위기 속에서 30분 정도 치밀화(densify)를 행한다. 이 열공정은 소스/드레인(6)의 이온 주입층의 활성화도 겸하고 있다. 확산층의 깊이(Xj)를 억제하고 싶을 때는 치밀화의 온도를 750℃ 정도로 저온화하고, 950℃로 10초 정도의 RTA 프로세스를 병용하여 이온 주입층의 활성화를 행해도 좋다. 이 후, CMP에 의해 전면에 대해 평탄화를 행하고 더미 게이트 패턴(4)이 되는 Si3N4막의 표면을 노출시킨다.
다음에, 도 2c 및 도 13c에 도시한 바와 같이, 노출한 더미 게이트 패턴(4)을 선택적으로 제거하고 소자 분리층(2) 및 SiO2막(3)의 표면을 노출시킨다. 그 후, 레지스트막(도시하지 않음), 층간 절연막(7) 및 측벽 절연막(5)을 마스크로 하여 원하는 채널 영역에만 채널 이온 주입을 행한다. n채널 트랜지스터의 경우, 예를 들면 0.7V정도 임계치(Vth)를 설정하기 위해서는 예를 들면 붕소(B+)를 10KeV, 5×1012㎝-2정도 이온 주입하고 채널 영역에만 선택적으로 p형 채널 불순물층(8)을 형성한다. 이 공정은 SiO2막(3)을 통해 이온 주입을 행해도 좋고 SiO2막(3)을 박리하고 나서 다시 SiO2막을 형성하고 이 새롭게 형성한 SiO2막을 통해 이온 주입을 행해도 좋다. 또한, 채널 불순물층(8)의 활성화는 이 후 예를 들면, RTA를 이용하여 800℃, 10초 정도의 열처리에 의해서 행하도록 해도 좋다.
이 공정 이후는 고온의 열처리 공정을 행하지 않아도 되므로 채널 영역의 불순물 프로파일을 급격한 프로파일로 최적화할 수 있고 트랜지스터의 쇼트 채널 효과를 억제시킬 수 있다.
다음에, 도 2d 및 도 13d에 도시한 바와 같이, SiO2막(3)을 예를 들면, 희석한 불산 용액 등으로 에칭하여 제거한 후, 전면에 게이트 절연막(9)으로서 고유전체막인 Ta2O5막을 막 두께 20㎚ 정도 피착한다. 이 때, Si계면과의 사이에 소위 계면 준위 등이 생기기 어렵도록 Si 표면에 얇은(예를 들면 1㎚ 정도) SiO2막(도시하지 않음)을 형성하는 RTP를 이용하여 NH3가스 분위기 속에서 Si를 직접 질화한 막(도시하지 않음)을 형성하거나 또는 Si3N4막(도시하지 않음) 등을 통해 고유전체막(Ta2O5막, (Ba, Sr) TiO3막 등)을 형성하여도 좋다. 또한, CVD-SiO2막이나 CVD-SiON막, CVD-Si3N4막을 포함하는 적층막을 이용해도 좋다. 이들의 경우에는 막 형성 후에 예를 들면, 1000℃, 10초 정도의 RTP에 의한 열처리를 행하여 치밀화해도 좋다. 이렇게 하면, 하부 Si 계면에서의 계면 준위가 감소하거나 누설 전류가 감소하는 등 게이트 절연막으로서의 특성을 개선시키는 것이 가능하다.
다음에, 게이트 전극으로서 예를 들면, 금속막[10; Ru막, TiN막, W막, 질화 텅스텐막(WNX막) 등 또는 이들의 적층막]을 전면에 피착시킨다. 물론, CVD-SiO2막이나 CVD-SiON막, CVD-Si3N4막을 포함하는 절연막을 게이트 절연막으로 하는 경우에는 불순물을 도핑시킨 다결정 Si를 게이트 전극으로서 이용해도 좋다.
다음에, 도 2e 및 도 13e에 도시한 바와 같이, 전면을 CMP함으로써 금속 전극(10) 및 게이트 절연막(9)을 더미 게이트 패턴(4)을 제거한 후의 홈 속에 매립하여 게이트 전극을 형성한다. 이때, 도 2e에 도시한 게이트 전극의 폭 L'는 도 2a에 도시한 폭 L 보다도 게이트 절연막(9)의 막 두께의 2배분만큼 좁아져 있다. 즉, 리쏘그래피로 결정되는 최소 치수가 L(여기서는 0.15㎛라고 가정한다), 게이트절연막의 두께가 0.02㎛라고 하면, 그 보다도 게이트 절연막(9)의 막 두께의 2배 즉, 0.02㎛×2=0.04㎛만큼 좁게 할 수 있다. 따라서, 리쏘그래피의 한계가 0.15㎛임에도 불구하고 게이트 전극의 폭 L이 0.11㎛의 것이 실현되어 트랜지스터의 채널 길이를 리쏘그래피로 결정되는 치수보다 더 좁게 할 수 있다고 하는 특징이 있다.
다음에, 전면에 층간 절연막(11)으로서 SiO2막을 약 200㎚정도의 막 두께로 피착시킨 후 소스/드레인(6) 및 게이트 전극(10)에 도달하는 컨택트홀을 형성하고 Al 층을 피착시킨 후 이것을 패터닝하여 배선(12)을 형성한다. 또한 전면에 패시베이션막을 피착시켜 도 1에 도시한 바와 같은 트랜지스터의 기본 구조가 완성된다.
이상과 같은 공정에 의해 제조된 트랜지스터에서는 소스/드레인의 활성화 및 리플로우 공정 등의 고온 처리 공정을 금속 게이트나 게이트 절연막인 고유전체막의 형성 전에 행할 수 있다. 따라서, 금속 게이트나 고유전체 게이트 절연막은 고온 공정을 받는 일이 없기 때문에, 누설 전류의 증가 등의 게이트 절연막의 열화를 억제시킬 수 있다.
또한, 게이트 전극의 가공법을 RIE에서 CMP로 대신함으로써 금속 전극 재료의 선택의 제약(예를 들면, 가공성이나 내열성 등)이 없어지고 고유전체막의 누설 전류가 감소하는 것과 같은 금속 전극 재료를 선택하는 것이 가능해진다. 또한, RIE 시에 있었던 바와 같은 게이트 전극 형성 시의 플라즈마 프로세스에 의한 손상(게이트 절연막의 절연막 등)을 회피할 수 있다.
또한, 종래와는 달리 게이트 전극 형성 전에 소스/드레인을 형성하지만, 소스/드레인에 대해 자기 정합적으로 게이트 전극이 형성된다. 즉, 게이트 전극과 소스/드레인과는, 종래와 마찬가지로 자기 정합적으로 형성되게 된다.
또한, 채널 영역에만 임계치(Vth) 조정용 채널 이온 주입층을 형성할 수 있기 때문에 소스/드레인의 접합 누설을 감소시킬 수 있다. 또한, 이 채널 이온 주입층은 소스/드레인 확산층의 활성화 어닐링의 고온 열공정을 받지 않으므로 급격한 불순물 프로파일을 유지할 수 있어 단채널 효과를 억제하는 데 알맞은 불순물 프로파일을 실현할 수 있다.
또한, 트랜지스터의 채널 길이가 리쏘그래피의 한계로 결정되는 것과 같은 치수보다도 게이트 절연막의 막 두께의 2배분만큼 짧게 할 수 있어 단채널화에 의해 트랜지스터의 성능을 향상시킬 수 있다.
또한, CVD법 등에 의한 피착막을 이용한 게이트 절연막을 이용하는 것에 의해 STI의 Si 표면 코너에 있어서의 미소한 오목부(이 오목부 영역에 게이트 절연막 및 게이트 형성되어 이에 의해 코너에 기생 트랜지스터가 형성되어 트랜지스터의 임계치를 변화시킨다고 하는 문제가 있었다)를 매립할 수 있고 코너에 있어서의 기생 트랜지스터의 형성을 억제할 수 있고 임계치의 변동을 억제할 수 있다.
다음에, 본 발명의 제2 실시 형태에 대해 도 3 및 도 4를 참조하여 설명하기로 한다.
도 3a 및 도 3b는 제1 실시 형태에서 도시한 도 2b 및 도 2c에 대응하는 공정 단면도이다. 또, 도 2에 도시한 구성 요소에 대응하는 구성 요소에는 동일 번호를 붙이고 있다.
도 2에 도시한 제1 실시 형태에서는 더미 게이트 패턴의 형성 재료로서 Si3N4막을 채용하고 있지만, 후의 공정에서 층간 절연막(7)에 이용하는 SiO2막에 대해 선택적으로 제거되어 장래의 게이트 전극이 되는 게이트 패턴의 홈을 형성할 수 있는 막이면 좋다. 본 실시 형태에서는 더미 게이트 패턴(4)의 형성 재료로서 폴리 Si 막을 이용하고 있다. 폴리 Si막을 채용한 경우는 폴리 Si막(4)의 RIE 시에 SiO2막(3)에 대해 선택비를 취하기 쉬우므로 Si 기판(1)으로의 에칭 손상을 억제시키는 것이 용이하다.
또한, 도 3의 예에서는 LDD 구조의 소스/드레인이 아니라 싱글·소스/드레인 구조를 채용한 경우의 예를 도시하고 있다. 싱글·소스/드레인 구조의 경우는 더미 게이트 패턴(4')이 되는 폴리 Si 막을 마스크로 하여 소스/드레인(6)의 이온 주입을 행하게 된다.
물론, 더미 게이트 패턴에 폴리 Si 막을 이용한 경우에도 제1 실시 형태에서 설명한 소위 측벽이 남은 것에 의해 소스/드레인의 LDD 구조를 취할 수 있다. 도 4a 및 도 4b는 이 경우의 예를 도시한 것으로 도 2b 및 도 2c에 대응하는 단면도이다. 폴리 Si 막을 더미 게이트 패턴(4')으로서 이용하는 경우에는 더미 게이트 패턴의 측벽 잔류막(5')으로서 Si3N4막을 이용할 수가 있다. 이와 같이 측벽 잔류막(5)에 Si3N4막을 사용하면, SiO2막(3)의 제거 시에 측벽 잔류막(5')의 후퇴를 막을 수 있다. 이에 따라, 게이트 전극의 치수(L')의 제어성을 향상시킬 수 있다.
다음에, 본 발명의 제3 실시 형태에 대해 도 5를 참조하여 설명하기로 한다.
도 5는 제1 실시 형태에서 도시한 도 2a 또는 도 2c에 대응하는 공정 단면도이다. 또, 도 2에 도시한 구성 요소에 대응하는 구성 요소에는 동일 번호를 붙이고 있다.
도 2에 도시한 제1 실시 형태에서는 채널 영역에만 선택적으로 채널 불순물층을 형성하는 방법에 대해 설명했지만 공정을 간략화하기 위해 소자 분리 후에 SiO2막(3)을 형성하고 그 후에 레지스트(도시하지 않음)를 마스크로 하여 원하는 영역에 채널 이온 주입을 행하고 채널 불순물층(8)을 형성하도록 해도 좋다. 이 경우, 소스/드레인 확산층(6)의 활성화를 위한 열공정을 채널 불순물층(8)을 형성한 후에 행하기 위해 급격한 불순물 프로파일을 유지하여 단채널 효과를 억제시킨다고 하는 특징은 잃었지만 소스/드레인 확산층(6)의 활성화 어닐링의 고온 열공정과 채널 이온 주입층(8)의 고온 열공정을 겸할 수 있고 공정 간략화를 달성할 수 있다.
다음에, 본 발명의 제4 실시 형태에 대해 도 6에 도시한 공정 단면도를 참조하여 설명하기로 한다. 또, 도 2에 도시한 구성 요소에 대응하는 구성 요소에는 동일 번호를 붙이고 있다.
도 2에 도시한 제1 실시 형태에서는 통상의 소스/드레인을 이용하는 예를 설명하였지만, 본 실시 형태에서는 소스/드레인 확산층(6)의 저항을 감소시키기 위해 소스/드레인 확산층(6)의 표면에 실리사이드층(14)을 접착하고 있다. 본 실시 형태의 공정에서는 실리사이드막(14)의 접착 시에는 게이트 절연막이나 게이트 전극은 아직 형성되어 있지 않다. 따라서, 실리사이드화를 위한 열공정(예를 들면 600℃, 30분 정도)에 의해서 고유전체막을 이용한 게이트 절연막이나 금속을 이용한 게이트 전극이 열화하는 일은 없다. 또한, 실리사이드막(14)과 후의 공정에서 형성되는 게이트 전극은 게이트 전극의 에칭에 의한 프로세스 손상이 없는 게이트 절연막으로 분리되기 때문에 실리사이드막(14)과 게이트 전극과의 단락을 회피할 수 있다.
다음에,본 발명의 제5 실시 형태에 대해, 도 7에 도시한 공정 단면도를 참조하여 설명하기로 한다. 또, 도 2에 도시한 구성 요소에 대응하는 구성 요소에는 동일 번호를 붙이고 있다.
도 2에 도시한 제1 실시 형태에서는 통상의 소스/드레인을 이용하는 예를 설명하였지만 본 실시 형태에서는 소스/드레인 확산층의 저항을 감소시키기 위해 노출시킨 Si 기판 표면에 선택 에피택셜 Si 성장법을 이용하여 에피택셜 Si층(15)을 예를 들면, 50㎚의 막 두께로 형성하고 있다. 에피택셜 Si층을 형성하고 나서 소스/드레인의 이온 주입을 행해도 좋고 에피택셜 Si층을 형성하기 전에 소스/드레인의 이온 주입을 행해도 좋다.
본 실시 형태의 공정에서는 에피택셜 Si층(15)의 형성 시에는 게이트 절연막이나 게이트 전극은 아직 형성되어 있지 않다. 따라서, 선택 에피택셜 Si 성장 시의 열공정(예를 들면, 1000℃에서의 Si 표면의 자연 산화막을 제거하기 위한 전 처리나 700℃ 정도에서의 Si 에피택셜 성장)에 의해 고유전체막을 이용한 게이트 절연막이나 금속을 이용한 게이트 전극이 열화하는 일이 없다. 또한, 에피택셜Si층(15)과 후의 공정에서 형성되는 게이트 전극은 게이트 전극의 에칭에 의한 프로세스 손상이 없는 게이트 절연막으로 분리되기 때문에, 에피택셜 Si층(15)과 게이트 전극과의 단락을 회피할 수 있다.
다음에, 본 발명의 제6 실시 형태에 대해 설명하기로 한다.
도 8a는 제6 실시 형태에 대해 강유전체 메모리를 설명하기 위한 단면도이고, 도 8b는 이것을 메모리 칩으로 구성할 때의 칩 이미지를 설명하기 위한 도면이다.
본 실시 형태는 제1 실시 형태 등에서 설명한 고유전체막을 게이트 절연막에 이용한 트랜지스터와 이것과 동일한 소자 구조로 게이트 절연막에 강유전체막을 이용한 강유전체 메모리를 동일한 칩에 형성하는 것이다. 도 8b에 도시한 바와 같이 메모리 셀부(21)에는 도 8a의 강유전체 메모리를 이용하여 메모리 셀을 제어하는 제어 회로부(주변 트랜지스터부)나 논리 회로부에는 도 1에 도시한 바와 같은 고유전체를 게이트 절연막에 이용한 트랜지스터를 이용하고 있다. 즉, 메모리 부분과 그 컨트롤 부분이나 논리부 등에서 게이트 절연막의 종류를 바꾸어 m 각각의 영역에 알맞은 막 두께나 재료를 사용할 수 있다.
다음에, 도 9a 내지 도 10d를 참조하여 본 실시 형태의 제조 공정에 대해 설명하기로 한다. 또, 도 2 등에 도시한 구성 요소에 대응하는 구성 요소에는 동일 번호를 붙이고 있다.
우선, 도 9a에 도시한 바와 같이 메모리셀부와 주변 트랜지스터부를 제1 실시 형태에서의 도 2b의 공정과 동일하도록 하여 전면 CMP을 행하고, 더미 게이트패턴(4)의 표면을 노출시킨다. 여기서는, 채널 이온 주입층(8a, 8b)[채널 이온 주입층(8a, 8b)은 메모리셀부와 주변 트랜지스터의 임계치(Vth)가 각각 알맞게 되도록, 각각 이온 주입 조건이 최적화되어 있다)을 소스/드레인 영역(6)의 형성보다도 먼저 행하는 제3 실시 형태(도 5참조)의 방법을 채용하고 있다. 물론, 제1 실시 형태와 같이 채널 이온 주입을 소스/드레인 영역의 형성 후에 행해도 좋다. 그 경우, 메모리셀부 또는 주변 트랜지스터부의 게이트 절연막이나 금속 전극을 형성하고 나서 예를 들면 RTA법 등에 의해, 800℃, 10초 정도로 이온 주입층의 활성화 어닐링을 행하게 된다.
다음에, 도 9b에 도시한 바와 같이 메모리셀부의 노출된 더미 게이트 패턴(4; Si3N4막)을 레지스트막(도시하지 않음)을 마스크로 하여 예를 들면 핫(hot) 인산의 에칭액을 이용하여 선택적으로 제거하고 후의 공정에서 게이트 전극이 형성되는 홈을 형성한다. 이때, 주변 트랜지스터부는 레지스트막(도시하지 않음)에 덮어져 있기 때문에, 노출된 더미 게이트 패턴(4; Si3N4막)은 보호되어 있다.
다음에, SiO2막(3)을 제거하여 Si 기판(1) 표면을 노출시켜 예를 들면, 유전체막(9a)을 통해 강유전체막(9b)을 피착한다. 유전체막(9a)은 Si 기판(1) 표면에 강유전체막(9b)을 안정되게 형성하기 위한 것으로 예를 들면, 막 두께 1㎚ 정도의 Si3N4막이나 막 두께 2㎚ 정도의 고유전체막인 Ta2O5막 등을 이용할 수 있다. 또한, 강유전체막(9b)으로서는 예를 들면, Bi4Ti3O12, PZT, PLZT, BiSr2TaO9, BaMgF4등이나1㎚ 정도의 막 두께의 에피택셜 성장시킨 산화 셀륨(CeO2) 상에 형성하는 에피택셜 성장시킨 막 두께 20㎚ 정도의 (Ba, Sr) TiO3막을 이용할 수 있다.
다음에, 전면에 게이트 전극(10a)으로서 예를 들면, Pt, Ru, Au, TiN, W, TiW 등, 또는 귀금속(Pd, Ir, Rh, Os 등) 등의 금속 재료를 피착한다.
다음에, 도 10c에 도시한 바와 같이, 금속막(10a)과 유전체막(9a, 9b)의 CMP를 행하여 메모리셀부에 게이트 전극을 형성한다. 계속해서, 주변 트랜지스터부의 노출된 더미 게이트 패턴(4; Si3N4막)을 필요하면 레지스트막(도시하지 않음)을 마스크로 하여 예를 들면, 핫 인산의 에칭액을 이용하여 선택적으로 제거하고 후의 공정에서 게이트 전극이 형성되는 홈을 형성한다. 계속해서, SiO2막(3)을 제거하여 Si 기판(1) 표면을 노출시켜서 전면에 게이트 절연막(9c)으로서 예를 들면, 고유전체막의 Ta2O5막을 막 두께 20㎚ 정도 피착한다. 이때, Si기판(1) 계면과의 사이에 소위 계면 준위 등이 생기기 어렵도록 전 처리를 행하든지 또는 계면에 얇은(예를 들면, 1㎚정도) SiO2막이나 Si3N4막 등을 통해 고유전체막[Ta2O5막이나 (Ba, Sr) TiO3막 등]을 피착하여도 좋다. 그 후, 게이트 전극으로서 예를 들면 금속막(10b; Pt막, Ru막, TiW막, WNX막, TiN막, W 막 등이나 이들 적층막)을 전면에 피착한다.
다음에, 도 10d에 도시한 바와 같이 금속막(10b)과 유전체막(9c)의 CMP를 행하여 주변 트랜지스터부의 게이트 전극을 형성한다. 다음에, 전면에 층간 절연막(도시하지 않음)으로서 SiO2막을 약 200㎚ 정도의 막 두께로 피착하고 소스, 드레인및 게이트 전극에 대한 컨택트를 개구하고 Al층의 피착 및 패터닝에 의해 배선(도시하지 않음)을 형성한다. 또한, 전면에 패시베이션막(도시하지 않음)을 피착시켜 메모리 칩의 기본 구조가 완성된다.
본 실시 형태에 따르면, 메모리셀부와 주변 트랜지스터부로서, 각각 알맞은 게이트 절연막의 재료 및 막 두께를 선택할 수 있다. 또한, 강유전체막을 이용한 1트랜지스터 메모리와 고유전체막을 게이트 절연막으로서 이용한 고성능 트랜지스터(주변 회로용)를 집적화한 칩을 적은 공정수로 소자 성능을 열화시키는 일 없이 실현할 수 있다.
또, 여기서는 메모리셀부와 주변 트랜지스터부에 대해 설명하였지만 이 외에 논리 회로부가 동일 칩 내에 혼재하고 있어도 좋다.
다음에, 본 발명의 제7 실시 형태에 대해 도 11을 참조하여 설명하기로 한다.
본 실시 형태는 상기 제6 실시 형태의 변형예로서, 특히 채널 불순물층(8)의 제조 방법이 제6 실시 형태와는 다르다. 또, 도 9 등에 도시한 구성 요소에 대응하는 구성 요소에는 동일 번호를 붙이고 있다.
우선, 도 11a에 도시한 예에 대해 설명하기로 한다. 또, 도 11a는 도 9a와 도 9b와의 사이의 단계에 상당하는 공정에 대해 도시한 것이다.
주변 트랜지스터부의 더미 게이트 패턴(4)을 선택 제거한 후 채널 이온 주입층(8d)을 채널 영역에만 선택 형성한다. 계속해서, 채널 이온 주입층(8d)의 활성화 어닐링을 행하고 그 후 게이트 전극(10c)과 게이트 절연막(9d)을 도 9에 도시한제6 실시 형태와 같이 CMP법에 의해 형성한다. 또, 메모리셀부의 채널 불순물층(8c)은 도면에 도시한 바와 같이 소스/드레인 영역(6)과 중첩되도록 형성하고 있다.
다음에, 도 11b에 도시한 예에 대해 설명하기로 한다.
본 실시 형태는 주변 트랜지스터부 외의, 메모리셀부에 대해서도 채널 이온 주입층(8e)의 선택 형성을 행한 것이다. 즉, 주변 트랜지스터부의 게이트 절연막(9e)이 CVD-SiO2막이나 CVD-Si3N4막 등의 적층막이고, 게이트 전극(10c)이 n+폴리 Si층이고, 800℃ 정도의 열처리에 대해서도 게이트 절연막으로서의 특성 열화가 없는 게이트 전극/게이트 절연막 구조인 경우에는 본 실시 형태와 같이 메모리셀부에 대해도 채널 이온 주입층(8e)의 선택 형태를 행할 수 있다.
또, 본 발명은 이상 설명한 각 실시 형태에 한정되는 것이 아니고 그 취지를 일탈하지 않은 범위 내에서 여러가지 변형하여 실시 가능하다.
본 발명에서의 반도체 장치에 따르면, 게이트 전극의 저면 및 측면이 게이트 절연막에 의해서 덮어지고 있기 때문에, 종래와 같이 후 산화를 행하지 않아도 게이트 전극과 기판과의 사이 또는 게이트 전극과 소스/드레인과의 사이에서 양호한 내압을 확보하는 것이 가능해진다. 또한, 게이트 전극의 측면에도 게이트 절연막이 형성되어 있기 때문에, 반도체 소자의 채널 길이를 리쏘그래피의 한계로 결정되는 치수보다도 게이트 절연막의 막 두께의 2배분만큼 짧게 할 수 있고 반도체 소자의 성능을 향상시키는 것이 가능해진다.
또한, 본 발명에서의 반도체 장치의 제조 방법에 따르면, 게이트 전극 및 게이트 절연막을 형성하기 전에 예를 들면, 소스/드레인 영역에 도입된 불순물의 활성화 공정 등 여러가지의 고온 열처리 공정을 행하는 것이 가능하고 고온 열처리에 의한 게이트 절연막 예를 들면, 고유전체막의 열화 등을 방지하는 것이 가능해진다. 또한, 게이트 전극을 종래와 같이 RIE를 이용하지 않고서 CMP에 의해 형성할 수 있으므로 RIE를 이용한 경우에 발생할 수 있는 플라즈마에 의한 손상을 회피할 수 있다. 또한, 불순물 이온 주입을 더미 게이트 패턴을 마스크로 하여 행하고 더미 게이트 패턴을 제거한 영역에 게이트 전극을 형성하므로 소스/드레인에 대해 자기 정합적으로 게이트 전극을 형성할 수 있다.
이상과 같이, 본 발명에 따르면, 신뢰성이나 특성이 우수한 반도체 소자를 얻는 것이 가능해진다.

Claims (37)

  1. 반도체 장치에 있어서,
    기판상에 형성되는 제1 게이트 전극과;
    상기 기판상에 형성되는 층간 절연막과;
    상기 제1 게이트 전극의 저부와 측면을 덮는 제1 게이트 절연막; 및
    상기 층간 절연막과 상기 제1 게이트 절연막 사이에 형성되는 측벽 절연막을 구비하고,
    상기 제1 게이트 전극, 상기 층간 절연막, 상기 제1 게이트 절연막, 및 상기 측벽 절연막의 상면은 동일면상에 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 제1 게이트 절연막은 저부와 측면에 형성된 막두께가 실질적으로 동일한 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 제1 게이트 절연막은 SiO2를 제외한 절연 재료로 형성되는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 제1 게이트 절연막과 상기 기판 사이에는 계면 보호막이 형성되는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 계면 보호막은 SiO2와 질화실리콘으로 이루어진 군에서 선택되는 재료를 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 제1 게이트 절연막은 Ba, Sr, Ti로 이루어진 군에서 선택되는 재료를 함유한 단층막으로 형성되는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서, 상기 제1 게이트 절연막과 상기 기판 사이에는 계면 보호막이 형성되는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서, 상기 계면 보호막은 SiO2와 질화실리콘으로 이루어진 군에서 선택되는 재료를 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서, 상기 제1 게이트 전극은 금속 게이트 전극인 것을 특징으로 하는 반도체 장치.
  10. 제1항에 있어서, 상기 기판상에 형성되는 제2 게이트 전극과;
    상기 제2 게이트 전극의 저부와 측면을 덮고, 상기 제1 게이트 절연막과는 상이한 두께를 갖는 제2 게이트 절연막을 더 포함하고, 상기 제2 게이트 절연막은SiO2를 제외한 절연 재료로 형성되는 것을 특징으로 하는 반도체 장치.
  11. 제1항에 있어서, 상기 기판상에 형성되는 제2 게이트 전극과;
    상기 제2 게이트 전극의 저부와 측면을 덮는 제2 게이트 절연막을 더 포함하고, 상기 제2 게이트 절연막은 상기 제1 게이트 절연막과는 상이한 절연 재료로 형성되는 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서, 상기 제2 게이트 절연막은 강유전체 재료로 형성되는 것을 특징으로 하는 반도체 장치.
  13. 제1항에 있어서, 상기 기판상에 형성되고 상기 제1 게이트 전극과는 상이한 재료로 형성되는 제2 게이트 전극과;
    상기 제2 게이트 전극의 저부와 측면을 덮는 제2 게이트 절연막을 더 포함하는 것을 특징으로 하는 반도체 장치.
  14. 제1항에 있어서, 상기 측벽 절연막은 상기 층간 절연막과는 상이한 재료로 형성되는 것을 특징으로 하는 반도체 장치.
  15. 제14항에 있어서, 상기 측벽 절연막은 Si3N4막으로 형성되고, 상기 층간 절연막은 SiO2로 형성되는 것을 특징으로 하는 반도체 장치.
  16. 제1항에 있어서, 상기 측벽 절연막의 상면은 상기 제1 게이트 전극, 상기 층간 절연막, 상기 제1 게이트막의 상면과 동일면에 있는 것을 특징으로 하는 반도체 장치.
  17. 제1항에 있어서, 상기 기판은 소스/드레인 영역과 LDD (Lightly Doped Drain) 영역을 포함하는 것을 특징으로 하는 반도체 장치.
  18. 반도체 장치에 있어서,
    기판상에 형성되는 제1 게이트 전극과;
    상기 기판상에 형성되는 층간 절연막과;
    상기 제1 게이트 전극의 저부와 측면을 덮는 제1 게이트 절연막 - 상기 제1 게이트 절연막은 Ta2O5막으로 형성됨 -; 및
    상기 층간 절연막과 상기 제1 게이트 절연막 사이에 형성되는 측벽 절연막을 포함하고,
    상기 제1 게이트 전극, 상기 층간 절연막, 상기 제1 게이트 절연막, 및 상기 측벽 절연막의 상면은 동일면상에 있는 것을 특징으로 하는 반도체 장치.
  19. 제18항에 있어서, 상기 제1 게이트 절연막은 저부와 측면에 형성된 막두께가 실질적으로 동일한 것을 특징으로 하는 반도체 장치.
  20. 제18항에 있어서, 상기 제1 게이트 절연막과 상기 기판 사이에는 계면 보호막이 형성되는 것을 특징으로 하는 반도체 장치.
  21. 제20항에 있어서, 상기 계면 보호막은 SiO2와 질화실리콘으로 이루어진 군에서 선택되는 재료를 포함하는 것을 특징으로 하는 반도체 장치.
  22. 제18항에 있어서, 상기 제1 게이트 절연막은 Ba, Sr, Ti로 이루어지는 군에서 선택되는 재료를 함유하는 단층막으로 형성되는 것을 특징으로 하는 반도체 장치.
  23. 제18항에 있어서, 제1 게이트 전극은 금속 게이트 전극인 것을 특징으로 하는 반도체 장치.
  24. 제18항에 있어서, 상기 기판상에 형성되는 제2 게이트 전극과;
    상기 제2 게이트 전극의 저부와 측면을 덮고, 상기 제1 게이트 절연막과는 상이한 두께를 갖는 제2 게이트 절연막을 더 포함하되, 상기 제2 게이트 절연막은SiO2를 제외한 절연 재료로 형성되는 것을 특징으로 하는 반도체 장치.
  25. 제18항에 있어서, 상기 기판상에 형성되는 제2 게이트 전극과;
    상기 제2 게이트 전극의 저부와 측면을 덮는 제2 게이트 절연막을 더 포함하고, 상기 제2 게이트 절연막은 상기 제1 게이트 절연막과는 상이한 절연 재료로 형성되는 것을 특징으로 하는 반도체 장치.
  26. 제25항에 있어서, 상기 제2 게이트 절연막은 강유전체 재료로 형성되는 것을 특징으로 하는 반도체 장치.
  27. 제18항에 있어서, 상기 기판상에 형성되고 상기 제1 게이트 전극과는 상이한 재료로 형성되는 제2 게이트 전극과;
    상기 제2 게이트 전극의 저부와 측면을 덮는 제2 게이트 절연막을 더 포함하는 것을 특징으로 하는 반도체 장치.
  28. 제18항에 있어서, 상기 측벽 절연막은 상기 층간 절연막과는 상이한 재료로 형성되는 것을 특징으로 하는 반도체 장치.
  29. 제28항에 있어서, 상기 계면 보호막은 Si3N4로 형성되고, 상기 층간 절연막은SiO2로 형성되는 것을 특징으로 하는 반도체 장치.
  30. 제18항에 있어서, 상기 측벽 절연막의 상면은 상기 제1 게이트 전극, 상기 층간 절연막, 상기 게이트 절연막의 상면과 동일면에 있는 것을 특징으로 하는 반도체 장치.
  31. 제18항에 있어서, 상기 기판은 소스/드레인 영역과 LDD 영역을 포함하는 것을 특징으로 하는 반도체 장치.
  32. 반도체 장치의 제조 방법에 있어서,
    반도체 기판 상의 게이트 형성 예정 영역에 더미 게이트 패턴을 형성하는 공정과;
    상기 더미 게이트 패턴을 마스크로 하여 상기 반도체 기판에 불순물을 도입시켜 소스/드레인 영역을 형성하는 공정과;
    상기 더미 게이트 패턴의 측벽에 절연막을 형성하는 공정과;
    상기 더미 게이트 패턴을 선택적으로 제거하는 공정과;
    층간 절연막 및 상기 측벽 절연막을 마스크로하여 이온을 주입하여 채널 영역을 형성하는 공정과;
    상기 더미 게이트 패턴이 제거된 오목부의 저부 및 측면에 게이트 절연막을형성하는 공정과;
    상기 게이트 절연막이 형성된 상기 오목부에 도전재를 매립한 게이트 전극을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  33. 제32항에 있어서, 상기 더미 게이트 패턴을 제거하는 공정과 상기 게이트 절연막을 형성하는 공정을 각각에 대해 행함으로써 상기 게이트 절연막의 구성 재료가 각각 상이한 복수의 반도체 소자를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  34. 제32항에 있어서, 상기 소스/드레인 영역에 도입된 불순물을 열처리에 의해 활성화시킨 후 상기 게이트 전극을 형성하는 공정을 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  35. 제32항에 있어서, 상기 소스/드레인 영역 상에 실리사이드층을 형성한 후 상기 게이트 절연막 및 상기 게이트 전극을 형성하는 공정을 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  36. 제32항에 있어서, 상기 소스/드레인 영역 상에 에피택셜 실리콘층을 형성한 후 상기 게이트 절연막 및 상기 게이트 전극을 형성하는 공정을 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  37. 제32항에 있어서, 상기 게이트 절연막을 실리콘 산화막의 단층막 또는 실리콘 산화막을 적어도 갖고 있는 적층막에 의해 형성하고, 그 후 상기 게이트 절연막의 절연 특성 및 하부의 실리콘과의 계면 특성을 개선시키기 위한 열처리를 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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