JP3519579B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、特に溝型の素子分離構造を有す
る半導体装置において精度良く素子活性領域と第１電極
とを重ね合わせるためのアライメントマークに関する。
びその製造方法に関し、特に溝型の素子分離構造を有す
る半導体装置において精度良く素子活性領域と第１電極
とを重ね合わせるためのアライメントマークに関する。
【０００２】
【従来の技術】半導体集積回路を製造する際、動作時に
素子間の電気的な干渉をなくして個々の素子を完全に独
立して制御するため、素子分離領域を有する素子分離構
造を形成する必要がある。素子分離法として半導体基板
に溝を形成し、溝内に絶縁膜を埋め込む溝型素子分離が
提案されている。
素子間の電気的な干渉をなくして個々の素子を完全に独
立して制御するため、素子分離領域を有する素子分離構
造を形成する必要がある。素子分離法として半導体基板
に溝を形成し、溝内に絶縁膜を埋め込む溝型素子分離が
提案されている。
【０００３】以下、従来の溝型素子分離構造およびその
製造方法について説明する。図４０は、溝型素子分離を
形成した後のＤＲＡＭの断面構造を示したものである。
シリコン基板１内に溝１０Ａ〜１０Ｃが形成される。す
なわち、メモリセル領域１１Ｂには狭い幅の溝１０Ｂが
形成され、アライメントマーク領域１１Ａ及び周辺回路
領域１１Ｃには溝１０Ｂより幅の広い溝１０Ａ及び溝１
０Ｃが形成される。そして、溝１０Ａ〜１０Ｃ内にシリ
コン酸化膜２Ａ〜２Ｃが埋め込まれている。
製造方法について説明する。図４０は、溝型素子分離を
形成した後のＤＲＡＭの断面構造を示したものである。
シリコン基板１内に溝１０Ａ〜１０Ｃが形成される。す
なわち、メモリセル領域１１Ｂには狭い幅の溝１０Ｂが
形成され、アライメントマーク領域１１Ａ及び周辺回路
領域１１Ｃには溝１０Ｂより幅の広い溝１０Ａ及び溝１
０Ｃが形成される。そして、溝１０Ａ〜１０Ｃ内にシリ
コン酸化膜２Ａ〜２Ｃが埋め込まれている。
【０００４】ここで、溝内のシリコン酸化膜２の表面の
高さとシリコン酸化膜２以外のシリコン基板１の表面の
高さとがほぼ同じであり、その結果として、シリコン基
板１の表面がほぼ平坦になっている。
高さとシリコン酸化膜２以外のシリコン基板１の表面の
高さとがほぼ同じであり、その結果として、シリコン基
板１の表面がほぼ平坦になっている。
【０００５】図４１〜図４７は図４０で示した構造のＤ
ＲＡＭの製造方法を示す断面図である。以下、これらの
図を参照してその製造方法を説明する。
ＲＡＭの製造方法を示す断面図である。以下、これらの
図を参照してその製造方法を説明する。
【０００６】まず、シリコン基板１上に、シリコン酸化
膜３、シリコン窒化膜４を順に形成した後、写真製版技
術および、ドライエッチング技術を用いて所定の領域の
シリコン窒化膜４、シリコン酸化膜３を除去することに
より、図４１に示すように、シリコン基板１に所定の深
さの溝１０（１０Ａ〜１０Ｃ）を形成する。すなわち、
アライメントマーク領域１１Ａには比較的広い幅の溝１
０Ａを形成し、メモリセル領域１１Ｂには比較的狭い幅
の溝１０Ｂを形成し、周辺回路領域１１Ｃには比較的広
い幅の溝１０Ｃを形成する。
膜３、シリコン窒化膜４を順に形成した後、写真製版技
術および、ドライエッチング技術を用いて所定の領域の
シリコン窒化膜４、シリコン酸化膜３を除去することに
より、図４１に示すように、シリコン基板１に所定の深
さの溝１０（１０Ａ〜１０Ｃ）を形成する。すなわち、
アライメントマーク領域１１Ａには比較的広い幅の溝１
０Ａを形成し、メモリセル領域１１Ｂには比較的狭い幅
の溝１０Ｂを形成し、周辺回路領域１１Ｃには比較的広
い幅の溝１０Ｃを形成する。
【０００７】続いて、図４２に示すように、熱酸化する
ことによって溝１０の側面及び底面を酸化した後、ＬＰ
−ＣＶＤ（減圧ＣＶＤ）法によりシリコン酸化膜２を堆
積する。この時、比較的広い幅の溝１０Ａ及び溝１０Ｃ
には堆積した膜厚と等しい膜厚分だけ堆積されることに
対し、狭い幅の溝１０Ｂは堆積初期時にシリコン酸化膜
２が埋め込まれるため、溝１０Ｂの底から見たシリコン
酸化膜２の膜厚はアライメントマーク領域１１Ａや周辺
回路領域１１Ｃにおける膜厚より厚くなる。すなわち、
溝１０Ｂ上に堆積したシリコン酸化膜２と溝１０Ａ及び
溝１０Ｃ上に堆積したシリコン酸化膜２との間には膜厚
差が生じる。以下、この差を溝上シリコン酸化膜厚差と
呼ぶ。
ことによって溝１０の側面及び底面を酸化した後、ＬＰ
−ＣＶＤ（減圧ＣＶＤ）法によりシリコン酸化膜２を堆
積する。この時、比較的広い幅の溝１０Ａ及び溝１０Ｃ
には堆積した膜厚と等しい膜厚分だけ堆積されることに
対し、狭い幅の溝１０Ｂは堆積初期時にシリコン酸化膜
２が埋め込まれるため、溝１０Ｂの底から見たシリコン
酸化膜２の膜厚はアライメントマーク領域１１Ａや周辺
回路領域１１Ｃにおける膜厚より厚くなる。すなわち、
溝１０Ｂ上に堆積したシリコン酸化膜２と溝１０Ａ及び
溝１０Ｃ上に堆積したシリコン酸化膜２との間には膜厚
差が生じる。以下、この差を溝上シリコン酸化膜厚差と
呼ぶ。
【０００８】次に、図４３に示すように、溝上シリコン
酸化膜厚差を低減するために、写真製版技術を用いて溝
幅が広い埋込シリコン酸化膜２上のみにレジストパター
ン５を形成し、ドライエッチングを用いてシリコン酸化
膜２の一部を除去する。
酸化膜厚差を低減するために、写真製版技術を用いて溝
幅が広い埋込シリコン酸化膜２上のみにレジストパター
ン５を形成し、ドライエッチングを用いてシリコン酸化
膜２の一部を除去する。
【０００９】続いて、レジストパターン５を除去した後
ＣＭＰ（Chemical Mechanical Polishing）法を用いて
全面を研磨して、シリコン窒化膜４上のシリコン酸化膜
２、および、溝部１０Ａ〜１０Ｃのシリコン酸化膜２の
一部を除去する。その後、図４４に示すように、リン酸
を用いてシリコン窒化膜４を除去し、フッ酸を用いてシ
リコン酸化膜３を除去することにより、アライメントマ
ーク領域１１Ａに埋込シリコン酸化膜２Ａを形成し、メ
モリセル領域１１Ｂに埋込シリコン酸化膜２Ｂを形成
し、周辺回路領域１１Ｃに埋込シリコン酸化膜２Ｃを形
成して溝型素子分離構造を完成させる。
ＣＭＰ（Chemical Mechanical Polishing）法を用いて
全面を研磨して、シリコン窒化膜４上のシリコン酸化膜
２、および、溝部１０Ａ〜１０Ｃのシリコン酸化膜２の
一部を除去する。その後、図４４に示すように、リン酸
を用いてシリコン窒化膜４を除去し、フッ酸を用いてシ
リコン酸化膜３を除去することにより、アライメントマ
ーク領域１１Ａに埋込シリコン酸化膜２Ａを形成し、メ
モリセル領域１１Ｂに埋込シリコン酸化膜２Ｂを形成
し、周辺回路領域１１Ｃに埋込シリコン酸化膜２Ｃを形
成して溝型素子分離構造を完成させる。
【００１０】続いて、図４５に示すように、熱酸化によ
りゲート酸化膜６を形成し、ゲート酸化膜６上にリンを
ドーピングしたポリシリコン膜７、タングステンシリサ
イド膜８を順に堆積する。
りゲート酸化膜６を形成し、ゲート酸化膜６上にリンを
ドーピングしたポリシリコン膜７、タングステンシリサ
イド膜８を順に堆積する。
【００１１】次に、図４６に示すように、素子分離形成
工程で製造したアライメントマーク領域１１Ａの埋込シ
リコン酸化膜２Ａ（アライメントマーク）を用いて写真
製版技術により素子分離領域にゲート電極を重ね合わせ
るレジストパターン９を形成する。
工程で製造したアライメントマーク領域１１Ａの埋込シ
リコン酸化膜２Ａ（アライメントマーク）を用いて写真
製版技術により素子分離領域にゲート電極を重ね合わせ
るレジストパターン９を形成する。
【００１２】そして、図４７に示すように、レジストパ
ターン９をマスクとしてタングステンシリサイド膜８、
ポリシリコン膜７をドライエッチングにより除去するこ
とにより、メモリセル領域１１Ｂ及び周辺回路領域１１
Ｃにゲート電極部１４（１４Ｂ〜１４Ｄ）を形成する。
なお、ダミーゲート電極部１４Ｄはこの後の工程で形成
される活性領域とのコンタクトホール形成用のアライメ
ントとして用いられる。
ターン９をマスクとしてタングステンシリサイド膜８、
ポリシリコン膜７をドライエッチングにより除去するこ
とにより、メモリセル領域１１Ｂ及び周辺回路領域１１
Ｃにゲート電極部１４（１４Ｂ〜１４Ｄ）を形成する。
なお、ダミーゲート電極部１４Ｄはこの後の工程で形成
される活性領域とのコンタクトホール形成用のアライメ
ントとして用いられる。
【００１３】
【発明が解決しようとする課題】上記に示す従来の半導
体装置（ＤＲＡＭ）およびその製造方法では、以下に示
す問題点がある。
体装置（ＤＲＡＭ）およびその製造方法では、以下に示
す問題点がある。
【００１４】第１電極材料であるゲート電極部１４をパ
ターニングする際に、活性領域の所定の領域にパターン
を形成するために、活性領域と重ね合わせる必要があ
る。重ね合わせを行うには、素子分離工程で形成された
アライメントマーク領域１１Ａのアライメントマーク２
Ａを用いる。
ターニングする際に、活性領域の所定の領域にパターン
を形成するために、活性領域と重ね合わせる必要があ
る。重ね合わせを行うには、素子分離工程で形成された
アライメントマーク領域１１Ａのアライメントマーク２
Ａを用いる。
【００１５】アライメント方法には、大きく分けてレジ
ストを感光しない光の回折光を検出しマークを認識する
第１の手法と、画像情報を認識する第２の手法とがあ
る。回折光によりマーク検出を行う第１の方法では半導
体基板に形成されたマークの凸凹による表面の段差が必
要とされ、画像認識により検出する第２の方法ではゲー
ト電極材料を光が通過して下地のマーク情報が検出する
か、さもなければ表面の段差によるマーク情報の認識が
必要とされる。
ストを感光しない光の回折光を検出しマークを認識する
第１の手法と、画像情報を認識する第２の手法とがあ
る。回折光によりマーク検出を行う第１の方法では半導
体基板に形成されたマークの凸凹による表面の段差が必
要とされ、画像認識により検出する第２の方法ではゲー
ト電極材料を光が通過して下地のマーク情報が検出する
か、さもなければ表面の段差によるマーク情報の認識が
必要とされる。
【００１６】しかしながら、溝型素子分離がなされた従
来の半導体装置では、アライメントマーク部の段差がほ
とんどないことより表面段差による第１の方法のマーク
検出が困難となる。さらに、ゲート電極材料の一部であ
るシリサイド膜は光を通さないために画像認識による第
２の方法でのマーク検出も困難となる。
来の半導体装置では、アライメントマーク部の段差がほ
とんどないことより表面段差による第１の方法のマーク
検出が困難となる。さらに、ゲート電極材料の一部であ
るシリサイド膜は光を通さないために画像認識による第
２の方法でのマーク検出も困難となる。
【００１７】その結果、マーク検出信号のＳ／Ｎ比が小
さくなってアライメント精度が低下してゲート電極形成
の重ね合わせ処理ができなくなるという問題点があっ
た。
さくなってアライメント精度が低下してゲート電極形成
の重ね合わせ処理ができなくなるという問題点があっ
た。
【００１８】また、上記の問題を解決するために溝内の
埋込シリコン酸化膜２Ａを基板表面より低くするとアラ
イメント精度を向上させることができるが、埋込シリコ
ン酸化膜２Ａと同時に形成される素子形成領域（メモリ
セル領域１１Ｂ，周辺回路領域１１Ｃ）の埋込シリコン
酸化膜２Ｂ及び２Ｃの表面も基板表面より低くなる。
埋込シリコン酸化膜２Ａを基板表面より低くするとアラ
イメント精度を向上させることができるが、埋込シリコ
ン酸化膜２Ａと同時に形成される素子形成領域（メモリ
セル領域１１Ｂ，周辺回路領域１１Ｃ）の埋込シリコン
酸化膜２Ｂ及び２Ｃの表面も基板表面より低くなる。
【００１９】その結果、ゲート電極からの電界が集中
し、トランジスタの電流電圧特性においてハンプが現
れ、しきい値電圧および、待機時電流のばらつきが大き
くなるという別の問題点があった。
し、トランジスタの電流電圧特性においてハンプが現
れ、しきい値電圧および、待機時電流のばらつきが大き
くなるという別の問題点があった。
【００２０】同時に埋込シリコン酸化膜２Ｂ及び２Ｃの
溝端部でゲート電極材料の膜厚が厚くなるために電極エ
ッチングの際に溝１０Ａ内のエッジ部近傍領域で電極材
料の残が発生し、素子の歩留まりを低下させるという問
題も生じる。
溝端部でゲート電極材料の膜厚が厚くなるために電極エ
ッチングの際に溝１０Ａ内のエッジ部近傍領域で電極材
料の残が発生し、素子の歩留まりを低下させるという問
題も生じる。
【００２１】一方、溝内の埋込シリコン酸化膜２Ａを基
板表面より高く形成することも考えられ、この場合、ア
ライメント精度の向上およびトランジスタの電流電圧特
性におけるハンプの発生は抑制を図ることができる。し
かしながら、溝のエッジ部での段差が大きくなりエッジ
上部の電極材料の膜厚が厚くなる結果、電極エッチング
の際に溝のエッジ部近傍領域で電極材料の残が発生し、
素子の歩留まりを低下させるという別の問題が生じてし
まう。
板表面より高く形成することも考えられ、この場合、ア
ライメント精度の向上およびトランジスタの電流電圧特
性におけるハンプの発生は抑制を図ることができる。し
かしながら、溝のエッジ部での段差が大きくなりエッジ
上部の電極材料の膜厚が厚くなる結果、電極エッチング
の際に溝のエッジ部近傍領域で電極材料の残が発生し、
素子の歩留まりを低下させるという別の問題が生じてし
まう。
【００２２】この発明は、上記のような問題点を解決す
るためになされたもので、溝型素子分離を有する半導体
装置において、装置性能を悪化させることなく精度良く
アライメントが行える半導体装置およびその製造方法を
得ることを目的とする。
るためになされたもので、溝型素子分離を有する半導体
装置において、装置性能を悪化させることなく精度良く
アライメントが行える半導体装置およびその製造方法を
得ることを目的とする。
【００２３】
【課題を解決するための手段】この発明に係る請求項１
記載の半導体装置は、溝型の素子分離構造によって半導
体素子間が素子分離され、半導体基板と、前記半導体基
板に形成され、その上層部に第１の溝と前記第１の溝内
の下層部に形成されたアライメントマーク溝内絶縁膜と
を有するアライメントマーク領域とを備え、前記アライ
メントマーク溝内絶縁膜の表面高さが前記半導体基板の
表面高さよりも低く、前記半導体基板に形成され、複数
の半導体素子間を絶縁分離する素子分離用絶縁膜を有す
る素子形成領域をさらに備え、前記素子分離用絶縁膜は
前記半導体基板の上層部に形成された第２の溝内に充填
され、前記第１の溝の少なくともエッジ部近傍領域を覆
って形成される第１のダミー層をさらに備えている。
記載の半導体装置は、溝型の素子分離構造によって半導
体素子間が素子分離され、半導体基板と、前記半導体基
板に形成され、その上層部に第１の溝と前記第１の溝内
の下層部に形成されたアライメントマーク溝内絶縁膜と
を有するアライメントマーク領域とを備え、前記アライ
メントマーク溝内絶縁膜の表面高さが前記半導体基板の
表面高さよりも低く、前記半導体基板に形成され、複数
の半導体素子間を絶縁分離する素子分離用絶縁膜を有す
る素子形成領域をさらに備え、前記素子分離用絶縁膜は
前記半導体基板の上層部に形成された第２の溝内に充填
され、前記第１の溝の少なくともエッジ部近傍領域を覆
って形成される第１のダミー層をさらに備えている。
【００２４】また、請求項２記載の半導体装置は、前記
素子形成領域上に形成されるゲート電極部をさらに備
え、前記ゲート電極部は前記第１のダミー層と同じ材質
で形成されている。
素子形成領域上に形成されるゲート電極部をさらに備
え、前記ゲート電極部は前記第１のダミー層と同じ材質
で形成されている。
【００２５】また、請求項３記載の半導体装置におい
て、前記第１のダミー層は、前記アライメントマーク溝
内絶縁膜を含む前記第１の溝を覆って形成され、前記ア
ライメントマーク溝内絶縁膜の表面と前記半導体基板の
表面との間の高低差を反映した高低差が前記第１のダミ
ー層に形成されている。
て、前記第１のダミー層は、前記アライメントマーク溝
内絶縁膜を含む前記第１の溝を覆って形成され、前記ア
ライメントマーク溝内絶縁膜の表面と前記半導体基板の
表面との間の高低差を反映した高低差が前記第１のダミ
ー層に形成されている。
【００２６】また、請求項４記載の半導体装置は、前記
素子形成領域の表面内に前記ゲート電極部に隣接して形
成される拡散領域と、前記第１のダミー層及び前記ゲー
ト電極部を含む前記半導体基板上全面に形成される絶縁
層とを備え、前記絶縁層は前記拡散領域上に貫通して設
けられる貫通孔を有し、前記貫通孔を介して前記拡散領
域と電気的に接続される拡散領域接続導電層をさらに備
えている。
素子形成領域の表面内に前記ゲート電極部に隣接して形
成される拡散領域と、前記第１のダミー層及び前記ゲー
ト電極部を含む前記半導体基板上全面に形成される絶縁
層とを備え、前記絶縁層は前記拡散領域上に貫通して設
けられる貫通孔を有し、前記貫通孔を介して前記拡散領
域と電気的に接続される拡散領域接続導電層をさらに備
えている。
【００２７】また、請求項５記載の半導体装置は、前記
アライメントマーク領域の前記第１の溝以外の所定領域
上に形成される第２のダミー層をさらに備えている。
アライメントマーク領域の前記第１の溝以外の所定領域
上に形成される第２のダミー層をさらに備えている。
【００２８】また、請求項６記載の半導体装置におい
て、前記アライメントマーク溝内絶縁膜の表面は、前記
半導体基板の表面よりも３０ｎｍ以上低くされている。
て、前記アライメントマーク溝内絶縁膜の表面は、前記
半導体基板の表面よりも３０ｎｍ以上低くされている。
【００２９】また、請求項７記載の半導体装置におい
て、前記ゲート電極部及び前記第１のダミー層の材質は
金属層あるいは金属化合物層を含んでいる。
て、前記ゲート電極部及び前記第１のダミー層の材質は
金属層あるいは金属化合物層を含んでいる。
【００３０】この発明に係る請求項８記載の半導体装置
の製造方法は、溝型の素子分離構造を有する半導体装置
を製造する方法であって、(a)アライメントマーク領域
及び素子形成領域を有する半導体基板を準備するステッ
プと、(b)前記半導体基板の前記アライメントマーク領
域及び前記素子形成領域の上層部にそれぞれ第１及び第
２の溝を同時に形成するステップとを備え、(c)前記半
導体基板上の全面に絶縁膜を形成するステップと、(d)
少なくとも前記アライメントマーク領域に対応する前記
絶縁膜部分を除く前記絶縁膜上に第１のレジストパター
ンを形成するステップと、(e)前記第１のレジストパタ
ーンをマスクとして前記絶縁膜を除去するステップと、
(f)前記第１のレジストパターンを除去した後、前記絶
縁膜全体をさらに除去するステップとを備え、前記ステ
ップ(f)は、前記第１の溝内に前記絶縁膜が一部残り、
かつ前記第２の溝内に埋め込まれた前記絶縁膜を残すよ
うに行われ、前記ステップ(f)後の前記第１の溝部分が
第１のアライメントマークとして規定され、前記第１の
溝内の前記絶縁膜であるアライメントマーク溝内絶縁膜
の表面高さが前記半導体基板の表面高さよりも低くされ
ることにより、それらの表面の間に高低差が設けられ、
(g)前記半導体基板上の全面に導電層を形成するステッ
プと、(h)前記第１のアライメントマークの位置を認識
して、前記素子形成領域の所定のゲート形成領域上及び
少なくとも前記第１の溝のエッジ部近傍領域上に第２の
レジストパターンを形成するステップと、(i)前記第２
のレジストパターンをマスクとして前記導電層を除去し
て、前記所定のゲート形成領域上にゲート電極部を形成
するとともに、少なくとも前記第１の溝のエッジ部近傍
領域上に第１のダミー電極部を形成するステップとをさ
らに備えている。
の製造方法は、溝型の素子分離構造を有する半導体装置
を製造する方法であって、(a)アライメントマーク領域
及び素子形成領域を有する半導体基板を準備するステッ
プと、(b)前記半導体基板の前記アライメントマーク領
域及び前記素子形成領域の上層部にそれぞれ第１及び第
２の溝を同時に形成するステップとを備え、(c)前記半
導体基板上の全面に絶縁膜を形成するステップと、(d)
少なくとも前記アライメントマーク領域に対応する前記
絶縁膜部分を除く前記絶縁膜上に第１のレジストパター
ンを形成するステップと、(e)前記第１のレジストパタ
ーンをマスクとして前記絶縁膜を除去するステップと、
(f)前記第１のレジストパターンを除去した後、前記絶
縁膜全体をさらに除去するステップとを備え、前記ステ
ップ(f)は、前記第１の溝内に前記絶縁膜が一部残り、
かつ前記第２の溝内に埋め込まれた前記絶縁膜を残すよ
うに行われ、前記ステップ(f)後の前記第１の溝部分が
第１のアライメントマークとして規定され、前記第１の
溝内の前記絶縁膜であるアライメントマーク溝内絶縁膜
の表面高さが前記半導体基板の表面高さよりも低くされ
ることにより、それらの表面の間に高低差が設けられ、
(g)前記半導体基板上の全面に導電層を形成するステッ
プと、(h)前記第１のアライメントマークの位置を認識
して、前記素子形成領域の所定のゲート形成領域上及び
少なくとも前記第１の溝のエッジ部近傍領域上に第２の
レジストパターンを形成するステップと、(i)前記第２
のレジストパターンをマスクとして前記導電層を除去し
て、前記所定のゲート形成領域上にゲート電極部を形成
するとともに、少なくとも前記第１の溝のエッジ部近傍
領域上に第１のダミー電極部を形成するステップとをさ
らに備えている。
【００３１】また、請求項９記載の半導体装置の製造方
法において、前記第２のレジストパターンは、前記第１
の溝全体の形成領域上にさらに形成され、前記第１のダ
ミー電極部は、前記アライメントマーク溝内絶縁膜を含
む前記第１の溝を覆って形成され、前記アライメントマ
ーク溝内絶縁膜の表面と前記半導体基板の表面との間の
高低差を反映した高低差が前記第１のダミー電極部に形
成されている。
法において、前記第２のレジストパターンは、前記第１
の溝全体の形成領域上にさらに形成され、前記第１のダ
ミー電極部は、前記アライメントマーク溝内絶縁膜を含
む前記第１の溝を覆って形成され、前記アライメントマ
ーク溝内絶縁膜の表面と前記半導体基板の表面との間の
高低差を反映した高低差が前記第１のダミー電極部に形
成されている。
【００３２】また、請求項１０記載の半導体装置の製造
方法は、(j)前記素子形成領域の表面内に前記ゲート電
極に隣接して拡散領域を形成するステップと、(k)前記
半導体基板上の全面に絶縁層を形成するステップと、
(l)前記第１のダミー電極部を第２のアライメントマー
クとして位置認識し、前記拡散領域上の前記絶縁層を貫
通して貫通孔を形成するステップと、(m)前記貫通孔を
介して前記拡散領域と電気的に接続される拡散領域接続
導電層を形成するステップとをさらに備えている。
方法は、(j)前記素子形成領域の表面内に前記ゲート電
極に隣接して拡散領域を形成するステップと、(k)前記
半導体基板上の全面に絶縁層を形成するステップと、
(l)前記第１のダミー電極部を第２のアライメントマー
クとして位置認識し、前記拡散領域上の前記絶縁層を貫
通して貫通孔を形成するステップと、(m)前記貫通孔を
介して前記拡散領域と電気的に接続される拡散領域接続
導電層を形成するステップとをさらに備えている。
【００３３】また、請求項１１記載の半導体装置の製造
方法において、前記第２のレジストパターンは前記第１
の溝以外の前記アライメントマーク領域の所定の領域上
にさらに形成され、前記ステップ(i)は、前記アライメ
ントマーク領域の前記所定領域に第２のダミー電極部を
さらに形成し、(j)前記素子形成領域の表面内に前記ゲ
ート電極に隣接して第１〜第Ｎ（≧２）の拡散領域を形
成するステップと、ｉ＝１〜Ｎの順でＮ回繰り返す下記
のステップ(k)〜(m)とをさらに備え、(k)前記半導体基
板上の全面に第ｉの絶縁層を形成するステップ、(l)第
２のアライメントマークを位置認識し、第ｉの拡散領域
上の第１〜第ｉの絶縁層を貫通して第ｉの貫通孔を形成
するステップ、(m)前記第ｉの貫通孔を介して前記第ｉ
の拡散領域と電気的に接続される第ｉの拡散領域接続導
電層を形成するステップ、Ｎ回繰り返される前記ステッ
プ(l)は、１回の実行毎に前記第１及び第２のダミー電
極部のいずれかを前記第２のアライメントマークとして
選択している。
方法において、前記第２のレジストパターンは前記第１
の溝以外の前記アライメントマーク領域の所定の領域上
にさらに形成され、前記ステップ(i)は、前記アライメ
ントマーク領域の前記所定領域に第２のダミー電極部を
さらに形成し、(j)前記素子形成領域の表面内に前記ゲ
ート電極に隣接して第１〜第Ｎ（≧２）の拡散領域を形
成するステップと、ｉ＝１〜Ｎの順でＮ回繰り返す下記
のステップ(k)〜(m)とをさらに備え、(k)前記半導体基
板上の全面に第ｉの絶縁層を形成するステップ、(l)第
２のアライメントマークを位置認識し、第ｉの拡散領域
上の第１〜第ｉの絶縁層を貫通して第ｉの貫通孔を形成
するステップ、(m)前記第ｉの貫通孔を介して前記第ｉ
の拡散領域と電気的に接続される第ｉの拡散領域接続導
電層を形成するステップ、Ｎ回繰り返される前記ステッ
プ(l)は、１回の実行毎に前記第１及び第２のダミー電
極部のいずれかを前記第２のアライメントマークとして
選択している。
【００３４】また、請求項１２記載の半導体装置の製造
方法において、前記第２の溝は、比較的幅の狭い第１の
回路用溝と比較的幅の広い第２の回路用溝とを含み、前
記素子形成領域は前記第１の回路用溝で素子分離される
第１の回路形成領域と、前記第２の回路用溝で素子分離
される第２の回路形成領域とを含み、前記ステップ(d)
は、前記第１の回路形成領域に対応する前記絶縁膜上に
前記第１のレジストパターンを形成せず、前記第２の回
路形成領域に対応する前記絶縁膜上に前記第１のレジス
トパターンを形成している。
方法において、前記第２の溝は、比較的幅の狭い第１の
回路用溝と比較的幅の広い第２の回路用溝とを含み、前
記素子形成領域は前記第１の回路用溝で素子分離される
第１の回路形成領域と、前記第２の回路用溝で素子分離
される第２の回路形成領域とを含み、前記ステップ(d)
は、前記第１の回路形成領域に対応する前記絶縁膜上に
前記第１のレジストパターンを形成せず、前記第２の回
路形成領域に対応する前記絶縁膜上に前記第１のレジス
トパターンを形成している。
【００３５】また、請求項１３記載の半導体装置の製造
方法において、前記第１の回路形成領域はダイナミック
型のメモリセルからなる領域を含み、前記第２の回路形
成領域は前記メモリセルを駆動する周辺回路を形成する
領域を含んでいる。
方法において、前記第１の回路形成領域はダイナミック
型のメモリセルからなる領域を含み、前記第２の回路形
成領域は前記メモリセルを駆動する周辺回路を形成する
領域を含んでいる。
【００３６】
＜発明の原理＞装置性能を悪化させることなく精度良く
アライメントを行うために、アライメントマーク領域１
１Ａ上のシリコン酸化膜２の一部をあらかじめ除去し、
ゲート電極材料を形成した際に段差を形成する方法が考
えられる。
アライメントを行うために、アライメントマーク領域１
１Ａ上のシリコン酸化膜２の一部をあらかじめ除去し、
ゲート電極材料を形成した際に段差を形成する方法が考
えられる。
【００３７】以下、その考えに基づく溝型素子分離構造
およびその製造方法（以下、この製造法を単に「改良方
法」と言う場合がある）を説明する。図２５は、溝型素
子分離を形成し、ゲート電極をパターニングした後の半
導体装置の断面構造を示している。シリコン基板１のア
ライメントマーク領域１１Ａ，メモリセル領域１１Ｂ及
び周辺回路領域１１Ｃにそれぞれ溝１０Ａ，１０Ｂ及び
１０Ｃが形成され、溝１０Ａ，１０Ｂ及び１０Ｃ溝内に
それぞれシリコン酸化膜２Ａ，２Ｂが埋め込まれてい
る。シリコン基板１内の素子形成領域（メモリセル領域
１１Ｂ，周辺回路領域１１Ｃ）の溝１０Ｂ，１０Ｃ内の
シリコン酸化膜２Ｂ，２Ｃの表面はシリコン基板１の表
面とほぼ同じ高さになっているのに対しアライメントマ
ーク領域１１Ａの溝１０Ａ内のシリコン酸化膜２Ａの表
面はシリコン基板１の表面よりも低くなっている。
およびその製造方法（以下、この製造法を単に「改良方
法」と言う場合がある）を説明する。図２５は、溝型素
子分離を形成し、ゲート電極をパターニングした後の半
導体装置の断面構造を示している。シリコン基板１のア
ライメントマーク領域１１Ａ，メモリセル領域１１Ｂ及
び周辺回路領域１１Ｃにそれぞれ溝１０Ａ，１０Ｂ及び
１０Ｃが形成され、溝１０Ａ，１０Ｂ及び１０Ｃ溝内に
それぞれシリコン酸化膜２Ａ，２Ｂが埋め込まれてい
る。シリコン基板１内の素子形成領域（メモリセル領域
１１Ｂ，周辺回路領域１１Ｃ）の溝１０Ｂ，１０Ｃ内の
シリコン酸化膜２Ｂ，２Ｃの表面はシリコン基板１の表
面とほぼ同じ高さになっているのに対しアライメントマ
ーク領域１１Ａの溝１０Ａ内のシリコン酸化膜２Ａの表
面はシリコン基板１の表面よりも低くなっている。
【００３８】そして、アライメントマーク領域１１Ａ、
メモリセル領域１１Ｂ及び周辺回路領域１１Ｃにはそれ
ぞれゲート電極部１４Ｄ，１４Ｂ及び１４Ｃが形成され
る。
メモリセル領域１１Ｂ及び周辺回路領域１１Ｃにはそれ
ぞれゲート電極部１４Ｄ，１４Ｂ及び１４Ｃが形成され
る。
【００３９】図２６〜図３２は、図２５で示した半導体
装置の製造方法を示す断面図である。以下これらの図を
参照してその製造方法を説明する。
装置の製造方法を示す断面図である。以下これらの図を
参照してその製造方法を説明する。
【００４０】まず、シリコン基板１上に、シリコン酸化
膜３、シリコン窒化膜４を順に形成した後、写真製版技
術および、ドライエッチング技術を用いて所定の領域の
シリコン窒化膜４、シリコン酸化膜３及びシリコン基板
１の一部を除去することにより、図２６に示すようにシ
リコン基板１のアライメントマーク領域１１Ａ，１１Ｂ
及び１１Ｃに所定の深さの溝１０Ａ，１０Ｂ及び１０Ｃ
を形成する。
膜３、シリコン窒化膜４を順に形成した後、写真製版技
術および、ドライエッチング技術を用いて所定の領域の
シリコン窒化膜４、シリコン酸化膜３及びシリコン基板
１の一部を除去することにより、図２６に示すようにシ
リコン基板１のアライメントマーク領域１１Ａ，１１Ｂ
及び１１Ｃに所定の深さの溝１０Ａ，１０Ｂ及び１０Ｃ
を形成する。
【００４１】続いて、図２７に示すように、熱酸化する
ことによって溝１０Ａ，１０Ｂ及び１０Ｃの側面およ
び、底面を酸化した後、ＣＶＤ法によりシリコン酸化膜
２を堆積する。この時、比較的広い幅の溝１０Ａ，１０
Ｃには堆積した膜厚と等しい膜厚分だけ堆積されること
に対し、狭い幅の溝１０Ｂは堆積初期時にシリコン酸化
膜２が埋め込まれるため、溝１０Ｂの底から見たシリコ
ン酸化膜２の膜厚はアライメントマーク領域１１Ａや周
辺回路領域１１Ｃにおける膜厚より厚くなり、溝上シリ
コン酸化膜厚差が生じる。
ことによって溝１０Ａ，１０Ｂ及び１０Ｃの側面およ
び、底面を酸化した後、ＣＶＤ法によりシリコン酸化膜
２を堆積する。この時、比較的広い幅の溝１０Ａ，１０
Ｃには堆積した膜厚と等しい膜厚分だけ堆積されること
に対し、狭い幅の溝１０Ｂは堆積初期時にシリコン酸化
膜２が埋め込まれるため、溝１０Ｂの底から見たシリコ
ン酸化膜２の膜厚はアライメントマーク領域１１Ａや周
辺回路領域１１Ｃにおける膜厚より厚くなり、溝上シリ
コン酸化膜厚差が生じる。
【００４２】次に、図２８に示すように、溝上シリコン
酸化膜厚差を低減するために、写真製版技術を用いて周
辺回路領域１１Ｃの溝１０Ｃ上に形成された埋込シリコ
ン酸化膜２上にレジストパターン５１を形成し、ドライ
エッチングを用いてシリコン酸化膜２の一部を除去す
る。この時、アライメントマーク領域１１Ａの溝１０Ａ
上のシリコン酸化膜２の一部も同時に除去し、その膜厚
を薄くする。
酸化膜厚差を低減するために、写真製版技術を用いて周
辺回路領域１１Ｃの溝１０Ｃ上に形成された埋込シリコ
ン酸化膜２上にレジストパターン５１を形成し、ドライ
エッチングを用いてシリコン酸化膜２の一部を除去す
る。この時、アライメントマーク領域１１Ａの溝１０Ａ
上のシリコン酸化膜２の一部も同時に除去し、その膜厚
を薄くする。
【００４３】続いて、レジストパターン５１を除去した
後、ＣＭＰ（Chemical MechanicalPolishing）法を用い
て全面を研磨して、シリコン窒化膜４上のシリコン酸化
膜２及び溝部のシリコン酸化膜２の一部を除去した後、
リン酸を用いてシリコン窒化膜４を除去し、フッ酸を用
いてシリコン酸化膜３を除去することにより、図２９に
示すように溝型素子分離構造を完成させる。
後、ＣＭＰ（Chemical MechanicalPolishing）法を用い
て全面を研磨して、シリコン窒化膜４上のシリコン酸化
膜２及び溝部のシリコン酸化膜２の一部を除去した後、
リン酸を用いてシリコン窒化膜４を除去し、フッ酸を用
いてシリコン酸化膜３を除去することにより、図２９に
示すように溝型素子分離構造を完成させる。
【００４４】この時、素子形成領域（メモリセル領域１
１Ｂ，周辺回路領域１１Ｃ）の溝１０Ｂ，１０Ｃのシリ
コン酸化膜２の表面はシリコン基板１の表面とほぼ同じ
高さになっていることに対し、アライメントマーク領域
１１Ａの溝１０Ａのシリコン酸化膜２の表面の高さはシ
リコン基板１の表面よりも低くなっており、溝１０Ａ内
のシリコン酸化膜２Ａの表面とシリコン基板１の表面と
の間に生じる高低差によってアライメントマークが形成
される。
１Ｂ，周辺回路領域１１Ｃ）の溝１０Ｂ，１０Ｃのシリ
コン酸化膜２の表面はシリコン基板１の表面とほぼ同じ
高さになっていることに対し、アライメントマーク領域
１１Ａの溝１０Ａのシリコン酸化膜２の表面の高さはシ
リコン基板１の表面よりも低くなっており、溝１０Ａ内
のシリコン酸化膜２Ａの表面とシリコン基板１の表面と
の間に生じる高低差によってアライメントマークが形成
される。
【００４５】次に、イオン注入により素子形成領域の所
定の領域にｎウエル、ｐウエルを形成し、電界効果型ト
ランジスタのしきい値制御のためイオン注入を行った
後、図３０に示すように、熱酸化によりゲート酸化膜６
を形成し、ゲート酸化膜６上にリンをドーピングしたポ
リシリコン膜７、タングステンシリサイド膜８を順に形
成する。
定の領域にｎウエル、ｐウエルを形成し、電界効果型ト
ランジスタのしきい値制御のためイオン注入を行った
後、図３０に示すように、熱酸化によりゲート酸化膜６
を形成し、ゲート酸化膜６上にリンをドーピングしたポ
リシリコン膜７、タングステンシリサイド膜８を順に形
成する。
【００４６】次に、図３１に示すように、素子分離形成
工程で形成したアライメントマーク（溝１０Ａ内のシリ
コン酸化膜２Ａ）を用いて写真製版技術により素子分離
領域にゲート電極を重ね合わせるためのレジストパター
ン５９を形成する。
工程で形成したアライメントマーク（溝１０Ａ内のシリ
コン酸化膜２Ａ）を用いて写真製版技術により素子分離
領域にゲート電極を重ね合わせるためのレジストパター
ン５９を形成する。
【００４７】その後、図３２に示すように、レジストパ
ターン５９をマスクとしてタングステンシリサイド膜
８、ポリシリコン膜７をドライエッチングにより除去す
ることにより、アライメントマーク領域１１Ａ、メモリ
セル領域１１Ｂ及び周辺回路領域１１Ｃにそれぞれにゲ
ート電極部１４Ｄ，１４Ｂ及び１４Ｃを形成する。
ターン５９をマスクとしてタングステンシリサイド膜
８、ポリシリコン膜７をドライエッチングにより除去す
ることにより、アライメントマーク領域１１Ａ、メモリ
セル領域１１Ｂ及び周辺回路領域１１Ｃにそれぞれにゲ
ート電極部１４Ｄ，１４Ｂ及び１４Ｃを形成する。
【００４８】図３３は、図３２で示したゲート電極部１
４形成後にさらなる工程を経て製造されたＤＲＡＭの構
造を示す断面図である。以下、図３２で示した構造から
追加された部分を説明する。
４形成後にさらなる工程を経て製造されたＤＲＡＭの構
造を示す断面図である。以下、図３２で示した構造から
追加された部分を説明する。
【００４９】シリコン基板１のメモリセル領域１１Ｂの
表面内にはゲート電極部１４Ｂに隣接して拡散領域１５
及び１６が形成され、周辺回路領域１１Ｃの表面内には
ゲート電極部１４Ｃに隣接して拡散領域１７が形成され
る。
表面内にはゲート電極部１４Ｂに隣接して拡散領域１５
及び１６が形成され、周辺回路領域１１Ｃの表面内には
ゲート電極部１４Ｃに隣接して拡散領域１７が形成され
る。
【００５０】シリコン基板１上の全面に層間絶縁膜１８
が形成され、拡散領域１６上の層間絶縁膜１８を貫通し
てコンタクトホール１９が形成され、コンタクトホール
１９を介して拡散領域１６と電気的に接続されるビット
線２２が層間絶縁膜１８上の一部及びコンタクトホール
１９中に形成される。ビット線２２はポリシリコン膜２
０及びチタンシリサイド膜２１から構成される。
が形成され、拡散領域１６上の層間絶縁膜１８を貫通し
てコンタクトホール１９が形成され、コンタクトホール
１９を介して拡散領域１６と電気的に接続されるビット
線２２が層間絶縁膜１８上の一部及びコンタクトホール
１９中に形成される。ビット線２２はポリシリコン膜２
０及びチタンシリサイド膜２１から構成される。
【００５１】コンタクトホール１９の形成の写真製版に
おいては、後に詳述するが、アライメントマーク領域１
１Ａに形成されたダミーゲート電極部１４Ｄをアライメ
ントマークとして重ね合わせて行っている。
おいては、後に詳述するが、アライメントマーク領域１
１Ａに形成されたダミーゲート電極部１４Ｄをアライメ
ントマークとして重ね合わせて行っている。
【００５２】層間絶縁膜１８上にビット線２２を覆って
層間絶縁膜２３が形成され、拡散領域１５上の層間絶縁
膜１８及び２３を貫通してコンタクトホール２４が形成
され、コンタクトホール２４を介して拡散領域１５と電
気的に接続されるストレージノード２５が層間絶縁膜２
３上の一部及びコンタクトホール２４中に形成される。
層間絶縁膜２３が形成され、拡散領域１５上の層間絶縁
膜１８及び２３を貫通してコンタクトホール２４が形成
され、コンタクトホール２４を介して拡散領域１５と電
気的に接続されるストレージノード２５が層間絶縁膜２
３上の一部及びコンタクトホール２４中に形成される。
【００５３】ストレージノードコンタクト用のコンタク
トホール２４の写真製版においても、後に詳述するが、
ダミーゲート電極部１４Ｄをアライメントマークとして
重ね合わせて行っている。ストレージノード２５上には
キャパシタ絶縁膜２６を介してセルプレート電極２７が
形成される。
トホール２４の写真製版においても、後に詳述するが、
ダミーゲート電極部１４Ｄをアライメントマークとして
重ね合わせて行っている。ストレージノード２５上には
キャパシタ絶縁膜２６を介してセルプレート電極２７が
形成される。
【００５４】層間絶縁膜２３上に、ストレージノード２
５，キャパシタ絶縁膜２６及び拡散領域１７を覆って層
間絶縁膜２８が形成され、拡散領域１７上の層間絶縁膜
１８，２３及び２８を貫通してコンタクトホール２９が
形成され、コンタクトホール２９を介して拡散領域１７
と電気的に接続されるＡｌ配線層３０が層間絶縁膜２８
上の一部及びコンタクトホール２９中に形成される。
５，キャパシタ絶縁膜２６及び拡散領域１７を覆って層
間絶縁膜２８が形成され、拡散領域１７上の層間絶縁膜
１８，２３及び２８を貫通してコンタクトホール２９が
形成され、コンタクトホール２９を介して拡散領域１７
と電気的に接続されるＡｌ配線層３０が層間絶縁膜２８
上の一部及びコンタクトホール２９中に形成される。
【００５５】Ａｌ配線層３０形成用のコンタクトホール
２９の写真製版においても、後に詳述するが、ダミーゲ
ート電極部１４Ｄをアライメントマークとして重ね合わ
せを行っている。
２９の写真製版においても、後に詳述するが、ダミーゲ
ート電極部１４Ｄをアライメントマークとして重ね合わ
せを行っている。
【００５６】以下、図３３で示した構造のダイナミック
ＲＡＭの製造方法を説明する。まず、図２６〜図３２で
示した製造方法を経て、図３２で示すように、ゲート電
極部１４Ｂ〜１４Ｄを形成する。以降、図３４〜図３７
で示す製造工程を実行する。
ＲＡＭの製造方法を説明する。まず、図２６〜図３２で
示した製造方法を経て、図３２で示すように、ゲート電
極部１４Ｂ〜１４Ｄを形成する。以降、図３４〜図３７
で示す製造工程を実行する。
【００５７】まず、拡散領域１５〜１７をイオン注入に
より形成した後、図３４に示すように、ＣＶＤ法によ
り、ゲート電極部１４Ｂ〜１４Ｄを覆って全面に層間絶
縁膜１８を形成し、ダミーゲート電極部１４Ｄをアライ
メントマークとして用いた写真製版技術によりゲート電
極部１４Ｂの拡散領域１６上にコンタクトホール１９を
重ね合わせるパターンを形成し、ドライエッチング技術
を用いて拡散領域１５上の層間絶縁膜１８を貫通させて
コンタクトホール１９を開口する。
より形成した後、図３４に示すように、ＣＶＤ法によ
り、ゲート電極部１４Ｂ〜１４Ｄを覆って全面に層間絶
縁膜１８を形成し、ダミーゲート電極部１４Ｄをアライ
メントマークとして用いた写真製版技術によりゲート電
極部１４Ｂの拡散領域１６上にコンタクトホール１９を
重ね合わせるパターンを形成し、ドライエッチング技術
を用いて拡散領域１５上の層間絶縁膜１８を貫通させて
コンタクトホール１９を開口する。
【００５８】続いて、リンをドーピングしたポリシリコ
ン膜２０、チタンシリサイド膜２１を順に形成し、写真
製版技術とドライエッチングによりビット線２２を形成
し、ＣＶＤ法により第２の層間絶縁膜２３を形成する。
ン膜２０、チタンシリサイド膜２１を順に形成し、写真
製版技術とドライエッチングによりビット線２２を形成
し、ＣＶＤ法により第２の層間絶縁膜２３を形成する。
【００５９】続いて、図３５に示すように、ダミーゲー
ト電極部１４Ｄをアライメントマークとして用いて写真
製版技術によりゲート電極部１４Ｂの拡散領域１７上に
コンタクトホール２４を重ね合わせるパターンを形成
し、ドライエッチング技術を用いて拡散領域１６上の層
間絶縁膜１８及び２３を貫通してコンタクトホール２４
を開口する。続いて、リンをドーピングしたポリシリコ
ン膜を形成し、写真製版技術とドライエッチングにより
ストレージノード２５を形成し、キャパシタ絶縁膜２６
をストレージノード２５を覆って形成し、全面にリンを
ドーピングしたポリシリコン膜をＣＶＤ法により形成
し、写真製版技術とドライエッチングによりセルプレー
ト電極２７を形成する。
ト電極部１４Ｄをアライメントマークとして用いて写真
製版技術によりゲート電極部１４Ｂの拡散領域１７上に
コンタクトホール２４を重ね合わせるパターンを形成
し、ドライエッチング技術を用いて拡散領域１６上の層
間絶縁膜１８及び２３を貫通してコンタクトホール２４
を開口する。続いて、リンをドーピングしたポリシリコ
ン膜を形成し、写真製版技術とドライエッチングにより
ストレージノード２５を形成し、キャパシタ絶縁膜２６
をストレージノード２５を覆って形成し、全面にリンを
ドーピングしたポリシリコン膜をＣＶＤ法により形成
し、写真製版技術とドライエッチングによりセルプレー
ト電極２７を形成する。
【００６０】次に、図３６に示すように、ＣＶＤ法によ
り層間絶縁膜２８を形成し、ダミーゲート電極部１４Ｄ
をアライメントマークを用いた写真製版技術によりゲー
ト電極部１４Ｃの拡散領域１７上等にコンタクトホール
２９を重ね合わせるパターンを形成し、ドライエッチン
グ技術を用いて拡散領域１７上等に層間絶縁膜１８，２
３及び２８を貫通してコンタクトホール２９を開口す
る。
り層間絶縁膜２８を形成し、ダミーゲート電極部１４Ｄ
をアライメントマークを用いた写真製版技術によりゲー
ト電極部１４Ｃの拡散領域１７上等にコンタクトホール
２９を重ね合わせるパターンを形成し、ドライエッチン
グ技術を用いて拡散領域１７上等に層間絶縁膜１８，２
３及び２８を貫通してコンタクトホール２９を開口す
る。
【００６１】続いて、図３７に示すように、スパッタ法
によりアルミ配線をデポし、写真製版技術とドライエッ
チングにより配線層を形成する。
によりアルミ配線をデポし、写真製版技術とドライエッ
チングにより配線層を形成する。
【００６２】このように、ゲート電極部１４Ｂ〜１４Ｄ
の重ね合わせを精度よく行うためにアライメントマーク
領域１１Ａの溝１０Ａ内のシリコン酸化膜２Ａの表面と
シリコン基板１の表面との間に高低差を設けていた。
の重ね合わせを精度よく行うためにアライメントマーク
領域１１Ａの溝１０Ａ内のシリコン酸化膜２Ａの表面と
シリコン基板１の表面との間に高低差を設けていた。
【００６３】しかしながら、この構造では、ゲート電極
材料であるポリシリコン膜７及びタングステンシリサイ
ド膜８の形成時に、溝１０Ａのエッジ部のゲート電極材
料膜厚が厚くなっているために、図３８に示すように、
ゲート電極部１４Ｂ〜１４Ｄ形成のエッチングの際に、
溝１０Ａのエッジ部近傍領域にゲート電極材料のエッチ
ング残４１が発生する。このエッチング残４１は、後工
程ではがれることにより容易に素子形成領域（メモリセ
ル領域１１Ｂ，周辺回路領域１１Ｃ）に移動し、配線を
短絡させ素子の歩留まりを低下させる要因となる。
材料であるポリシリコン膜７及びタングステンシリサイ
ド膜８の形成時に、溝１０Ａのエッジ部のゲート電極材
料膜厚が厚くなっているために、図３８に示すように、
ゲート電極部１４Ｂ〜１４Ｄ形成のエッチングの際に、
溝１０Ａのエッジ部近傍領域にゲート電極材料のエッチ
ング残４１が発生する。このエッチング残４１は、後工
程ではがれることにより容易に素子形成領域（メモリセ
ル領域１１Ｂ，周辺回路領域１１Ｃ）に移動し、配線を
短絡させ素子の歩留まりを低下させる要因となる。
【００６４】さらに、上記改良方法では、ビット線コン
タクト用のコンタクトホール１９、ストレージコンタク
ト用のコンタクトホール２４及びアルミ配線用のコンタ
クトホール２９の写真製版工程は、アライメントマーク
領域１１Ａに形成したゲート電極部１４Ｂをアライメン
トマークとして重ね合わせることで行われていた。その
結果、ゲート電極部１４Ｂ，１４Ｃの位置合わせは精度
よく行われるが、分離領域（シリコン酸化膜２Ｂ，２
Ｃ）あるいは活性領域１５〜１７との重ね合わせは間接
重ね合わせになるために重ね合わせズレが大きくなると
いった問題点がある。
タクト用のコンタクトホール１９、ストレージコンタク
ト用のコンタクトホール２４及びアルミ配線用のコンタ
クトホール２９の写真製版工程は、アライメントマーク
領域１１Ａに形成したゲート電極部１４Ｂをアライメン
トマークとして重ね合わせることで行われていた。その
結果、ゲート電極部１４Ｂ，１４Ｃの位置合わせは精度
よく行われるが、分離領域（シリコン酸化膜２Ｂ，２
Ｃ）あるいは活性領域１５〜１７との重ね合わせは間接
重ね合わせになるために重ね合わせズレが大きくなると
いった問題点がある。
【００６５】間接重ね合わせについて説明する。ダミー
ゲート電極部１４Ｄの位置合わせは溝１０Ａ内に形成さ
れたシリコン酸化膜２Ａをアライメントマークとして用
いて形成される（第１の位置合わせ）。さらに、上記コ
ンタクトホール１９，２４及び２９の位置合わせはダミ
ーゲート電極部１４Ｄをアライメントマークとして用い
て形成される（第２の位置合わせ）。したがって、分離
領域（シリコン酸化膜２Ｂ，２Ｃ）あるいは活性領域１
５〜１７との重ね合わせズレは、第１及び第２の位置合
わせによってそれぞれ生じる位置ズレ（第１及び第２の
位置合わせにおってランダムに生じるズレそれぞれの標
準偏差をαとする）の総和となり、第１及び第２の位置
合わせの組合せによる標準偏差（√２・α）となり、許
容できないレベルに達する。
ゲート電極部１４Ｄの位置合わせは溝１０Ａ内に形成さ
れたシリコン酸化膜２Ａをアライメントマークとして用
いて形成される（第１の位置合わせ）。さらに、上記コ
ンタクトホール１９，２４及び２９の位置合わせはダミ
ーゲート電極部１４Ｄをアライメントマークとして用い
て形成される（第２の位置合わせ）。したがって、分離
領域（シリコン酸化膜２Ｂ，２Ｃ）あるいは活性領域１
５〜１７との重ね合わせズレは、第１及び第２の位置合
わせによってそれぞれ生じる位置ズレ（第１及び第２の
位置合わせにおってランダムに生じるズレそれぞれの標
準偏差をαとする）の総和となり、第１及び第２の位置
合わせの組合せによる標準偏差（√２・α）となり、許
容できないレベルに達する。
【００６６】上記位置ズレの結果、図３９に示すよう
に、メモリセル領域１１Ｂ（周辺回路領域１１Ｃ）の素
子分離用シリコン酸化膜４２（シリコン酸化膜２Ｂ，２
Ｃに相当）上の一部に層間絶縁膜４３（層間絶縁膜１
８，２３及び２８に相当）を貫通してコンタクトホール
４４（コンタクトホール１９，２４及び２９に相当）が
誤って形成される場合が生じる。この場合、層間絶縁膜
４３は素子分離用シリコン酸化膜４２と同じ酸化膜であ
るためにエッチングの際に、溝内の素子分離用シリコン
酸化膜４２も同時に除去されて異常堀込み領域４５が形
成されるため、コンタクトホール４４の形成時にダメー
ジを受けて、活性領域との接合特性が劣化するという問
題点が生じる。
に、メモリセル領域１１Ｂ（周辺回路領域１１Ｃ）の素
子分離用シリコン酸化膜４２（シリコン酸化膜２Ｂ，２
Ｃに相当）上の一部に層間絶縁膜４３（層間絶縁膜１
８，２３及び２８に相当）を貫通してコンタクトホール
４４（コンタクトホール１９，２４及び２９に相当）が
誤って形成される場合が生じる。この場合、層間絶縁膜
４３は素子分離用シリコン酸化膜４２と同じ酸化膜であ
るためにエッチングの際に、溝内の素子分離用シリコン
酸化膜４２も同時に除去されて異常堀込み領域４５が形
成されるため、コンタクトホール４４の形成時にダメー
ジを受けて、活性領域との接合特性が劣化するという問
題点が生じる。
【００６７】また、上記の問題点を回避するために、シ
リコン酸化膜２Ａをコンタクトホール形成用のアライメ
ントマークとして用いて重ね合わせを行うことが考えら
れるが、層間絶縁膜４３は平坦化されているためにシリ
コン酸化膜２Ａの表面とシリコン基板１の表面との間の
高低差が層間絶縁膜４３の表面にはあまり反映されずマ
ーク検出が困難となる。加えて、層間絶縁膜４３とシリ
コン酸化膜２Ａとが同種の膜であるために、その膜厚差
によりマーク検出を行うことが困難となり、精度よく重
ね合わせることが難しいという問題があり実用的ではな
い。
リコン酸化膜２Ａをコンタクトホール形成用のアライメ
ントマークとして用いて重ね合わせを行うことが考えら
れるが、層間絶縁膜４３は平坦化されているためにシリ
コン酸化膜２Ａの表面とシリコン基板１の表面との間の
高低差が層間絶縁膜４３の表面にはあまり反映されずマ
ーク検出が困難となる。加えて、層間絶縁膜４３とシリ
コン酸化膜２Ａとが同種の膜であるために、その膜厚差
によりマーク検出を行うことが困難となり、精度よく重
ね合わせることが難しいという問題があり実用的ではな
い。
【００６８】この発明は、上記問題点を含む上記改良方
法をさらに発展させたもので、アライメントマーク領域
１１Ａにある活性領域の位置を規定する溝１０Ａの少な
くともエッジ部に第一配線材料を残すことにより、エッ
チング残の発生を抑制させ集積回路の高歩留まりを達成
することを第１の目的とする。
法をさらに発展させたもので、アライメントマーク領域
１１Ａにある活性領域の位置を規定する溝１０Ａの少な
くともエッジ部に第一配線材料を残すことにより、エッ
チング残の発生を抑制させ集積回路の高歩留まりを達成
することを第１の目的とする。
【００６９】加えて、アライメントマーク領域１１Ａに
ある活性領域の位置を規定する溝１０Ａ及びシリコン酸
化膜２Ａによって構成されたアライメントマーク上全面
に第一配線材料を残すことにより、活性領域を規定する
アライメントマークによって生じる高低差をアライメン
トマーク上に形成される第一配線材料の表面の高低差に
反映させ、この高低差をアライメントマークとして、ア
ルミ配線、ビット線コンタクト、ストレージノードコン
タクト用のコンタクトホールの重ね合わせを行い、上記
コンタクトホールと活性領域との重ね合わせを精度よく
行い接合劣化を低減することを第２の目的としている。
ある活性領域の位置を規定する溝１０Ａ及びシリコン酸
化膜２Ａによって構成されたアライメントマーク上全面
に第一配線材料を残すことにより、活性領域を規定する
アライメントマークによって生じる高低差をアライメン
トマーク上に形成される第一配線材料の表面の高低差に
反映させ、この高低差をアライメントマークとして、ア
ルミ配線、ビット線コンタクト、ストレージノードコン
タクト用のコンタクトホールの重ね合わせを行い、上記
コンタクトホールと活性領域との重ね合わせを精度よく
行い接合劣化を低減することを第２の目的としている。
【００７０】＜実施の形態１＞図１は実施の形態１であ
る半導体装置（ＤＲＡＭ）の構造を示す断面図である。
なお、図１は、溝型素子分離領域であるシリコン酸化膜
２Ａ〜２Ｃを形成し、ゲート電極部１４Ａ〜１４Ｃ（１
４Ｄ）をパターニングした後の半導体装置の断面構造を
示している。
る半導体装置（ＤＲＡＭ）の構造を示す断面図である。
なお、図１は、溝型素子分離領域であるシリコン酸化膜
２Ａ〜２Ｃを形成し、ゲート電極部１４Ａ〜１４Ｃ（１
４Ｄ）をパターニングした後の半導体装置の断面構造を
示している。
【００７１】図１に示すように、シリコン基板１のアラ
イメントマーク領域１１Ａ、メモリセル領域１１Ｂ及び
周辺回路領域１１Ｃにそれぞれ溝１０Ａ〜１０Ｃが形成
され、溝１０Ａ〜１０Ｃ内にシリコン酸化膜２Ａ〜２Ｃ
が埋め込まれている。シリコン基板１内の素子形成領域
（メモリセル領域１１Ｂ，周辺回路領域１１Ｃ）の溝１
０Ｂ，１０Ｃ内のシリコン酸化膜２の表面はシリコン基
板１の表面とほぼ同じ高さになっているのに対し、アラ
イメントマーク領域１１Ａの溝１０Ａ内のシリコン酸化
膜２の表面はシリコン基板１の表面よりも低くなってい
る。また、メモリセル領域１１Ｂ及び周辺回路領域１１
Ｃにはゲート電極部１４Ｂ及び１４Ｃが形成される。
イメントマーク領域１１Ａ、メモリセル領域１１Ｂ及び
周辺回路領域１１Ｃにそれぞれ溝１０Ａ〜１０Ｃが形成
され、溝１０Ａ〜１０Ｃ内にシリコン酸化膜２Ａ〜２Ｃ
が埋め込まれている。シリコン基板１内の素子形成領域
（メモリセル領域１１Ｂ，周辺回路領域１１Ｃ）の溝１
０Ｂ，１０Ｃ内のシリコン酸化膜２の表面はシリコン基
板１の表面とほぼ同じ高さになっているのに対し、アラ
イメントマーク領域１１Ａの溝１０Ａ内のシリコン酸化
膜２の表面はシリコン基板１の表面よりも低くなってい
る。また、メモリセル領域１１Ｂ及び周辺回路領域１１
Ｃにはゲート電極部１４Ｂ及び１４Ｃが形成される。
【００７２】さらに、シリコン酸化膜２Ａの表面を含む
溝１０Ａを覆ってゲート酸化膜６、ポリシリコン膜７及
びタングステンシリサイド膜８が堆積されてダミーゲー
ト電極部１４Ａを形成している。なお、図１の破線で示
すように、アライメントマーク領域１１Ａの溝１０Ａ以
外の所定の領域にダミーゲート電極部１４Ｄを形成して
も良い。
溝１０Ａを覆ってゲート酸化膜６、ポリシリコン膜７及
びタングステンシリサイド膜８が堆積されてダミーゲー
ト電極部１４Ａを形成している。なお、図１の破線で示
すように、アライメントマーク領域１１Ａの溝１０Ａ以
外の所定の領域にダミーゲート電極部１４Ｄを形成して
も良い。
【００７３】図１に示すように、溝１０Ａのエッジ部近
傍領域はゲート酸化膜６、ポリシリコン膜７及びタング
ステンシリサイド膜８からなるダミーゲート電極１４Ａ
が形成されているため、エッチング残が発生しない構造
となり、エッチング残に起因する歩留まりの低下を低減
するという第１の目的の達成を図っている。
傍領域はゲート酸化膜６、ポリシリコン膜７及びタング
ステンシリサイド膜８からなるダミーゲート電極１４Ａ
が形成されているため、エッチング残が発生しない構造
となり、エッチング残に起因する歩留まりの低下を低減
するという第１の目的の達成を図っている。
【００７４】図２〜図８は、図１で示した構造の半導体
装置の製造方法を示す断面図である。以下、図２〜図８
を参照して製造方法の説明を行う。
装置の製造方法を示す断面図である。以下、図２〜図８
を参照して製造方法の説明を行う。
【００７５】シリコン基板１上に、１００オンク゛ストロームか
ら５００オンク゛ストロームの厚さのシリコン酸化膜３、１００
０オンク゛ストロームから３０００オンク゛ストロームの厚さのシリコン窒
化膜４を順に形成した後、写真製版技術および、ドライ
エッチング技術を用いて所定の領域のシリコン窒化膜
４、シリコン酸化膜３、およびシリコン基板１を深さ２
０００オンク゛ストロームから４０００オンク゛ストローム程度エッチング
することにより、図２に示すように、シリコン基板１に
所定の深さの溝１０Ａ，１０Ｂ及び１０Ｃを形成する。
ら５００オンク゛ストロームの厚さのシリコン酸化膜３、１００
０オンク゛ストロームから３０００オンク゛ストロームの厚さのシリコン窒
化膜４を順に形成した後、写真製版技術および、ドライ
エッチング技術を用いて所定の領域のシリコン窒化膜
４、シリコン酸化膜３、およびシリコン基板１を深さ２
０００オンク゛ストロームから４０００オンク゛ストローム程度エッチング
することにより、図２に示すように、シリコン基板１に
所定の深さの溝１０Ａ，１０Ｂ及び１０Ｃを形成する。
【００７６】続いて、図３に示すように、溝１０Ａ，１
０Ｂ及び１０Ｃの側面および底面に熱酸化によって１０
０オンク゛ストロームから３００オンク゛ストローム程度の酸化膜を形成し
た後、ＣＶＤ法によりシリコン酸化膜２を５０００オンク゛
ストロームから１００００オンク゛ストロームの厚さ堆積する。この
時、広い幅の溝１０Ａ及び溝１０Ｃには堆積した膜厚と
等しい膜厚分だけ堆積されることに対し、狭い幅の溝１
０Ｂは堆積初期時にシリコン酸化膜２が埋め込まれるた
め、溝１０Ｂの底から見たシリコン酸化膜２の膜厚はア
ライメントマーク領域１１Ａや周辺回路領域１１Ｃにお
ける膜厚より厚くなり、溝上シリコン酸化膜厚差が生じ
る。
０Ｂ及び１０Ｃの側面および底面に熱酸化によって１０
０オンク゛ストロームから３００オンク゛ストローム程度の酸化膜を形成し
た後、ＣＶＤ法によりシリコン酸化膜２を５０００オンク゛
ストロームから１００００オンク゛ストロームの厚さ堆積する。この
時、広い幅の溝１０Ａ及び溝１０Ｃには堆積した膜厚と
等しい膜厚分だけ堆積されることに対し、狭い幅の溝１
０Ｂは堆積初期時にシリコン酸化膜２が埋め込まれるた
め、溝１０Ｂの底から見たシリコン酸化膜２の膜厚はア
ライメントマーク領域１１Ａや周辺回路領域１１Ｃにお
ける膜厚より厚くなり、溝上シリコン酸化膜厚差が生じ
る。
【００７７】次に、図４に示すように、溝上シリコン酸
化膜厚差を低減するために、写真製版技術を用いて溝１
０Ｃ上の埋込シリコン酸化膜２上にレジストパターン５
１を形成し、ドライエッチングを用いてシリコン酸化膜
２の一部を除去する。
化膜厚差を低減するために、写真製版技術を用いて溝１
０Ｃ上の埋込シリコン酸化膜２上にレジストパターン５
１を形成し、ドライエッチングを用いてシリコン酸化膜
２の一部を除去する。
【００７８】この時、アライメントマーク領域１１Ａの
溝１０Ａ上の酸化膜２の一部も同時に除去し、埋込酸化
膜厚を薄くし、後述するＣＭＰ（Chemical Mechanical
Polishing）研磨処理後にはシリコン基板１の表面より
も３００オンク゛ストロームから２０００オンク゛ストローム低くなるよう
に設定する。
溝１０Ａ上の酸化膜２の一部も同時に除去し、埋込酸化
膜厚を薄くし、後述するＣＭＰ（Chemical Mechanical
Polishing）研磨処理後にはシリコン基板１の表面より
も３００オンク゛ストロームから２０００オンク゛ストローム低くなるよう
に設定する。
【００７９】続いて、レジストパターン５１を除去した
後、ＣＭＰ法を用いて全面を研磨して、シリコン窒化膜
４上のシリコン酸化膜２、および溝１０Ａ〜１０Ｃ上の
シリコン酸化膜２の一部を除去する。次にリン酸を用い
てシリコン窒化膜４を除去し、フッ酸を用いてシリコン
酸化膜３を除去することにより、図５に示すような溝型
素子分離構造を完成させる。この時、素子形成領域の溝
１０Ｂ及び溝１０Ｃのシリコン酸化膜２Ｂ及び２Ｃの表
面はシリコン基板１の表面とほぼ同じ高さになっている
のに対し、アライメントマーク領域１１Ａの溝１０Ａの
シリコン酸化膜２Ａの表面はシリコン基板１の表面より
も３００オンク゛ストロームから２０００オンク゛ストローム程度低くなっ
ている。このように、埋込シリコン酸化膜２Ａの表面と
シリコン基板１との間の高低差を３０nm以上にすれば十
分高いアライメント精度を得ることができる。
後、ＣＭＰ法を用いて全面を研磨して、シリコン窒化膜
４上のシリコン酸化膜２、および溝１０Ａ〜１０Ｃ上の
シリコン酸化膜２の一部を除去する。次にリン酸を用い
てシリコン窒化膜４を除去し、フッ酸を用いてシリコン
酸化膜３を除去することにより、図５に示すような溝型
素子分離構造を完成させる。この時、素子形成領域の溝
１０Ｂ及び溝１０Ｃのシリコン酸化膜２Ｂ及び２Ｃの表
面はシリコン基板１の表面とほぼ同じ高さになっている
のに対し、アライメントマーク領域１１Ａの溝１０Ａの
シリコン酸化膜２Ａの表面はシリコン基板１の表面より
も３００オンク゛ストロームから２０００オンク゛ストローム程度低くなっ
ている。このように、埋込シリコン酸化膜２Ａの表面と
シリコン基板１との間の高低差を３０nm以上にすれば十
分高いアライメント精度を得ることができる。
【００８０】次に、イオン注入によりｎウエル、ｐウエ
ルを形成し、電界効果型トランジスタのしきい値制御の
ためチャネルとなる領域にイオン注入を行った後、図６
に示すように、熱酸化により厚さ４０オンク゛ストロームから１
００オンク゛ストロームのゲート酸化膜６を形成し、ゲート酸化
膜６上に厚さ３００オンク゛ストロームから１５００オンク゛ストロームの
リンをドーピングしたポリシリコン膜７をＣＶＤ法によ
り堆積し、厚さ３００オンク゛ストロームから１５００オンク゛ストローム
のタングステンシリサイド膜８をスパッタ法により順に
形成する。
ルを形成し、電界効果型トランジスタのしきい値制御の
ためチャネルとなる領域にイオン注入を行った後、図６
に示すように、熱酸化により厚さ４０オンク゛ストロームから１
００オンク゛ストロームのゲート酸化膜６を形成し、ゲート酸化
膜６上に厚さ３００オンク゛ストロームから１５００オンク゛ストロームの
リンをドーピングしたポリシリコン膜７をＣＶＤ法によ
り堆積し、厚さ３００オンク゛ストロームから１５００オンク゛ストローム
のタングステンシリサイド膜８をスパッタ法により順に
形成する。
【００８１】次に、図７に示すように、素子分離形成工
程で形成したアライメントマーク（溝１０Ａ内のシリコ
ン酸化膜２Ａ）を用いて写真製版技術により素子分離領
域にゲート電極部１４Ｂ及び１４Ｃを重ね合わせるレジ
ストパターン５２を形成する。この時、アライメントマ
ーク領域１１Ａの溝１０Ａ及びその周辺領域上にもレジ
ストパターン５２を形成する。この際、溝１０Ａのエッ
ジ部から溝１０Ａ周辺のオーバラップ量は重ね合わせズ
レ量よりも大きく設定するようにする。
程で形成したアライメントマーク（溝１０Ａ内のシリコ
ン酸化膜２Ａ）を用いて写真製版技術により素子分離領
域にゲート電極部１４Ｂ及び１４Ｃを重ね合わせるレジ
ストパターン５２を形成する。この時、アライメントマ
ーク領域１１Ａの溝１０Ａ及びその周辺領域上にもレジ
ストパターン５２を形成する。この際、溝１０Ａのエッ
ジ部から溝１０Ａ周辺のオーバラップ量は重ね合わせズ
レ量よりも大きく設定するようにする。
【００８２】次に、図８に示すように、レジストパター
ン５２をマスクとして用いてタングステンシリサイド膜
８、ポリシリコン膜７をドライエッチングにより除去す
ることにより、素子形成領域にゲート電極部１４Ｂ及び
１４Ｃを形成すると同時にアライメントマーク１１Ａ上
にもゲート電極材料を残存させてダミーゲート電極部１
４Ａを形成する。ダミーゲート電極部１４Ａによって溝
１０Ａのエッジ部近傍領域へのエッチング残の発生は起
こらなくなり、エッチング残による歩留まりの低下を抑
制するという第１の目的を達成することが可能となる。
ン５２をマスクとして用いてタングステンシリサイド膜
８、ポリシリコン膜７をドライエッチングにより除去す
ることにより、素子形成領域にゲート電極部１４Ｂ及び
１４Ｃを形成すると同時にアライメントマーク１１Ａ上
にもゲート電極材料を残存させてダミーゲート電極部１
４Ａを形成する。ダミーゲート電極部１４Ａによって溝
１０Ａのエッジ部近傍領域へのエッチング残の発生は起
こらなくなり、エッチング残による歩留まりの低下を抑
制するという第１の目的を達成することが可能となる。
【００８３】なお、ポリシリコン膜７とタングステンシ
リサイド膜８との積層構造は、光を透過させないためア
ライメント処理時に埋込シリコン酸化膜２Ａを直接に画
像認識することは不可能であるが、埋込シリコン酸化膜
２Ａの表面とシリコン基板１の表面との高低差が上部に
形成されるタングステンシリサイド膜８に反映されるた
め、回折光によりマーク検出を行う第１の方法でも画像
認識による検出する第２の方法でも高精度にアライメン
ト処理を行ってゲート電極１４Ｂ，１４Ｃを形成するこ
とができる。
リサイド膜８との積層構造は、光を透過させないためア
ライメント処理時に埋込シリコン酸化膜２Ａを直接に画
像認識することは不可能であるが、埋込シリコン酸化膜
２Ａの表面とシリコン基板１の表面との高低差が上部に
形成されるタングステンシリサイド膜８に反映されるた
め、回折光によりマーク検出を行う第１の方法でも画像
認識による検出する第２の方法でも高精度にアライメン
ト処理を行ってゲート電極１４Ｂ，１４Ｃを形成するこ
とができる。
【００８４】ゲート電極１４Ａ〜１４Ｃ形成用の第１の
電極材料がポリシリコンと金属の積層構造あるいは金属
である場合も同様に光を透過させないが、埋込シリコン
酸化膜２Ａの表面とシリコン基板１の表面との間の高低
差が上部に形成される第１の電極材料に十分反映される
ため問題ない。
電極材料がポリシリコンと金属の積層構造あるいは金属
である場合も同様に光を透過させないが、埋込シリコン
酸化膜２Ａの表面とシリコン基板１の表面との間の高低
差が上部に形成される第１の電極材料に十分反映される
ため問題ない。
【００８５】また、図７及び図８の工程時において、図
７の破線に示すように、アライメントマーク領域１１Ａ
の溝１０Ａ以外の所定領域上にもダミーゲート電極部１
４Ｄを重ね合わせるためのレジストパターン５２を形成
し、図８の破線で示すように、アライメントマーク領域
１１Ａの溝１０Ａ外の所定領域上にダミーゲート電極部
１４Ｄを形成してもよい。
７の破線に示すように、アライメントマーク領域１１Ａ
の溝１０Ａ以外の所定領域上にもダミーゲート電極部１
４Ｄを重ね合わせるためのレジストパターン５２を形成
し、図８の破線で示すように、アライメントマーク領域
１１Ａの溝１０Ａ外の所定領域上にダミーゲート電極部
１４Ｄを形成してもよい。
【００８６】アライメントマーク領域１１Ａの溝１０Ａ
外の所定領域上にダミーゲート電極部１４Ｄを形成する
のは、図３４〜図３７で示した改良方法と同様に、活性
領域とのコンタクトホール形成用のアライメントマーク
として用いるためである。しかしながら、実施の形態３
で後述するが、ダミーゲート電極部１４Ａを活性領域と
のコンタクトホール形成用のアライメントマークとして
用いることができるため、ダミーゲート電極部１４Ｄは
必要不可欠な存在ではない。
外の所定領域上にダミーゲート電極部１４Ｄを形成する
のは、図３４〜図３７で示した改良方法と同様に、活性
領域とのコンタクトホール形成用のアライメントマーク
として用いるためである。しかしながら、実施の形態３
で後述するが、ダミーゲート電極部１４Ａを活性領域と
のコンタクトホール形成用のアライメントマークとして
用いることができるため、ダミーゲート電極部１４Ｄは
必要不可欠な存在ではない。
【００８７】なお、上記説明では、ゲート電極材料とし
てタングステンシリサイド膜とポリシリコン膜の積層膜
について示したが、他の材料を用いても同様の効果が得
られることは明らかである。
てタングステンシリサイド膜とポリシリコン膜の積層膜
について示したが、他の材料を用いても同様の効果が得
られることは明らかである。
【００８８】＜実施の形態２＞図９は、実施の形態１で
ある半導体装置（ＤＲＡＭ）の構造を示す断面図であ
る。なお、図９は、溝型素子分離領域であるシリコン酸
化膜２Ａ〜２Ｃを形成し、ゲート電極部１４Ｂ，１４
Ｃ，１４Ｅ（１４Ｄ）をパターニングした後の半導体装
置の断面構造を示している。
ある半導体装置（ＤＲＡＭ）の構造を示す断面図であ
る。なお、図９は、溝型素子分離領域であるシリコン酸
化膜２Ａ〜２Ｃを形成し、ゲート電極部１４Ｂ，１４
Ｃ，１４Ｅ（１４Ｄ）をパターニングした後の半導体装
置の断面構造を示している。
【００８９】図９に示すように、シリコン基板１のアラ
イメントマーク領域１１Ａ、メモリセル領域１１Ｂ及び
周辺回路領域１１Ｃにそれぞれ溝１０Ａ〜１０Ｃが形成
され、溝１０Ａ〜１０Ｃ内にシリコン酸化膜２Ａ〜２Ｃ
が埋め込まれている。シリコン基板１内の素子形成領域
（メモリセル領域１１Ｂ，周辺回路領域１１Ｃ）の溝１
０Ｂ，１０Ｃ内のシリコン酸化膜２の表面はシリコン基
板１の表面とほぼ同じ高さになっているのに対し、アラ
イメントマーク領域１１Ａの溝１０Ａ内のシリコン酸化
膜２の表面はシリコン基板１の表面よりも低くなってい
る。
イメントマーク領域１１Ａ、メモリセル領域１１Ｂ及び
周辺回路領域１１Ｃにそれぞれ溝１０Ａ〜１０Ｃが形成
され、溝１０Ａ〜１０Ｃ内にシリコン酸化膜２Ａ〜２Ｃ
が埋め込まれている。シリコン基板１内の素子形成領域
（メモリセル領域１１Ｂ，周辺回路領域１１Ｃ）の溝１
０Ｂ，１０Ｃ内のシリコン酸化膜２の表面はシリコン基
板１の表面とほぼ同じ高さになっているのに対し、アラ
イメントマーク領域１１Ａの溝１０Ａ内のシリコン酸化
膜２の表面はシリコン基板１の表面よりも低くなってい
る。
【００９０】さらに、溝１０Ａのエッジ部近傍領域のみ
を覆ってゲート酸化膜６、ポリシリコン膜７及びタング
ステンシリサイド膜８が堆積されてダミーゲート電極部
１４Ｅを形成している。
を覆ってゲート酸化膜６、ポリシリコン膜７及びタング
ステンシリサイド膜８が堆積されてダミーゲート電極部
１４Ｅを形成している。
【００９１】図９に示すように、溝１０Ａのエッジ部近
傍領域はゲート酸化膜６、ポリシリコン膜７及びタング
ステンシリサイド膜８からなるダミーゲート電極部１４
Ｅが形成されているため、エッチング残が発生しない構
造となり、エッチング残に起因する歩留まりの低下を低
減するという第１の目的の達成を図っている。
傍領域はゲート酸化膜６、ポリシリコン膜７及びタング
ステンシリサイド膜８からなるダミーゲート電極部１４
Ｅが形成されているため、エッチング残が発生しない構
造となり、エッチング残に起因する歩留まりの低下を低
減するという第１の目的の達成を図っている。
【００９２】次に、図１０〜図１６は、図９で示した構
造の半導体装置の製造方法を示す断面図である。以下、
図１０〜図１６を参照して製造方法の説明を行う。な
お、図１０〜図１４で示す工程は、実施の形態１の図２
〜図６で示す工程と同じであるので説明を省略する。
造の半導体装置の製造方法を示す断面図である。以下、
図１０〜図１６を参照して製造方法の説明を行う。な
お、図１０〜図１４で示す工程は、実施の形態１の図２
〜図６で示す工程と同じであるので説明を省略する。
【００９３】図１４で示す構造を得た後、図１５に示す
ように、素子分離形成工程で形成したアライメントマー
ク（溝１０Ａ内のシリコン酸化膜２Ａ）を用いて写真製
版技術により素子分離領域にゲート電極部１４Ｂ，１４
Ｃ及び１４Ｄを重ね合わせるレジストパターン５３を形
成する。この時、アライメントマーク領域１１Ａの溝１
０Ａのエッジ部近傍領域上にもレジストパターン５３を
形成する。この際、溝１０Ａのエッジ部から溝１０Ａの
外部及び内部へのオーバラップ量は重ね合わせズレ量よ
りも大きく設定するようにする。
ように、素子分離形成工程で形成したアライメントマー
ク（溝１０Ａ内のシリコン酸化膜２Ａ）を用いて写真製
版技術により素子分離領域にゲート電極部１４Ｂ，１４
Ｃ及び１４Ｄを重ね合わせるレジストパターン５３を形
成する。この時、アライメントマーク領域１１Ａの溝１
０Ａのエッジ部近傍領域上にもレジストパターン５３を
形成する。この際、溝１０Ａのエッジ部から溝１０Ａの
外部及び内部へのオーバラップ量は重ね合わせズレ量よ
りも大きく設定するようにする。
【００９４】そして、図１６に示すように、レジストパ
ターン５３をマスクとしてタングステンシリサイド膜
８、ポリシリコン膜７をドライエッチングにより除去す
ることにより素子形成領域にゲート電極部１４Ｂ〜１４
Ｄを形成すると同時にアライメントマーク１１Ａ上にも
ゲート電極材料を残存させてダミーゲート電極部１４Ｅ
を形成する。ダミーゲート電極部１４Ｅによって溝１０
Ａ内のエッジ部近傍領域へのエッチング残の発生は起こ
らなくなり、エッチング残による歩留まりの低下を抑制
するという第１の目的を達成することが可能となる。
ターン５３をマスクとしてタングステンシリサイド膜
８、ポリシリコン膜７をドライエッチングにより除去す
ることにより素子形成領域にゲート電極部１４Ｂ〜１４
Ｄを形成すると同時にアライメントマーク１１Ａ上にも
ゲート電極材料を残存させてダミーゲート電極部１４Ｅ
を形成する。ダミーゲート電極部１４Ｅによって溝１０
Ａ内のエッジ部近傍領域へのエッチング残の発生は起こ
らなくなり、エッチング残による歩留まりの低下を抑制
するという第１の目的を達成することが可能となる。
【００９５】また、図１５及び図１６の工程時におい
て、アライメントマーク領域１１Ａの溝１０Ａ以外の所
定領域上にもゲート電極部１４Ｂを重ね合わせるための
レジストパターン５３を形成し、アライメントマーク領
域１１Ａの溝１０Ａ外の所定領域上にダミーゲート電極
部１４Ｄを形成するのは、図３４〜図３７で示した改良
方法と同様に、活性領域とのコンタクトホール形成用の
アライメントマークとして用いるためである。
て、アライメントマーク領域１１Ａの溝１０Ａ以外の所
定領域上にもゲート電極部１４Ｂを重ね合わせるための
レジストパターン５３を形成し、アライメントマーク領
域１１Ａの溝１０Ａ外の所定領域上にダミーゲート電極
部１４Ｄを形成するのは、図３４〜図３７で示した改良
方法と同様に、活性領域とのコンタクトホール形成用の
アライメントマークとして用いるためである。
【００９６】なお、上記説明では、ゲート電極材料とし
てタングステンシリサイド膜とポリシリコン膜の積層膜
について示したが、他の材料を用いても同様の効果が得
られることは明らかである。
てタングステンシリサイド膜とポリシリコン膜の積層膜
について示したが、他の材料を用いても同様の効果が得
られることは明らかである。
【００９７】＜実施の形態３＞図１７はこの発明の実施
の形態３であるＤＲＡＭの構造を示す断面図である。図
１７で示す構造は、図１で示した実施の形態１のゲート
電極形後にさらなる工程を経て製造されたＤＲＡＭの構
造を示す断面図である。以下、図１で示した構造から追
加された部分を説明する。
の形態３であるＤＲＡＭの構造を示す断面図である。図
１７で示す構造は、図１で示した実施の形態１のゲート
電極形後にさらなる工程を経て製造されたＤＲＡＭの構
造を示す断面図である。以下、図１で示した構造から追
加された部分を説明する。
【００９８】シリコン基板１のメモリセル領域１１Ｂの
表面内にはゲート電極部１４Ｂに隣接して拡散領域１５
及び１６が形成され、周辺回路領域１１Ｃの表面内には
ゲート電極部１４Ｃに隣接して拡散領域１７が形成され
る。
表面内にはゲート電極部１４Ｂに隣接して拡散領域１５
及び１６が形成され、周辺回路領域１１Ｃの表面内には
ゲート電極部１４Ｃに隣接して拡散領域１７が形成され
る。
【００９９】シリコン基板１上の全面に層間絶縁膜１８
が形成され、拡散領域１６上の層間絶縁膜１８を貫通し
てコンタクトホール１９が形成され、コンタクトホール
１９を介して拡散領域１６と電気的に接続されるビット
線２２が層間絶縁膜１８上の一部及びコンタクトホール
１９中に形成される。ビット線２２はポリシリコン膜２
０及びチタンシリサイド膜２１から構成される。
が形成され、拡散領域１６上の層間絶縁膜１８を貫通し
てコンタクトホール１９が形成され、コンタクトホール
１９を介して拡散領域１６と電気的に接続されるビット
線２２が層間絶縁膜１８上の一部及びコンタクトホール
１９中に形成される。ビット線２２はポリシリコン膜２
０及びチタンシリサイド膜２１から構成される。
【０１００】コンタクトホール１９の形成の写真製版に
おいては、後に詳述するが、アライメントマーク領域１
１Ａに形成されたダミーゲート電極部１４Ａをアライメ
ントマークとして重ね合わせて行っている。
おいては、後に詳述するが、アライメントマーク領域１
１Ａに形成されたダミーゲート電極部１４Ａをアライメ
ントマークとして重ね合わせて行っている。
【０１０１】層間絶縁膜１８上にビット線２２を覆って
層間絶縁膜２３が形成され、拡散領域１５上の層間絶縁
膜１８及び２３を貫通してコンタクトホール２４が形成
され、コンタクトホール２４を介して拡散領域１５と電
気的に接続されるストレージノード２５が層間絶縁膜２
３上の一部及びコンタクトホール２４中に形成される。
層間絶縁膜２３が形成され、拡散領域１５上の層間絶縁
膜１８及び２３を貫通してコンタクトホール２４が形成
され、コンタクトホール２４を介して拡散領域１５と電
気的に接続されるストレージノード２５が層間絶縁膜２
３上の一部及びコンタクトホール２４中に形成される。
【０１０２】ストレージノードコンタクト用のコンタク
トホール２４の写真製版においても、後に詳述するが、
ダミーゲート電極部１４Ａをアライメントマークとして
重ね合わせて行っている。ストレージノード２５上には
キャパシタ絶縁膜２６を介してセルプレート電極２７が
形成される。
トホール２４の写真製版においても、後に詳述するが、
ダミーゲート電極部１４Ａをアライメントマークとして
重ね合わせて行っている。ストレージノード２５上には
キャパシタ絶縁膜２６を介してセルプレート電極２７が
形成される。
【０１０３】層間絶縁膜２３上に、ストレージノード２
５，キャパシタ絶縁膜２６及び拡散領域１７を覆って層
間絶縁膜２８が形成され、拡散領域１７上の層間絶縁膜
１８，２３及び２８を貫通してコンタクトホール２９が
形成され、コンタクトホール２９を介して拡散領域１７
と電気的に接続されるＡｌ配線層３０が層間絶縁膜２８
上の一部及びコンタクトホール２９中に形成される。
５，キャパシタ絶縁膜２６及び拡散領域１７を覆って層
間絶縁膜２８が形成され、拡散領域１７上の層間絶縁膜
１８，２３及び２８を貫通してコンタクトホール２９が
形成され、コンタクトホール２９を介して拡散領域１７
と電気的に接続されるＡｌ配線層３０が層間絶縁膜２８
上の一部及びコンタクトホール２９中に形成される。
【０１０４】Ａｌ配線層３０形成用のコンタクトホール
２９の写真製版においても、後に詳述するが、ダミーゲ
ート電極部１４Ａをアライメントマークとして重ね合わ
せを行っている。
２９の写真製版においても、後に詳述するが、ダミーゲ
ート電極部１４Ａをアライメントマークとして重ね合わ
せを行っている。
【０１０５】以下、図１７で示した構造のダイナミック
ＲＡＭの製造方法を説明する。まず、図２〜図８で示し
た実施の形態１の製造方法を経て、図８で示すように、
ゲート電極部１４Ａ〜１４Ｄを形成する。溝１０Ａ内の
シリコン酸化膜２Ａ上には、シリコン酸化膜２Ａの表面
とシリコン基板１の表面との間の高低差を反映してダミ
ーゲート電極部１４Ａの表面に高低差が形成されてい
る。以降、図１８〜図２１で示す製造工程を実行する。
ＲＡＭの製造方法を説明する。まず、図２〜図８で示し
た実施の形態１の製造方法を経て、図８で示すように、
ゲート電極部１４Ａ〜１４Ｄを形成する。溝１０Ａ内の
シリコン酸化膜２Ａ上には、シリコン酸化膜２Ａの表面
とシリコン基板１の表面との間の高低差を反映してダミ
ーゲート電極部１４Ａの表面に高低差が形成されてい
る。以降、図１８〜図２１で示す製造工程を実行する。
【０１０６】拡散領域１５〜１７をイオン注入及びその
後の拡散処理により形成した後、図１８に示すように、
ＣＶＤ法により厚さ２０００オンク゛ストローム程度のシリコン
酸化膜を堆積し層間絶縁膜１８を形成し、ダミーゲート
電極部１４Ａをアライメントマークとし、ダミーゲート
電極部１４Ａの高低差をマーク検出することで写真製版
技術により活性領域にコンタクトホール１９を重ね合わ
せるパターン（図示せず）を形成し、そのパターンをマ
スクとしてドライエッチング技術を用いて拡散領域１５
上に層間絶縁膜１８を貫通してコンタクトホール１９を
開口する。
後の拡散処理により形成した後、図１８に示すように、
ＣＶＤ法により厚さ２０００オンク゛ストローム程度のシリコン
酸化膜を堆積し層間絶縁膜１８を形成し、ダミーゲート
電極部１４Ａをアライメントマークとし、ダミーゲート
電極部１４Ａの高低差をマーク検出することで写真製版
技術により活性領域にコンタクトホール１９を重ね合わ
せるパターン（図示せず）を形成し、そのパターンをマ
スクとしてドライエッチング技術を用いて拡散領域１５
上に層間絶縁膜１８を貫通してコンタクトホール１９を
開口する。
【０１０７】続いて、図１９に示すように、厚さ８００
オンク゛ストローム程度のリンをドーピングしたポリシリコン膜
２０、厚さ８００オンク゛ストローム程度のチタンシリサイド膜
２１を順に形成し、写真製版技術とドライエッチングに
よりポリシリコン膜２０、チタンシリサイド膜２１をパ
ターニングすることでビット線２２を形成する。ビット
線２２はコンタクトホール１９を介して拡散領域１５と
電気的に接続される。
オンク゛ストローム程度のリンをドーピングしたポリシリコン膜
２０、厚さ８００オンク゛ストローム程度のチタンシリサイド膜
２１を順に形成し、写真製版技術とドライエッチングに
よりポリシリコン膜２０、チタンシリサイド膜２１をパ
ターニングすることでビット線２２を形成する。ビット
線２２はコンタクトホール１９を介して拡散領域１５と
電気的に接続される。
【０１０８】ＣＶＤ法により厚さ５００オンク゛ストローム程度
のシリコン酸化膜、厚さ５０００オンク゛ストローム程度のボロ
ンとリンをドーピングしたシリコン酸化膜を堆積し熱処
理を加えることで平坦化し層間絶縁膜２３を形成する。
のシリコン酸化膜、厚さ５０００オンク゛ストローム程度のボロ
ンとリンをドーピングしたシリコン酸化膜を堆積し熱処
理を加えることで平坦化し層間絶縁膜２３を形成する。
【０１０９】続いて、図１９に示すように、ダミーゲー
ト電極部１４Ａをアライメントマークとし、ダミーゲー
ト電極部１４Ａの高低差をマーク検出することで写真製
版技術により活性領域にコンタクトホール２４を重ね合
わせるパターン（図示せず）を形成し、そのパターンを
マスクとしてドライエッチング技術を用いて拡散領域１
６上に層間絶縁膜１８及び２３を貫通してコンタクトホ
ール２４を開口する。
ト電極部１４Ａをアライメントマークとし、ダミーゲー
ト電極部１４Ａの高低差をマーク検出することで写真製
版技術により活性領域にコンタクトホール２４を重ね合
わせるパターン（図示せず）を形成し、そのパターンを
マスクとしてドライエッチング技術を用いて拡散領域１
６上に層間絶縁膜１８及び２３を貫通してコンタクトホ
ール２４を開口する。
【０１１０】続いて、図２０に示すように、厚さ８００
０オンク゛ストローム程度のリンをドーピングしたポリシリコン
膜を形成し、写真製版技術とドライエッチングによりス
トレージノード２５を形成する。このストレージノード
２５はコンタクトホール２４を介して拡散領域１６と電
気的に接続される。その後、厚さ５０オンク゛ストローム程度の
シリコン窒化膜を堆積し、酸化することによりキャパシ
タ絶縁膜２６をストレージノード２５を覆うように形成
し、厚さ１０００オンク゛ストローム程度の全面にリンをドーピ
ングしたポリシリコン膜をＣＶＤ法により形成し、写真
製版技術とドライエッチングによりセルプレート電極２
７を形成する。
０オンク゛ストローム程度のリンをドーピングしたポリシリコン
膜を形成し、写真製版技術とドライエッチングによりス
トレージノード２５を形成する。このストレージノード
２５はコンタクトホール２４を介して拡散領域１６と電
気的に接続される。その後、厚さ５０オンク゛ストローム程度の
シリコン窒化膜を堆積し、酸化することによりキャパシ
タ絶縁膜２６をストレージノード２５を覆うように形成
し、厚さ１０００オンク゛ストローム程度の全面にリンをドーピ
ングしたポリシリコン膜をＣＶＤ法により形成し、写真
製版技術とドライエッチングによりセルプレート電極２
７を形成する。
【０１１１】次に、図２０に示すように、ＣＶＤ法によ
り厚さ５００オンク゛ストローム程度のシリコン酸化膜、厚さ１
００００オンク゛ストローム程度のボロンとリンをドーピングし
たシリコン酸化膜を堆積し熱処理を加えることで平坦化
し、厚さ１０００オンク゛ストローム程度のシリコン酸化膜を堆
積することで層間絶縁膜２８を形成し、ダミーゲート電
極部１４Ａの高低差をマーク検出することで写真製版技
術により活性領域にコンタクトホール２９を重ね合わせ
るパターン（図示せず）を形成し、そのパターンをマス
クとしてドライエッチング技術を用いて拡散領域１７、
ゲート電極３、ビット線２２、セルプレート電極２７上
に層間絶縁膜１８，２３及び２８を貫通してコンタクト
ホール２９（図２０では便宜上、拡散領域１７上にのみ
コンタクトホール２９を示す）を開口する。
り厚さ５００オンク゛ストローム程度のシリコン酸化膜、厚さ１
００００オンク゛ストローム程度のボロンとリンをドーピングし
たシリコン酸化膜を堆積し熱処理を加えることで平坦化
し、厚さ１０００オンク゛ストローム程度のシリコン酸化膜を堆
積することで層間絶縁膜２８を形成し、ダミーゲート電
極部１４Ａの高低差をマーク検出することで写真製版技
術により活性領域にコンタクトホール２９を重ね合わせ
るパターン（図示せず）を形成し、そのパターンをマス
クとしてドライエッチング技術を用いて拡散領域１７、
ゲート電極３、ビット線２２、セルプレート電極２７上
に層間絶縁膜１８，２３及び２８を貫通してコンタクト
ホール２９（図２０では便宜上、拡散領域１７上にのみ
コンタクトホール２９を示す）を開口する。
【０１１２】続いて、図２１に示すようにスパッタ法に
よりチタンナイトライド、Ａｌをデポし、写真製版技術
とドライエッチングによりＡｌ配線層３０を形成する。
このＡｌ配線層３０はコンタクトホール２９を介して拡
散領域１７と電気的に接続される。
よりチタンナイトライド、Ａｌをデポし、写真製版技術
とドライエッチングによりＡｌ配線層３０を形成する。
このＡｌ配線層３０はコンタクトホール２９を介して拡
散領域１７と電気的に接続される。
【０１１３】このように、実施の形態３の製造方法は、
ダミーゲート電極部１４Ａをアライメントマークとして
用いた写真製版技術により、コンタクトホール１９、コ
ンタクトホール２４、コンタクトホール２９形成用のパ
ターンの重ね合わせ処理を行っている。すなわち、ゲー
ト電極形成用で用いたシリコン酸化膜２Ａの表面とシリ
コン基板１の表面との高低差を直接反映した高低差がそ
の表面に得られるダミーゲート電極部１４Ａをコンタク
トホール１９，２４及び２９の形成用のアライメントマ
ークとして用いている。
ダミーゲート電極部１４Ａをアライメントマークとして
用いた写真製版技術により、コンタクトホール１９、コ
ンタクトホール２４、コンタクトホール２９形成用のパ
ターンの重ね合わせ処理を行っている。すなわち、ゲー
ト電極形成用で用いたシリコン酸化膜２Ａの表面とシリ
コン基板１の表面との高低差を直接反映した高低差がそ
の表面に得られるダミーゲート電極部１４Ａをコンタク
トホール１９，２４及び２９の形成用のアライメントマ
ークとして用いている。
【０１１４】その結果、ゲート電極部１４Ｂ，１４Ｃと
位置合わせ精度と同様な精度を、コンタクトホール１
９，２４及び２９の位置合わせの精度として得ることが
できる。したがって、図３９で示したような、コンタク
トホールの開口の際に、その形成位置が活性領域からズ
レて素子分離用のシリコン酸化膜２Ｂ，２Ｃもが同時に
除去されることを抑制でき、活性領域との接合特性が劣
化を抑制するという第２の目的を達成している。
位置合わせ精度と同様な精度を、コンタクトホール１
９，２４及び２９の位置合わせの精度として得ることが
できる。したがって、図３９で示したような、コンタク
トホールの開口の際に、その形成位置が活性領域からズ
レて素子分離用のシリコン酸化膜２Ｂ，２Ｃもが同時に
除去されることを抑制でき、活性領域との接合特性が劣
化を抑制するという第２の目的を達成している。
【０１１５】また、シリコン酸化膜２Ａの表面とシリコ
ン基板１の表面との間に生じる高低差を反映した高低差
がその表面に生じるダミーゲート電極部１４Ａをアライ
メントマークとして用いるためにマーク検出を容易に精
度良く行うことができる。
ン基板１の表面との間に生じる高低差を反映した高低差
がその表面に生じるダミーゲート電極部１４Ａをアライ
メントマークとして用いるためにマーク検出を容易に精
度良く行うことができる。
【０１１６】また、実施の形態３では、ダイナミックＲ
ＡＭのプロセスについて示したが、ロジックデバイス等
の他のデバイスのコンタクトホール形成でも同じ効果が
得られることは明らかである。
ＡＭのプロセスについて示したが、ロジックデバイス等
の他のデバイスのコンタクトホール形成でも同じ効果が
得られることは明らかである。
【０１１７】＜変形例＞実施の形態３では、コンタクト
ホール１９、コンタクトホール２４、コンタクトホール
２９すべての形成時に、ダミーゲート電極部１４Ａをア
ライメントマークとして用いた写真製版技術により活性
領域に重ね合わせたが、図３４〜図３７で説明した改良
方法のようにダミーゲート電極部１４Ｄをアライメント
マークとして用いてもよい。
ホール１９、コンタクトホール２４、コンタクトホール
２９すべての形成時に、ダミーゲート電極部１４Ａをア
ライメントマークとして用いた写真製版技術により活性
領域に重ね合わせたが、図３４〜図３７で説明した改良
方法のようにダミーゲート電極部１４Ｄをアライメント
マークとして用いてもよい。
【０１１８】すなわち、コンタクトホール１９、コンタ
クトホール２４及びコンタクトホール２９のうち各コン
タクトホール形成時に、必要に応じてダミーゲート電極
部１４Ａあるいはダミーゲート電極部１４Ｄをアライメ
ントマークとして用いるかを選択しても良い。
クトホール２４及びコンタクトホール２９のうち各コン
タクトホール形成時に、必要に応じてダミーゲート電極
部１４Ａあるいはダミーゲート電極部１４Ｄをアライメ
ントマークとして用いるかを選択しても良い。
【０１１９】ダミーゲート電極部１４Ｄはゲート電極部
１４Ｂ及び１４Ｃと同時に同じパターンを用いて形成さ
れるためゲート電極部１４Ｂ、１４Ｃに対する位置精度
については正確である。一方、ダミーゲート電極部１４
Ａもゲート電極部１４Ｂ及び１４Ｃと同時に形成される
が、シリコン酸化膜２Ａの表面とシリコン基板１の表面
との高低差を反映した表面の高低差がアライメントマー
クであるため、ゲート電極部１４Ｂ、１４Ｃに対する位
置精度についてはダミーゲート電極部１４Ｄより劣る。
１４Ｂ及び１４Ｃと同時に同じパターンを用いて形成さ
れるためゲート電極部１４Ｂ、１４Ｃに対する位置精度
については正確である。一方、ダミーゲート電極部１４
Ａもゲート電極部１４Ｂ及び１４Ｃと同時に形成される
が、シリコン酸化膜２Ａの表面とシリコン基板１の表面
との高低差を反映した表面の高低差がアライメントマー
クであるため、ゲート電極部１４Ｂ、１４Ｃに対する位
置精度についてはダミーゲート電極部１４Ｄより劣る。
【０１２０】また、ダミーゲート電極部１４Ｄをアライ
メントマークとして用いた場合、図３４〜図３７で示し
た改良方法の説明箇所で述べたように、分離領域（溝１
０Ｂ，１０Ｃ及びシリコン酸化膜２Ｂ，２Ｃ）あるいは
活性領域１５〜１７との重ね合わせは間接重ね合わせに
なるために重ね合わせズレが大きいという欠点がある
が、ダミーゲート電極部１４Ａは溝１０Ａの形成位置で
決定されるため、分離領域（活性領域）に対する位置精
度は高い。
メントマークとして用いた場合、図３４〜図３７で示し
た改良方法の説明箇所で述べたように、分離領域（溝１
０Ｂ，１０Ｃ及びシリコン酸化膜２Ｂ，２Ｃ）あるいは
活性領域１５〜１７との重ね合わせは間接重ね合わせに
なるために重ね合わせズレが大きいという欠点がある
が、ダミーゲート電極部１４Ａは溝１０Ａの形成位置で
決定されるため、分離領域（活性領域）に対する位置精
度は高い。
【０１２１】このようなダミーゲート電極部１４Ａ及び
１４Ｄそれぞれをアライメントマークとして用いた場合
の位置精度の特性を考慮して、いずれをアライメントマ
ークとして用いるかを決定するのが望ましい。
１４Ｄそれぞれをアライメントマークとして用いた場合
の位置精度の特性を考慮して、いずれをアライメントマ
ークとして用いるかを決定するのが望ましい。
【０１２２】図２２は拡散領域１５と電気的に接続する
コンタクトホール１９形成時の平面構造を示す平面図で
あり、図２２のＡ−Ａ断面が図２３であり、図２２のＢ
−Ｂ断面が図２４である。なお、図２２において、拡散
領域１５，拡散領域１６以外の領域はシリコン酸化膜２
Ｂ（図示せず）であるとする。これらの図に示すよう
に、ゲート電極部１４Ｂに対する位置ズレの許容量であ
るゲート電極マージンＭ１と拡散領域１５に対する位置
ズレの許容量である活性領域マージンＭ２とがある。
コンタクトホール１９形成時の平面構造を示す平面図で
あり、図２２のＡ−Ａ断面が図２３であり、図２２のＢ
−Ｂ断面が図２４である。なお、図２２において、拡散
領域１５，拡散領域１６以外の領域はシリコン酸化膜２
Ｂ（図示せず）であるとする。これらの図に示すよう
に、ゲート電極部１４Ｂに対する位置ズレの許容量であ
るゲート電極マージンＭ１と拡散領域１５に対する位置
ズレの許容量である活性領域マージンＭ２とがある。
【０１２３】ゲート電極マージンＭ１と活性領域マージ
ンＭ２とを比較して、活性領域マージンＭ２の方が小さ
い場合は拡散領域１５に対して高い位置精度が要求され
るため、ダミーゲート電極部１４Ａをアライメントマー
クとして用いた方が良い。一方、ゲート電極マージンＭ
１の方が小さい場合はゲート電極部１４Ｂに対して高い
位置精度が要求されるため、ダミーゲート電極部１４Ｄ
をアライメントマークとして用いた方がよい。
ンＭ２とを比較して、活性領域マージンＭ２の方が小さ
い場合は拡散領域１５に対して高い位置精度が要求され
るため、ダミーゲート電極部１４Ａをアライメントマー
クとして用いた方が良い。一方、ゲート電極マージンＭ
１の方が小さい場合はゲート電極部１４Ｂに対して高い
位置精度が要求されるため、ダミーゲート電極部１４Ｄ
をアライメントマークとして用いた方がよい。
【０１２４】このように、各コンタクトホール１９，２
４及び２９のゲート電極マージンＭ１と活性領域マージ
ンＭ２とを比較して、ダミーゲート電極部１４Ａ及び１
４Ｄのうちいずれをアライメントマークとして用いるか
を決定することが望ましい。
４及び２９のゲート電極マージンＭ１と活性領域マージ
ンＭ２とを比較して、ダミーゲート電極部１４Ａ及び１
４Ｄのうちいずれをアライメントマークとして用いるか
を決定することが望ましい。
【０１２５】
【発明の効果】以上説明したように、この発明における
請求項１記載の半導体装置においてアライメントマーク
溝内絶縁膜の表面を半導体基板の表面より低くすること
により、アライメントマーク溝内絶縁膜の表面と半導体
基板の表面との間に高低差を設けている。
請求項１記載の半導体装置においてアライメントマーク
溝内絶縁膜の表面を半導体基板の表面より低くすること
により、アライメントマーク溝内絶縁膜の表面と半導体
基板の表面との間に高低差を設けている。
【０１２６】したがって、第１のダミー層形成前にアラ
イメントマーク溝内絶縁膜を含む半導体基板上に上部形
成層が形成された場合には当該上部形成層に上記高低差
を反映した高低差が形成されるため、上部形成層に生じ
る高低差によってアライメントマークの位置検出が容易
となり、位置精度良く製造された半導体装置を得ること
ができる。
イメントマーク溝内絶縁膜を含む半導体基板上に上部形
成層が形成された場合には当該上部形成層に上記高低差
を反映した高低差が形成されるため、上部形成層に生じ
る高低差によってアライメントマークの位置検出が容易
となり、位置精度良く製造された半導体装置を得ること
ができる。
【０１２７】加えて、第１の溝の少なくともエッジ部を
覆って第１のダミー層が形成されているため、第１のダ
ミー層形成後の工程中に、第１の溝のエッジ部近傍領域
にエッチング残は発生しなくなり、エッチング残による
歩留まりの低下を抑制することができる。
覆って第１のダミー層が形成されているため、第１のダ
ミー層形成後の工程中に、第１の溝のエッジ部近傍領域
にエッチング残は発生しなくなり、エッチング残による
歩留まりの低下を抑制することができる。
【０１２８】請求項２記載の半導体装置は素子形成領域
上に形成されるゲート電極部をさらに備え、ゲート電極
部は第１のダミー層と同じ材質で形成されている。
上に形成されるゲート電極部をさらに備え、ゲート電極
部は第１のダミー層と同じ材質で形成されている。
【０１２９】したがって、アライメントマーク溝内絶縁
膜を含む半導体基板上にゲート電極材料となる上部導電
層が形成された場合には、アライメントマーク溝内絶縁
膜の表面と半導体基板の表面との間の高低差を反映した
高低差が上部導電層に形成されるため、上部導電層に生
じる高低差によってアライメントマークの位置検出が容
易となり、位置精度良く上部導電層をパターニングして
ゲート電極部を形成するとともに、第１のダミー層を同
時に形成することができる。
膜を含む半導体基板上にゲート電極材料となる上部導電
層が形成された場合には、アライメントマーク溝内絶縁
膜の表面と半導体基板の表面との間の高低差を反映した
高低差が上部導電層に形成されるため、上部導電層に生
じる高低差によってアライメントマークの位置検出が容
易となり、位置精度良く上部導電層をパターニングして
ゲート電極部を形成するとともに、第１のダミー層を同
時に形成することができる。
【０１３０】請求項３記載の半導体装置の第１のダミー
層はアライメントマーク溝内絶縁膜を含む第１の溝を覆
って形成され、アライメントマーク溝内絶縁膜の表面と
半導体基板の表面との間の高低差を反映した高低差が第
１のダミー層に形成されるため、第１のダミー層をアラ
イメントマークとして用いることにより、ゲート電極部
形成後に形成されるパターンの位置合わせも精度良く行
うことができる。
層はアライメントマーク溝内絶縁膜を含む第１の溝を覆
って形成され、アライメントマーク溝内絶縁膜の表面と
半導体基板の表面との間の高低差を反映した高低差が第
１のダミー層に形成されるため、第１のダミー層をアラ
イメントマークとして用いることにより、ゲート電極部
形成後に形成されるパターンの位置合わせも精度良く行
うことができる。
【０１３１】請求項４記載の半導体装置は、半導体基板
上の絶縁層に形成される貫通孔を介して拡散領域と電気
的に接続される拡散領域接続導電層をさらに備えてい
る。
上の絶縁層に形成される貫通孔を介して拡散領域と電気
的に接続される拡散領域接続導電層をさらに備えてい
る。
【０１３２】上記貫通孔の形成用のパターンの位置合わ
せを第１のダミー層をアライメントマークとして用いる
ことにより、精度良く行うことができる。
せを第１のダミー層をアライメントマークとして用いる
ことにより、精度良く行うことができる。
【０１３３】請求項５記載の半導体装置は、アライメン
トマーク領域の第１の溝以外の所定領域上に形成される
第２のダミー層を有するため、第２のダミー層をアライ
メントマークとして用いて第２のダミー層形成後に形成
されるパターンの位置合わせを行うこともできる。
トマーク領域の第１の溝以外の所定領域上に形成される
第２のダミー層を有するため、第２のダミー層をアライ
メントマークとして用いて第２のダミー層形成後に形成
されるパターンの位置合わせを行うこともできる。
【０１３４】請求項６記載の半導体装置において、アラ
イメントマーク溝内絶縁膜の表面は、半導体基板の表面
よりも３０ｎｍ以上低いため、アライメントマーク溝内
絶縁膜の上部に上部形成層が形成された場合にも当該上
部形成層に反映されるように、アライメントマーク溝内
絶縁膜と半導体基板との高低差を比較的容易に形成する
ことができる。
イメントマーク溝内絶縁膜の表面は、半導体基板の表面
よりも３０ｎｍ以上低いため、アライメントマーク溝内
絶縁膜の上部に上部形成層が形成された場合にも当該上
部形成層に反映されるように、アライメントマーク溝内
絶縁膜と半導体基板との高低差を比較的容易に形成する
ことができる。
【０１３５】請求項７記載の半導体装置において、ゲー
ト電極部及び第１のダミー層は金属層あるいは金属化合
物層であり、製造工程時に全面に電極材料となる上部導
電層が形成された状態ではその下層にあるアライメント
マーク溝内絶縁膜の存在は画像認識不可能であるが、ア
ライメントマーク溝内絶縁膜と半導体基板との間の高低
差が上部導電層の高低差として反映されるため、その高
低差によってアライメントマークの位置検出を行うこと
が可能となり、当該アライメントマークに基づき精度良
くパターニングされたゲート電極部を得ることができ
る。
ト電極部及び第１のダミー層は金属層あるいは金属化合
物層であり、製造工程時に全面に電極材料となる上部導
電層が形成された状態ではその下層にあるアライメント
マーク溝内絶縁膜の存在は画像認識不可能であるが、ア
ライメントマーク溝内絶縁膜と半導体基板との間の高低
差が上部導電層の高低差として反映されるため、その高
低差によってアライメントマークの位置検出を行うこと
が可能となり、当該アライメントマークに基づき精度良
くパターニングされたゲート電極部を得ることができ
る。
【０１３６】この発明における請求項８記載の半導体装
置の製造方法で製造されるアライメントマーク溝内絶縁
膜の表面高さを半導体基板の表面高さより低くすること
により、それらの表面の間に高低差を設けているため、
ステップ(h)において、上記高低差を反映して導電層自
体に生じる高低差によって第１のアライメントマークの
位置検出が容易となり、当該第１のアライメントマーク
に基づきゲート電極部を位置精度良く検出することがで
きる。
置の製造方法で製造されるアライメントマーク溝内絶縁
膜の表面高さを半導体基板の表面高さより低くすること
により、それらの表面の間に高低差を設けているため、
ステップ(h)において、上記高低差を反映して導電層自
体に生じる高低差によって第１のアライメントマークの
位置検出が容易となり、当該第１のアライメントマーク
に基づきゲート電極部を位置精度良く検出することがで
きる。
【０１３７】加えて、ステップ(i)で少なくとも第１の
溝のエッジ部近傍領域上に第１のダミー電極部が形成さ
れるため、第１の溝のエッジ部にエッチング残は発生し
なくなり、エッチング残による歩留まりの低下を抑制す
ることができる。
溝のエッジ部近傍領域上に第１のダミー電極部が形成さ
れるため、第１の溝のエッジ部にエッチング残は発生し
なくなり、エッチング残による歩留まりの低下を抑制す
ることができる。
【０１３８】請求項９記載の半導体装置の製造方法にお
いて、第１のダミー電極部は、アライメントマーク溝内
絶縁膜を含む第１の溝を覆って形成され、アライメント
マーク溝内絶縁膜の表面と半導体基板の表面との間の高
低差を反映した高低差が第１のダミー電極部にも形成さ
れるため、第１のダミー電極部をアライメントマークと
して用いることにより、ステップ(h)後に形成されるパ
ターンの位置合わせも精度良く行うことができる。
いて、第１のダミー電極部は、アライメントマーク溝内
絶縁膜を含む第１の溝を覆って形成され、アライメント
マーク溝内絶縁膜の表面と半導体基板の表面との間の高
低差を反映した高低差が第１のダミー電極部にも形成さ
れるため、第１のダミー電極部をアライメントマークと
して用いることにより、ステップ(h)後に形成されるパ
ターンの位置合わせも精度良く行うことができる。
【０１３９】請求項１０記載の半導体装置の製造方法に
おいて、ステップ(l)は、第１のダミー電極部を第２の
アライメントマークとして位置認識し、拡散領域上の絶
縁層を貫通して貫通孔を形成するため、位置精度良く貫
通孔を形成することができる。
おいて、ステップ(l)は、第１のダミー電極部を第２の
アライメントマークとして位置認識し、拡散領域上の絶
縁層を貫通して貫通孔を形成するため、位置精度良く貫
通孔を形成することができる。
【０１４０】請求項１１記載の半導体装置の製造方法に
おいて、Ｎ回繰り返されるステップ(l)は、１回の実行
毎に第１及び第２のダミー電極部のいずれかを第２のア
ライメントマークとして選択している。
おいて、Ｎ回繰り返されるステップ(l)は、１回の実行
毎に第１及び第２のダミー電極部のいずれかを第２のア
ライメントマークとして選択している。
【０１４１】第１のダミー電極部の位置は第１及び第２
の溝の形成時に決定するため素子分離構造位置に対する
位置精度は高く、第２のダミー電極部はゲート電極部と
同時に形成されるためゲート電極部に対する位置精度は
高い。これら第１及び第２のダミー電極部の位置精度の
特徴に基づき、第ｉの貫通孔に要求される位置精度に応
じて、より優位な方を第２のアライメントマークとして
用いることができ、その結果、より位置精度良く製造す
ることができる。
の溝の形成時に決定するため素子分離構造位置に対する
位置精度は高く、第２のダミー電極部はゲート電極部と
同時に形成されるためゲート電極部に対する位置精度は
高い。これら第１及び第２のダミー電極部の位置精度の
特徴に基づき、第ｉの貫通孔に要求される位置精度に応
じて、より優位な方を第２のアライメントマークとして
用いることができ、その結果、より位置精度良く製造す
ることができる。
【０１４２】請求項１２記載の半導体装置の製造方法に
おいて、素子形成領域は、素子形成領域は比較的幅の狭
い第１の回路用溝で素子分離される第１の回路形成領域
と、比較的幅の広い第２の回路用溝で素子分離される第
２の回路形成領域とを含んでいる。
おいて、素子形成領域は、素子形成領域は比較的幅の狭
い第１の回路用溝で素子分離される第１の回路形成領域
と、比較的幅の広い第２の回路用溝で素子分離される第
２の回路形成領域とを含んでいる。
【０１４３】比較的幅の狭い第１の回路用溝上に形成さ
れる絶縁膜の膜厚は、比較的幅の広い第２の回路用溝上
に形成される絶縁膜の膜厚より厚くなる性質があるた
め、第１の回路形成領域上の絶縁膜を第２の回路形成領
域上の絶縁膜より余分に除去する必要が生じ、第１の回
路形成領域上の絶縁膜を選択的に除去するステップが不
可欠となる。
れる絶縁膜の膜厚は、比較的幅の広い第２の回路用溝上
に形成される絶縁膜の膜厚より厚くなる性質があるた
め、第１の回路形成領域上の絶縁膜を第２の回路形成領
域上の絶縁膜より余分に除去する必要が生じ、第１の回
路形成領域上の絶縁膜を選択的に除去するステップが不
可欠となる。
【０１４４】したがって、ステップ(d)において、第１
の回路形成領域及びアライメントマーク領域に対応する
絶縁膜を同時に除去することができる。
の回路形成領域及びアライメントマーク領域に対応する
絶縁膜を同時に除去することができる。
【０１４５】請求項１３記載の半導体装置の製造方法で
製造される第１の回路形成領域はダイナミック型のメモ
リセルからなる領域を含んでいるため、ダイナミック型
のメモリセルの電極層を精度良くパターニングすること
ができる。
製造される第１の回路形成領域はダイナミック型のメモ
リセルからなる領域を含んでいるため、ダイナミック型
のメモリセルの電極層を精度良くパターニングすること
ができる。
【図１】 この発明の実施の形態１である半導体装置
（ＤＲＡＭ）の断面構造を示す断面図である。
（ＤＲＡＭ）の断面構造を示す断面図である。
【図２】 実施の形態１の半導体装置の製造方法を示す
断面図である。
断面図である。
【図３】 実施の形態１の半導体装置の製造方法を示す
断面図である。
断面図である。
【図４】 実施の形態１の半導体装置の製造方法を示す
断面図である。
断面図である。
【図５】 実施の形態１の半導体装置の製造方法を示す
断面図である。
断面図である。
【図６】 実施の形態１の半導体装置の製造方法を示す
断面図である。
断面図である。
【図７】 実施の形態１の半導体装置の製造方法を示す
断面図である。
断面図である。
【図８】 実施の形態１の半導体装置の製造方法を示す
断面図である。
断面図である。
【図９】 この発明の実施の形態２である半導体装置
（ＤＲＡＭ）の断面構造を示す断面図である。
（ＤＲＡＭ）の断面構造を示す断面図である。
【図１０】 実施の形態２の半導体装置の製造方法を示
す断面図である。
す断面図である。
【図１１】 実施の形態２の半導体装置の製造方法を示
す断面図である。
す断面図である。
【図１２】 実施の形態２の半導体装置の製造方法を示
す断面図である。
す断面図である。
【図１３】 実施の形態２の半導体装置の製造方法を示
す断面図である。
す断面図である。
【図１４】 実施の形態２の半導体装置の製造方法を示
す断面図である。
す断面図である。
【図１５】 実施の形態２の半導体装置の製造方法を示
す断面図である。
す断面図である。
【図１６】 実施の形態２の半導体装置の製造方法を示
す断面図である。
す断面図である。
【図１７】 この発明の実施の形態３である半導体装置
（ＤＲＡＭ）の断面構造を示す断面図である。
（ＤＲＡＭ）の断面構造を示す断面図である。
【図１８】 実施の形態３の半導体装置の製造方法を示
す断面図である。
す断面図である。
【図１９】 実施の形態３の半導体装置の製造方法を示
す断面図である。
す断面図である。
【図２０】 実施の形態３の半導体装置の製造方法を示
す断面図である。
す断面図である。
【図２１】 実施の形態３の半導体装置の製造方法を示
す断面図である。
す断面図である。
【図２２】 実施の形態３の変形例の効果説明用の平面
図である。
図である。
【図２３】 図２２の断面構造を示す断面図である。
【図２４】 図２２の断面構造を示す断面図である。
【図２５】 この発明の原理となる改良方法の半導体装
置の断面構造を示す断面図である。
置の断面構造を示す断面図である。
【図２６】 図２５の半導体装置の製造方法を示す断面
図である。
図である。
【図２７】 図２５の半導体装置の製造方法を示す断面
図である。
図である。
【図２８】 図２５の半導体装置の製造方法を示す断面
図である。
図である。
【図２９】 図２５の半導体装置の製造方法を示す断面
図である。
図である。
【図３０】 図２５の半導体装置の製造方法を示す断面
図である。
図である。
【図３１】 図２５の半導体装置の製造方法を示す断面
図である。
図である。
【図３２】 図２５の半導体装置の製造方法を示す断面
図である。
図である。
【図３３】 この発明の原理となる改良方法の半導体装
置の断面構造を示す断面図である。
置の断面構造を示す断面図である。
【図３４】 図３３の半導体装置の製造方法を示す断面
図である。
図である。
【図３５】 図３３の半導体装置の製造方法を示す断面
図である。
図である。
【図３６】 図３３の半導体装置の製造方法を示す断面
図である。
図である。
【図３７】 図３３の半導体装置の製造方法を示す断面
図である。
図である。
【図３８】 改良方法の問題点を示す説明図である。
【図３９】 改良方法の問題点を示す説明図である。
【図４０】 従来の半導体装置（ＤＲＡＭ）の断面構造
を示す断面図である。
を示す断面図である。
【図４１】 従来の半導体装置の製造方法を示す断面図
である。
である。
【図４２】 従来の半導体装置の製造方法を示す断面図
である。
である。
【図４３】 従来の半導体装置の製造方法を示す断面図
である。
である。
【図４４】 従来の半導体装置の製造方法を示す断面図
である。
である。
【図４５】 従来の半導体装置の製造方法を示す断面図
である。
である。
【図４６】 従来の半導体装置の製造方法を示す断面図
である。
である。
【図４７】 従来の半導体装置の製造方法を示す断面図
である。
である。
２Ａ〜２Ｃ 埋込シリコン酸化膜、１０Ａ〜１０Ｃ，１
２Ａ，１３Ａ 溝、１１Ｂ アライメントマーク領域、
１１Ｂ メモリセル領域、１１Ｃ 周辺回路領域、１４
Ａ，１４Ｄ，１４Ｅ ダミーゲート電極部、１４Ｂ，１
４Ｃ ゲート電極部、１５〜１７ 拡散領域、１９，２
４，２９ コンタクトホール。
２Ａ，１３Ａ 溝、１１Ｂ アライメントマーク領域、
１１Ｂ メモリセル領域、１１Ｃ 周辺回路領域、１４
Ａ，１４Ｄ，１４Ｅ ダミーゲート電極部、１４Ｂ，１
４Ｃ ゲート電極部、１５〜１７ 拡散領域、１９，２
４，２９ コンタクトホール。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 佐山 弘和
東京都千代田区丸の内二丁目２番３号
三菱電機株式会社内
(56)参考文献 特開 平11−54607（ＪＰ，Ａ)
特開 平10−284704（ＪＰ，Ａ)
特開 平７−78866（ＪＰ，Ａ)
特開 平10−189708（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/76
H01L 21/027
H01L 21/8242
H01L 27/108
Claims (13)
- 【請求項１】 溝型の素子分離構造によって半導体素子
間が素子分離される半導体装置であって、 半導体基板と、 前記半導体基板に形成され、その上層部に第１の溝と前
記第１の溝内の下層部に形成されたアライメントマーク
溝内絶縁膜とを有するアライメントマーク領域とを備
え、前記アライメントマーク溝内絶縁膜の表面高さが前
記半導体基板の表面高さよりも低く、 前記半導体基板に形成され、複数の半導体素子間を絶縁
分離する素子分離用絶縁膜を有する素子形成領域をさら
に備え、前記素子分離用絶縁膜は前記半導体基板の上層
部に形成された第２の溝内に充填され、 前記第１の溝の少なくともエッジ部近傍領域を覆って形
成される第１のダミー層をさらに備える、半導体装置。 - 【請求項２】 前記素子形成領域上に形成されるゲート
電極部をさらに備え、 前記ゲート電極部は前記第１のダミー層と同じ材質で形
成される、請求項１記載の半導体装置。 - 【請求項３】 前記第１のダミー層は、前記アライメン
トマーク溝内絶縁膜を含む前記第１の溝を覆って形成さ
れ、前記アライメントマーク溝内絶縁膜の表面と前記半
導体基板の表面との間の高低差を反映した高低差が前記
第１のダミー層に形成される、請求項２記載の半導体装
置。 - 【請求項４】 前記素子形成領域の表面内に前記ゲート
電極部に隣接して形成される拡散領域と、 前記第１のダミー層及び前記ゲート電極部を含む前記半
導体基板上全面に形成される絶縁層とを備え、前記絶縁
層は前記拡散領域上に貫通して設けられる貫通孔を有
し、 前記貫通孔を介して前記拡散領域と電気的に接続される
拡散領域接続導電層をさらに備える、請求項３記載の半
導体装置。 - 【請求項５】 前記アライメントマーク領域の前記第１
の溝以外の所定領域上に形成される第２のダミー層を、
さらに備える請求項４記載の半導体装置。 - 【請求項６】 前記アライメントマーク溝内絶縁膜の表
面は、前記半導体基板の表面よりも３０ｎｍ以上低い、
請求項１記載の半導体装置。 - 【請求項７】 前記ゲート電極部及び前記第１のダミー
層の材質は金属層あるいは金属化合物層を含む、請求項
１記載の半導体装置。 - 【請求項８】 溝型の素子分離構造を有する半導体装置
の製造方法であって、 (a) アライメントマーク領域及び素子形成領域を有する
半導体基板を準備するステップと、 (b) 前記半導体基板の前記アライメントマーク領域及び
前記素子形成領域の上層部にそれぞれ第１及び第２の溝
を同時に形成するステップとを備え、 (c) 前記半導体基板上の全面に絶縁膜を形成するステッ
プと、 (d) 少なくとも前記アライメントマーク領域に対応する
前記絶縁膜部分を除く前記絶縁膜上に第１のレジストパ
ターンを形成するステップと、 (e) 前記第１のレジストパターンをマスクとして前記絶
縁膜を除去するステップと、 (f) 前記第１のレジストパターンを除去した後、前記絶
縁膜全体をさらに除去するステップとを備え、前記ステ
ップ(f)は、前記第１の溝内に前記絶縁膜が一部残り、
かつ前記第２の溝内に埋め込まれた前記絶縁膜を残すよ
うに行われ、前記ステップ(f)後の前記第１の溝部分が
第１のアライメントマークとして規定され、前記第１の
溝内の前記絶縁膜であるアライメントマーク溝内絶縁膜
の表面高さが前記半導体基板の表面高さよりも低くされ
ることにより、それらの表面の間に高低差が設けられ、 (g) 前記半導体基板上の全面に導電層を形成するステッ
プと、 (h) 前記第１のアライメントマークの位置を認識して、
前記素子形成領域の所定のゲート形成領域上及び少なく
とも前記第１の溝のエッジ部近傍領域上に第２のレジス
トパターンを形成するステップと、 (i) 前記第２のレジストパターンをマスクとして前記導
電層を除去して、前記所定のゲート形成領域上にゲート
電極部を形成するとともに、少なくとも前記第１の溝の
エッジ部近傍領域上に第１のダミー電極部を形成するス
テップとをさらに備える、半導体装置の製造方法。 - 【請求項９】 前記第２のレジストパターンは、前記第
１の溝全体の形成領域上にさらに形成され、 前記第１のダミー電極部は、前記アライメントマーク溝
内絶縁膜を含む前記第１の溝を覆って形成され、前記ア
ライメントマーク溝内絶縁膜の表面と前記半導体基板の
表面との間の高低差を反映した高低差が前記第１のダミ
ー電極部に形成される、請求項８記載の半導体装置の製
造方法。 - 【請求項１０】 (j) 前記素子形成領域の表面内に前記
ゲート電極に隣接して拡散領域を形成するステップと、 (k) 前記半導体基板上の全面に絶縁層を形成するステッ
プと、 (l) 前記第１のダミー電極部を第２のアライメントマー
クとして位置認識し、前記拡散領域上の前記絶縁層を貫
通して貫通孔を形成するステップと、 (m) 前記貫通孔を介して前記拡散領域と電気的に接続さ
れる拡散領域接続導電層を形成するステップとをさらに
備える、請求項９記載の半導体装置の製造方法。 - 【請求項１１】 前記第２のレジストパターンは前記第
１の溝以外の前記アライメントマーク領域の所定の領域
上にさらに形成され、 前記ステップ(i)は、前記アライメントマーク領域の前
記所定領域に第２のダミー電極部をさらに形成し、 (j) 前記素子形成領域の表面内に前記ゲート電極に隣接
して第１〜第Ｎ（≧２）の拡散領域を形成するステップ
と、 ｉ＝１〜Ｎの順でＮ回繰り返す下記のステップ(k)〜(m)
とをさらに備え、 (k) 前記半導体基板上の全面に第ｉの絶縁層を形成する
ステップ、 (l) 第２のアライメントマークを位置認識し、第ｉの拡
散領域上の第１〜第ｉの絶縁層を貫通して第ｉの貫通孔
を形成するステップ、 (m) 前記第ｉの貫通孔を介して前記第ｉの拡散領域と電
気的に接続される第ｉの拡散領域接続導電層を形成する
ステップ、 Ｎ回繰り返される前記ステップ(l)は、１回の実行毎に
前記第１及び第２のダミー電極部のいずれかを前記第２
のアライメントマークとして選択することを特徴とす
る、 請求項９記載の半導体装置の製造方法。 - 【請求項１２】 前記第２の溝は、比較的幅の狭い第１
の回路用溝と比較的幅の広い第２の回路用溝とを含み、 前記素子形成領域は前記第１の回路用溝で素子分離され
る第１の回路形成領域と、前記第２の回路用溝で素子分
離される第２の回路形成領域とを含み、 前記ステップ(d)は、前記第１の回路形成領域に対応す
る前記絶縁膜上に前記第１のレジストパターンを形成せ
ず、前記第２の回路形成領域に対応する前記絶縁膜上に
前記第１のレジストパターンを形成する、請求項８記載
の半導体装置の製造方法。 - 【請求項１３】 前記第１の回路形成領域はダイナミッ
ク型のメモリセルからなる領域を含み、 前記第２の回路形成領域は前記メモリセルを駆動する周
辺回路を形成する領域を含む、請求項１２記載の半導体
装置の製造方法。
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|---|---|---|---|
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|---|---|---|---|---|
| JP3594779B2 (ja) * | 1997-06-24 | 2004-12-02 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
| JP3553327B2 (ja) * | 1997-07-25 | 2004-08-11 | 沖電気工業株式会社 | 半導体基板のアライメントマーク及びその製造方法 |
| JPH1174229A (ja) * | 1997-08-29 | 1999-03-16 | Toshiba Microelectron Corp | 半導体装置 |
| US6395619B2 (en) * | 1997-12-05 | 2002-05-28 | Sharp Kabushiki Kaisha | Process for fabricating a semiconductor device |
| JP3211767B2 (ja) * | 1998-03-27 | 2001-09-25 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6087733A (en) * | 1998-06-12 | 2000-07-11 | Intel Corporation | Sacrificial erosion control features for chemical-mechanical polishing process |
| US6043133A (en) * | 1998-07-24 | 2000-03-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of photo alignment for shallow trench isolation chemical-mechanical polishing |
| TW381320B (en) * | 1998-09-24 | 2000-02-01 | United Microelectronics Corp | Method for improving the alignment of semiconductor processes |
| US6303458B1 (en) * | 1998-10-05 | 2001-10-16 | Chartered Semiconductor Manufacturing Ltd. | Alignment mark scheme for Sti process to save one mask step |
| TW436961B (en) * | 1998-12-14 | 2001-05-28 | United Microelectronics Corp | Method for forming the dielectric layer of an alignment marker area |
| JP3758876B2 (ja) * | 1999-02-02 | 2006-03-22 | Ｎｅｃマイクロシステム株式会社 | 半導体装置のレイアウト方法 |
| JP2001036036A (ja) * | 1999-07-21 | 2001-02-09 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6191000B1 (en) * | 1999-08-23 | 2001-02-20 | Macronix International Co., Ltd. | Shallow trench isolation method used in a semiconductor wafer |
| JP4666700B2 (ja) * | 1999-08-30 | 2011-04-06 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| JP2001110889A (ja) * | 1999-10-07 | 2001-04-20 | Nec Corp | 半導体装置およびその製造方法 |
| JP3943320B2 (ja) * | 1999-10-27 | 2007-07-11 | 富士通株式会社 | 半導体装置及びその製造方法 |
| US6323111B1 (en) | 1999-10-28 | 2001-11-27 | Agere Systems Guardian Corp | Preweakened on chip metal fuse using dielectric trenches for barrier layer isolation |
| DE19958906A1 (de) * | 1999-12-07 | 2001-07-05 | Infineon Technologies Ag | Herstellung von integrierten Schaltungen |
| US6337122B1 (en) * | 2000-01-11 | 2002-01-08 | Micron Technology, Inc. | Stereolithographically marked semiconductors devices and methods |
| US20070114631A1 (en) * | 2000-01-20 | 2007-05-24 | Hidenori Sato | Method of manufacturing a semiconductor integrated circuit device and a semiconductor integrated circuit device |
| JP2001203263A (ja) * | 2000-01-20 | 2001-07-27 | Hitachi Ltd | 半導体集積回路装置の製造方法および半導体集積回路装置 |
| US6603211B2 (en) * | 2000-02-16 | 2003-08-05 | Advanced Micro Devices, Inc. | Method and system for providing a robust alignment mark at thin oxide layers |
| JP3415551B2 (ja) * | 2000-03-27 | 2003-06-09 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2001351837A (ja) * | 2000-06-02 | 2001-12-21 | Nec Corp | 半導体装置の製造方法 |
| JP2002043412A (ja) * | 2000-07-24 | 2002-02-08 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| JP4832629B2 (ja) | 2000-10-04 | 2011-12-07 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| KR20020056347A (ko) * | 2000-12-29 | 2002-07-10 | 박종섭 | 반도체 소자의 제조 방법 |
| JP3665275B2 (ja) * | 2001-05-28 | 2005-06-29 | 沖電気工業株式会社 | 位置合わせマークの形成方法 |
| JP2002368080A (ja) * | 2001-06-05 | 2002-12-20 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JP3875047B2 (ja) * | 2001-06-22 | 2007-01-31 | シャープ株式会社 | 半導体基板の面方位依存性評価方法及びそれを用いた半導体装置 |
| JP4761662B2 (ja) * | 2001-07-17 | 2011-08-31 | 三洋電機株式会社 | 回路装置の製造方法 |
| KR100398576B1 (ko) * | 2001-08-07 | 2003-09-19 | 주식회사 하이닉스반도체 | 정렬 정확도 향상방법 |
| US6638866B1 (en) | 2001-10-18 | 2003-10-28 | Taiwan Semiconductor Manufacturing Company | Chemical-mechanical polishing (CMP) process for shallow trench isolation |
| US6841832B1 (en) | 2001-12-19 | 2005-01-11 | Advanced Micro Devices, Inc. | Array of gate dielectric structures to measure gate dielectric thickness and parasitic capacitance |
| JP2003218322A (ja) * | 2002-01-24 | 2003-07-31 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| JP2003243293A (ja) * | 2002-02-19 | 2003-08-29 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US6627510B1 (en) * | 2002-03-29 | 2003-09-30 | Sharp Laboratories Of America, Inc. | Method of making self-aligned shallow trench isolation |
| TW569320B (en) * | 2002-08-14 | 2004-01-01 | Macronix Int Co Ltd | Method for defining a dummy pattern around alignment mark on a wafer |
| US6750115B1 (en) * | 2002-11-25 | 2004-06-15 | Infineon Technologies Ag | Method for generating alignment marks for manufacturing MIM capacitors |
| DE10258420B4 (de) * | 2002-12-13 | 2007-03-01 | Infineon Technologies Ag | Verfahren zur Herstellung einer Halbleiterspeichereinrichtung mit Charge-trapping-Speicherzellen und vergrabenen Bitleitungen |
| US6774452B1 (en) * | 2002-12-17 | 2004-08-10 | Cypress Semiconductor Corporation | Semiconductor structure having alignment marks with shallow trench isolation |
| TWI223375B (en) * | 2003-03-19 | 2004-11-01 | Nanya Technology Corp | Process for integrating alignment and trench device |
| US6803291B1 (en) * | 2003-03-20 | 2004-10-12 | Taiwan Semiconductor Manufacturing Co., Ltd | Method to preserve alignment mark optical integrity |
| EP1496548B1 (en) * | 2003-07-11 | 2008-01-02 | STMicroelectronics S.r.l. | Method for manufacturing differential isolation structures in a semiconductor electronic device and corresponding structure |
| TWI233660B (en) * | 2003-10-06 | 2005-06-01 | Macronix Int Co Ltd | Overlay mark and method of fabricating the same |
| JP2005142481A (ja) * | 2003-11-10 | 2005-06-02 | Nec Electronics Corp | 半導体装置の製造方法 |
| JP2005150251A (ja) | 2003-11-12 | 2005-06-09 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
| US20050170661A1 (en) * | 2004-02-04 | 2005-08-04 | International Business Machines Corporation | Method of forming a trench structure |
| US6943409B1 (en) * | 2004-05-24 | 2005-09-13 | International Business Machines Corporation | Trench optical device |
| JP4955222B2 (ja) * | 2005-05-20 | 2012-06-20 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| KR100620663B1 (ko) * | 2005-07-19 | 2006-09-06 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR100696761B1 (ko) * | 2005-07-29 | 2007-03-19 | 주식회사 하이닉스반도체 | 웨이퍼 마크 형성 방법 |
| US7230342B2 (en) * | 2005-08-31 | 2007-06-12 | Atmel Corporation | Registration mark within an overlap of dopant regions |
| KR100630768B1 (ko) * | 2005-09-26 | 2006-10-04 | 삼성전자주식회사 | 캡핑층을 구비한 얼라인먼트 키 형성방법 및 이를 이용한반도체 장치의 제조방법 |
| JP4703364B2 (ja) * | 2005-10-24 | 2011-06-15 | 株式会社東芝 | 半導体装置及びその製造方法 |
| KR100745898B1 (ko) * | 2006-02-21 | 2007-08-02 | 주식회사 하이닉스반도체 | 반도체 소자의 형성 방법 |
| KR100876806B1 (ko) * | 2006-07-20 | 2009-01-07 | 주식회사 하이닉스반도체 | 이중 패터닝 기술을 이용한 반도체 소자의 트랜지스터 형성방법 |
| JP5509543B2 (ja) * | 2008-06-02 | 2014-06-04 | 富士電機株式会社 | 半導体装置の製造方法 |
| US8125051B2 (en) * | 2008-07-03 | 2012-02-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Device layout for gate last process |
| US8598630B2 (en) | 2008-10-06 | 2013-12-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Photo alignment mark for a gate last process |
| JP2011129761A (ja) * | 2009-12-18 | 2011-06-30 | Elpida Memory Inc | 半導体装置の製造方法 |
| US8237297B2 (en) * | 2010-04-06 | 2012-08-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | System and method for providing alignment mark for high-k metal gate process |
| US9000525B2 (en) * | 2010-05-19 | 2015-04-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure and method for alignment marks |
| US9312260B2 (en) | 2010-05-26 | 2016-04-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuits and manufacturing methods thereof |
| US8324743B2 (en) * | 2010-06-11 | 2012-12-04 | Macronix International Co., Ltd. | Semiconductor device with a structure to protect alignment marks from damage in a planarization process |
| JP5737922B2 (ja) * | 2010-12-14 | 2015-06-17 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体デバイスの製造方法 |
| US8473888B2 (en) * | 2011-03-14 | 2013-06-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Systems and methods of designing integrated circuits |
| JP6055598B2 (ja) | 2012-02-17 | 2016-12-27 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| KR101998666B1 (ko) | 2013-06-25 | 2019-10-02 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| US9178066B2 (en) * | 2013-08-30 | 2015-11-03 | Taiwan Semiconductor Manufacturing Company Limited | Methods for forming a semiconductor arrangement with structures having different heights |
| JP2015070251A (ja) * | 2013-10-01 | 2015-04-13 | 富士通セミコンダクター株式会社 | 半導体装置、及び半導体装置の製造方法 |
| KR102066000B1 (ko) | 2013-12-11 | 2020-01-14 | 삼성전자주식회사 | 반도체 소자의 제조하는 방법 |
| KR20160015094A (ko) * | 2014-07-30 | 2016-02-12 | 삼성전자주식회사 | 오버레이 마크, 오버레이 마크를 형성하는 방법 및 오버레이 마크를 이용하여 반도체 소자를 제조하는 방법 |
| CN105914141B (zh) * | 2016-06-24 | 2019-04-30 | 武汉新芯集成电路制造有限公司 | 一种形成栅极沟道的方法及对应的半导体结构 |
| JP7163577B2 (ja) * | 2017-12-28 | 2022-11-01 | 富士電機株式会社 | 半導体装置の製造方法 |
| US10636744B2 (en) * | 2018-08-09 | 2020-04-28 | United Microelectronics Corp. | Memory device including alignment mark trench |
| CN111916425B (zh) * | 2019-05-10 | 2022-12-16 | 中芯国际集成电路制造(上海)有限公司 | 半导体形成方法及其结构 |
| DE102020112753A1 (de) | 2020-02-19 | 2021-08-19 | Taiwan Semiconductor Manufacturing Co., Ltd. | Ausrichtungsstruktur für halbleitervorrichtung und verfahren zu ihrer herstellung |
| US11393769B2 (en) | 2020-02-19 | 2022-07-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Alignment structure for semiconductor device and method of forming same |
| CN113467188B (zh) * | 2020-03-30 | 2022-05-13 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
| CN113013076B (zh) * | 2021-02-25 | 2022-06-10 | 长鑫存储技术有限公司 | 套刻标记的形成方法及半导体结构 |
| US20230178494A1 (en) * | 2021-12-03 | 2023-06-08 | Nanya Technology Corporation | Semiconductor device having integral alignment marks with decoupling features and method for fabricating the same |
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| US4992394A (en) * | 1989-07-31 | 1991-02-12 | At&T Bell Laboratories | Self aligned registration marks for integrated circuit fabrication |
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| US5444007A (en) * | 1994-08-03 | 1995-08-22 | Kabushiki Kaisha Toshiba | Formation of trenches having different profiles |
| KR0155835B1 (ko) * | 1995-06-23 | 1998-12-01 | 김광호 | 반도체 장치의 얼라인 키 패턴 형성방법 |
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