JP3553327B2 - 半導体基板のアライメントマーク及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は，半導体集積回路（以下「ＬＳＩ」という）などの半導体素子の製造において，位置合わせに用いられる半導体基板のアライメントマーク及びその製造方法に関するものである。
【０００２】
【従来の技術】
ＬＳＩなどの半導体素子の製造工程として行われるリソグラフィーでは，露光光に対して遮光性を有するクロム等によって所望の形状のパターンを設けたガラス板からなるマスクを用い，半導体基板上に等倍もしくは適当な倍率で伸縮させたパターンを転写する転写法が行われている。この転写法は，反射あるいは投影光学系により，レジストと呼ばれる半導体基板上の感光性高分子にマスクのパターンを結像させ，レジストを露光，感光させることによって行われる。
【０００３】
レジストを露光させる工程では，マスクと半導体基板を極めて高精度に位置合わせする必要がある。両者の位置合わせが不正確では，ＬＳＩを構成する各回路要素を半導体基板表面の所定の位置に設けることができなくなってしまう。通常，この位置合わせは，マスク上に形成したアライメントマークと，半導体基板表面に形成したアライメントマークを用いることによって行われる。即ち，露光装置のアライメント機構によって，マスク上のアライメントマークと半導体基板表面のアライメントマークの相互の位置関係を計測，把握し，合致させることにより，位置合わせを行っている。
【０００４】
このように半導体基板の表面に形成されるアライメントマークの形状としては，その検出手段に応じて様々なものが考案され，実用化されている。ここで，従来のアライメントマークの一例を示すと，例えば図６のようなものが知られている。即ち，図示のアライメントマーク１００は，半導体基板表面の絶縁膜などに，縦長形状の凹部からなるスリットパターン１０１〜１０５を所定の間隔で配置した構成であり，図６中の矢印１０６で示したように，これら５本のスリットパターン１０１〜１０５の全部を横切るように光学的に走査して信号を検出し，例えば３本目のスリットパターン１０３を検出した位置を中央位置と認識するようにしている。このような従来の一般的なアライメントマーク１００に用いられているスリットパターン１０１〜１０５の幅Ａ１００は，目的や絶縁膜の膜種，膜厚などによって種々設計されるが，いずれも１μｍ以上であって，通常は数μｍ程度の幅を有している。また，各スリットパターン１０１〜１０５の長さＢ１００は，走査を容易にさせるために約１０μｍ以上程度に設定されており，深さＣ１００は，絶縁膜の厚さに等しく，約０．１〜５μｍに設定されている。なお，アライメントマーク１００を例えばタングステン等の不透明膜を介して検出する為には，その膜厚の２倍以上の幅が必要となる。
【０００５】
【発明が解決しようとする課題】
ところで，このアライメントマーク１００を製造する方法として，次の二つの方法が考えられる。先ず一つの方法は，アライメントマーク１００を構成する各スリットパターン１０１〜１０５を，半導体素子の各回路要素を製造する工程と独立させて，別途の工程によって製造する方法である。しかしこの方法は，アライメントマーク１００の製造工程の分だけ工程数が増加し，半導体素子の製造時間の長期化，コストの高騰を招いてしまう。
【０００６】
もう一つの方法は，アライメントマーク１００を構成する各スリットパターン１０１〜１０５を，半導体素子の各回路要素を製造する工程と同じ工程によって同時に製造していく方法である。この方法によれば，アライメントマーク１００を製造するために別途の工程を行う必要が無くなるので，上述の別途の工程を行う方法に比べ，全体的な工程数を少なくすることができ，製造時間の短縮化，コストの低減がはかれる。
【０００７】
しかし，この方法は，ＬＳＩの回路要素の製造工程によっては，スリットパターン１０１〜１０５をうまく製造できない場合がある。ここで，図７，８に基づいて，回路要素の一例である円筒形状のストレージ・ノード１１０を半導体基板１１１の表面に形成する場合について具体的に説明すると次のようになる。なお，ストレージ・ノード１１０とは，ＬＳＩの一種であるダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）を構成する回路要素のひとつである電荷蓄積電極（以下「ストレージ・ノード」）である。ストレージ・ノード１１０の形状，方式には種々のものがあるが，図７，８では，円筒（シリンダ）形状のストレージ・ノード１１０を例にして説明する。
【０００８】
図７，８において，左側にストレージ・ノード１１０の製造工程を示し，右側に，ストレージ・ノード１１０と同時進行で製造されていくアライメントマーク１００のスリットパターン１０１〜１０５の各過程を示している。なお，各スリットパターン１０１〜１０５の構成はいずれも同様であるため，アライメントマーク１００についてはスリットパターン１０１を代表して示した。
【０００９】
半導体基板（シリコンウェハ）１１１の表面のストレージ・ノード１１０を製造する箇所においては，図７（ａ）に示すように，予め，素子分離領域１２１で区画された能動素子領域１２２に，酸化ケイ素からなる第１の絶縁膜１２３と，例えば窒化ケイ素からなるエッチング阻止膜１２４が設けられており，更に，これら絶縁膜１２３とエッチング阻止膜１２４を貫通する接続孔１２５が形成されている。また，接続孔１２５は，酸化ケイ素等の第２の絶縁膜１２６で埋め込まれ，かつ，絶縁膜１２３とエッチング阻止膜１２４も第２の絶縁膜１２６で覆われている。
【００１０】
一方，半導体基板１１１の表面のアライメントマーク１００を製造する箇所においても，図７（ａ’）に示すように，予め，第１の絶縁膜１２３’とエッチング阻止膜１２４’と第２の絶縁膜１２６’が設けられている。これら第１の絶縁膜１２３’，エッチング阻止膜１２４’及び第２の絶縁膜１２６’は，図７（ａ）に示した第１の絶縁膜１２３，エッチング阻止膜１２４及び第２の絶縁膜１２６と，それぞれ同じ材料で構成されており，両者はそれぞれ同一の工程で形成されたものである。
【００１１】
そして，先ずエッチングにより第２の絶縁膜１２６，１２６’を所望のパターン形状に除去する。即ち，ストレージ・ノード１１０を製造する箇所においては，図７（ｂ）に示すように，ストレージ・ノード１１０のパターン１１０ｘを，第２の絶縁膜１２６の表面に設けたレジスト１２７に転写，現像し，これをエッチングマスクとして第２の絶縁膜１２６を垂直方向に異方性エッチングし，接続孔１２５内を含む図７（ｂ）中破線で示す要素領域１２６ｘから第２の絶縁膜１２６を除去する。この場合，例えば２５６メガビットＤＲＡＭのストレージ・ノードのような回路要素についていえば，この要素領域１２６ｘの幅Ａ１１０は，高々０．５μｍ程度である。
【００１２】
また同時に，アライメントマーク１００を製造する箇所においても，図７（ｂ’）に示すように，スリットパターン１０１のパターン１０１ｘを，第２の絶縁膜１２６’の表面に設けたレジスト１２７’に転写，現像し，これをエッチングマスクとして第２の絶縁膜１２６’を垂直方向に異方性エッチングし，図７（ｂ’）中破線で示すスリット領域１２６ｘ’から第２の絶縁膜１２６’を除去する。このスリット領域１２６ｘ’の幅Ａ１００は，先に図６で説明したように，通常は数μｍ程度である。なお，ストレージ・ノード１１０を製造する箇所とアライメントマーク１００を製造する箇所のいずれにおいても，エッチング阻止膜１２４，１２４’があるために，第１の絶縁膜１２３，１２３’はいずれもエッチングされない。
【００１３】
次に，ポリシリコンを半導体基板の全面に成膜する。即ち，ストレージ・ノード１１０を製造する箇所においては，図７（ｃ）に示すように，ストレージ・ノード材料としてのポリシリコン１２８が全面に成膜される。また同時に，アライメントマーク１００を製造する箇所においても，図７（ｃ’）に示すように，ポリシリコン１２８’の成膜が行われる。
【００１４】
次に，第３の絶縁膜を半導体基板３の全面に成膜する。即ち，ストレージ・ノード１１０を製造する箇所においては，図７（ｄ）に示すように，酸化ケイ素等の第３の絶縁膜１２９がポリシリコン１２８の上に成膜される。この場合，ストレージ・ノード１１０を製造する箇所においては，要素領域１２６ｘの幅Ａ１１０が高々０．５μｍ程度と非常に狭いため，第３の絶縁膜１２９の表面はほぼ水平面となり，要素領域１２６ｘにおける第３の絶縁膜１２９の厚さＴ２と，その他の領域でのポリシリコン１２８上の絶縁膜１２９の厚さＴ１は，Ｔ１＜Ｔ２となる。
【００１５】
また同時に，アライメントマーク１００を製造する箇所においても，図７（ｄ’）に示すように，第３の絶縁膜１２９’がポリシリコン１２８’の上に成膜される。この場合，上述したように，スリット領域１２６ｘ’の幅Ａ１００は数μｍ程度と比較的広くなっているため，アライメントマーク１００を製造する箇所においては，ポリシリコン１２８’の表面はスリット領域１２６ｘ’の形状に沿って凹んだ形状となる。このため，スリット領域１２６ｘ’の中央付近での第３の絶縁膜１２９’の厚さＴ２’と，その他の領域でのポリシリコン１２８’上の絶縁膜１２９’の厚さＴ１’は，ほぼＴ１’＝Ｔ２’となる。
【００１６】
次に，第３の絶縁膜のエッチバックを行う。即ち，ストレージ・ノード１１０を製造する箇所においては，第３の絶縁膜１２９を全面エッチバックし，図７（ｅ）に示すように，ポリシリコン１２８の表面を露出させる。この場合，ストレージ・ノード１１０を製造する箇所においては，要素領域１２６ｘにおける第３の絶縁膜１２９の厚さＴ２と，その他の領域でのポリシリコン１２８上の絶縁膜１２９の厚さＴ１がＴ１＜Ｔ２となっているため，ポリシリコン１２８に形成された，前述の要素領域１２６ｘに対応する凹部１２８ｘには，第３の絶縁膜１２９が残ることとなる。
【００１７】
また同時に，アライメントマーク１００を製造する箇所においても，第３の絶縁膜１２９’の全面エッチバックが行われる。この場合，アライメントマーク１００を製造する箇所においては，スリット領域１２６ｘ’の中央付近での第３の絶縁膜１２９’の厚さＴ２’と，その他の領域でのポリシリコン１２８’上の絶縁膜１２９’の厚さＴ１’がほぼ等しいため，ポリシリコン１２８’に形成された，前述のスリット領域１２６ｘ’に対応する凹部１２８ｘ’には，第３の絶縁膜１２９’がほとんど残らず，図７（ｅ’）に示すように，凹部１２８ｘ’内であっても，ポリシリコン１２８’の表面がほとんど露出した状態となる。
【００１８】
次に，ポリシリコンのエッチバックを行う。即ち，ストレージ・ノード１１０を製造する箇所においては，図８（ｆ）に示すように，ポリシリコン１２８をエッチバックしても，第３の絶縁膜１２９が残っているため，前述の凹部１２８ｘ及び接続孔１２５内を含む部分は，除去されず残ることになる。また同時に，アライメントマーク１００を製造する箇所においても，ポリシリコン１２８’がエッチバックされるが，この場合は，凹部１２８ｘ’に第３の絶縁膜１２９’がほとんど残っていないので，図８（ｆ’）に示すように，ポリシリコン１２８’は凹部１２８ｘ’を含めてほとんど除去されてしまう。
【００１９】
次に，第３の絶縁膜と第２の絶縁膜を弗酸等で除去する。即ち，ストレージ・ノード１１０を製造する箇所においては，図８（ｇ）に示すように，凹部１２８ｘに残った第３の絶縁膜１２９と，第２の絶縁膜１２６を除去することにより，ポリシリコンからなる円筒形状のストレージ・ノード１１０を形成することができる。また同時に，図８（ｇ’）に示すように，アライメントマーク１００を製造する箇所においても，第３の絶縁膜１２９’と，第２の絶縁膜１２６’が除去されるが，この場合は，凹部１２８ｘ’に第３の絶縁膜１２９’がほとんど残っていないので，図８（ｆ’）に示すように，ポリシリコン１２８’はほとんど残らない。
【００２０】
このように，半導体素子の各回路要素を製造する工程と同じ工程によってアライメントマークを同時に製造した場合は，図８（ｇ’）で説明したように，半導体基板１１１の表面には，きわめて幅の狭い線状の形状のスリットパターン１０１しか残らなくなり，明確なアライメントマーク１００を製造することができない。また，こうして製造されたアライメントマーク１００の各スリットパターン１０１〜１０５と半導体基板１１１（この例では，エッチング阻止膜１２４’）との接触面の幅Ｗは０．２μｍ〜０．１μｍ程度の非常に細いものとなってしまう。このような細い接触幅では，その後の基板洗浄工程等でアライメントマーク１００の各スリットパターン１０１〜１０５が，倒壊したり，剥離するといった不具合を生ずる。かかる場合には，アライメントマーク１００としての機能を果たさないばかりか，剥離した各スリットパターン１０１〜１０５の破片が，ＬＳＩの回路領域に飛散し，回路の短絡といった致命的な欠陥を生ずる原因となりかねない。
【００２１】
従って，本発明の目的は，半導体素子の各回路要素を製造する工程と同じ工程によってアライメントマークを同時に製造することにより，半導体素子の全体的な製造工程数を少なくでき，しかも，明確で倒壊や剥離の心配のないアライメントマークを提供することにある。
【００２２】
【課題を解決するための手段】
かかる課題達成のため，請求項１の発明は，半導体素子の製造工程として行われるリソグラフィーにおいて利用される半導体基板の位置合わせをするためのアライメントマークであって，垂直方向の異方性エッチングにより絶縁膜に設けられた回路要素と略等しい幅のスリット領域に成膜した回路要素材料を所望の形状にエッチングし，その後，絶縁膜を除去することにより形成された，半導体基板の表面に設けられた回路要素と略等しい幅を有する樋状パターンからなることを特徴としている。
【００２３】
この請求項１のアライメントマークによれば，樋状パターンの幅が半導体基板の表面に設けられた回路要素と略等しくなっているので，回路要素と同時進行で作成しても，エッチバックなどの工程によって必要以上に除去されていないしっかりとした樋状パターンを導体基板の表面に形成でき，明確で倒壊や剥離の心配のないアライメントマークを得ることができる。本発明において，「回路要素と略等しい幅」とは，回路要素の幅と樋状パターンの幅がまったく同一の長さであることを必要とせず，回路要素を形成する際のエッチバック等の工程を同時進行で行っても，必要以上に除去されることとない樋状パターンを形成できるような範囲の幅であればよい。
【００２４】
この請求項１のアライメントマークにおいて，請求項２に記載したように，前記回路要素は，例えばストレージ・ノードである。この場合，例えば請求項３に記載したように，前記ストレージ・ノードが円筒形状であれば，前記樋状パターンの幅は該円筒形状のストレージ・ノードの外径と略等しくすればよい。また，請求項４に記載したように，前記樋状パターンは，ストレージ・ノードと同じ材料で構成されていることが好ましい。そうすれば，回路要素と樋状パターンを同様の条件で製造することができるようになる。更に，請求項５に記載したように，前記半導体基板の表面に対する樋状パターンの取り付けを強固にすべく，半導体基板表面の絶縁膜内に埋め込まれた支持部を有することが好ましい。これにより，より倒壊や剥離の心配のないアライメントマークを提供することができるようになる。
【００２５】
また，請求項６の発明は，絶縁膜を垂直方向に異方性エッチングして所望のパターンを形成する工程と，回路要素材料を成膜する工程と，回路要素材料を所望の形状にエッチングする工程と，絶縁膜を除去する工程とを行うことにより回路要素を製造するに際し，これら各工程と同時に並行して同じ工程を行うことにより，回路要素と略等しい幅を有する樋状パターンを半導体基板の表面に形成することを特徴としている。
【００２６】
この請求項６の製造方法によれば，半導体素子の各回路要素を製造する工程と同時進行でアライメントマークを製造できるので，アライメントマークを別途の工程で製造する方法に比べて，全体的な工程数を少なくすることができ，製造時間の短縮化，コストの低減がはかれる。なお，この請求項６の製造方法において，請求項７に記載したように，前記回路要素は，例えば円筒形状のストレージ・ノードである。
【００２７】
【発明の実施の形態】
以下，本発明の好ましい実施の形態を図面に基づいて説明する。図１，２において，左側に示した図１（ａ）〜（ｅ）及び図２（ｆ）（ｇ）は，回路要素の一例である円筒形状のストレージ・ノード１の製造工程を示し，右側に示した図１（ａ’）〜（ｅ’）及び図２（ｆ’）（ｇ’）は，ストレージ・ノード１と同時進行で製造されていく本発明の第１の実施の形態にかかるアライメントマーク２の樋状パターン１１についての各過程を示している。なお，図１（ａ）〜（ｅ）及び図２（ｆ）（ｇ）で説明するストレージ・ノード１の製造工程は，先に図７，８で説明した従来例と実質的に異ならない。また，後述する図３の説明で理解されるように，アライメントマーク２は，環状（長方形の枠状）の樋状パターン１１〜１５を全部で５箇所に配置した構成を有するが，各樋状パターン１１〜１５の構成はいずれも同様であるので，図１，２では，代表して樋状パターン１１について説明する。
【００２８】
半導体基板（シリコンウェハ）３の表面のストレージ・ノード１を製造する箇所においては，図１（ａ）に示すように，予め，素子分離領域２１で区画された能動素子領域２２に，酸化ケイ素からなる第１の絶縁膜２３と，例えば窒化ケイ素からなるエッチング阻止膜２４が設けられており，更に，これら絶縁膜２３とエッチング阻止膜２４を貫通する接続孔２５が形成されている。また，エッチング阻止膜２４の上に酸化ケイ素等の第２の絶縁膜２６を成膜することにより，接続孔２５は第２の絶縁膜２６で埋め込まれ，かつ，絶縁膜２３とエッチング阻止膜２４も第２の絶縁膜２６で覆われている。
【００２９】
一方，半導体基板３の表面のアライメントマーク２を製造する箇所においても，図１（ａ’）に示すように，予め，第１の絶縁膜２３’とエッチング阻止膜２４’と第２の絶縁膜２６’が設けられている。これら第１の絶縁膜２３’，エッチング阻止膜２４’及び第２の絶縁膜２６’は，図１（ａ）に示した第１の絶縁膜２３，エッチング阻止膜２４及び第２の絶縁膜２６と，それぞれ同じ材料で構成されており，両者はそれぞれ同一の工程で形成されたものである。
【００３０】
そして，先ずエッチングにより第２の絶縁膜２６，２６’を所望のパターン形状に除去する。即ち，ストレージ・ノード１を製造する箇所においては，図１（ｂ）に示すように，ストレージ・ノード１のパターン１ｘを，第２の絶縁膜２６の表面に設けたレジスト２７に転写，現像し，これをエッチングマスクとして第２の絶縁膜２６を垂直方向に異方性エッチングする。そして，接続孔２５内を含む図１（ｂ）中破線で示す要素領域２６ｘから第２の絶縁膜２６を除去する。この場合，回路要素が例えば２５６メガビットＤＲＡＭにおける円筒形状のストレージ・ノード１であれば，この要素領域２６ｘの形状は内径Ａ１が０．４μｍ程度の円筒形状に形成される。
【００３１】
また同時に，アライメントマーク２を製造する箇所においては，図１（ｂ’）に示すように，第２の絶縁膜２６’の表面に設けたレジスト２７’に，樋状パターン１１を形成するためのパターン１１ｘが転写，現像される（なお，図１（ｂ’）に示すように，断面で表した場合は，樋状パターン１１を形成するための一対のパターン１１ｘ，１１ｘが転写，現像される）。そして，これをエッチングマスクとして第２の絶縁膜２６’が垂直方向に異方性エッチングされる。そして，図１（ｂ’）中破線で示す一対のスリット領域２６ｘ’，２６ｘ’から第２の絶縁膜２６’がそれぞれ除去される。なお，ストレージ・ノード１を製造する箇所とアライメントマーク２を製造する箇所のいずれにおいても，エッチング阻止膜２４，２４’があるために，第１の絶縁膜２３，２３’はいずれもエッチングされない。
【００３２】
ここで，図３は，本発明の第１の実施の形態にかかるアライメントマーク２の各樋状パターン１１〜１５を製造するための，各パターン１１ｘ〜１５ｘを示し，（ａ）は各パターン１１ｘ〜１５ｘの平面図，（ｂ）は（ａ）におけるＹ−Ｙ断面矢視図である。なお，図３（ｂ）のように断面で表した場合は，樋状パターン１１を形成するための各パターン１１ｘ〜１５ｘは，いずれも一対ずつ現れる。図示の例では，各パターン１１ｘ〜１５ｘは，半導体基板３の表面において絶縁膜２６’上に設けたレジスト２７’に所定の間隔で凹部３１〜３５を全部で５本配置し，凹部３１〜３５の中央にエッチング除去されていない島部３６〜４０を形成した構成になっている。そして，各凹部３１〜３５の内側壁と各島部３６〜４０の外側壁との間に，長方形状の各パターン１１ｘ〜１５ｘが環状にそれぞれ形成されている。このように構成することにより，凹部３１〜３５の幅Ａ２自体の幅は約４μｍ程度と比較的広いが，各パターン１１ｘ〜１５ｘの幅Ａ１１は，先に説明したストレージ・ノード１を形成するための要素領域２６ｘの内径Ａ１と同程度の約０．４μｍになっている。なお，島部３６〜４０の幅は約３．２μｍ程度である。各パターン１１ｘ〜１５ｘの長さＢ１１は，各樋状パターン１１を長くして走査を容易にさせるために約１０μｍ以上程度に設定されており，深さＣ１１は，絶縁膜の厚さに等しく，約０．１〜５μｍに設定されている。そして，このような狭い幅を有するパターン１１ｘ，１１ｘを利用して第２の絶縁膜２６’をエッチング除去したことにより，スリット領域２６ｘ’，２６ｘ’の幅も，先に説明したストレージ・ノード１の要素領域２６ｘの内径Ａ１と同程度の約０．４μｍにすることができる。
【００３３】
次に，ポリシリコンを半導体基板３の全面に成膜する。即ち，ストレージ・ノード１を製造する箇所においては，図１（ｃ）に示すように，ストレージ・ノード材料としてのポリシリコン２８が成膜される。また同時に，アライメントマーク２を製造する箇所においても，図１（ｃ’）に示すように，ポリシリコン２８’の成膜が行われる。
【００３４】
次に，第３の絶縁膜を半導体基板３の全面に成膜する。即ち，ストレージ・ノード１を製造する箇所においては，図１（ｄ）に示すように，酸化ケイ素等の第３の絶縁膜２９がポリシリコン２８の上に成膜される。この場合，ストレージ・ノード１を製造する箇所においては，要素領域２６ｘの幅Ａ１が高々０．４μｍ程度と非常に狭いため，第３の絶縁膜２９の表面はほぼ水平面となり，要素領域２６ｘにおける第３の絶縁膜２９の厚さＴ２と，その他の領域でのポリシリコン２８上の絶縁膜２９の厚さＴ１は，Ｔ１＜Ｔ２となる。
【００３５】
また同時に，アライメントマーク２を製造する箇所においても，図１（ｄ’）に示すように，第３の絶縁膜２９’がポリシリコン２８’の上に成膜される。この場合，先に図３で説明したように，パターン１１ｘ，１１ｘの幅が狭く，スリット領域２６ｘ’の幅Ａ１１も先に説明した要素領域２６ｘの内径Ａ１と同程度の約０．４μｍになっているため，アライメントマーク２を製造する箇所においても，第３の絶縁膜２９’の表面はほぼ水平面となる。このため，スリット領域２６ｘ’の中央付近での第３の絶縁膜２９’の厚さＴ２’と，その他の領域でのポリシリコン２８’上の第３の絶縁膜２９’の厚さＴ１’も，同様にＴ１’＜Ｔ２’となる。
【００３６】
次に，第３の絶縁膜のエッチバックを行う。即ち，ストレージ・ノード１を製造する箇所においては，第３の絶縁膜２９をエッチバックし，図１（ｅ）に示すように，ポリシリコン２８の表面を露出させる。この場合，ストレージ・ノード１を製造する箇所においては，要素領域２６ｘにおける第３の絶縁膜２９の厚さＴ２と，その他の領域でのポリシリコン２８上の絶縁膜２９の厚さＴ１がＴ１＜Ｔ２となっているため，ポリシリコン２８に形成された，前述の要素領域２６ｘに対応する凹部２８ｘには，第３の絶縁膜２９が残ることとなる。
【００３７】
また同時に，アライメントマーク２を製造する箇所においても，第３の絶縁膜２９’の全面エッチバックが行われる。この場合，アライメントマーク２を製造する箇所においても，スリット領域２６ｘ’の中央付近での第３の絶縁膜２９’の厚さＴ２’と，その他の領域でのポリシリコン２８’上の絶縁膜２９’の厚さＴ１’がＴ１’＜Ｔ２’となっているため，ポリシリコン２８’に形成された，前述のスリット領域２６ｘ’に対応する凹部２８ｘ’には，同様に第３の絶縁膜２９’が残ることとなる。
【００３８】
次に，ポリシリコンのエッチバックを行う。即ち，ストレージ・ノード１を製造する箇所においては，図２（ｆ）に示すように，ポリシリコン２８をエッチバックしても，第３の絶縁膜２９が残っているため，前述の凹部２８ｘ及び接続孔２５内を含む部分は，除去されず残ることになる。また同時に，アライメントマーク２を製造する箇所においても，ポリシリコン２８’がエッチバックされるが，この場合も同様に，凹部２８ｘ’に第３の絶縁膜２９’が残っているので，図２（ｆ’）に示すように，前述の凹部２８ｘ’を含む部分が，除去されずに残る。
【００３９】
次に，第３の絶縁膜と第２の絶縁膜を弗酸等で除去する。即ち，ストレージ・ノード１を製造する箇所においては，図２（ｇ）に示すように，凹部２８ｘに残った第３の絶縁膜２９と，第２の絶縁膜２６を除去することにより，ポリシリコンからなる円筒形状のストレージ・ノード１を形成することができる。このように形成されたストレージ・ノード１の外径は，要素領域２６ｘの内径Ａ１と同程度であり約０．４μｍとなる。
【００４０】
また同時に，図２（ｇ’）に示すように，アライメントマーク２を製造する箇所においても，第３の絶縁膜２９’と，第２の絶縁膜２６’を除去することにより，ストレージ・ノード１の外径とほぼ等しく約０．４μｍ程度の幅Ａ１１を備えた樋状パターン１１（図２（ｇ’）では断面を示しているため，一対の樋状パターン１１，１１として現れる）が形成されることとなる。なお，こうして形成された樋状パターン１１の長さＢ１１は約１０μｍ以上である。また，樋状パターン１１以外の樋状パターン１２〜１５も，樋状パターン１１と同時進行で形成され，樋状パターン１１と同様の大きさ及び形状を有する。
【００４１】
このように，半導体素子の回路要素の一つであるストレージ・ノード１を製造する工程と同じ工程によって樋状パターン１１〜１５を形成し，アライメントマーク２を同時に製造することができる。このため，アライメントマーク２を製造するために別途の工程を行う必要が無く，アライメントマークを別途の工程で製造する方法に比べ，全体的な工程数を少なくすることができ，製造時間の短縮化，コストの低減がはかれる。こうして製造されたアライメントマーク２の幅は，図２（ｇ’）で説明したように，ストレージ・ノード１の外径と同じ程度の幅を有しており，明確なアライメントマーク２を製造することができる。また，こうして製造されたアライメントマーク２の各樋状パターン１１〜１５と半導体基板３（エッチング阻止膜２４）との接触面の幅も約０．４μｍ程度となるので，その後の基板洗浄工程等でも各樋状パターン１１〜１５が，倒壊したり，剥離するといった問題を生じない。このため，半導体基板３の表面から剥離したアライメントマーク３の破片がＬＳＩの回路領域へ飛散する心配が無く，回路の短絡といった欠陥も生じない。従って，高品質のＬＳＩが得られるようになる。
【００４２】
次に，図４，５において，左側に示した図４（ａ）〜（ｅ）及び図５（ｆ）（ｇ）は，先と同様，回路要素の一例である円筒形状のストレージ・ノード５の製造工程を示し，右側に示した図４（ａ’）〜（ｅ’）及び図５（ｆ’）（ｇ’）は，ストレージ・ノード５と同時進行で製造されていく本発明の第２の実施の形態にかかるアライメントマーク６の樋状パターン４１についての各過程を示している。なお，第１の実施の形態と同様に，第２の実施の形態においても，樋状パターン４１は環状の長方形状に形成されている（なお，図４（ａ’）〜（ｅ’）及び図５（ｆ’）（ｇ’）でも，樋状パターン４１の製造過程を断面で示しているため，各図において，樋状パターン４１，パターン４１ｘなどは，いずれも一対ずつ現れている）。そして，この樋状パターン４１と，樋状パターン４１と同様の構成を有する他の樋状パターン４２〜４５（樋状パターン４２〜４５については，図５（ｆ’）に番号のみを示した）の，全部で５つの樋状パターン４１〜４５によってアライメントマーク６が構成されている。なお，各樋状パターン４１〜４５の構成はいずれも同様であるので，図４，５では，代表して一対の樋状パターン４１の製造過程について説明する。
【００４３】
図４（ａ）に示すように，半導体基板（シリコンウェハ）７の表面のストレージ・ノード５を製造する箇所においては，図４（ａ）に示すように，予め，素子分離領域５１で区画された能動素子領域５２に，酸化ケイ素からなる第１の絶縁膜５３と，例えば窒化ケイ素からなるエッチング阻止膜５４が設けられており，更に，エッチング阻止膜５４の上には，能動素子領域５２との接続に用いる接続孔５５のパターン５６を形成したレジスト５７が設けられている。そして先ず，このレジスト５７をエッチングマスクとしてエッチング阻止膜５４と第１の絶縁膜５３を図中垂直方向に異方性エッチングし，接続孔５５を形成する。
【００４４】
一方，半導体基板７の表面のアライメントマーク６を製造する箇所においても，図４（ａ’）に示すように，予め，第１の絶縁膜５３’とエッチング阻止膜５４’が設けられており，更に，エッチング阻止膜５４’の上には，半導体基板７の表面との接続に用いる接続孔５５’のパターン５６’を形成したレジスト５７’が設けられている。これら第１の絶縁膜５３’，エッチング阻止膜５４’及びレジスト５７’は，図４（ａ）に示した第１の絶縁膜５３，エッチング阻止膜５４及びレジスト５７と，それぞれ同じ材料で構成されており，両者はそれぞれ同一の工程で形成されたものである（なお，アライメントマーク６を製造する箇所においては，樋状パターン４１，４１を形成するためのパターン５６’は２箇所に現れている）。そして先ず，図４（ａ）で説明した工程を同時に行うことにより，レジスト５７’をエッチングマスクとしてエッチング阻止膜５４’と第１の絶縁膜５３’を図中垂直方向に異方性エッチングし，接続孔５５’，５５’を形成する。
【００４５】
次に，接続孔の内部にプラグを形成する。即ち，ストレージ・ノード５を製造する箇所においては，レジスト５７を除去した後，導電性の膜として例えばポリシリコンを成膜し，全面をエッチバックすることによって，図４（ｂ）に示すように，接続孔５５の内部にポリシリコンのプラグ５８を形成する。
【００４６】
また同時に，アライメントマーク６を製造する箇所においても，レジスト５７’が除去された後，ポリシリコンが成膜され，その後のエッチバックによって，図４（ｂ’）に示すように，接続孔５５’，５５’の内部に支持部としてのポリシリコンのプラグ５８’，５８’がそれぞれ形成される。
【００４７】
次に，第２の絶縁膜の成膜及びそのエッチングを行う。即ち，ストレージ・ノード５を製造する箇所においては，図４（ｃ）に示すように，エッチング阻止膜５４の上に酸化ケイ素等の第２の絶縁膜６０を成膜し，更にその上に設けたレジスト６１にストレージ・ノード５のパターン５ｘを転写，現像する。この場合，回路要素が例えば２５６メガビットＤＲＡＭにおける円筒形状のストレージ・ノード５であれば，このパターン５ｘの形状は内径Ａ５が約０．４μｍ程度の円筒形状に形成される。更に，これをエッチングマスクとして第２の絶縁膜６０を垂直方向に異方性エッチングする。そして，図４（ｃ）中破線で示す要素領域６０ｘから第２の絶縁膜６０を除去する。なお，第１の絶縁膜５３はエッチング阻止膜５４で覆われているので，エッチングされない。
【００４８】
また同時に，アライメントマーク６を製造する箇所においても，図４（ｃ’）に示すように，エッチング阻止膜５４’の上に第２の絶縁膜６０’が成膜され，更にその上にレジスト６１’が設けられる。このレジスト６１’に樋状パターン４１，４１を形成するためのパターン４１ｘ，４１ｘを転写，現像する。このパターン１１ｘ，１１ｘの幅は，先に説明したパターン５ｘの内径Ａ５と同程度の約０．４μｍとする。その後，第２の絶縁膜６０が垂直方向に異方性エッチングされて，図４（ｃ’）中破線で示す要素領域６０ｘ’から第２の絶縁膜６０’が除去される。
【００４９】
次に，レジスト６１を除去した後，ストレージ・ノード材料である，例えばポリシリコンを半導体基板７の全面に成膜する。即ち，ストレージ・ノード５を製造する箇所においては，図４（ｄ）に示すように，ストレージ・ノード材料としてのポリシリコン６２が成膜される。また同時に，アライメントマーク６を製造する箇所においても，図４（ｄ’）に示すように，ポリシリコン６２’の成膜が行われる。
【００５０】
次に，ストレージ・ノード５を製造する箇所においては，先に図１（ｄ）（ｅ）で説明した工程と同様の工程が行われ，図４（ｅ）に示すように，ポリシリコン６２の表面が露出する。そして，ポリシリコン６２に形成された凹部６２ｘに第３の絶縁膜６３が残った状態となる。また同時に，アライメントマーク６を製造する箇所においても，先に図１（ｄ’）（ｅ’）で説明した工程と同様の工程が行われ，図４（ｅ’）に示すように，ポリシリコン６２’の表面が露出する。そして，ポリシリコン６２’に形成された凹部６２ｘ’，６２ｘ’に第３の絶縁膜６３’，６３’がそれぞれ残った状態となる。
【００５１】
次に，ポリシリコンのエッチバックを行う。これにより，ストレージ・ノード５を製造する箇所においては，図５（ｆ）に示すように，ポリシリコン６２の内，凹部６２ｘ及び接続孔５５内を含む部分が除去されずに残り，アライメントマーク６を製造する箇所においても，図５（ｆ’）に示すように，ポリシリコン６２’の内，前述の凹部６２ｘ’，６２ｘ’及び接続孔５５’，５５’内を含む部分が除去されずにそれぞれ残ることとなる。
【００５２】
次に，第３の絶縁膜と第２の絶縁膜を弗酸等で除去する。これにより，ストレージ・ノード５を製造する箇所においては，図５（ｇ）に示すように，ポリシリコンからなる円筒形状のストレージ・ノード５を形成することができる。このように形成されたストレージ・ノード５の外径は，パターン５ｘの内径Ａ５と同程度であり約０．４μｍとなる。
【００５３】
また同時に，図５（ｆ’）に示すように，アライメントマーク６を製造する箇所においては，ストレージ・ノード５の外径とほぼ等しく約０．４μｍ程度の幅Ａ４１を備えた一対の樋状パターン４１，４１が形成されることとなる。なお，第１の実施の形態と同様に，こうして形成された樋状パターン４１の長さＢ４１は約１０μｍ以上である。また，樋状パターン４１以外の他の樋状パターン４２〜４５（樋状パターン４２〜４５については，図５（ｆ’）に番号のみを示した）も，樋状パターン４１と同時進行で形成され，樋状パターン４１と同様の大きさ及び形状を有する。
【００５４】
この第２の実施の形態のアライメントマーク６は，先に説明した第１の実施の形態のアライメントマーク２と同様の効果を奏することができることに加え，更に次のような特徴がある。即ち，この第２の実施の形態のアライメントマーク６は，各樋状パターン４１〜４５と半導体基板７（エッチング阻止膜５４）との接触面の幅が約０．４μｍ程度となることに加えて，絶縁膜５３中に設けた支持部としてのプラグ５８’によって各樋状パターン４１〜４５を更に強固に固定することが可能となる。従って，この後の工程である基板洗浄等でのアライメントマーク６の倒壊，剥離といった不具合をより確実に防止することができる。また，これにより半導体基板７の表面から剥離したアライメントマーク６の破片がＬＳＩの回路領域へ飛散する心配がより少なくなり，回路の短絡といった欠陥も生じない。従って，更に高品質のＬＳＩが得られるようになる。
【００５５】
以上，本発明の好ましい実施の形態を説明したが，本発明は以上の形態に限らず，適宜変更することができる。例えば，第１及び第２の実施の形態では，リソグラフィー工程の露光過程におけるマスクと半導体基板のアライメントマークに適用した例を説明したが，アライメントマークの形状や大きさを変形させれば，露光，現像によって得られるレジストによる集積回路パターンと，下地基板上に構成されている集積回路パターンとの相対位置誤差量（合わせずれ量）の計測用マークにも適用可能である。また，第１及び第２の実施の形態では，一重の円筒形状（シリンダ型）のストレージ・ノードを製造する工程に基づいて説明したが，複数の円筒を組み合わせたストレージ・ノードを製造する場合にも適用可能である。更に，半導体素子の回路要素の一つであるストレージ・ノードを製造する工程に基づいて説明したが，本発明のアライメントマークはストレージ・ノード以外の半導体素子の他の回路要素についても適用できる。また，アライメントマークを構成する各樋状パターンは，環状とせずに細いスリットを２本設けても良く，スリットは１本または３本以上でも良い。
【００５６】
【発明の効果】
本発明によれば，半導体素子の回路要素を製造する工程と同じ工程によってアライメントマークを同時に製造できるので，アライメントマークを製造するために別途の工程を行う必要が無く，アライメントマークを別途の工程で製造する方法に比べ，全体的な工程数を少なくすることができる。このため，製造時間の短縮化，コストの低減がはかれる。本発明のアライメントマークは，回路要素と同じ程度の幅を有しており，明確なアライメントマークを製造することができる。また，こうして製造されたアライメントマークの各樋状パターンは，その後の基板洗浄工程等でも倒壊したり，剥離するといった問題を生じない。このため，半導体基板の表面から剥離したアライメントマークの破片がＬＳＩの回路領域へ飛散する心配が無く，回路の短絡といった欠陥も生じない。従って，高品質のＬＳＩが得られるようになる。また，半導体基板表面の絶縁膜内に例えばプラグのごとき支持部を埋め込むことにより，半導体基板の表面に対する樋状パターンの取り付けを強固にすることができ，より倒壊や剥離の心配のないアライメントマークを提供できるようになる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態のアライメントマークをストレージ・ノードと同じ工程で製造した各過程を示す説明図である。
【図２】本発明の第１の実施の形態のアライメントマークをストレージ・ノードと同じ工程で製造した各過程を示す説明図である。
【図３】本発明の第１の実施の形態で使用される各パターンを示し，（ａ）は各パターンの平面図，（ｂ）は（ａ）におけるＹ−Ｙ断面矢視図である。
【図４】本発明の第２の実施の形態のアライメントマークをストレージ・ノードと同じ工程で製造した各過程を示す説明図である。
【図５】本発明の第２の実施の形態のアライメントマークをストレージ・ノードと同じ工程で製造した各過程を示す説明図である。
【図６】従来のアライメントマークの説明図であり，（ａ）は平面図，（ｂ）は（ａ）におけるＹ−Ｙ断面矢視図である。
【図７】従来のアライメントマークをストレージ・ノードと同じ工程で製造した場合の不具合を示す説明図である。
【図８】従来のアライメントマークをストレージ・ノードと同じ工程で製造した場合の不具合を示す説明図である。
【符号の説明】
１ ストレージ・ノード
２ アライメントマーク
３ 半導体基板
１１ 樋状パターン
【発明の属する技術分野】
この発明は，半導体集積回路（以下「ＬＳＩ」という）などの半導体素子の製造において，位置合わせに用いられる半導体基板のアライメントマーク及びその製造方法に関するものである。
【０００２】
【従来の技術】
ＬＳＩなどの半導体素子の製造工程として行われるリソグラフィーでは，露光光に対して遮光性を有するクロム等によって所望の形状のパターンを設けたガラス板からなるマスクを用い，半導体基板上に等倍もしくは適当な倍率で伸縮させたパターンを転写する転写法が行われている。この転写法は，反射あるいは投影光学系により，レジストと呼ばれる半導体基板上の感光性高分子にマスクのパターンを結像させ，レジストを露光，感光させることによって行われる。
【０００３】
レジストを露光させる工程では，マスクと半導体基板を極めて高精度に位置合わせする必要がある。両者の位置合わせが不正確では，ＬＳＩを構成する各回路要素を半導体基板表面の所定の位置に設けることができなくなってしまう。通常，この位置合わせは，マスク上に形成したアライメントマークと，半導体基板表面に形成したアライメントマークを用いることによって行われる。即ち，露光装置のアライメント機構によって，マスク上のアライメントマークと半導体基板表面のアライメントマークの相互の位置関係を計測，把握し，合致させることにより，位置合わせを行っている。
【０００４】
このように半導体基板の表面に形成されるアライメントマークの形状としては，その検出手段に応じて様々なものが考案され，実用化されている。ここで，従来のアライメントマークの一例を示すと，例えば図６のようなものが知られている。即ち，図示のアライメントマーク１００は，半導体基板表面の絶縁膜などに，縦長形状の凹部からなるスリットパターン１０１〜１０５を所定の間隔で配置した構成であり，図６中の矢印１０６で示したように，これら５本のスリットパターン１０１〜１０５の全部を横切るように光学的に走査して信号を検出し，例えば３本目のスリットパターン１０３を検出した位置を中央位置と認識するようにしている。このような従来の一般的なアライメントマーク１００に用いられているスリットパターン１０１〜１０５の幅Ａ１００は，目的や絶縁膜の膜種，膜厚などによって種々設計されるが，いずれも１μｍ以上であって，通常は数μｍ程度の幅を有している。また，各スリットパターン１０１〜１０５の長さＢ１００は，走査を容易にさせるために約１０μｍ以上程度に設定されており，深さＣ１００は，絶縁膜の厚さに等しく，約０．１〜５μｍに設定されている。なお，アライメントマーク１００を例えばタングステン等の不透明膜を介して検出する為には，その膜厚の２倍以上の幅が必要となる。
【０００５】
【発明が解決しようとする課題】
ところで，このアライメントマーク１００を製造する方法として，次の二つの方法が考えられる。先ず一つの方法は，アライメントマーク１００を構成する各スリットパターン１０１〜１０５を，半導体素子の各回路要素を製造する工程と独立させて，別途の工程によって製造する方法である。しかしこの方法は，アライメントマーク１００の製造工程の分だけ工程数が増加し，半導体素子の製造時間の長期化，コストの高騰を招いてしまう。
【０００６】
もう一つの方法は，アライメントマーク１００を構成する各スリットパターン１０１〜１０５を，半導体素子の各回路要素を製造する工程と同じ工程によって同時に製造していく方法である。この方法によれば，アライメントマーク１００を製造するために別途の工程を行う必要が無くなるので，上述の別途の工程を行う方法に比べ，全体的な工程数を少なくすることができ，製造時間の短縮化，コストの低減がはかれる。
【０００７】
しかし，この方法は，ＬＳＩの回路要素の製造工程によっては，スリットパターン１０１〜１０５をうまく製造できない場合がある。ここで，図７，８に基づいて，回路要素の一例である円筒形状のストレージ・ノード１１０を半導体基板１１１の表面に形成する場合について具体的に説明すると次のようになる。なお，ストレージ・ノード１１０とは，ＬＳＩの一種であるダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）を構成する回路要素のひとつである電荷蓄積電極（以下「ストレージ・ノード」）である。ストレージ・ノード１１０の形状，方式には種々のものがあるが，図７，８では，円筒（シリンダ）形状のストレージ・ノード１１０を例にして説明する。
【０００８】
図７，８において，左側にストレージ・ノード１１０の製造工程を示し，右側に，ストレージ・ノード１１０と同時進行で製造されていくアライメントマーク１００のスリットパターン１０１〜１０５の各過程を示している。なお，各スリットパターン１０１〜１０５の構成はいずれも同様であるため，アライメントマーク１００についてはスリットパターン１０１を代表して示した。
【０００９】
半導体基板（シリコンウェハ）１１１の表面のストレージ・ノード１１０を製造する箇所においては，図７（ａ）に示すように，予め，素子分離領域１２１で区画された能動素子領域１２２に，酸化ケイ素からなる第１の絶縁膜１２３と，例えば窒化ケイ素からなるエッチング阻止膜１２４が設けられており，更に，これら絶縁膜１２３とエッチング阻止膜１２４を貫通する接続孔１２５が形成されている。また，接続孔１２５は，酸化ケイ素等の第２の絶縁膜１２６で埋め込まれ，かつ，絶縁膜１２３とエッチング阻止膜１２４も第２の絶縁膜１２６で覆われている。
【００１０】
一方，半導体基板１１１の表面のアライメントマーク１００を製造する箇所においても，図７（ａ’）に示すように，予め，第１の絶縁膜１２３’とエッチング阻止膜１２４’と第２の絶縁膜１２６’が設けられている。これら第１の絶縁膜１２３’，エッチング阻止膜１２４’及び第２の絶縁膜１２６’は，図７（ａ）に示した第１の絶縁膜１２３，エッチング阻止膜１２４及び第２の絶縁膜１２６と，それぞれ同じ材料で構成されており，両者はそれぞれ同一の工程で形成されたものである。
【００１１】
そして，先ずエッチングにより第２の絶縁膜１２６，１２６’を所望のパターン形状に除去する。即ち，ストレージ・ノード１１０を製造する箇所においては，図７（ｂ）に示すように，ストレージ・ノード１１０のパターン１１０ｘを，第２の絶縁膜１２６の表面に設けたレジスト１２７に転写，現像し，これをエッチングマスクとして第２の絶縁膜１２６を垂直方向に異方性エッチングし，接続孔１２５内を含む図７（ｂ）中破線で示す要素領域１２６ｘから第２の絶縁膜１２６を除去する。この場合，例えば２５６メガビットＤＲＡＭのストレージ・ノードのような回路要素についていえば，この要素領域１２６ｘの幅Ａ１１０は，高々０．５μｍ程度である。
【００１２】
また同時に，アライメントマーク１００を製造する箇所においても，図７（ｂ’）に示すように，スリットパターン１０１のパターン１０１ｘを，第２の絶縁膜１２６’の表面に設けたレジスト１２７’に転写，現像し，これをエッチングマスクとして第２の絶縁膜１２６’を垂直方向に異方性エッチングし，図７（ｂ’）中破線で示すスリット領域１２６ｘ’から第２の絶縁膜１２６’を除去する。このスリット領域１２６ｘ’の幅Ａ１００は，先に図６で説明したように，通常は数μｍ程度である。なお，ストレージ・ノード１１０を製造する箇所とアライメントマーク１００を製造する箇所のいずれにおいても，エッチング阻止膜１２４，１２４’があるために，第１の絶縁膜１２３，１２３’はいずれもエッチングされない。
【００１３】
次に，ポリシリコンを半導体基板の全面に成膜する。即ち，ストレージ・ノード１１０を製造する箇所においては，図７（ｃ）に示すように，ストレージ・ノード材料としてのポリシリコン１２８が全面に成膜される。また同時に，アライメントマーク１００を製造する箇所においても，図７（ｃ’）に示すように，ポリシリコン１２８’の成膜が行われる。
【００１４】
次に，第３の絶縁膜を半導体基板３の全面に成膜する。即ち，ストレージ・ノード１１０を製造する箇所においては，図７（ｄ）に示すように，酸化ケイ素等の第３の絶縁膜１２９がポリシリコン１２８の上に成膜される。この場合，ストレージ・ノード１１０を製造する箇所においては，要素領域１２６ｘの幅Ａ１１０が高々０．５μｍ程度と非常に狭いため，第３の絶縁膜１２９の表面はほぼ水平面となり，要素領域１２６ｘにおける第３の絶縁膜１２９の厚さＴ２と，その他の領域でのポリシリコン１２８上の絶縁膜１２９の厚さＴ１は，Ｔ１＜Ｔ２となる。
【００１５】
また同時に，アライメントマーク１００を製造する箇所においても，図７（ｄ’）に示すように，第３の絶縁膜１２９’がポリシリコン１２８’の上に成膜される。この場合，上述したように，スリット領域１２６ｘ’の幅Ａ１００は数μｍ程度と比較的広くなっているため，アライメントマーク１００を製造する箇所においては，ポリシリコン１２８’の表面はスリット領域１２６ｘ’の形状に沿って凹んだ形状となる。このため，スリット領域１２６ｘ’の中央付近での第３の絶縁膜１２９’の厚さＴ２’と，その他の領域でのポリシリコン１２８’上の絶縁膜１２９’の厚さＴ１’は，ほぼＴ１’＝Ｔ２’となる。
【００１６】
次に，第３の絶縁膜のエッチバックを行う。即ち，ストレージ・ノード１１０を製造する箇所においては，第３の絶縁膜１２９を全面エッチバックし，図７（ｅ）に示すように，ポリシリコン１２８の表面を露出させる。この場合，ストレージ・ノード１１０を製造する箇所においては，要素領域１２６ｘにおける第３の絶縁膜１２９の厚さＴ２と，その他の領域でのポリシリコン１２８上の絶縁膜１２９の厚さＴ１がＴ１＜Ｔ２となっているため，ポリシリコン１２８に形成された，前述の要素領域１２６ｘに対応する凹部１２８ｘには，第３の絶縁膜１２９が残ることとなる。
【００１７】
また同時に，アライメントマーク１００を製造する箇所においても，第３の絶縁膜１２９’の全面エッチバックが行われる。この場合，アライメントマーク１００を製造する箇所においては，スリット領域１２６ｘ’の中央付近での第３の絶縁膜１２９’の厚さＴ２’と，その他の領域でのポリシリコン１２８’上の絶縁膜１２９’の厚さＴ１’がほぼ等しいため，ポリシリコン１２８’に形成された，前述のスリット領域１２６ｘ’に対応する凹部１２８ｘ’には，第３の絶縁膜１２９’がほとんど残らず，図７（ｅ’）に示すように，凹部１２８ｘ’内であっても，ポリシリコン１２８’の表面がほとんど露出した状態となる。
【００１８】
次に，ポリシリコンのエッチバックを行う。即ち，ストレージ・ノード１１０を製造する箇所においては，図８（ｆ）に示すように，ポリシリコン１２８をエッチバックしても，第３の絶縁膜１２９が残っているため，前述の凹部１２８ｘ及び接続孔１２５内を含む部分は，除去されず残ることになる。また同時に，アライメントマーク１００を製造する箇所においても，ポリシリコン１２８’がエッチバックされるが，この場合は，凹部１２８ｘ’に第３の絶縁膜１２９’がほとんど残っていないので，図８（ｆ’）に示すように，ポリシリコン１２８’は凹部１２８ｘ’を含めてほとんど除去されてしまう。
【００１９】
次に，第３の絶縁膜と第２の絶縁膜を弗酸等で除去する。即ち，ストレージ・ノード１１０を製造する箇所においては，図８（ｇ）に示すように，凹部１２８ｘに残った第３の絶縁膜１２９と，第２の絶縁膜１２６を除去することにより，ポリシリコンからなる円筒形状のストレージ・ノード１１０を形成することができる。また同時に，図８（ｇ’）に示すように，アライメントマーク１００を製造する箇所においても，第３の絶縁膜１２９’と，第２の絶縁膜１２６’が除去されるが，この場合は，凹部１２８ｘ’に第３の絶縁膜１２９’がほとんど残っていないので，図８（ｆ’）に示すように，ポリシリコン１２８’はほとんど残らない。
【００２０】
このように，半導体素子の各回路要素を製造する工程と同じ工程によってアライメントマークを同時に製造した場合は，図８（ｇ’）で説明したように，半導体基板１１１の表面には，きわめて幅の狭い線状の形状のスリットパターン１０１しか残らなくなり，明確なアライメントマーク１００を製造することができない。また，こうして製造されたアライメントマーク１００の各スリットパターン１０１〜１０５と半導体基板１１１（この例では，エッチング阻止膜１２４’）との接触面の幅Ｗは０．２μｍ〜０．１μｍ程度の非常に細いものとなってしまう。このような細い接触幅では，その後の基板洗浄工程等でアライメントマーク１００の各スリットパターン１０１〜１０５が，倒壊したり，剥離するといった不具合を生ずる。かかる場合には，アライメントマーク１００としての機能を果たさないばかりか，剥離した各スリットパターン１０１〜１０５の破片が，ＬＳＩの回路領域に飛散し，回路の短絡といった致命的な欠陥を生ずる原因となりかねない。
【００２１】
従って，本発明の目的は，半導体素子の各回路要素を製造する工程と同じ工程によってアライメントマークを同時に製造することにより，半導体素子の全体的な製造工程数を少なくでき，しかも，明確で倒壊や剥離の心配のないアライメントマークを提供することにある。
【００２２】
【課題を解決するための手段】
かかる課題達成のため，請求項１の発明は，半導体素子の製造工程として行われるリソグラフィーにおいて利用される半導体基板の位置合わせをするためのアライメントマークであって，垂直方向の異方性エッチングにより絶縁膜に設けられた回路要素と略等しい幅のスリット領域に成膜した回路要素材料を所望の形状にエッチングし，その後，絶縁膜を除去することにより形成された，半導体基板の表面に設けられた回路要素と略等しい幅を有する樋状パターンからなることを特徴としている。
【００２３】
この請求項１のアライメントマークによれば，樋状パターンの幅が半導体基板の表面に設けられた回路要素と略等しくなっているので，回路要素と同時進行で作成しても，エッチバックなどの工程によって必要以上に除去されていないしっかりとした樋状パターンを導体基板の表面に形成でき，明確で倒壊や剥離の心配のないアライメントマークを得ることができる。本発明において，「回路要素と略等しい幅」とは，回路要素の幅と樋状パターンの幅がまったく同一の長さであることを必要とせず，回路要素を形成する際のエッチバック等の工程を同時進行で行っても，必要以上に除去されることとない樋状パターンを形成できるような範囲の幅であればよい。
【００２４】
この請求項１のアライメントマークにおいて，請求項２に記載したように，前記回路要素は，例えばストレージ・ノードである。この場合，例えば請求項３に記載したように，前記ストレージ・ノードが円筒形状であれば，前記樋状パターンの幅は該円筒形状のストレージ・ノードの外径と略等しくすればよい。また，請求項４に記載したように，前記樋状パターンは，ストレージ・ノードと同じ材料で構成されていることが好ましい。そうすれば，回路要素と樋状パターンを同様の条件で製造することができるようになる。更に，請求項５に記載したように，前記半導体基板の表面に対する樋状パターンの取り付けを強固にすべく，半導体基板表面の絶縁膜内に埋め込まれた支持部を有することが好ましい。これにより，より倒壊や剥離の心配のないアライメントマークを提供することができるようになる。
【００２５】
また，請求項６の発明は，絶縁膜を垂直方向に異方性エッチングして所望のパターンを形成する工程と，回路要素材料を成膜する工程と，回路要素材料を所望の形状にエッチングする工程と，絶縁膜を除去する工程とを行うことにより回路要素を製造するに際し，これら各工程と同時に並行して同じ工程を行うことにより，回路要素と略等しい幅を有する樋状パターンを半導体基板の表面に形成することを特徴としている。
【００２６】
この請求項６の製造方法によれば，半導体素子の各回路要素を製造する工程と同時進行でアライメントマークを製造できるので，アライメントマークを別途の工程で製造する方法に比べて，全体的な工程数を少なくすることができ，製造時間の短縮化，コストの低減がはかれる。なお，この請求項６の製造方法において，請求項７に記載したように，前記回路要素は，例えば円筒形状のストレージ・ノードである。
【００２７】
【発明の実施の形態】
以下，本発明の好ましい実施の形態を図面に基づいて説明する。図１，２において，左側に示した図１（ａ）〜（ｅ）及び図２（ｆ）（ｇ）は，回路要素の一例である円筒形状のストレージ・ノード１の製造工程を示し，右側に示した図１（ａ’）〜（ｅ’）及び図２（ｆ’）（ｇ’）は，ストレージ・ノード１と同時進行で製造されていく本発明の第１の実施の形態にかかるアライメントマーク２の樋状パターン１１についての各過程を示している。なお，図１（ａ）〜（ｅ）及び図２（ｆ）（ｇ）で説明するストレージ・ノード１の製造工程は，先に図７，８で説明した従来例と実質的に異ならない。また，後述する図３の説明で理解されるように，アライメントマーク２は，環状（長方形の枠状）の樋状パターン１１〜１５を全部で５箇所に配置した構成を有するが，各樋状パターン１１〜１５の構成はいずれも同様であるので，図１，２では，代表して樋状パターン１１について説明する。
【００２８】
半導体基板（シリコンウェハ）３の表面のストレージ・ノード１を製造する箇所においては，図１（ａ）に示すように，予め，素子分離領域２１で区画された能動素子領域２２に，酸化ケイ素からなる第１の絶縁膜２３と，例えば窒化ケイ素からなるエッチング阻止膜２４が設けられており，更に，これら絶縁膜２３とエッチング阻止膜２４を貫通する接続孔２５が形成されている。また，エッチング阻止膜２４の上に酸化ケイ素等の第２の絶縁膜２６を成膜することにより，接続孔２５は第２の絶縁膜２６で埋め込まれ，かつ，絶縁膜２３とエッチング阻止膜２４も第２の絶縁膜２６で覆われている。
【００２９】
一方，半導体基板３の表面のアライメントマーク２を製造する箇所においても，図１（ａ’）に示すように，予め，第１の絶縁膜２３’とエッチング阻止膜２４’と第２の絶縁膜２６’が設けられている。これら第１の絶縁膜２３’，エッチング阻止膜２４’及び第２の絶縁膜２６’は，図１（ａ）に示した第１の絶縁膜２３，エッチング阻止膜２４及び第２の絶縁膜２６と，それぞれ同じ材料で構成されており，両者はそれぞれ同一の工程で形成されたものである。
【００３０】
そして，先ずエッチングにより第２の絶縁膜２６，２６’を所望のパターン形状に除去する。即ち，ストレージ・ノード１を製造する箇所においては，図１（ｂ）に示すように，ストレージ・ノード１のパターン１ｘを，第２の絶縁膜２６の表面に設けたレジスト２７に転写，現像し，これをエッチングマスクとして第２の絶縁膜２６を垂直方向に異方性エッチングする。そして，接続孔２５内を含む図１（ｂ）中破線で示す要素領域２６ｘから第２の絶縁膜２６を除去する。この場合，回路要素が例えば２５６メガビットＤＲＡＭにおける円筒形状のストレージ・ノード１であれば，この要素領域２６ｘの形状は内径Ａ１が０．４μｍ程度の円筒形状に形成される。
【００３１】
また同時に，アライメントマーク２を製造する箇所においては，図１（ｂ’）に示すように，第２の絶縁膜２６’の表面に設けたレジスト２７’に，樋状パターン１１を形成するためのパターン１１ｘが転写，現像される（なお，図１（ｂ’）に示すように，断面で表した場合は，樋状パターン１１を形成するための一対のパターン１１ｘ，１１ｘが転写，現像される）。そして，これをエッチングマスクとして第２の絶縁膜２６’が垂直方向に異方性エッチングされる。そして，図１（ｂ’）中破線で示す一対のスリット領域２６ｘ’，２６ｘ’から第２の絶縁膜２６’がそれぞれ除去される。なお，ストレージ・ノード１を製造する箇所とアライメントマーク２を製造する箇所のいずれにおいても，エッチング阻止膜２４，２４’があるために，第１の絶縁膜２３，２３’はいずれもエッチングされない。
【００３２】
ここで，図３は，本発明の第１の実施の形態にかかるアライメントマーク２の各樋状パターン１１〜１５を製造するための，各パターン１１ｘ〜１５ｘを示し，（ａ）は各パターン１１ｘ〜１５ｘの平面図，（ｂ）は（ａ）におけるＹ−Ｙ断面矢視図である。なお，図３（ｂ）のように断面で表した場合は，樋状パターン１１を形成するための各パターン１１ｘ〜１５ｘは，いずれも一対ずつ現れる。図示の例では，各パターン１１ｘ〜１５ｘは，半導体基板３の表面において絶縁膜２６’上に設けたレジスト２７’に所定の間隔で凹部３１〜３５を全部で５本配置し，凹部３１〜３５の中央にエッチング除去されていない島部３６〜４０を形成した構成になっている。そして，各凹部３１〜３５の内側壁と各島部３６〜４０の外側壁との間に，長方形状の各パターン１１ｘ〜１５ｘが環状にそれぞれ形成されている。このように構成することにより，凹部３１〜３５の幅Ａ２自体の幅は約４μｍ程度と比較的広いが，各パターン１１ｘ〜１５ｘの幅Ａ１１は，先に説明したストレージ・ノード１を形成するための要素領域２６ｘの内径Ａ１と同程度の約０．４μｍになっている。なお，島部３６〜４０の幅は約３．２μｍ程度である。各パターン１１ｘ〜１５ｘの長さＢ１１は，各樋状パターン１１を長くして走査を容易にさせるために約１０μｍ以上程度に設定されており，深さＣ１１は，絶縁膜の厚さに等しく，約０．１〜５μｍに設定されている。そして，このような狭い幅を有するパターン１１ｘ，１１ｘを利用して第２の絶縁膜２６’をエッチング除去したことにより，スリット領域２６ｘ’，２６ｘ’の幅も，先に説明したストレージ・ノード１の要素領域２６ｘの内径Ａ１と同程度の約０．４μｍにすることができる。
【００３３】
次に，ポリシリコンを半導体基板３の全面に成膜する。即ち，ストレージ・ノード１を製造する箇所においては，図１（ｃ）に示すように，ストレージ・ノード材料としてのポリシリコン２８が成膜される。また同時に，アライメントマーク２を製造する箇所においても，図１（ｃ’）に示すように，ポリシリコン２８’の成膜が行われる。
【００３４】
次に，第３の絶縁膜を半導体基板３の全面に成膜する。即ち，ストレージ・ノード１を製造する箇所においては，図１（ｄ）に示すように，酸化ケイ素等の第３の絶縁膜２９がポリシリコン２８の上に成膜される。この場合，ストレージ・ノード１を製造する箇所においては，要素領域２６ｘの幅Ａ１が高々０．４μｍ程度と非常に狭いため，第３の絶縁膜２９の表面はほぼ水平面となり，要素領域２６ｘにおける第３の絶縁膜２９の厚さＴ２と，その他の領域でのポリシリコン２８上の絶縁膜２９の厚さＴ１は，Ｔ１＜Ｔ２となる。
【００３５】
また同時に，アライメントマーク２を製造する箇所においても，図１（ｄ’）に示すように，第３の絶縁膜２９’がポリシリコン２８’の上に成膜される。この場合，先に図３で説明したように，パターン１１ｘ，１１ｘの幅が狭く，スリット領域２６ｘ’の幅Ａ１１も先に説明した要素領域２６ｘの内径Ａ１と同程度の約０．４μｍになっているため，アライメントマーク２を製造する箇所においても，第３の絶縁膜２９’の表面はほぼ水平面となる。このため，スリット領域２６ｘ’の中央付近での第３の絶縁膜２９’の厚さＴ２’と，その他の領域でのポリシリコン２８’上の第３の絶縁膜２９’の厚さＴ１’も，同様にＴ１’＜Ｔ２’となる。
【００３６】
次に，第３の絶縁膜のエッチバックを行う。即ち，ストレージ・ノード１を製造する箇所においては，第３の絶縁膜２９をエッチバックし，図１（ｅ）に示すように，ポリシリコン２８の表面を露出させる。この場合，ストレージ・ノード１を製造する箇所においては，要素領域２６ｘにおける第３の絶縁膜２９の厚さＴ２と，その他の領域でのポリシリコン２８上の絶縁膜２９の厚さＴ１がＴ１＜Ｔ２となっているため，ポリシリコン２８に形成された，前述の要素領域２６ｘに対応する凹部２８ｘには，第３の絶縁膜２９が残ることとなる。
【００３７】
また同時に，アライメントマーク２を製造する箇所においても，第３の絶縁膜２９’の全面エッチバックが行われる。この場合，アライメントマーク２を製造する箇所においても，スリット領域２６ｘ’の中央付近での第３の絶縁膜２９’の厚さＴ２’と，その他の領域でのポリシリコン２８’上の絶縁膜２９’の厚さＴ１’がＴ１’＜Ｔ２’となっているため，ポリシリコン２８’に形成された，前述のスリット領域２６ｘ’に対応する凹部２８ｘ’には，同様に第３の絶縁膜２９’が残ることとなる。
【００３８】
次に，ポリシリコンのエッチバックを行う。即ち，ストレージ・ノード１を製造する箇所においては，図２（ｆ）に示すように，ポリシリコン２８をエッチバックしても，第３の絶縁膜２９が残っているため，前述の凹部２８ｘ及び接続孔２５内を含む部分は，除去されず残ることになる。また同時に，アライメントマーク２を製造する箇所においても，ポリシリコン２８’がエッチバックされるが，この場合も同様に，凹部２８ｘ’に第３の絶縁膜２９’が残っているので，図２（ｆ’）に示すように，前述の凹部２８ｘ’を含む部分が，除去されずに残る。
【００３９】
次に，第３の絶縁膜と第２の絶縁膜を弗酸等で除去する。即ち，ストレージ・ノード１を製造する箇所においては，図２（ｇ）に示すように，凹部２８ｘに残った第３の絶縁膜２９と，第２の絶縁膜２６を除去することにより，ポリシリコンからなる円筒形状のストレージ・ノード１を形成することができる。このように形成されたストレージ・ノード１の外径は，要素領域２６ｘの内径Ａ１と同程度であり約０．４μｍとなる。
【００４０】
また同時に，図２（ｇ’）に示すように，アライメントマーク２を製造する箇所においても，第３の絶縁膜２９’と，第２の絶縁膜２６’を除去することにより，ストレージ・ノード１の外径とほぼ等しく約０．４μｍ程度の幅Ａ１１を備えた樋状パターン１１（図２（ｇ’）では断面を示しているため，一対の樋状パターン１１，１１として現れる）が形成されることとなる。なお，こうして形成された樋状パターン１１の長さＢ１１は約１０μｍ以上である。また，樋状パターン１１以外の樋状パターン１２〜１５も，樋状パターン１１と同時進行で形成され，樋状パターン１１と同様の大きさ及び形状を有する。
【００４１】
このように，半導体素子の回路要素の一つであるストレージ・ノード１を製造する工程と同じ工程によって樋状パターン１１〜１５を形成し，アライメントマーク２を同時に製造することができる。このため，アライメントマーク２を製造するために別途の工程を行う必要が無く，アライメントマークを別途の工程で製造する方法に比べ，全体的な工程数を少なくすることができ，製造時間の短縮化，コストの低減がはかれる。こうして製造されたアライメントマーク２の幅は，図２（ｇ’）で説明したように，ストレージ・ノード１の外径と同じ程度の幅を有しており，明確なアライメントマーク２を製造することができる。また，こうして製造されたアライメントマーク２の各樋状パターン１１〜１５と半導体基板３（エッチング阻止膜２４）との接触面の幅も約０．４μｍ程度となるので，その後の基板洗浄工程等でも各樋状パターン１１〜１５が，倒壊したり，剥離するといった問題を生じない。このため，半導体基板３の表面から剥離したアライメントマーク３の破片がＬＳＩの回路領域へ飛散する心配が無く，回路の短絡といった欠陥も生じない。従って，高品質のＬＳＩが得られるようになる。
【００４２】
次に，図４，５において，左側に示した図４（ａ）〜（ｅ）及び図５（ｆ）（ｇ）は，先と同様，回路要素の一例である円筒形状のストレージ・ノード５の製造工程を示し，右側に示した図４（ａ’）〜（ｅ’）及び図５（ｆ’）（ｇ’）は，ストレージ・ノード５と同時進行で製造されていく本発明の第２の実施の形態にかかるアライメントマーク６の樋状パターン４１についての各過程を示している。なお，第１の実施の形態と同様に，第２の実施の形態においても，樋状パターン４１は環状の長方形状に形成されている（なお，図４（ａ’）〜（ｅ’）及び図５（ｆ’）（ｇ’）でも，樋状パターン４１の製造過程を断面で示しているため，各図において，樋状パターン４１，パターン４１ｘなどは，いずれも一対ずつ現れている）。そして，この樋状パターン４１と，樋状パターン４１と同様の構成を有する他の樋状パターン４２〜４５（樋状パターン４２〜４５については，図５（ｆ’）に番号のみを示した）の，全部で５つの樋状パターン４１〜４５によってアライメントマーク６が構成されている。なお，各樋状パターン４１〜４５の構成はいずれも同様であるので，図４，５では，代表して一対の樋状パターン４１の製造過程について説明する。
【００４３】
図４（ａ）に示すように，半導体基板（シリコンウェハ）７の表面のストレージ・ノード５を製造する箇所においては，図４（ａ）に示すように，予め，素子分離領域５１で区画された能動素子領域５２に，酸化ケイ素からなる第１の絶縁膜５３と，例えば窒化ケイ素からなるエッチング阻止膜５４が設けられており，更に，エッチング阻止膜５４の上には，能動素子領域５２との接続に用いる接続孔５５のパターン５６を形成したレジスト５７が設けられている。そして先ず，このレジスト５７をエッチングマスクとしてエッチング阻止膜５４と第１の絶縁膜５３を図中垂直方向に異方性エッチングし，接続孔５５を形成する。
【００４４】
一方，半導体基板７の表面のアライメントマーク６を製造する箇所においても，図４（ａ’）に示すように，予め，第１の絶縁膜５３’とエッチング阻止膜５４’が設けられており，更に，エッチング阻止膜５４’の上には，半導体基板７の表面との接続に用いる接続孔５５’のパターン５６’を形成したレジスト５７’が設けられている。これら第１の絶縁膜５３’，エッチング阻止膜５４’及びレジスト５７’は，図４（ａ）に示した第１の絶縁膜５３，エッチング阻止膜５４及びレジスト５７と，それぞれ同じ材料で構成されており，両者はそれぞれ同一の工程で形成されたものである（なお，アライメントマーク６を製造する箇所においては，樋状パターン４１，４１を形成するためのパターン５６’は２箇所に現れている）。そして先ず，図４（ａ）で説明した工程を同時に行うことにより，レジスト５７’をエッチングマスクとしてエッチング阻止膜５４’と第１の絶縁膜５３’を図中垂直方向に異方性エッチングし，接続孔５５’，５５’を形成する。
【００４５】
次に，接続孔の内部にプラグを形成する。即ち，ストレージ・ノード５を製造する箇所においては，レジスト５７を除去した後，導電性の膜として例えばポリシリコンを成膜し，全面をエッチバックすることによって，図４（ｂ）に示すように，接続孔５５の内部にポリシリコンのプラグ５８を形成する。
【００４６】
また同時に，アライメントマーク６を製造する箇所においても，レジスト５７’が除去された後，ポリシリコンが成膜され，その後のエッチバックによって，図４（ｂ’）に示すように，接続孔５５’，５５’の内部に支持部としてのポリシリコンのプラグ５８’，５８’がそれぞれ形成される。
【００４７】
次に，第２の絶縁膜の成膜及びそのエッチングを行う。即ち，ストレージ・ノード５を製造する箇所においては，図４（ｃ）に示すように，エッチング阻止膜５４の上に酸化ケイ素等の第２の絶縁膜６０を成膜し，更にその上に設けたレジスト６１にストレージ・ノード５のパターン５ｘを転写，現像する。この場合，回路要素が例えば２５６メガビットＤＲＡＭにおける円筒形状のストレージ・ノード５であれば，このパターン５ｘの形状は内径Ａ５が約０．４μｍ程度の円筒形状に形成される。更に，これをエッチングマスクとして第２の絶縁膜６０を垂直方向に異方性エッチングする。そして，図４（ｃ）中破線で示す要素領域６０ｘから第２の絶縁膜６０を除去する。なお，第１の絶縁膜５３はエッチング阻止膜５４で覆われているので，エッチングされない。
【００４８】
また同時に，アライメントマーク６を製造する箇所においても，図４（ｃ’）に示すように，エッチング阻止膜５４’の上に第２の絶縁膜６０’が成膜され，更にその上にレジスト６１’が設けられる。このレジスト６１’に樋状パターン４１，４１を形成するためのパターン４１ｘ，４１ｘを転写，現像する。このパターン１１ｘ，１１ｘの幅は，先に説明したパターン５ｘの内径Ａ５と同程度の約０．４μｍとする。その後，第２の絶縁膜６０が垂直方向に異方性エッチングされて，図４（ｃ’）中破線で示す要素領域６０ｘ’から第２の絶縁膜６０’が除去される。
【００４９】
次に，レジスト６１を除去した後，ストレージ・ノード材料である，例えばポリシリコンを半導体基板７の全面に成膜する。即ち，ストレージ・ノード５を製造する箇所においては，図４（ｄ）に示すように，ストレージ・ノード材料としてのポリシリコン６２が成膜される。また同時に，アライメントマーク６を製造する箇所においても，図４（ｄ’）に示すように，ポリシリコン６２’の成膜が行われる。
【００５０】
次に，ストレージ・ノード５を製造する箇所においては，先に図１（ｄ）（ｅ）で説明した工程と同様の工程が行われ，図４（ｅ）に示すように，ポリシリコン６２の表面が露出する。そして，ポリシリコン６２に形成された凹部６２ｘに第３の絶縁膜６３が残った状態となる。また同時に，アライメントマーク６を製造する箇所においても，先に図１（ｄ’）（ｅ’）で説明した工程と同様の工程が行われ，図４（ｅ’）に示すように，ポリシリコン６２’の表面が露出する。そして，ポリシリコン６２’に形成された凹部６２ｘ’，６２ｘ’に第３の絶縁膜６３’，６３’がそれぞれ残った状態となる。
【００５１】
次に，ポリシリコンのエッチバックを行う。これにより，ストレージ・ノード５を製造する箇所においては，図５（ｆ）に示すように，ポリシリコン６２の内，凹部６２ｘ及び接続孔５５内を含む部分が除去されずに残り，アライメントマーク６を製造する箇所においても，図５（ｆ’）に示すように，ポリシリコン６２’の内，前述の凹部６２ｘ’，６２ｘ’及び接続孔５５’，５５’内を含む部分が除去されずにそれぞれ残ることとなる。
【００５２】
次に，第３の絶縁膜と第２の絶縁膜を弗酸等で除去する。これにより，ストレージ・ノード５を製造する箇所においては，図５（ｇ）に示すように，ポリシリコンからなる円筒形状のストレージ・ノード５を形成することができる。このように形成されたストレージ・ノード５の外径は，パターン５ｘの内径Ａ５と同程度であり約０．４μｍとなる。
【００５３】
また同時に，図５（ｆ’）に示すように，アライメントマーク６を製造する箇所においては，ストレージ・ノード５の外径とほぼ等しく約０．４μｍ程度の幅Ａ４１を備えた一対の樋状パターン４１，４１が形成されることとなる。なお，第１の実施の形態と同様に，こうして形成された樋状パターン４１の長さＢ４１は約１０μｍ以上である。また，樋状パターン４１以外の他の樋状パターン４２〜４５（樋状パターン４２〜４５については，図５（ｆ’）に番号のみを示した）も，樋状パターン４１と同時進行で形成され，樋状パターン４１と同様の大きさ及び形状を有する。
【００５４】
この第２の実施の形態のアライメントマーク６は，先に説明した第１の実施の形態のアライメントマーク２と同様の効果を奏することができることに加え，更に次のような特徴がある。即ち，この第２の実施の形態のアライメントマーク６は，各樋状パターン４１〜４５と半導体基板７（エッチング阻止膜５４）との接触面の幅が約０．４μｍ程度となることに加えて，絶縁膜５３中に設けた支持部としてのプラグ５８’によって各樋状パターン４１〜４５を更に強固に固定することが可能となる。従って，この後の工程である基板洗浄等でのアライメントマーク６の倒壊，剥離といった不具合をより確実に防止することができる。また，これにより半導体基板７の表面から剥離したアライメントマーク６の破片がＬＳＩの回路領域へ飛散する心配がより少なくなり，回路の短絡といった欠陥も生じない。従って，更に高品質のＬＳＩが得られるようになる。
【００５５】
以上，本発明の好ましい実施の形態を説明したが，本発明は以上の形態に限らず，適宜変更することができる。例えば，第１及び第２の実施の形態では，リソグラフィー工程の露光過程におけるマスクと半導体基板のアライメントマークに適用した例を説明したが，アライメントマークの形状や大きさを変形させれば，露光，現像によって得られるレジストによる集積回路パターンと，下地基板上に構成されている集積回路パターンとの相対位置誤差量（合わせずれ量）の計測用マークにも適用可能である。また，第１及び第２の実施の形態では，一重の円筒形状（シリンダ型）のストレージ・ノードを製造する工程に基づいて説明したが，複数の円筒を組み合わせたストレージ・ノードを製造する場合にも適用可能である。更に，半導体素子の回路要素の一つであるストレージ・ノードを製造する工程に基づいて説明したが，本発明のアライメントマークはストレージ・ノード以外の半導体素子の他の回路要素についても適用できる。また，アライメントマークを構成する各樋状パターンは，環状とせずに細いスリットを２本設けても良く，スリットは１本または３本以上でも良い。
【００５６】
【発明の効果】
本発明によれば，半導体素子の回路要素を製造する工程と同じ工程によってアライメントマークを同時に製造できるので，アライメントマークを製造するために別途の工程を行う必要が無く，アライメントマークを別途の工程で製造する方法に比べ，全体的な工程数を少なくすることができる。このため，製造時間の短縮化，コストの低減がはかれる。本発明のアライメントマークは，回路要素と同じ程度の幅を有しており，明確なアライメントマークを製造することができる。また，こうして製造されたアライメントマークの各樋状パターンは，その後の基板洗浄工程等でも倒壊したり，剥離するといった問題を生じない。このため，半導体基板の表面から剥離したアライメントマークの破片がＬＳＩの回路領域へ飛散する心配が無く，回路の短絡といった欠陥も生じない。従って，高品質のＬＳＩが得られるようになる。また，半導体基板表面の絶縁膜内に例えばプラグのごとき支持部を埋め込むことにより，半導体基板の表面に対する樋状パターンの取り付けを強固にすることができ，より倒壊や剥離の心配のないアライメントマークを提供できるようになる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態のアライメントマークをストレージ・ノードと同じ工程で製造した各過程を示す説明図である。
【図２】本発明の第１の実施の形態のアライメントマークをストレージ・ノードと同じ工程で製造した各過程を示す説明図である。
【図３】本発明の第１の実施の形態で使用される各パターンを示し，（ａ）は各パターンの平面図，（ｂ）は（ａ）におけるＹ−Ｙ断面矢視図である。
【図４】本発明の第２の実施の形態のアライメントマークをストレージ・ノードと同じ工程で製造した各過程を示す説明図である。
【図５】本発明の第２の実施の形態のアライメントマークをストレージ・ノードと同じ工程で製造した各過程を示す説明図である。
【図６】従来のアライメントマークの説明図であり，（ａ）は平面図，（ｂ）は（ａ）におけるＹ−Ｙ断面矢視図である。
【図７】従来のアライメントマークをストレージ・ノードと同じ工程で製造した場合の不具合を示す説明図である。
【図８】従来のアライメントマークをストレージ・ノードと同じ工程で製造した場合の不具合を示す説明図である。
【符号の説明】
１ ストレージ・ノード
２ アライメントマーク
３ 半導体基板
１１ 樋状パターン
Claims (7)
- 半導体素子の製造工程として行われるリソグラフィーにおいて利用される半導体基板の位置合わせをするためのアライメントマークであって，垂直方向の異方性エッチングにより絶縁膜に設けられた回路要素と略等しい幅のスリット領域に成膜した回路要素材料を所望の形状にエッチングし，その後，絶縁膜を除去することにより形成された，半導体基板の表面に設けられた回路要素と略等しい幅を有する樋状パターンからなることを特徴とする半導体基板のアライメントマーク。
- 前記回路要素が，ストレージ・ノードであることを特徴とする請求項１に記載の半導体基板のアライメントマーク。
- 前記ストレージ・ノードが円筒形状であり，前記樋状パターンの幅が該円筒形状のストレージ・ノードの外径と略等しいことを特徴とする請求項２に記載の半導体基板のアライメントマーク。
- 前記樋状パターンは，ストレージ・ノードと同じ材料で構成されていることを特徴とする請求項２又は３に記載の半導体基板のアライメントマーク。
- 前記半導体基板の表面に対する樋状パターンの取り付けを強固にすべく，半導体基板表面の絶縁膜内に埋め込まれた支持部を有することを特徴とする請求項１，２，３又は４のいずれかに記載の半導体基板のアライメントマーク。
- 絶縁膜を垂直方向に異方性エッチングして所望のパターンを形成する工程と，回路要素材料を成膜する工程と，回路要素材料を所望の形状にエッチングする工程と，絶縁膜を除去する工程とを行うことにより回路要素を製造するに際し，
これら各工程と同時に並行して同じ工程を行うことにより，回路要素と略等しい幅を有する樋状パターンを半導体基板の表面に形成することを特徴とする半導体基板のアライメントマークの製造方法。 - 前記回路要素が，円筒形状のストレージ・ノードであることを特徴とする請求項６に記載の半導体基板のアライメントマークの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21566797A JP3553327B2 (ja) | 1997-07-25 | 1997-07-25 | 半導体基板のアライメントマーク及びその製造方法 |
| US09/108,969 US6140711A (en) | 1997-07-25 | 1998-07-02 | Alignment marks of semiconductor substrate and manufacturing method thereof |
| CN98116374A CN1131550C (zh) | 1997-07-25 | 1998-07-24 | 半导体衬底上的对准标记及其制造方法 |
| KR10-1998-0029905A KR100448309B1 (ko) | 1997-07-25 | 1998-07-24 | 반도체기판의정렬마크및그제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21566797A JP3553327B2 (ja) | 1997-07-25 | 1997-07-25 | 半導体基板のアライメントマーク及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1145852A JPH1145852A (ja) | 1999-02-16 |
| JP3553327B2 true JP3553327B2 (ja) | 2004-08-11 |
Family
ID=16676184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21566797A Expired - Fee Related JP3553327B2 (ja) | 1997-07-25 | 1997-07-25 | 半導体基板のアライメントマーク及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6140711A (ja) |
| JP (1) | JP3553327B2 (ja) |
| KR (1) | KR100448309B1 (ja) |
| CN (1) | CN1131550C (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7522931B2 (en) * | 1998-06-05 | 2009-04-21 | Netnumber, Inc. | Method and apparatus for accessing a network computer to establish a push-to-talk session |
| JP3415551B2 (ja) * | 2000-03-27 | 2003-06-09 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6630746B1 (en) * | 2000-05-09 | 2003-10-07 | Motorola, Inc. | Semiconductor device and method of making the same |
| JP4528464B2 (ja) * | 2000-06-08 | 2010-08-18 | 株式会社東芝 | アライメント方法、重ね合わせ検査方法及びフォトマスク |
| KR100632627B1 (ko) * | 2000-11-17 | 2006-10-09 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| JP4766764B2 (ja) * | 2001-03-29 | 2011-09-07 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP3970546B2 (ja) | 2001-04-13 | 2007-09-05 | 沖電気工業株式会社 | 半導体装置及び半導体装置の製造方法 |
| DE10154981A1 (de) * | 2001-10-31 | 2003-05-15 | Infineon Technologies Ag | Markenanordnung, Wafer mit mindestens einer Markenanordnung und ein Verfahren zur Herstellung mindestens einer Markenanordnung |
| KR100850144B1 (ko) * | 2006-08-31 | 2008-08-04 | 동부일렉트로닉스 주식회사 | 얼라인먼트 마크 보호 방법 |
| US7973730B2 (en) * | 2006-12-29 | 2011-07-05 | Broadcom Corporation | Adjustable integrated circuit antenna structure |
| CN112054010A (zh) * | 2020-09-18 | 2020-12-08 | 上海华虹宏力半导体制造有限公司 | 一种半导体对准结构和制造方法及其掩膜版组 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3175188B2 (ja) * | 1991-05-10 | 2001-06-11 | ソニー株式会社 | 位置合わせマークの形成方法 |
| US5478782A (en) * | 1992-05-25 | 1995-12-26 | Sony Corporation | Method bonding for production of SOI transistor device |
| JP3301114B2 (ja) * | 1992-06-29 | 2002-07-15 | ソニー株式会社 | Ｓｏｉ構造形成における位置合わせ方法、及び位置合わせ確認方法 |
| US5856220A (en) * | 1996-02-08 | 1999-01-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for fabricating a double wall tub shaped capacitor |
| US6307273B1 (en) * | 1996-06-07 | 2001-10-23 | Vanguard International Semiconductor Corporation | High contrast, low noise alignment mark for laser trimming of redundant memory arrays |
| US5811331A (en) * | 1996-09-24 | 1998-09-22 | Taiwan Semiconductor Manufacturing Company Ltd. | Formation of a stacked cylindrical capacitor module in the DRAM technology |
| US5877064A (en) * | 1997-07-15 | 1999-03-02 | Taiwan Semiconductor Manufacturing Co.Ltd | Method for marking a wafer |
| US5915189A (en) * | 1997-08-22 | 1999-06-22 | Samsung Electronics Co., Ltd. | Manufacturing method for semiconductor memory device having a storage node with surface irregularities |
| JP3519579B2 (ja) * | 1997-09-09 | 2004-04-19 | 株式会社ルネサステクノロジ | 半導体装置及びその製造方法 |
-
1997
- 1997-07-25 JP JP21566797A patent/JP3553327B2/ja not_active Expired - Fee Related
-
1998
- 1998-07-02 US US09/108,969 patent/US6140711A/en not_active Expired - Fee Related
- 1998-07-24 KR KR10-1998-0029905A patent/KR100448309B1/ko not_active IP Right Cessation
- 1998-07-24 CN CN98116374A patent/CN1131550C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR100448309B1 (ko) | 2004-11-16 |
| KR19990014171A (ko) | 1999-02-25 |
| JPH1145852A (ja) | 1999-02-16 |
| US6140711A (en) | 2000-10-31 |
| CN1131550C (zh) | 2003-12-17 |
| CN1211817A (zh) | 1999-03-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040427 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040428 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080514 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090514 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090514 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100514 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100514 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110514 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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