JP3309529B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ型トランジスタ
を具備した半導体装置および製造方法に関する。
を具備した半導体装置および製造方法に関する。
【０００２】
【従来の技術】シリコン基板に第１導電型の不純物層
（以下、ウェル拡散層）、選択酸化により形成した素子
分離領域およびＭＯＳ型トランジスタを具備する半導体
装置の従来の製造方法は次の通りである。図２（ａ）の
ように、シリコン基板２０１上に第１シリコン酸化膜を
形成し、ウェル不純物を注入した後、熱拡散法でウェル
拡散層２０２を形成する。次にシリコン窒化膜を堆積さ
せ、フォトレジストをもちい素子分離を形成する領域の
み前記フォトレジストを除去し、前記フォトレジストを
マスクに前記シリコン窒化膜を除去する。前記フォトレ
ジストを除去した後に前記シリコン窒化膜をマスクにチ
ャネルストッパ２０３を注入する。次に前記シリコン窒
化膜をマスクに熱酸化により素子分離領域に選択的に素
子分離シリコン酸化膜２０４を形成する。その後、前記
シリコン窒化膜および前記第１シリコン酸化膜を除去
し、ゲート酸化前に基板表面の不純物の除去、素子分離
シリコン酸化膜形成によるストレスの緩和等の目的のた
め熱酸化法により第２シリコン酸化膜２０５を形成す
る。
（以下、ウェル拡散層）、選択酸化により形成した素子
分離領域およびＭＯＳ型トランジスタを具備する半導体
装置の従来の製造方法は次の通りである。図２（ａ）の
ように、シリコン基板２０１上に第１シリコン酸化膜を
形成し、ウェル不純物を注入した後、熱拡散法でウェル
拡散層２０２を形成する。次にシリコン窒化膜を堆積さ
せ、フォトレジストをもちい素子分離を形成する領域の
み前記フォトレジストを除去し、前記フォトレジストを
マスクに前記シリコン窒化膜を除去する。前記フォトレ
ジストを除去した後に前記シリコン窒化膜をマスクにチ
ャネルストッパ２０３を注入する。次に前記シリコン窒
化膜をマスクに熱酸化により素子分離領域に選択的に素
子分離シリコン酸化膜２０４を形成する。その後、前記
シリコン窒化膜および前記第１シリコン酸化膜を除去
し、ゲート酸化前に基板表面の不純物の除去、素子分離
シリコン酸化膜形成によるストレスの緩和等の目的のた
め熱酸化法により第２シリコン酸化膜２０５を形成す
る。
【０００３】次に図２（ｂ）のように、前記第２シリコ
ン酸化膜２０５を除去した後に、熱酸化法でＭＯＳ型ト
ランジスタのゲート酸化膜２０６を形成し、ＣＶＤ法を
もちいポリシリコンを堆積させ、フォトレジストをもち
いパターニングしドライエッチングする事でゲート電極
２０７を形成する。最後に前記素子分離シリコン酸化膜
２０４と前記ゲート電極２０７をマスクにイオン注入法
により、ＭＯＳトランジスタのソース、ドレイン領域と
なる高濃度拡散層２０８を形成する。
ン酸化膜２０５を除去した後に、熱酸化法でＭＯＳ型ト
ランジスタのゲート酸化膜２０６を形成し、ＣＶＤ法を
もちいポリシリコンを堆積させ、フォトレジストをもち
いパターニングしドライエッチングする事でゲート電極
２０７を形成する。最後に前記素子分離シリコン酸化膜
２０４と前記ゲート電極２０７をマスクにイオン注入法
により、ＭＯＳトランジスタのソース、ドレイン領域と
なる高濃度拡散層２０８を形成する。
【０００４】
【発明が解決しようとする課題】近年半導体装置の高集
積化が進み、ＭＯＳ型トランジスタ等の半導体素子の構
造も複雑になり、多層配線技術の発展などでウエハプロ
セスの工程数も増大しコストも高くなっている。
積化が進み、ＭＯＳ型トランジスタ等の半導体素子の構
造も複雑になり、多層配線技術の発展などでウエハプロ
セスの工程数も増大しコストも高くなっている。
【０００５】またＭＯＳ型トランジスタのゲート長もハ
ーフミクロンまで微細化され、高い信頼性を保つために
半導体装置の電源電圧も低電圧化されている。
ーフミクロンまで微細化され、高い信頼性を保つために
半導体装置の電源電圧も低電圧化されている。
【０００６】先に述べた従来の半導体装置では、ＭＯＳ
型トランジスタの微細化のためにウェル拡散層２０２の
不純物濃度が高濃度化される。このような半導体装置を
低電圧で動作させようとすると、サブスレッショルド特
性の悪化によりＭＯＳ型トランジスタのオフしている状
態でのリーク電流が増加し、さらに敷居値電圧は低くす
ることができない。特にスタティック・ランダム・アク
セス・メモリー（ＳＲＡＭ）等の低消費電流の半導体記
憶装置では消費電流の増加につながるだけでなく、記憶
セルの動作を不安定にする。
型トランジスタの微細化のためにウェル拡散層２０２の
不純物濃度が高濃度化される。このような半導体装置を
低電圧で動作させようとすると、サブスレッショルド特
性の悪化によりＭＯＳ型トランジスタのオフしている状
態でのリーク電流が増加し、さらに敷居値電圧は低くす
ることができない。特にスタティック・ランダム・アク
セス・メモリー（ＳＲＡＭ）等の低消費電流の半導体記
憶装置では消費電流の増加につながるだけでなく、記憶
セルの動作を不安定にする。
【０００７】そこで、本発明はこのような課題を解決し
ようとするもので、その目的とするところは、素子の微
細化に伴い前記ＭＯＳ型トランジスタのサブスレッショ
ルド特性を改善し、低電圧動作、低消費電流、高速かつ
高信頼性の半導体装置およびその製造方法を提供し、ま
た従来の半導体装置の製造方法に比べ製造工程数の削減
することによりウエハプロセスのコストを削減すること
にある。
ようとするもので、その目的とするところは、素子の微
細化に伴い前記ＭＯＳ型トランジスタのサブスレッショ
ルド特性を改善し、低電圧動作、低消費電流、高速かつ
高信頼性の半導体装置およびその製造方法を提供し、ま
た従来の半導体装置の製造方法に比べ製造工程数の削減
することによりウエハプロセスのコストを削減すること
にある。
【０００８】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板に形成されたゲート電極とチャネ
ルとソース・ドレイン領域とを備える半導体装置の製造
方法であって、前記半導体基板上の前記MOS型トランジ
スタのゲート電極が形成される領域にレジストを形成す
る工程と、前記レジストを透過膜としてイオン注入を施
し、前記半導体基板中に不純物を導入する工程と、前記
不純物に熱処理を施し、前記チャネルが形成される領域
のウエルを、前記ソース・ドレインが形成される領域の
ウエルに比して浅く形成する工程と、を備えることを特
徴とする。
造方法は、半導体基板に形成されたゲート電極とチャネ
ルとソース・ドレイン領域とを備える半導体装置の製造
方法であって、前記半導体基板上の前記MOS型トランジ
スタのゲート電極が形成される領域にレジストを形成す
る工程と、前記レジストを透過膜としてイオン注入を施
し、前記半導体基板中に不純物を導入する工程と、前記
不純物に熱処理を施し、前記チャネルが形成される領域
のウエルを、前記ソース・ドレインが形成される領域の
ウエルに比して浅く形成する工程と、を備えることを特
徴とする。
【０００９】また、本発明の半導体装置の製造方法は、
半導体基板にMOS型トランジスタを備える半導体装置の
製造方法であって、前記半導体基板上の前記MOS型トラ
ンジスタのゲート電極を形成する領域にレジストを形成
する工程と、前記レジストを透過膜としてイオン注入を
施し、前記レジストが形成されている領域及び前記レジ
ストが形成されていない領域の前記半導体基板中に不純
物を導入する工程と、前記半導体基板に熱処理を施し、
ウエルを形成するとともに前記半導体基板上に酸化膜を
形成する工程と、前記酸化膜を除去する工程と、前記半
導体基板上にゲート絶縁膜を形成する工程と、をこの順
序で備えることを特徴とする。
半導体基板にMOS型トランジスタを備える半導体装置の
製造方法であって、前記半導体基板上の前記MOS型トラ
ンジスタのゲート電極を形成する領域にレジストを形成
する工程と、前記レジストを透過膜としてイオン注入を
施し、前記レジストが形成されている領域及び前記レジ
ストが形成されていない領域の前記半導体基板中に不純
物を導入する工程と、前記半導体基板に熱処理を施し、
ウエルを形成するとともに前記半導体基板上に酸化膜を
形成する工程と、前記酸化膜を除去する工程と、前記半
導体基板上にゲート絶縁膜を形成する工程と、をこの順
序で備えることを特徴とする。
【００１０】
【実施例】次に本発明の実施例を、製造工程ごとに図１
に示す素子断面図をもちい詳しく説明していく。
に示す素子断面図をもちい詳しく説明していく。
【００１１】まず比抵抗１０〜１００ΩのＮ型半導体基
板１０１上に酸化雰囲気中で１０００℃、２０分の条件
で２０ｎｍ程度の第１シリコン酸化膜層を形成し、続い
てＣＶＤ法で１００〜３００ｎｍ程度のシリコン窒化膜
層を形成する。次に、フォトレジストを塗布し、投影露
光法をもちい前記レジストをパターニングし、ＳＦ6、
ＣＦ4等のエッチングガスをもちい、前記シリコン窒化
膜層ドライエッチングする。
板１０１上に酸化雰囲気中で１０００℃、２０分の条件
で２０ｎｍ程度の第１シリコン酸化膜層を形成し、続い
てＣＶＤ法で１００〜３００ｎｍ程度のシリコン窒化膜
層を形成する。次に、フォトレジストを塗布し、投影露
光法をもちい前記レジストをパターニングし、ＳＦ6、
ＣＦ4等のエッチングガスをもちい、前記シリコン窒化
膜層ドライエッチングする。
【００１２】前記フォトレジストを除去し、前記シリコ
ン窒化膜層をマスクに、酸化雰囲気中で、９００〜１２
００℃、６０〜２００分の条件で熱酸化させることで素
子分離シリコン酸化膜１０２を形成し、熱燐酸等で前記
シリコン窒化膜層を除去した状態が図１（ａ）である。
ン窒化膜層をマスクに、酸化雰囲気中で、９００〜１２
００℃、６０〜２００分の条件で熱酸化させることで素
子分離シリコン酸化膜１０２を形成し、熱燐酸等で前記
シリコン窒化膜層を除去した状態が図１（ａ）である。
【００１３】次にフォトレジスト塗布し、投影露光法を
もちい後にＭＯＳ型トランジスタのゲート電極が形成さ
れる領域のみパターニングし、続けてイオン注入法によ
りボロンを注入する。
もちい後にＭＯＳ型トランジスタのゲート電極が形成さ
れる領域のみパターニングし、続けてイオン注入法によ
りボロンを注入する。
【００１４】この時の前記レジストとボロンの注入条件
は、例えば前記レジストを１０００ｎｍ塗布し、ボロン
を９０〜１００ＫｅＶ、５×１０12〜５×１０13程度の
注入条件で、イオン注入によるボロンの不純物濃度のピ
ークが基板表面にあることが望ましい。
は、例えば前記レジストを１０００ｎｍ塗布し、ボロン
を９０〜１００ＫｅＶ、５×１０12〜５×１０13程度の
注入条件で、イオン注入によるボロンの不純物濃度のピ
ークが基板表面にあることが望ましい。
【００１５】次に前記フォトレジストを除去し、酸化雰
囲気中で熱酸化することで第２シリコン酸化膜１０３お
よびＰＷＥＬＬ領域１０４を形成する。この状態が図１
（ｂ）である。
囲気中で熱酸化することで第２シリコン酸化膜１０３お
よびＰＷＥＬＬ領域１０４を形成する。この状態が図１
（ｂ）である。
【００１６】この時の熱酸化条件は、酸素含有量１〜５
％の雰囲気で９００〜１０００℃、１０〜２０分程度の
熱酸化が望ましい。
％の雰囲気で９００〜１０００℃、１０〜２０分程度の
熱酸化が望ましい。
【００１７】次に、例えばＨＦとＨ2０の比が１：１０
の混合液で熱酸化により形成されたシリコン酸化膜を除
去し、熱酸化法をもちい１０〜２０ｎｍ程度のゲート酸
化膜１０５を成長させ、ＣＶＤ法をもちい１００〜５０
０ｎｍ程度の多結晶シリコン層を形成した後、熱拡散法
でリンを注入し、パターニング後ドライエッチングする
事でゲート電極１０６を形成する。次にＭＯＳ型トラン
ジスタのソース、ドレイン領域を形成するために、イオ
ン注入法でヒ素を５０ＫｅＶ、１×１０15〜１×１０16
／cm2注入し、高濃度Ｎ型拡散層１０７を形成した状
態が、本発明の実施例の最終工程断面図である図１
（ｃ）である。
の混合液で熱酸化により形成されたシリコン酸化膜を除
去し、熱酸化法をもちい１０〜２０ｎｍ程度のゲート酸
化膜１０５を成長させ、ＣＶＤ法をもちい１００〜５０
０ｎｍ程度の多結晶シリコン層を形成した後、熱拡散法
でリンを注入し、パターニング後ドライエッチングする
事でゲート電極１０６を形成する。次にＭＯＳ型トラン
ジスタのソース、ドレイン領域を形成するために、イオ
ン注入法でヒ素を５０ＫｅＶ、１×１０15〜１×１０16
／cm2注入し、高濃度Ｎ型拡散層１０７を形成した状
態が、本発明の実施例の最終工程断面図である図１
（ｃ）である。
【００１８】本発明の実施例中では、Ｎ型半導体基板に
ＰＷＥＬＬ領域とＮ型ポリシリコンゲート電極を設け
た、表面チャネル型ＮチャネルＭＯＳトランジスタにつ
いて述べたが、ＮＷＥＬＬ領域とＰ型ポリシリコンゲー
ト電極を設けた表面チャネル型ＰチャネルＭＯＳトラン
ジスタでもよい。
ＰＷＥＬＬ領域とＮ型ポリシリコンゲート電極を設け
た、表面チャネル型ＮチャネルＭＯＳトランジスタにつ
いて述べたが、ＮＷＥＬＬ領域とＰ型ポリシリコンゲー
ト電極を設けた表面チャネル型ＰチャネルＭＯＳトラン
ジスタでもよい。
【００１９】
【発明の効果】以上述べたように、本発明の半導体装置
の製造方法によれば、前記ＰＷＥＬＬ領域１０４が前記
ゲート電極１０６下では浅く、前記高濃度Ｎ型拡散層１
０７下では深く形成されるために、ゲート電極下の前記
ＰＷＥＬＬ領域１０４を完全に空乏化させ、前記Ｎ型半
導体基板１０１まで空乏化させることで、空乏容量を大
幅に低下させることが可能となる。
の製造方法によれば、前記ＰＷＥＬＬ領域１０４が前記
ゲート電極１０６下では浅く、前記高濃度Ｎ型拡散層１
０７下では深く形成されるために、ゲート電極下の前記
ＰＷＥＬＬ領域１０４を完全に空乏化させ、前記Ｎ型半
導体基板１０１まで空乏化させることで、空乏容量を大
幅に低下させることが可能となる。
【００２０】ＭＯＳ型トランジスタのサブスレッショル
ド特性は、ゲート電極下の空乏容量に反比例して良好に
なることより、サブスレッショルド特性は改善される。
ド特性は、ゲート電極下の空乏容量に反比例して良好に
なることより、サブスレッショルド特性は改善される。
【００２１】さらに、前記高濃度Ｎ型拡散層１０７下の
前記ＰＷＥＬＬ領域１０４は、前記ゲート電極１０６下
の前記ＰＷＥＬＬ領域１０４に比べ深く形成されるため
に、前記高濃度Ｎ型拡散層１０７と前記ＰＷＥＬＬ領域
１０４で形成されるＰ−Ｎジャンクション部に負荷され
る容量が低下し、Ｐ−Ｎジャンクション部でのリーク電
流の低下できるため、低電圧動作、低消費電流、高速か
つ高信頼性を可能にしたＭＯＳ型トランジスタを具備し
た半導体装置を供給することができる。
前記ＰＷＥＬＬ領域１０４は、前記ゲート電極１０６下
の前記ＰＷＥＬＬ領域１０４に比べ深く形成されるため
に、前記高濃度Ｎ型拡散層１０７と前記ＰＷＥＬＬ領域
１０４で形成されるＰ−Ｎジャンクション部に負荷され
る容量が低下し、Ｐ−Ｎジャンクション部でのリーク電
流の低下できるため、低電圧動作、低消費電流、高速か
つ高信頼性を可能にしたＭＯＳ型トランジスタを具備し
た半導体装置を供給することができる。
【００２２】また本発明の半導体装置の製造方法によれ
ば、従来行われていたゲート酸化前の熱酸化工程を、前
記ＰＷＥＬＬ領域１０４形成時の熱酸化と兼用できる。
また本発明の半導体装置の製造方法によれば、ＰＷＥＬ
Ｌ領域を素子分離シリコン酸化膜形成後に行うため、熱
酸化による素子分離シリコン酸化膜下の不純物濃度の低
下がなく、従来行われていたチャネルストッパーを形成
しなくても良好な素子分離特性を得ることができる。
ば、従来行われていたゲート酸化前の熱酸化工程を、前
記ＰＷＥＬＬ領域１０４形成時の熱酸化と兼用できる。
また本発明の半導体装置の製造方法によれば、ＰＷＥＬ
Ｌ領域を素子分離シリコン酸化膜形成後に行うため、熱
酸化による素子分離シリコン酸化膜下の不純物濃度の低
下がなく、従来行われていたチャネルストッパーを形成
しなくても良好な素子分離特性を得ることができる。
【００２３】そのため本発明の半導体装置の製造方法で
は、ウエハプロセスの工程数を従来の製造法に比べ削減
できるためウエハプロセスのコストが削減できると言う
効果がある。
は、ウエハプロセスの工程数を従来の製造法に比べ削減
できるためウエハプロセスのコストが削減できると言う
効果がある。
【図１】本発明の実施例を示す縦断断面図。
【図２】従来の半導体装置の構造を示す縦断断面図。
１０１ ・・・Ｎ型半導体基板 １０２、２０４・・・素子分離シリコン酸化膜 １０３、２０７・・・第２シリコン酸化膜 １０４ ・・・ＰＷＥＬＬ領域 １０５、２０６・・・ゲート酸化膜 １０６、２０７・・・ゲート電極 １０７ ・・・高濃度Ｎ型拡散層 ２０１ ・・・半導体基板 ２０２ ・・・ウェル拡散層 ２０３ ・・・チャネルストッパー ２０８ ・・・高濃度拡散層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336 H01L 21/8238 H01L 27/092
Claims (2)
- 【請求項１】 半導体基板に形成されたゲート電極とチ
ャネルとソース・ドレイン領域とを備える半導体装置の
製造方法であって、 前記半導体基板上の前記MOS型トランジスタのゲート電
極が形成される領域にレジストを形成する工程と、 前記レジストを透過膜としてイオン注入を施し、前記半
導体基板中に不純物を導入する工程と、 前記不純物に熱処理を施し、前記チャネルが形成される
領域のウエルを、前記ソース・ドレインが形成される領
域のウエルに比して浅く形成する工程と、を備えること
を特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板にMOS型トランジスタを備え
る半導体装置の製造方法であって、 前記半導体基板上の前記MOS型トランジスタのゲート電
極を形成する領域にレジストを形成する工程と、 前記レジストを透過膜としてイオン注入を施し、前記レ
ジストが形成されている領域及び前記レジストが形成さ
れていない領域の前記半導体基板中に不純物を導入する
工程と、 前記半導体基板に熱処理を施し、ウエルを形成するとと
もに前記半導体基板上に酸化膜を形成する工程と、 前記酸化膜を除去する工程と、 前記半導体基板上にゲート絶縁膜を形成する工程と、を
この順序で備えることを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32763493A JP3309529B2 (ja) | 1993-12-24 | 1993-12-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32763493A JP3309529B2 (ja) | 1993-12-24 | 1993-12-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07183514A JPH07183514A (ja) | 1995-07-21 |
| JP3309529B2 true JP3309529B2 (ja) | 2002-07-29 |
Family
ID=18201244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32763493A Expired - Fee Related JP3309529B2 (ja) | 1993-12-24 | 1993-12-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3309529B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10242294A (ja) | 1997-02-27 | 1998-09-11 | Toshiba Microelectron Corp | 半導体装置及びその製造方法 |
-
1993
- 1993-12-24 JP JP32763493A patent/JP3309529B2/ja not_active Expired - Fee Related
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|---|---|
| JPH07183514A (ja) | 1995-07-21 |
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