JP3222072B2 - 分波器パッケージ - Google Patents
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Description
【０００１】
【発明の属する技術分野】この発明は、分波器パッケー
ジに関し、特に、帯域通過型の弾性表面波フィルタを用
いて構成される分波器のパッケージに関する。
ジに関し、特に、帯域通過型の弾性表面波フィルタを用
いて構成される分波器のパッケージに関する。
【０００２】
【従来の技術】近年、携帯電話に代表される移動通信機
器の小型化が急速に進められ、これらの機器に使用され
る部品の小型化、高性能化が要望されている。移動通信
機器における信号の分岐，生成を行うために分波器が用
いられている。
器の小型化が急速に進められ、これらの機器に使用され
る部品の小型化、高性能化が要望されている。移動通信
機器における信号の分岐，生成を行うために分波器が用
いられている。
【０００３】また、分波器は、誘電体を用いた帯域通過
フィルタ，帯域阻止フィルタあるいはこれらのフィルタ
の組み合わせにより構成されたものが多いが、より小型
化，高性能化のために弾性表面波フィルタを用いたもの
が研究開発されている。
フィルタ，帯域阻止フィルタあるいはこれらのフィルタ
の組み合わせにより構成されたものが多いが、より小型
化，高性能化のために弾性表面波フィルタを用いたもの
が研究開発されている。
【０００４】分波器は、２つの異なる通過周波数帯域を
持つ弾性表面波を互いに干渉することのないように分波
するものであるが、２つの帯域通過型の弾性表面波フィ
ルタチップを用いて分波器を構成する場合、互いにフィ
ルタ特性の干渉を防止・低減するために、２つのフィル
タチップそれぞれに対して位相整合用回路を設けるか、
又は少なくともう一方のフィルタチップのみに位相整合
用回路を設ける必要がある。この位相整合用回路は、フ
ィルタチップと共に、多層のセラミックパッケージ内に
収められ、高さ２．４mm程度の小型の分波器パッケージ
とすることができる。
持つ弾性表面波を互いに干渉することのないように分波
するものであるが、２つの帯域通過型の弾性表面波フィ
ルタチップを用いて分波器を構成する場合、互いにフィ
ルタ特性の干渉を防止・低減するために、２つのフィル
タチップそれぞれに対して位相整合用回路を設けるか、
又は少なくともう一方のフィルタチップのみに位相整合
用回路を設ける必要がある。この位相整合用回路は、フ
ィルタチップと共に、多層のセラミックパッケージ内に
収められ、高さ２．４mm程度の小型の分波器パッケージ
とすることができる。
【０００５】通常、分波器を構成する２つのフィルタチ
ップは、互いに異なる中心周波数（たとえば８３６ＭＨ
ｚと８８１ＭＨｚ）を持つものであり、それぞれ通過周
波数帯域においては減衰量を低く抑え、阻止域において
は減衰量を大きくし小さい信号レベルとなるような特性
を有する。
ップは、互いに異なる中心周波数（たとえば８３６ＭＨ
ｚと８８１ＭＨｚ）を持つものであり、それぞれ通過周
波数帯域においては減衰量を低く抑え、阻止域において
は減衰量を大きくし小さい信号レベルとなるような特性
を有する。
【０００６】そして、この２つのフィルタチップを用い
て分波器を構成する際、互いのフィルタ特性を劣化させ
ないようにする必要がある。そのため、互いの通過域に
おいて、相手方のフィルタのインピーダンスが無限大で
あって、かつ反射係数がほぼ１であることが理想であ
る。
て分波器を構成する際、互いのフィルタ特性を劣化させ
ないようにする必要がある。そのため、互いの通過域に
おいて、相手方のフィルタのインピーダンスが無限大で
あって、かつ反射係数がほぼ１であることが理想であ
る。
【０００７】このような特性を満たすために、位相整合
用回路がフィルタチップに接続されるが、位相整合用回
路は、一般的に、ストリップ線路や、ディスクリート素
子であるコンデンサ（Ｃ）やインダクタンス（Ｌ）を用
いて形成される。
用回路がフィルタチップに接続されるが、位相整合用回
路は、一般的に、ストリップ線路や、ディスクリート素
子であるコンデンサ（Ｃ）やインダクタンス（Ｌ）を用
いて形成される。
【０００８】ところで、位相整合用回路がストッリップ
線路により形成される場合、その線路長に比例して抵抗
が増加する。抵抗が増加すると、伝送すべき信号の伝搬
損失となり、分布定数における浮遊容量の増加をもたら
す。
線路により形成される場合、その線路長に比例して抵抗
が増加する。抵抗が増加すると、伝送すべき信号の伝搬
損失となり、分布定数における浮遊容量の増加をもたら
す。
【０００９】また、この浮遊容量の増加は、位相回路定
数等に影響を及ぼし特性が変化する。この影響は、特に
使用する周波数が高周波になる程、また分波器のパッケ
ージの材料が高誘電率になる程大きくなることが知られ
ている。この影響を抑えるために、誘電率の小さなパッ
ケージ材料（アルミナセラミック、またはガラスセラミ
ック）を用い、位相整合用回路としては低抵抗導体（た
とえばタングステン）が用いられている。
数等に影響を及ぼし特性が変化する。この影響は、特に
使用する周波数が高周波になる程、また分波器のパッケ
ージの材料が高誘電率になる程大きくなることが知られ
ている。この影響を抑えるために、誘電率の小さなパッ
ケージ材料（アルミナセラミック、またはガラスセラミ
ック）を用い、位相整合用回路としては低抵抗導体（た
とえばタングステン）が用いられている。
【００１０】また、ディスクリートのＬ，Ｃチップを用
いる場合には、位相整合のための回路定数への影響は少
ないが、各チップの精度のため位相整合量の微妙な調整
は難しく、さらにチップの形状が大きいため分波器の高
さが高くなる。
いる場合には、位相整合のための回路定数への影響は少
ないが、各チップの精度のため位相整合量の微妙な調整
は難しく、さらにチップの形状が大きいため分波器の高
さが高くなる。
【００１１】以下に、帯域通過型の二つの弾性表面波フ
ィルタチップを用いて構成される分波器の従来例を示
す。図１２に、パッケージ内に構成される分波器の回路
構成の概念図を示す。ここで、Ｆ1，Ｆ2が弾性表面波フ
ィルタチップであり、互いのフィルタ特性が干渉しない
ようにするために、位相整合用回路Ｐ1，Ｐ2が挿入され
る。
ィルタチップを用いて構成される分波器の従来例を示
す。図１２に、パッケージ内に構成される分波器の回路
構成の概念図を示す。ここで、Ｆ1，Ｆ2が弾性表面波フ
ィルタチップであり、互いのフィルタ特性が干渉しない
ようにするために、位相整合用回路Ｐ1，Ｐ2が挿入され
る。
【００１２】端子Ｔ1，Ｔ1'は共通信号端子であり、端
子Ｓ1，Ｓ1g、端子Ｓ2，Ｓ2gは分波された信号の入出力
端子である。一方の端子（たとえば端子Ｔ1'，Ｓ1g，Ｓ
2g）はグランド（ＧＮＤ）に接続される。通常、弾性表
面波フィルタＦ1，Ｆ2と位相整合用回路Ｐ1，Ｐ2が多層
のセラミックパッケージ内に納められる。
子Ｓ1，Ｓ1g、端子Ｓ2，Ｓ2gは分波された信号の入出力
端子である。一方の端子（たとえば端子Ｔ1'，Ｓ1g，Ｓ
2g）はグランド（ＧＮＤ）に接続される。通常、弾性表
面波フィルタＦ1，Ｆ2と位相整合用回路Ｐ1，Ｐ2が多層
のセラミックパッケージ内に納められる。
【００１３】図１３から図１７に、従来の分波器パッケ
ージの構成例の概略断面図及び斜視図を示す。図１３に
おいて、外部接続端子部１０１は、パッケージの最下層
にあり、図１２のＴ1，Ｓ1，Ｓ2端子に相当する部分で
ある。また、絶縁層１０３の中に、タングステン等で作
られた位相整合用回路１００が埋め込まれる。図１３で
は、フィルタＦ1と端子Ｔ1との間にのみ位相整合用回路
１００を挿入したものを示している。
ージの構成例の概略断面図及び斜視図を示す。図１３に
おいて、外部接続端子部１０１は、パッケージの最下層
にあり、図１２のＴ1，Ｓ1，Ｓ2端子に相当する部分で
ある。また、絶縁層１０３の中に、タングステン等で作
られた位相整合用回路１００が埋め込まれる。図１３で
は、フィルタＦ1と端子Ｔ1との間にのみ位相整合用回路
１００を挿入したものを示している。
【００１４】位相整合用回路１００の一端はスルーホー
ルを通して最下層の共通信号端子Ｔ 1に接続され、他端
はスルーホールを通してフィルタＦ1，Ｆ2に接続され
る。フィルタＦ1，Ｆ2はフィルタチップの実装表面であ
るダイアタッチ層１０２の上に配置され、ワイヤ１０７
を介して図のようにボンディング端子層１０４に接続さ
れる。
ルを通して最下層の共通信号端子Ｔ 1に接続され、他端
はスルーホールを通してフィルタＦ1，Ｆ2に接続され
る。フィルタＦ1，Ｆ2はフィルタチップの実装表面であ
るダイアタッチ層１０２の上に配置され、ワイヤ１０７
を介して図のようにボンディング端子層１０４に接続さ
れる。
【００１５】ボンディング端子層１０４はフィルタと同
じ高さにあるキャビティを構成する層（以下、キャビテ
ィ層と記す）１０５の表面に存在し、パッケージの端部
を通して最下層の信号端子Ｓ1，Ｓ2に接続される。ダイ
アタッチ層１０２にはグランド（ＧＮＤ）パターンが形
成され、このＧＮＤパターンの上にフィルタＦ1，Ｆ2が
配置される。また、最上層には気密封止のため、キャッ
プ１０６が配置される。
じ高さにあるキャビティを構成する層（以下、キャビテ
ィ層と記す）１０５の表面に存在し、パッケージの端部
を通して最下層の信号端子Ｓ1，Ｓ2に接続される。ダイ
アタッチ層１０２にはグランド（ＧＮＤ）パターンが形
成され、このＧＮＤパターンの上にフィルタＦ1，Ｆ2が
配置される。また、最上層には気密封止のため、キャッ
プ１０６が配置される。
【００１６】図１４は、図１３に対応する分波器パッケ
ージの斜視図である。ここで、レイヤ７には、位相整合
用回路１００が形成されており、スルーホールを通し
て、位相整合用回路１００の一端がキャビティ層１０５
の端子Ｓ1'に接続され、他端が端子Ｓ2'及び最下層の端
子Ｔ1に接続される。レイヤ５の表面がダイアタッチ層
であり、この上にフィルタチップＦ1，Ｆ2が配置され
る。
ージの斜視図である。ここで、レイヤ７には、位相整合
用回路１００が形成されており、スルーホールを通し
て、位相整合用回路１００の一端がキャビティ層１０５
の端子Ｓ1'に接続され、他端が端子Ｓ2'及び最下層の端
子Ｔ1に接続される。レイヤ５の表面がダイアタッチ層
であり、この上にフィルタチップＦ1，Ｆ2が配置され
る。
【００１７】また、レイヤ９の表面には接地層ＧＮＤが
形成され、この接地層とレイヤ２，レイヤ６にあるＧＮ
Ｄとが、スルーホール及びパッケージの端部を通して接
続される。図１３，図１４に示した従来の分波器パッケ
ージは、７．５（縦）×８．５（横）×２．４（高さ）
mm程度の大きさである。
形成され、この接地層とレイヤ２，レイヤ６にあるＧＮ
Ｄとが、スルーホール及びパッケージの端部を通して接
続される。図１３，図１４に示した従来の分波器パッケ
ージは、７．５（縦）×８．５（横）×２．４（高さ）
mm程度の大きさである。
【００１８】図１５は、レイヤ７とレイヤ８において２
つのフィルタＦ1，Ｆ2と共通信号端子Ｔ1間にそれぞれ
位相整合用回路１００を挿入した、従来の分波器パッケ
ージの斜視図である。図１４と異なる点は、位相整合用
回路１００が形成されたレイヤ８が追加される点であ
る。レイヤ８が追加されるため、この分波器パッケージ
の高さは、図１４の分波器パッケージの高さ（２．４m
m）よりも約０．３５mm程度高くなる。
つのフィルタＦ1，Ｆ2と共通信号端子Ｔ1間にそれぞれ
位相整合用回路１００を挿入した、従来の分波器パッケ
ージの斜視図である。図１４と異なる点は、位相整合用
回路１００が形成されたレイヤ８が追加される点であ
る。レイヤ８が追加されるため、この分波器パッケージ
の高さは、図１４の分波器パッケージの高さ（２．４m
m）よりも約０．３５mm程度高くなる。
【００１９】図１６及び図１７は、図１３に示した構成
の表裏を逆にして、ダイアタッチ部の上面に位相整合用
回路１００を形成した従来の分波器パッケージを示して
いる。この場合、図１３のものに比べて絶縁層１０３を
削減できるため、分波器パッケージとしては８．５
（縦）×９．５（横）×１．６（高さ）mm程度とするこ
とができる。
の表裏を逆にして、ダイアタッチ部の上面に位相整合用
回路１００を形成した従来の分波器パッケージを示して
いる。この場合、図１３のものに比べて絶縁層１０３を
削減できるため、分波器パッケージとしては８．５
（縦）×９．５（横）×１．６（高さ）mm程度とするこ
とができる。
【００２０】ただし、上面に形成した位相整合用回路１
００はむき出しであるため、このままでは外部からの輻
射ノイズの影響を受けやすい。したがって位相整合用回
路１００のすぐ近くにＧＮＤ等の信号線が存在すると位
相整合線路の特性インピーダンスが変化しデバイス特性
を劣化させるので、ある程度の空間が必要となる。
００はむき出しであるため、このままでは外部からの輻
射ノイズの影響を受けやすい。したがって位相整合用回
路１００のすぐ近くにＧＮＤ等の信号線が存在すると位
相整合線路の特性インピーダンスが変化しデバイス特性
を劣化させるので、ある程度の空間が必要となる。
【００２１】すなわち、従来、この図１６のような構成
を持つ分波器パッケージは、位相整合用回路１００の上
方に０．６mm以上の空間が設けられて使用され、分波器
を構成する場合には結局２．２mm以上の高さを必要とし
ている。
を持つ分波器パッケージは、位相整合用回路１００の上
方に０．６mm以上の空間が設けられて使用され、分波器
を構成する場合には結局２．２mm以上の高さを必要とし
ている。
【００２２】
【発明が解決しようとする課題】前記したように、小型
通信機器の部品の小型化が要望されているが、特に高さ
を制限する「低背化」がより一層求められている。図１
３に示したように、位相整合用回路のパターンを層に埋
めこんで多層構造とした場合には、互いに相手のフィル
タ特性への悪影響を低減できるが、必要な層が多いため
部品のさらなる小型，低背化は難しい。
通信機器の部品の小型化が要望されているが、特に高さ
を制限する「低背化」がより一層求められている。図１
３に示したように、位相整合用回路のパターンを層に埋
めこんで多層構造とした場合には、互いに相手のフィル
タ特性への悪影響を低減できるが、必要な層が多いため
部品のさらなる小型，低背化は難しい。
【００２３】また、図１６に示した構造では、パッケー
ジ上方に一定高さの空間が必要となるため、低背化にも
限度がある。さらに外部からのノイズによってフィルタ
特性に悪影響を及ぼすおそれが高い。
ジ上方に一定高さの空間が必要となるため、低背化にも
限度がある。さらに外部からのノイズによってフィルタ
特性に悪影響を及ぼすおそれが高い。
【００２４】そこで、この発明は、以上のような事情を
考慮してなされたものであり、分波器パッケージにおけ
る位相整合用回路パターン，接地用パターン，共通信号
端子のパターン等の層配置に従来とは異なる多層構造を
採用し、分波器としての信号損失及びフィルタ特性の劣
化の改善と、分波器パッケージの低背化を図ろうとする
ものである。
考慮してなされたものであり、分波器パッケージにおけ
る位相整合用回路パターン，接地用パターン，共通信号
端子のパターン等の層配置に従来とは異なる多層構造を
採用し、分波器としての信号損失及びフィルタ特性の劣
化の改善と、分波器パッケージの低背化を図ろうとする
ものである。
【００２５】
【課題を解決するための手段】この発明は、それぞれ異
なる帯域中心周波数を有する２つの弾性表面波フィルタ
チップと、２つの弾性表面波フィルタ同士の位相を整合
させる位相整合用回路とを一つに収めた多層分波器パッ
ケージであって、前記位相整合用回路が、弾性表面波フ
ィルタチップ実装面の上方に位置するフィルタチップ用
のキャビティを構成する層の内部に前記キャビティを囲
むように形成され、前記キャビティを構成する層が、前
記弾性表面波フィルタチップとほぼ同じ高さであること
を特徴とする分波器パッケージを提供するものである。
なる帯域中心周波数を有する２つの弾性表面波フィルタ
チップと、２つの弾性表面波フィルタ同士の位相を整合
させる位相整合用回路とを一つに収めた多層分波器パッ
ケージであって、前記位相整合用回路が、弾性表面波フ
ィルタチップ実装面の上方に位置するフィルタチップ用
のキャビティを構成する層の内部に前記キャビティを囲
むように形成され、前記キャビティを構成する層が、前
記弾性表面波フィルタチップとほぼ同じ高さであること
を特徴とする分波器パッケージを提供するものである。
【００２６】ここで、前記キャビティを構成する層が、
ボンディング端子層、ボンディング端子層の下方に各弾
性表面波フィルタチップごとに分離されたパターンから
なる接地層、及び接地層の下方に前記位相整合用回路が
形成された整合層から構成するようにしてもよい。
ボンディング端子層、ボンディング端子層の下方に各弾
性表面波フィルタチップごとに分離されたパターンから
なる接地層、及び接地層の下方に前記位相整合用回路が
形成された整合層から構成するようにしてもよい。
【００２７】また、フィルタチップ実装面に共通接地層
を形成してもよく、あるいはフィルタチップ実装面の下
方に絶縁層を介して共通接地層を形成してもよい。ここ
で、フィルタチップ用のキャビティを構成する層とは、
弾性表面波フィルタチップを実装する面の上方に位置
し、２つの弾性表面波フィルタチップを実装するための
キャビティ（空洞）を囲む層をいう。このキャビティの
中に弾性表面波フィルタチップが挿入され、実装面に接
着される。このフィルタチップを実装する面は、ダイア
タッチ層とも呼ばれる。
を形成してもよく、あるいはフィルタチップ実装面の下
方に絶縁層を介して共通接地層を形成してもよい。ここ
で、フィルタチップ用のキャビティを構成する層とは、
弾性表面波フィルタチップを実装する面の上方に位置
し、２つの弾性表面波フィルタチップを実装するための
キャビティ（空洞）を囲む層をいう。このキャビティの
中に弾性表面波フィルタチップが挿入され、実装面に接
着される。このフィルタチップを実装する面は、ダイア
タッチ層とも呼ばれる。
【００２８】また、損失低減の点で、前記位相整合用回
路が、銅又は銀を主成分とする導体材料からなることが
好ましい。さらに、デバイスの小型化の点で、前記位相
整合用回路は、フィルタチップを囲むような形状のスト
リップ線路で形成することが好ましい。
路が、銅又は銀を主成分とする導体材料からなることが
好ましい。さらに、デバイスの小型化の点で、前記位相
整合用回路は、フィルタチップを囲むような形状のスト
リップ線路で形成することが好ましい。
【００２９】
【発明の実施の形態】以下、図面に示す実施の形態に基
づいてこの発明を詳述する。なお、これによってこの発
明が限定されるものではない。図１に、この発明で対象
とする分波器の回路構成のブロック図を示す。
づいてこの発明を詳述する。なお、これによってこの発
明が限定されるものではない。図１に、この発明で対象
とする分波器の回路構成のブロック図を示す。
【００３０】ここで、弾性表面波帯域通過フィルタチッ
プＦ1，Ｆ2と共通信号端子Ｔ1，Ｔ1'との間にそれぞれ
位相整合用回路Ｐ１，Ｐ２が設けられる。フィルタチッ
プＦ1，Ｆ2は互いに異なる帯域中心周波数を有してお
り、それぞれのフィルタはたとえば図２に示すような周
波数特性を有する。入出力端子Ｓ1，Ｓ2は、所望の２つ
の中心周波数を持つ信号をそれぞれ入出力する端子であ
る。
プＦ1，Ｆ2と共通信号端子Ｔ1，Ｔ1'との間にそれぞれ
位相整合用回路Ｐ１，Ｐ２が設けられる。フィルタチッ
プＦ1，Ｆ2は互いに異なる帯域中心周波数を有してお
り、それぞれのフィルタはたとえば図２に示すような周
波数特性を有する。入出力端子Ｓ1，Ｓ2は、所望の２つ
の中心周波数を持つ信号をそれぞれ入出力する端子であ
る。
【００３１】たとえば、フィルタチップＦ1の帯域中心
周波数を８３６ＭＨｚとすると、この周波数を中心とす
る帯域の信号が端子Ｓ1に入出力される。同様に、フィ
ルタチップＦ2の帯域中心周波数（８８１ＭＨｚ）を中
心とする帯域の信号が端子Ｓ2に入出力される。入出力
端子Ｓ1，Ｓ2と異なるもう一方の端子（ＧＮＤ）と、共
通信号端子Ｔ1'とはグランドレベル（ＧＮＤ）に接地さ
れる。
周波数を８３６ＭＨｚとすると、この周波数を中心とす
る帯域の信号が端子Ｓ1に入出力される。同様に、フィ
ルタチップＦ2の帯域中心周波数（８８１ＭＨｚ）を中
心とする帯域の信号が端子Ｓ2に入出力される。入出力
端子Ｓ1，Ｓ2と異なるもう一方の端子（ＧＮＤ）と、共
通信号端子Ｔ1'とはグランドレベル（ＧＮＤ）に接地さ
れる。
【００３２】第１実施例 以下に、断面図及び斜視図を用いて、この発明の第１の
実施例を示す。図３に、第１実施例の分波器パッケージ
の多層構造の断面図、図４に斜視図を示す。この多層構
造は、５つの層から構成され、最上層（レイヤ１）の上
方に、フィルタチップ等の内部を保護するように図示し
ないキャップが配置される。キャップは、Ａｕメッキあ
るいはＮｉメッキ等の金属材料または、パッケージと同
じセラミック材料で作られる。レイヤ１はキャップをの
せるための分波器パッケージの枠であり、ガラスセラミ
ック材料で作られる。図４では、上記のキャップ及びレ
イヤ１は省略している。
実施例を示す。図３に、第１実施例の分波器パッケージ
の多層構造の断面図、図４に斜視図を示す。この多層構
造は、５つの層から構成され、最上層（レイヤ１）の上
方に、フィルタチップ等の内部を保護するように図示し
ないキャップが配置される。キャップは、Ａｕメッキあ
るいはＮｉメッキ等の金属材料または、パッケージと同
じセラミック材料で作られる。レイヤ１はキャップをの
せるための分波器パッケージの枠であり、ガラスセラミ
ック材料で作られる。図４では、上記のキャップ及びレ
イヤ１は省略している。
【００３３】レイヤ２からレイヤ４までの層が、キャビ
ティ層２１に相当し、フィルタチップＦ1，Ｆ2とほぼ同
じ高さであり、この中に位相整合用回路のパターン（Ｐ
1，Ｐ2）が形成されている。レイヤ２は、フィルタチッ
プの端子と外部との接続を形成する層であり、その表面
はいわゆるボンディング端子層２を形成する。
ティ層２１に相当し、フィルタチップＦ1，Ｆ2とほぼ同
じ高さであり、この中に位相整合用回路のパターン（Ｐ
1，Ｐ2）が形成されている。レイヤ２は、フィルタチッ
プの端子と外部との接続を形成する層であり、その表面
はいわゆるボンディング端子層２を形成する。
【００３４】ボンディング端子層２は、図１における端
子Ｓ1，Ｓ2と、経路Ｓ1'及びＳ2'に対応する端子が配置
され、それぞれの端子はフィルタチップＦ1，Ｆ2とワイ
ヤ２３によって接続される。レイヤ２はガラスセラミッ
ク等の材料で作成され、その表面の端子及び配線パター
ンはタングステン，Ｃｕ，Ａｇ等の導体材料の表面をＡ
ｕメッキ処理して作成される。またワイヤ２３はＡｌ−
Ｓｉ等の材料を用いればよい。また、ボンディング端子
層２には、図４に示すようにグランド（ＧＮＤ）端子が
いくつか配置され、フィルタチップＦ1，Ｆ2のＧＮＤ端
子とワイヤ２３で接続される。
子Ｓ1，Ｓ2と、経路Ｓ1'及びＳ2'に対応する端子が配置
され、それぞれの端子はフィルタチップＦ1，Ｆ2とワイ
ヤ２３によって接続される。レイヤ２はガラスセラミッ
ク等の材料で作成され、その表面の端子及び配線パター
ンはタングステン，Ｃｕ，Ａｇ等の導体材料の表面をＡ
ｕメッキ処理して作成される。またワイヤ２３はＡｌ−
Ｓｉ等の材料を用いればよい。また、ボンディング端子
層２には、図４に示すようにグランド（ＧＮＤ）端子が
いくつか配置され、フィルタチップＦ1，Ｆ2のＧＮＤ端
子とワイヤ２３で接続される。
【００３５】このレイヤ２に配置された各端子（Ｓ1，
Ｓ2，ＧＮＤ）は、スルービア又は各レイヤの側面の導
通路を通して最下層のレイヤ５に接続される。なお、レ
イヤ２の中央部の２つの四角形はフィルタチップ用のキ
ャビティ（空洞）であり、この中にフィルタチップが挿
入される。
Ｓ2，ＧＮＤ）は、スルービア又は各レイヤの側面の導
通路を通して最下層のレイヤ５に接続される。なお、レ
イヤ２の中央部の２つの四角形はフィルタチップ用のキ
ャビティ（空洞）であり、この中にフィルタチップが挿
入される。
【００３６】レイヤ３及びレイヤ４は、その表面にそれ
ぞれ位相整合用回路Ｐ2，Ｐ1を形成した整合層であり、
ガラスセラミック等の材料で作成される。
ぞれ位相整合用回路Ｐ2，Ｐ1を形成した整合層であり、
ガラスセラミック等の材料で作成される。
【００３７】位相整合用回路Ｐ1，Ｐ2は、ストリップ線
路パターンで形成され、このパターンの一端はスルービ
アによってフィルタチップのＳ1'，Ｓ2'と接続され、他
の一端はスルービアによって最下層の信号共通端子Ｔ1
と接続される。位相整合用回路Ｐ1，Ｐ2の線路パターン
は、図４に示すようにフィルタチップを挿入するキャビ
ティ（空洞）を囲むように形成することができる。
路パターンで形成され、このパターンの一端はスルービ
アによってフィルタチップのＳ1'，Ｓ2'と接続され、他
の一端はスルービアによって最下層の信号共通端子Ｔ1
と接続される。位相整合用回路Ｐ1，Ｐ2の線路パターン
は、図４に示すようにフィルタチップを挿入するキャビ
ティ（空洞）を囲むように形成することができる。
【００３８】たとえば、図１１（ａ）,(ｂ）に示すよう
に、フィルタチップＦ1に接続される位相整合用回路Ｐ1
はフィルタチップＦ1用のキャビティを囲むように、ま
たフィルタチップＦ2に接続される位相整合用回路Ｐ2は
フィルタチップＦ1及びＦ2用のキャビティを囲むように
形成してもよい。
に、フィルタチップＦ1に接続される位相整合用回路Ｐ1
はフィルタチップＦ1用のキャビティを囲むように、ま
たフィルタチップＦ2に接続される位相整合用回路Ｐ2は
フィルタチップＦ1及びＦ2用のキャビティを囲むように
形成してもよい。
【００３９】このように形成すれば、線路パターンを直
線的に形成する場合に比べて、レイヤ３及びレイヤ４の
スペースを有効活用でき、分波器の小型化に寄与する。
ただし、線路パターンは図４の斜視図及び図１１に限定
するものではない。
線的に形成する場合に比べて、レイヤ３及びレイヤ４の
スペースを有効活用でき、分波器の小型化に寄与する。
ただし、線路パターンは図４の斜視図及び図１１に限定
するものではない。
【００４０】この他に、線路パターンの形状は種々のも
のが考えられ、線路パターンの線幅を異ならせてもよ
い。たとえば、共通信号端子Ｔ1側に接続される線路パ
ターンの線幅をフィルタチップに接続される線路パター
ンの線幅よりも狭くし、フィルタチップ側から共通信号
端子へ向けて徐々に狭くなるようにしてもよい。
のが考えられ、線路パターンの線幅を異ならせてもよ
い。たとえば、共通信号端子Ｔ1側に接続される線路パ
ターンの線幅をフィルタチップに接続される線路パター
ンの線幅よりも狭くし、フィルタチップ側から共通信号
端子へ向けて徐々に狭くなるようにしてもよい。
【００４１】位相整合用回路Ｐ1，Ｐ2はタングステンあ
るいは銅を主成分とする材料で作成される。また、位相
整合用回路Ｐ1の線路長は２５mm，線路幅は０．２mm程
度，位相整合用回路Ｐ2の線路長は３２mm，線路幅は
０．２mm程度とすることができる。レイヤ３及びレイヤ
４の中央部の２つの四角形もキャビティである。
るいは銅を主成分とする材料で作成される。また、位相
整合用回路Ｐ1の線路長は２５mm，線路幅は０．２mm程
度，位相整合用回路Ｐ2の線路長は３２mm，線路幅は
０．２mm程度とすることができる。レイヤ３及びレイヤ
４の中央部の２つの四角形もキャビティである。
【００４２】レイヤ５は、その表面にフィルタチップＦ
1，Ｆ2を実装する層であり、いわゆるダイアタッチ層
で、これもガラスセラミックから作られる。ダイアタッ
チ層のフィルタチップを実装する部分と、ダイアタッチ
層のほぼ全面にわたってＧＮＤパターン（接地層）が形
成される。フィルタチップＦ1，Ｆ2は、このＧＮＤパタ
ーン上に導電性のペーストを用いて接着される。ＧＮＤ
パターンの内部には、フィルタチップとレイヤ５のセラ
ミック基板との密着性をよくするために、図３（ａ）及
び図４に示されるようなスリット（図では３つのスリッ
ト）を形成することが好ましい。ここでＧＮＤパターン
がレイヤ５の表面上のほとんどを覆うように形成させる
のは、フィルタチップのアイソレーションの向上を図る
ためである。
1，Ｆ2を実装する層であり、いわゆるダイアタッチ層
で、これもガラスセラミックから作られる。ダイアタッ
チ層のフィルタチップを実装する部分と、ダイアタッチ
層のほぼ全面にわたってＧＮＤパターン（接地層）が形
成される。フィルタチップＦ1，Ｆ2は、このＧＮＤパタ
ーン上に導電性のペーストを用いて接着される。ＧＮＤ
パターンの内部には、フィルタチップとレイヤ５のセラ
ミック基板との密着性をよくするために、図３（ａ）及
び図４に示されるようなスリット（図では３つのスリッ
ト）を形成することが好ましい。ここでＧＮＤパターン
がレイヤ５の表面上のほとんどを覆うように形成させる
のは、フィルタチップのアイソレーションの向上を図る
ためである。
【００４３】また、レイヤ５は、上記のようなグランド
（ＧＮＤ）パターンの他、裏面に外部接続端子（Ｓ1，
Ｓ2，Ｔ1）を配置した層である。外部接続端子Ｓ1，
Ｓ2，Ｔ1及びＧＮＤ端子は、表面実装及びアイソレーシ
ョン特性の点でレイヤ５の裏面に配置されることが好ま
しい。ＧＮＤパターン及び各端子は、ワイヤボンディン
グ端子と同じ導電性の材料で作成される。
（ＧＮＤ）パターンの他、裏面に外部接続端子（Ｓ1，
Ｓ2，Ｔ1）を配置した層である。外部接続端子Ｓ1，
Ｓ2，Ｔ1及びＧＮＤ端子は、表面実装及びアイソレーシ
ョン特性の点でレイヤ５の裏面に配置されることが好ま
しい。ＧＮＤパターン及び各端子は、ワイヤボンディン
グ端子と同じ導電性の材料で作成される。
【００４４】以上がこの発明の分波器パッケージの第１
実施例の多層構造であるが、キャビティ層２１の高さは
０．５〜０．６５mm程度とすることができ、キャップか
ら最下層であるレイヤ５までの全体の高さは１．６mm程
度とすることができる。また、フィルタチップＦ1，Ｆ2
の大きさは、１．５mm（縦）×２mm（横）程度であるの
で、分波器パッケージ全体の大きさは、６mm（縦）×８
mm（横）×１．６mm（高さ）とすることができる。
実施例の多層構造であるが、キャビティ層２１の高さは
０．５〜０．６５mm程度とすることができ、キャップか
ら最下層であるレイヤ５までの全体の高さは１．６mm程
度とすることができる。また、フィルタチップＦ1，Ｆ2
の大きさは、１．５mm（縦）×２mm（横）程度であるの
で、分波器パッケージ全体の大きさは、６mm（縦）×８
mm（横）×１．６mm（高さ）とすることができる。
【００４５】このような多層構造を持つ分波器パッケー
ジは、次のような製造工程によって作成できる。まず、
各レイヤごとに、誘電率５．７，厚さ０．３mm程度のガ
ラスセラミック基板を用意し、マスクを用いて、導電材
料を蒸着させ各レイヤの配線パターンを形成する。
ジは、次のような製造工程によって作成できる。まず、
各レイヤごとに、誘電率５．７，厚さ０．３mm程度のガ
ラスセラミック基板を用意し、マスクを用いて、導電材
料を蒸着させ各レイヤの配線パターンを形成する。
【００４６】次に、パターンを形成した各レイヤの基板
を順に、貼り合わせ焼結し、表面に露出した導体部分を
金メッキ処理する。さらに、フィルタチップＦ1，Ｆ2を
キャビティ層に挿入し、導電性ペーストを用いてダイア
タッチ層に接着させる。最後に、フィルタチップＦ1，
Ｆ2上の端子とレイヤ２のボンデイングワイヤ層の各端
子とをワイヤ２３で接続し、レイヤ１の上方にキャップ
を配置させる。
を順に、貼り合わせ焼結し、表面に露出した導体部分を
金メッキ処理する。さらに、フィルタチップＦ1，Ｆ2を
キャビティ層に挿入し、導電性ペーストを用いてダイア
タッチ層に接着させる。最後に、フィルタチップＦ1，
Ｆ2上の端子とレイヤ２のボンデイングワイヤ層の各端
子とをワイヤ２３で接続し、レイヤ１の上方にキャップ
を配置させる。
【００４７】このように、第１実施例においては、キャ
ビティ層の中に、位相整合用回路Ｐ 1，Ｐ2を形成したの
で、分波器パッケージの高さ（１．６mm）を従来のもの
（２．４mm）よりも低背化できる。
ビティ層の中に、位相整合用回路Ｐ 1，Ｐ2を形成したの
で、分波器パッケージの高さ（１．６mm）を従来のもの
（２．４mm）よりも低背化できる。
【００４８】図５に、第１実施例と図１３に示した従来
例のものとのフィルタ特性値の比較表を示す。ここで従
来の分波器における位相整合用回路は、タングステンの
材料を用いて形成したものであり、第１実施例の位相整
合用回路は前記したように銅（Ｃｕ）材料を用いて形成
したものである。まず、パターン抵抗はほぼ１／５程度
とすることができたが、このパターン抵抗が減少するこ
とは、損失及び位相回転後の帯域外反射係数が改善され
ることを意味する。
例のものとのフィルタ特性値の比較表を示す。ここで従
来の分波器における位相整合用回路は、タングステンの
材料を用いて形成したものであり、第１実施例の位相整
合用回路は前記したように銅（Ｃｕ）材料を用いて形成
したものである。まず、パターン抵抗はほぼ１／５程度
とすることができたが、このパターン抵抗が減少するこ
とは、損失及び位相回転後の帯域外反射係数が改善され
ることを意味する。
【００４９】この第１実施例におけるそれぞれの具体的
数値は、損失変化量は０．３ｄＢ程度に抑えることがで
き、帯域外反射係数変化量は−０．０３とすることがで
きた。これにより２つのフィルタを組み合わせた、すな
わちデュプレクサ構成時の特性特に通過帯域の損失とい
う点が改善されたことがわかる。
数値は、損失変化量は０．３ｄＢ程度に抑えることがで
き、帯域外反射係数変化量は−０．０３とすることがで
きた。これにより２つのフィルタを組み合わせた、すな
わちデュプレクサ構成時の特性特に通過帯域の損失とい
う点が改善されたことがわかる。
【００５０】図６に第１実施例の分波器において、位相
整合用回路の材料として異なる材料を用いた場合のフィ
ルタ特性の比較図を示す。
整合用回路の材料として異なる材料を用いた場合のフィ
ルタ特性の比較図を示す。
【００５１】図６のａは、この発明の第１実施例で示し
たように、位相整合用回路の材料として、銅を主成分と
する導体材料を用いた場合のグラフであり、図６のｂ
は、従来から用いられているタングステンで位相整合用
回路を形成した場合のグラフである。この図６によれ
ば、位相整合用回路に銅を主成分とする導体材料を用い
ているので、互いのフィルタの通過帯域（８２４ＭＨｚ
から８４９ＭＨｚ，８６９ＭＨｚから８８１ＭＨｚ）に
おいて０．３ｄＢ程度の減衰量の改善が見られることが
わかる。なお、この他に、位相整合用回路の材料とし
て、銀系の導体材料を用いても同様の改善をすることが
できる。
たように、位相整合用回路の材料として、銅を主成分と
する導体材料を用いた場合のグラフであり、図６のｂ
は、従来から用いられているタングステンで位相整合用
回路を形成した場合のグラフである。この図６によれ
ば、位相整合用回路に銅を主成分とする導体材料を用い
ているので、互いのフィルタの通過帯域（８２４ＭＨｚ
から８４９ＭＨｚ，８６９ＭＨｚから８８１ＭＨｚ）に
おいて０．３ｄＢ程度の減衰量の改善が見られることが
わかる。なお、この他に、位相整合用回路の材料とし
て、銀系の導体材料を用いても同様の改善をすることが
できる。
【００５２】なお、ここでは、フィルタチップＦ1及び
Ｆ2と、共通信号端子Ｔ1との間のそれぞれに位相整合用
回路Ｐ1，Ｐ2を形成した実施例を示したが、第２実施例
で示すようにどちらか一方のフィルタチップと信号共通
端子Ｔ1との間にのみ位相整合用回路を形成するように
してもよい。この場合は、レイヤが一つ減るので高さを
さらに低くすることができる。
Ｆ2と、共通信号端子Ｔ1との間のそれぞれに位相整合用
回路Ｐ1，Ｐ2を形成した実施例を示したが、第２実施例
で示すようにどちらか一方のフィルタチップと信号共通
端子Ｔ1との間にのみ位相整合用回路を形成するように
してもよい。この場合は、レイヤが一つ減るので高さを
さらに低くすることができる。
【００５３】第２実施例 図７に、この発明の第２実施例の分波器パッケージの斜
視図を示す。ここで、図４の第１実施例と異なる点は、
位相整合回路を形成したレイヤが一つ（レイヤ４のみ）
であること、レイヤ２のボンディング端子層の下及び最
下層の下にＧＮＤ層（接地層）を設けていることであ
る。すなわち、図７は、図４からレイヤ４を取り除き、
フィルタチップＦ2と共通信号端子Ｔ1との間にのみ位相
整合回路Ｐ2を形成した実施例である。
視図を示す。ここで、図４の第１実施例と異なる点は、
位相整合回路を形成したレイヤが一つ（レイヤ４のみ）
であること、レイヤ２のボンディング端子層の下及び最
下層の下にＧＮＤ層（接地層）を設けていることであ
る。すなわち、図７は、図４からレイヤ４を取り除き、
フィルタチップＦ2と共通信号端子Ｔ1との間にのみ位相
整合回路Ｐ2を形成した実施例である。
【００５４】この第２実施例によれば、キャビティ層２
１のレイヤを一つ削減できるので、第１実施例と比べて
さらに０．２mm程度、高さを低くすることができる。ま
た、位相整合用回路は一方のフィルタチップに接続され
た回路にしか挿入されていないが、レイヤ３とレイヤ６
の接地層間に、位相整合用回路Ｐ2をはさんだ構成とし
ているため、従来の分波器とほぼ同様のフィルタ特性を
得ることができる。
１のレイヤを一つ削減できるので、第１実施例と比べて
さらに０．２mm程度、高さを低くすることができる。ま
た、位相整合用回路は一方のフィルタチップに接続され
た回路にしか挿入されていないが、レイヤ３とレイヤ６
の接地層間に、位相整合用回路Ｐ2をはさんだ構成とし
ているため、従来の分波器とほぼ同様のフィルタ特性を
得ることができる。
【００５５】レイヤ３の接地層は、中央部分にフィルタ
チップ用のキャビティを有し、各キャビティを取り囲む
ようにＧＮＤパターン（ＧＮＤ１，ＧＮＤ２）を形成し
たものである。
チップ用のキャビティを有し、各キャビティを取り囲む
ようにＧＮＤパターン（ＧＮＤ１，ＧＮＤ２）を形成し
たものである。
【００５６】このＧＮＤパターンＧＮＤ１とＧＮＤ２と
は、各フィルタチップのアイソレーションを向上させる
点でレイヤ３上では分離したパターンとすることが好ま
しい。ＧＮＤパターンＧＮＤ１，ＧＮＤ２は、どちらも
スルービアを通してレイヤ２のボンディング端子層のＧ
ＮＤ端子と接続され、さらにワイヤによって各弾性表面
波フィルタＦ1，Ｆ2と接続される。
は、各フィルタチップのアイソレーションを向上させる
点でレイヤ３上では分離したパターンとすることが好ま
しい。ＧＮＤパターンＧＮＤ１，ＧＮＤ２は、どちらも
スルービアを通してレイヤ２のボンディング端子層のＧ
ＮＤ端子と接続され、さらにワイヤによって各弾性表面
波フィルタＦ1，Ｆ2と接続される。
【００５７】一方、図７では、レイヤ６の接地層は、表
面全体をほぼ覆うようなパターンで形成され、レイヤ２
のＧＮＤ端子と接続される共通接地層となっている。レ
イヤ５のダイアタッチ層は、フィルタチップを接着させ
る部分のみにＧＮＤパターンを形成している。
面全体をほぼ覆うようなパターンで形成され、レイヤ２
のＧＮＤ端子と接続される共通接地層となっている。レ
イヤ５のダイアタッチ層は、フィルタチップを接着させ
る部分のみにＧＮＤパターンを形成している。
【００５８】このように、キャビティ層にレイヤ３のよ
うな接地層を設け、さらにダイアタッチ層（レイヤ５）
の下方にも共通接地層（レイヤ６）を設けて、キャビテ
ィ部の位相整合用回路を上下の接地層ではさむような構
成とすれば、さらにフィルタチップの端子と位相整合用
回路の間における信号の漏れ、及び２つの弾性表面波フ
ィルタチップ同志の間における信号の漏れの低減、外部
からの放射ノイズの影響の低減、位相整合線路の特性イ
ンピーダンス値の安定化等を図ることができる。
うな接地層を設け、さらにダイアタッチ層（レイヤ５）
の下方にも共通接地層（レイヤ６）を設けて、キャビテ
ィ部の位相整合用回路を上下の接地層ではさむような構
成とすれば、さらにフィルタチップの端子と位相整合用
回路の間における信号の漏れ、及び２つの弾性表面波フ
ィルタチップ同志の間における信号の漏れの低減、外部
からの放射ノイズの影響の低減、位相整合線路の特性イ
ンピーダンス値の安定化等を図ることができる。
【００５９】図８に、第２実施例の分波器と図１３に示
した従来の構成の分波器のフィルタ特性の比較図を示
す。これによれば、各フィルタチップの通過帯域のフィ
ルタ特性がほぼ一致していることがわかる。
した従来の構成の分波器のフィルタ特性の比較図を示
す。これによれば、各フィルタチップの通過帯域のフィ
ルタ特性がほぼ一致していることがわかる。
【００６０】第３実施例 図９に、この発明の第３実施例の分波器パッケージの斜
視図を示す。ここで、図７の第２実施例と異なる点は、
図７に示したレイヤ３に相当する接地層がない点であ
る。このように、レイヤ３に相当する接地層を省くこと
により、さらに０．２mm程度高さを低くすることができ
る。この第３実施例では、図９のダイアタッチ層（レイ
ヤ４）の下のレイヤ５の表面を、ほぼ共通接地層で覆っ
たことを特徴とする。このような共通接地層を設けるこ
とによって、２つのフィルタチップ間のアイソレーショ
ンを向上できる。
視図を示す。ここで、図７の第２実施例と異なる点は、
図７に示したレイヤ３に相当する接地層がない点であ
る。このように、レイヤ３に相当する接地層を省くこと
により、さらに０．２mm程度高さを低くすることができ
る。この第３実施例では、図９のダイアタッチ層（レイ
ヤ４）の下のレイヤ５の表面を、ほぼ共通接地層で覆っ
たことを特徴とする。このような共通接地層を設けるこ
とによって、２つのフィルタチップ間のアイソレーショ
ンを向上できる。
【００６１】図１０に、第３実施例の分波器と図１３に
示した従来の構成の分波器のフィルタ特性の比較図を示
す。これによれば、８２０ＭＨｚから８５０ＭＨｚ付近
の減衰量がこの発明の方が大きいので、第３実施例の方
が従来のものに比べてフィルタチップＦ2の帯域外減衰
量の改善が見られることがわかる。すなわち、フィルタ
チップを実装する表面であるダイアタッチ層の下方に共
通接地（ＧＮＤ）層を配置することによって、帯域外減
衰量を改善させることができるので、相手方のフィルタ
チップの特性への悪影響を低減することができる。
示した従来の構成の分波器のフィルタ特性の比較図を示
す。これによれば、８２０ＭＨｚから８５０ＭＨｚ付近
の減衰量がこの発明の方が大きいので、第３実施例の方
が従来のものに比べてフィルタチップＦ2の帯域外減衰
量の改善が見られることがわかる。すなわち、フィルタ
チップを実装する表面であるダイアタッチ層の下方に共
通接地（ＧＮＤ）層を配置することによって、帯域外減
衰量を改善させることができるので、相手方のフィルタ
チップの特性への悪影響を低減することができる。
【００６２】
【発明の効果】この発明によれば、フィルタチップ用の
キャビティ層に位相整合用回路を形成しているので、分
波器パッケージの低背化を図ることができる。キャビテ
ィ層のボンディング端子層と整合層との間に、弾性表面
波フィルタチップごとに分離されたパターンからなる接
地層を設けているので、フィルタチップの端子と位相整
合用回路の間における信号の漏れ、及び２つの弾性表面
波フィルタチップ同志の間における信号の漏れを改善す
ることができる。さらに、フィルタチップ実装面の下方
に絶縁層を介して共通接地層を形成しているので、各フ
ィルタチップのアイソレーションの向上を図ることがで
きる。またフィルタチップ実装面に共通接地層を形成す
れば、分波器パッケージをさらに低背化できる。
キャビティ層に位相整合用回路を形成しているので、分
波器パッケージの低背化を図ることができる。キャビテ
ィ層のボンディング端子層と整合層との間に、弾性表面
波フィルタチップごとに分離されたパターンからなる接
地層を設けているので、フィルタチップの端子と位相整
合用回路の間における信号の漏れ、及び２つの弾性表面
波フィルタチップ同志の間における信号の漏れを改善す
ることができる。さらに、フィルタチップ実装面の下方
に絶縁層を介して共通接地層を形成しているので、各フ
ィルタチップのアイソレーションの向上を図ることがで
きる。またフィルタチップ実装面に共通接地層を形成す
れば、分波器パッケージをさらに低背化できる。
【図１】この発明の分波器の基本構成図である。
【図２】分波器のフィルタの周波数特性図の一実施例で
ある。
ある。
【図３】この発明の第１実施例の分波器パッケージの多
層構造の断面図である。
層構造の断面図である。
【図４】この発明の第１実施例の分波器パッケージの多
層構造の斜視図である。
層構造の斜視図である。
【図５】この発明と従来の分波器の特性を比較した図で
ある。
ある。
【図６】第１実施例と従来例とのフィルタ特性の比較図
である。
である。
【図７】この発明の第２実施例の分波器パッケージの多
層構造の斜視図である。
層構造の斜視図である。
【図８】第２実施例と従来例とのフィルタ特性の比較図
である。
である。
【図９】この発明の第３実施例の分波器パッケージの多
層構造の斜視図である。
層構造の斜視図である。
【図１０】この発明の第３実施例と従来例とのフィルタ
特性の比較図である。
特性の比較図である。
【図１１】この発明の一実施例の位相整合用回路パター
ンの配置図である。
ンの配置図である。
【図１２】従来の分波器の回路構成ブロック図である。
【図１３】従来の分波器パッケージの断面図である。
【図１４】従来の分波器パッケージである図１３に対応
する斜視図である。
する斜視図である。
【図１５】従来の分波器パッケージの斜視図である。
【図１６】従来の分波器パッケージの断面図である。
【図１７】従来の分波器パッケージの斜視図である。
２ ボンディング端子層 ６ ダイアタッチ層 ２１ キャビティ層 ２３ ワイヤ Ｔ1，Ｔ1' 共通信号端子 Ｐ1，Ｐ2 位相整合用回路 Ｆ1，Ｆ2 帯域通過型弾性表面波フィルタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−220911（ＪＰ，Ａ) 特開 平６−310979（ＪＰ，Ａ) 特開 平６−97761（ＪＰ，Ａ) 特開 平８−191230（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03H 9/72 H03H 9/25
Claims (6)
- 【請求項１】 それぞれ異なる帯域中心周波数を有する
２つの弾性表面波フィルタチップと、２つの弾性表面波
フィルタ同士の位相を整合させる位相整合用回路とを一
つに収めた多層分波器パッケージであって、 前記位相整合用回路が、弾性表面波フィルタチップ実装
面の上方に位置するフィルタチップ用のキャビティを構
成する層の内部に前記キャビティを囲むように形成さ
れ、前記キャビティを構成する層が、前記弾性表面波フ
ィルタチップとほぼ同じ高さであることを特徴とする分
波器パッケージ。 - 【請求項２】 前記キャビティを構成する層が、ボンデ
ィング端子層、ボンディング端子層の下方に各弾性表面
波フィルタチップごとに分離されたパターンからなる接
地層、及び接地層の下方に前記位相整合用回路が形成さ
れた整合層からなることを特徴とする請求項１記載の分
波器パッケージ。 - 【請求項３】 フィルタチップ実装面に共通接地層を形
成したことを特徴とする請求項１又は２記載の分波器パ
ッケージ。 - 【請求項４】 フィルタチップ実装面の下方に絶縁層を
介して共通接地層を形成したことを特徴とする請求項１
又は２記載の分波器パッケージ。 - 【請求項５】 前記位相整合用回路が、銅又は銀を主成
分とする導体材料からなることを特徴とする請求項１か
ら４のいずれかに記載の分波器パッケージ。 - 【請求項６】 前記位相整合用回路が、弾性表面波フィ
ルタチップを囲むような形状のストリップ線路であるこ
とを特徴とする請求項１から５のいずれかに記載の分波
器パッケージ。
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