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JP3255147B2 - 絶縁ゲート型トランジスタのサージ保護回路 - Google Patents

絶縁ゲート型トランジスタのサージ保護回路

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JP3255147B2
JP3255147B2 JP11624599A JP11624599A JP3255147B2 JP 3255147 B2 JP3255147 B2 JP 3255147B2 JP 11624599 A JP11624599 A JP 11624599A JP 11624599 A JP11624599 A JP 11624599A JP 3255147 B2 JP3255147 B2 JP 3255147B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、パワーＭＯＳＦ
ＥＴやＩＧＢＴ等の絶縁ゲート型トランジスタをサージ
電圧から保護するためのサージ保護回路に関するもので
ある。
【０００２】
【従来の技術】パワーデバイスであるＭＯＳＦＥＴにお
いてＬ負荷などの対サージ保護方法に関する従来技術と
しては、図１３に示すように、ゲート保護用のゲート・
ソース間のツェナーダイオード１０１以外に、ＭＯＳＦ
ＥＴ１００のドレイン・ゲート間にクランプ用のツェナ
ーダイオード１０２を配置し、ドレイン印加の過電圧
（サージ電圧）をツェナーダイオード１０２をブレーク
ダウンさせて吸収させる方法がある。この方法で使用さ
れるツェナーダイオード１０１，１０２の耐圧（段数）
は、ツェナーダイオード１０１に関しては、ゲート・ソ
ース間で通常の回路動作におけるゲート駆動電圧（８ボ
ルト程度）に合わせて例えば１段とする。また、ドレイ
ン・ゲート間のツェナーダイオード１０２の耐圧は、Ｍ
ＯＳＦＥＴ１００のソース・ドレイン間耐圧以下に設定
される。例えば、ＭＯＳＦＥＴ１００の耐圧が６０ボル
トであれば、ツェナーダイオード１０２の耐圧は、４０
ボルト程度に設定され、段数にして５段程度になる。
【０００３】そして、Ｌ負荷サージなど動作時間が数ｍ
秒オーダと比較的長いサージが印加されると、ツェナー
ダイオード１０２がブレークダウンしてＭＯＳＦＥＴ１
００のゲートを充電してゲート電圧が上昇し閾値電圧Ｖ
thに到達するとＭＯＳＦＥＴ１００が動作（オン）状態
に入る。その結果、サージ電流はＭＯＳＦＥＴ１００の
チャネルを使って均等に流すことができ、ツェナーダイ
オード１０２を入れない場合に比べＬ負荷サージ耐量を
上げることができる。
【０００４】しかし、静電気など放電時間がｎ秒オーダ
の速いサージが印加された場合は、ツェナーダイオード
１０２がブレークダウンしてもＭＯＳＦＥＴ１００のゲ
ート充電動作が追いつかずゲートが十分にバイアスされ
ない状態で、つまり、ＭＯＳＦＥＴ１００の内部ダイオ
ードのアバランシェブレークダウンでサージ電流が流れ
る。その際に寄生バイポーラトランジスタが動作してＭ
ＯＳＦＥＴ１００が破壊されてしまうといった問題があ
る。
【０００５】
【発明が解決しようとする課題】そこで、この発明の目
的は、ゲート充電時間を短縮し放電時間内に絶縁ゲート
型トランジスタを動作（オン）させてサージ電流を流
し、寄生バイポーラ動作を起こさせないようにして静電
気などのサージ耐量を向上させることができる絶縁ゲー
ト型トランジスタのサージ保護回路を提供することにあ
る。
【０００６】
【課題を解決するための手段】請求項１に記載の絶縁ゲ
ート型トランジスタのサージ保護回路は、絶縁ゲート型
トランジスタの高圧側もしくは低圧側端子とゲート端子
との間に接続され、前記高圧側端子もしくは低圧側端子
からのサージ電圧の印加によりブレークダウンする第１
のツェナーダイオードと、前記絶縁ゲート型トランジス
タのゲート端子と駆動回路との間に接続され、前記第１
のツェナーダイオードのブレークダウン時に前記絶縁ゲ
ート型トランジスタの高圧側端子もしくは低圧側端子か
ら前記駆動回路への電流の通過を阻止するための抵抗
と、前記絶縁ゲート型トランジスタの低圧側もしくは高
圧側端子とゲート端子との間に接続され、ブレークダウ
ンする電圧が前記絶縁ゲート型トランジスタのゲート耐
圧よりも低く、前記第１のツェナーダイオードのブレー
クダウン時のゲート電圧をクランプする複数段の第２の
ツェナーダイオードと、を備えたことを特徴としてい
る。
【０００７】よって、トランジスタの高圧側端子もしく
は低圧側端子にサージ電圧が印加されると、第１のツェ
ナーダイオードがブレークダウンする。すると、抵抗に
より絶縁ゲート型トランジスタの高圧側端子もしくは低
圧側端子から駆動回路への電流の通過が阻止され、ゲー
トが充電される。そして、トランジスタの閾値電圧に達
するとトランジスタがオンしてサージ電流が流れ、トラ
ンジスタが保護される。
【０００８】このように、絶縁ゲート型トランジスタの
ゲート端子と低圧側もしくは高圧側端子との間に第２の
ツェナーダイオードを設けることにより、サージ電圧に
対し、ゲートでの充電を早期に、かつ高い電圧にでき
る。この速いＭＯＳトランジスタ動作と、高い充電圧に
より、十分にＭＯＳ動作を行うことができるので、寄生
バイポーラ動作は防止できる。
【０００９】このようにして、静電気などのサージ耐量
を向上させることができることとなる。この請求項１に
記載の絶縁ゲート型トランジスタのサージ保護回路に加
え、さらに請求項２に記載の絶縁ゲート型トランジスタ
のサージ保護回路は、駆動回路と抵抗の間と、絶縁ゲー
ト型トランジスタの低圧側もしくは高圧側端子との間に
接続され、駆動回路の過電圧をクランプする第３のツェ
ナーダイオードを備えている。
【００１０】よって、請求項１に記載の作用・効果に加
え、第３のツェナーダイオードにより駆動回路からの過
電圧が印加されても、第３のツェナーダイオードが先に
ブレークダウンしてサージ電流が低圧側端子もしくは高
圧側端子に流れ、ゲートが保護される。
【００１１】また、請求項３に記載のように、前記第１
のツェナーダイオードを、同一の特性を有するツェナー
ダイオードを複数、直列接続したツェナーダイオード群
にて構成して、ツェナーダイオード群のダイオードの個
数を「ｎ」、絶縁ゲート型トランジスタをオンさせたい
電圧を「ＢＶp 」、ツェナーダイオード群の１つのダイ
オードの耐圧を「Ｖzd」とするとき、 ｎ＝ＢＶp ／Ｖzd を満足するようにすると、実用上好ましいものとなる。
【００１２】また、請求項４に記載のように、前記第２
のツェナーダイオードを、同一の特性を有するツェナー
ダイオードを複数、直列接続したツェナーダイオード群
にて構成して、ツェナーダイオード群のダイオードの個
数を「ｍ」、絶縁ゲート型トランジスタのゲート耐圧を
「ＢＶg 」、ツェナーダイオード群の１つのダイオード
の耐圧を「Ｖzd」とするとき、 ｍ＝ＢＶg ／Ｖzd を満足するようにすると、実用上好ましいものとなる。
【００１３】また、請求項５に記載のように、ゲート・
駆動回路間に配置する抵抗における抵抗値を、
【００１４】
【数２】 ただし、ｒは、絶縁ゲート型トランジスタのゲート電極
のシート抵抗、ｆは、対象のサージ波形をフーリエ変換
した時のスペクトラム強度が最大の周波数、Ｃiss は、
保護する絶縁ゲート型トランジスタのゲート入力容量と
すると、実用上好ましいものとなる。
【００１５】また、請求項６に記載のように、ゲート・
駆動回路間に配置する抵抗における抵抗値を、対象のサ
ージの印加時における絶縁ゲート型トランジスタのゲー
ト入力インピーダンスの１／４よりも大きくすると、実
用上好ましいものとなる。
【００１６】
【発明の実施の形態】以下、この発明を具体化した実施
の形態を図面に従って説明する。図１には、本実施形態
における負荷駆動回路の構成図を示す。なお、この回路
を組み込んだ装置は自動車用コントローラとして用いら
れるものであり、電源として車載用バッテリ（１８ボル
ト）を用いている。負荷駆動回路は、負荷５１、パワー
ＭＯＳＦＥＴ５２、ゲート駆動回路５３を備え、パワー
ＭＯＳＦＥＴ５２のソース端子が接地されるとともに、
ドレイン端子には負荷５１が接続されている。そして、
ゲート駆動回路５３の出力レベルにてパワーＭＯＳＦＥ
Ｔ５２のゲート電位が制御され、所望のタイミングにて
パワーＭＯＳＦＥＴ５２の閾値電圧以上の電位がゲート
に印加されるとパワーＭＯＳＦＥＴ５２がオンして負荷
５１を駆動するようになっている。さらに、負荷駆動回
路は、抵抗５４、ダイオード５５〜５９よりなるパワー
ＭＯＳＦＥＴ５２のサージ保護回路を具備している。
【００１７】以下、パワーＭＯＳＦＥＴ５２のサージ保
護回路について詳しく説明していく。図２には、駆動装
置（即ち、シリコンチップ１）の平面図を示す。また、
図３にはパワーＭＯＳＦＥＴ５２の断面図（図２のＡ−
Ａ’断面図）を、図４には図２のＢ−Ｂ’断面図を、図
５には図２のＣ−Ｃ’断面図を示す。
【００１８】本実施の形態では、ＳＯＩ（Ｓilicon Ｏ
n Ｉnsulator）構造およびトレンチ酸化膜による分離構
造を利用して島を形成している。つまり、図４，５に示
すように、ｐ+ シリコン基板２とｎ型シリコン基板３と
がシリコン酸化膜（埋込酸化膜）４を介した貼り合わせ
により接合され、ＳＯＩ構造をなしている。また、ｎ型
シリコン基板３において表面から埋込酸化膜４に至るト
レンチ酸化膜５が形成され、このトレンチ酸化膜５およ
びシリコン酸化膜（埋込酸化膜）４にて囲まれたシリコ
ン領域が島となっている。
【００１９】図３に示すように、トランジスタ形成島に
はｎチャネル型の横型パワーＭＯＳＦＥＴが形成されて
いる。詳しくは、ｎ型シリコン基板３の表層部にｐウェ
ル領域９が形成されるとともにｐウェル領域９内にｎウ
ェル領域１０が形成されている。より詳しくは、ボロン
（Ｂ）と砒素（Ａｓ）のイオン打ち込み、および、熱拡
散により、ｎウェル領域１０の深さが約１μｍ、ｐウェ
ル領域９の深さが約４μｍの二重拡散による両ウェル領
域９，１０が形成されている。
【００２０】図３の基板の表面部における所定領域には
ＬＯＣＯＳ酸化膜１１が形成されるとともに、ポリシリ
コンゲート電極１２が配置されている。また、ポリシリ
コンゲート電極１２の下にはゲート絶縁膜としてのシリ
コン酸化膜１３が形成されている。このポリシリコンゲ
ート電極１２を拡散窓としたボロン（Ｂ）および、砒素
（Ａｓ）のドーズによりチャネル形成用のｐウェル領域
１４およびｎ+ ソース領域１５が二重拡散により形成さ
れている。さらに、チャネル形成用のｐウェル領域１４
にはｐ+ 領域１６が形成されている。また、ｎウェル領
域１０において表層部にｎ+ 領域１７が形成されてい
る。
【００２１】図３において、ＬＯＣＯＳ酸化膜１１およ
びポリシリコンゲート電極１２の上面にはＢＰＳＧ膜１
８が配置されている。ｎ+ ソース領域１５およびｐ+ 領
域１６に接するようにソース電極１９が配置され、ソー
ス電極１９はアルミよりなる。また、ｎ+ 領域１７に接
するようにドレイン電極２０が配置され、ドレイン電極
２０はアルミよりなる。ソース電極１９とドレイン電極
２０とは第１アルミ層となっている。第１アルミ層（１
９，２０）の上にはＴＥＯＳ層２１を介して第２アルミ
層２２が配置されている。第２アルミ層２２はパッシベ
ーション膜としてのシリコン窒化膜２３にて覆われてい
る。
【００２２】そして、ゲート電圧の印加によるトランジ
スタ・オン時には、図３において二点鎖線にて示すよう
にゲート絶縁膜としてのシリコン酸化膜１３の下をドレ
イン端子からソース端子に向かってドレイン電流Ｉd が
流れる。
【００２３】このように、ｐウェル領域１４の形成領域
が図２に示すようにソースセル２４となり、ｎウェル領
域１０の形成領域がドレインセル２５となり、このソー
スセル２４とドレインセル２５が、半導体基板としての
シリコンチップ１でのトランジスタ形成島において縦横
に多数配置されている。トランジスタ形成島におけるセ
ル数（ソースセルとドレインセルの総和）としては、例
えば、１００００セル程度としている。より詳しくは、
図２においては、ソースセル２４とドレインセル２５と
は、平面構造として正方形をなし、縦横に互い違いに並
べた、いわゆる市松模様をなしている。
【００２４】また、図２に示すように、パワーＭＯＳＦ
ＥＴにおいて単一のゲートコンタクト部２６によりポリ
シリコンゲート電極１２（図３参照）と第２アルミ層２
２を通して導通している。
【００２５】一方、図１において、パワーＭＯＳＦＥＴ
５２のゲート端子とゲート駆動回路５３との間には、抵
抗５４が配置されている。この抵抗５４の抵抗値は１Ｋ
Ω程度である。
【００２６】抵抗５４の具体的構成に関しては、図４に
おいて、酸化膜４，５にて抵抗形成島が形成され、この
島においてｐ型ベース領域３０が形成され、このｐ型ベ
ース領域３０に電極３１，３２が配置されている。この
ように、抵抗５４はｐ型ベース領域３０で構成されてい
る。あるいは、ポリシリコン抵抗、ＣｒＳｉといった薄
膜抵抗であってもよい。
【００２７】図１において、パワーＭＯＳＦＥＴ５２の
ドレイン端子とゲート端子（図中のα点）との間には、
第１のツェナーダイオードとしてのツェナーダイオード
群５５が配置されている。ツェナーダイオード群５５は
多数（図１では３個）のツェナーダイオードを直列接続
したものであり、各ツェナーダイオードのカソードがド
レイン側を向き、アノードがゲート側を向いている。つ
まり、ツェナーダイオード群５５は、同一の特性を有す
るツェナーダイオードを複数、直列接続したものであ
る。このツェナーダイオード群５５はドレイン端子から
のサージ電圧の印加によりブレークダウンする。ここ
で、前述の抵抗５４は、ツェナーダイオード群５５のブ
レークダウン時にパワーＭＯＳＦＥＴ５２のドレイン端
子からゲート駆動回路５３への電流の通過を阻止する。
【００２８】また、図１のＭＯＳＦＥＴ５２のソース端
子とゲート端子（図中のα点）との間には、第２のツェ
ナーダイオードとしてのツェナーダイオード群５６が配
置されている。ツェナーダイオード群５６は多数（図１
では４個）のツェナーダイオードを直列接続したもので
あり、各ツェナーダイオードのカソードがゲート側を向
き、アノードがソース側を向いている。つまり、ツェナ
ーダイオード群５６は、同一の特性を有するツェナーダ
イオードを複数、直列接続したものである。このツェナ
ーダイオード群５６は、ブレークダウンする電圧、即ち
耐圧がパワーＭＯＳＦＥＴ５２のゲート耐圧よりも低
く、ツェナーダイオード群５５のブレークダウン時のゲ
ート電位をクランプするためのものである。
【００２９】さらに、ゲート駆動回路５３と抵抗５４と
の間のβ点とＭＯＳＦＥＴ５２のソース端子との間に
は、ツェナーダイオード５７が配置されている。ツェナ
ーダイオード５７のカソードがゲート駆動回路５３を向
き、アノードがソースを向いている。ツェナーダイオー
ド５７は、ゲート駆動回路５３の出力電圧をＭＯＳＦＥ
Ｔ５２の動作電圧に保つためのクランプ用のツェナーダ
イオードである。このツェナーダイオード５７の耐圧
は、パワーＭＯＳＦＥＴ５２のゲート駆動電圧（例えば
約７ボルト）相当に設定され、サージ駆動回路５３から
の過電圧の印加によりブレークダウンする。
【００３０】ツェナーダイオード群５５，５６を構成す
る各ツェナーダイオードおよびツェナーダイオード５７
は、最小サイズのｎｐｎトランジスタのベース・エミッ
タで構成され、ツェナーダイオードのブレークダウン電
圧、即ち耐圧は一段当たり約８．５ボルトである。つま
り、図５において、酸化膜４，５にてダイオード形成島
が形成され、この島においてｐ型ベース領域４０および
ｎ+ 型コレクタ領域４１が形成され、さらにｐ型ベース
領域４０内にｎ+ 型エミッタ領域４２が形成されてい
る。ｐ型ベース領域４０に電極４３が、また、ｎ+ 型エ
ミッタ領域４２に電極４４が配置されている。このよう
に、ツェナーダイオードは最小サイズのｎｐｎトランジ
スタのベース・エミッタで構成されている。
【００３１】さらに、図１において、ＭＯＳＦＥＴ５２
のドレイン・ゲート間においてツェナーダイオード群５
５に対し直列にダイオード５８が接続されている。ダイ
オード５８のカソードがゲート側を向き、アノードがド
レイン側を向いている。このダイオード５８によりパワ
ーＭＯＳＦＥＴ５２がオンした時にゲートからドレイン
に電流が抜けないようになっている。また、このダイオ
ード５８の耐圧はゲートの駆動電圧より高くなってい
る。
【００３２】また、ツェナーダイオード群５６（および
ツェナーダイオード５７）に対し直列に逆流防止用のダ
イオード５９が接続されている。ダイオード５９のカソ
ードがソース側を向き、アノードがゲート側を向いてい
る。このダイオード５９により、ソース側から正のノイ
ズがゲート駆動回路５３に進入するのが防止される。ダ
イオード５９の耐圧はおよそ１００ボルトである。
【００３３】さらに、パワーＭＯＳＦＥＴ５２のソース
端子とドレイン端子との間には、ボディーダイオード６
０が配置され、これは、ＭＯＳＦＥＴ５２に内蔵される
ボディーダイオードであり、図３においてｐ+ 領域１
６、ｐウエル領域１４、ｎウエル領域１０にて形成され
るダイオードＤ１である。
【００３４】次に、ツェナーダイオード群５５，５６に
おけるダイオードの段数等に関する設計について、より
詳しく説明する。負荷駆動用のパワーＭＯＳＦＥＴ５２
のドレイン・ゲート間に配置されるツェナーダイオード
群５５は、各ツェナーダイオードの耐圧に応じて複数
個、直列に配置する。具体的には、パワーＭＯＳＦＥＴ
５２をブレークさせたい電圧を「ＢＶp 」とし（当然パ
ワーＭＯＳＦＥＴ５２が内蔵するボディーダイオード６
０の耐圧ＢＶdds より低い電圧）、ツェナーダイオード
一段当たりの耐圧を「Ｖzd」としたとき、ツェナーダイ
オードの個数（段数）ｎは、以下のように設定する。
【００３５】 ｎ＝ＢＶp ／Ｖzd（小数点以下は切り捨て） ・・・（１） また、ゲート・ソース間に配置するツェナーダイオード
群５６において、ゲート耐圧を「ＢＶg 」としたとき、
ダイオードの個数ｍは、以下のように設定する。
【００３６】 ｍ＝ＢＶg ／Ｖzd（小数点以下は切り捨て） ・・・（２） つまり、過渡電圧が印加された時でもゲート・ソース間
の電圧がゲート耐圧以上にならないようにする。
【００３７】また、ゲート駆動回路５３の出力段とパワ
ーＭＯＳＦＥＴ５２のゲート端子の間に配置する抵抗５
４において（ドレイン・ゲート間ツェナーダイオード群
５５とゲート・ソース間ツェナーダイオード群５６の結
合点αとゲート駆動回路５３との間に配置する抵抗５４
において）、この抵抗値Ｒｇは以下のように決める。
【００３８】
【数３】 ・・・（３） ただし、ｒは、パワーＭＯＳＦＥＴ５２のポリシリコン
ゲート電極１２のシート抵抗、ｆは、対象のサージ波形
をフーリエ変換した時のスペクトラム強度が最大の周波
数、Ｃiss は、保護するパワーＭＯＳＦＥＴ５２のゲー
ト入力容量を示す。
【００３９】つまり、対象のサージ電圧が加わったとき
においてパワーＭＯＳＦＥＴ５２のゲート入力インピー
ダンスより大きくしている。例えば、シート抵抗ｒが３
０（Ω／□）、周波数ｆが１０ＭＨｚ、Ｃiss が１００
ｐＦなら、抵抗値Ｒｇは２００Ω程度となる。
【００４０】図６には、パワーＭＯＳＦＥＴ５２のゲー
ト入力インピーダンスを固定した場合（Ｚ＝４４Ω）に
おける、抵抗５４の抵抗値Ｒｇを変化させた場合のＥＳ
Ｄ破壊電圧の測定結果を示す。つまり、図６の横軸には
抵抗５４の抵抗値Ｒｇをとり、縦軸にはＥＳＤ破壊電圧
（放電抵抗１５０Ω、放電キャパシタ１５０ｐＦ：自動
車用ＥＣＵの静電気試験の条件）をとり、Ｒｇ値を変え
ていったときのＥＳＤ破壊電圧をプロットしたものであ
る。
【００４１】さらに、図６の横軸には、パワーＭＯＳＦ
ＥＴ５２のゲート入力インピーダンス（Ｚ＝４４Ω）に
対する抵抗５４の抵抗値Ｒｇの比率も併記している。こ
の図６において、Ｒｇ値を増加させていった場合に、
（i ）パワーＭＯＳＦＥＴ５２のゲート入力インピーダ
ンスの１／４前後から破壊耐量が上昇し始めていること
が分かる。さらにＲｇ値を増加させていった場合に、
（ii）パワーＭＯＳＦＥＴ５２のゲート入力インピーダ
ンスと抵抗５４の値とが同値になると、破壊耐量はかな
り大きくなることが分かる。さらにＲｇ値を増加させて
いった場合において、（iii ）抵抗５４の値がパワーＭ
ＯＳＦＥＴ５２のゲート入力インピーダンスの３倍以上
あると破壊耐量が飽和し始めることが分かる。
【００４２】このことから、電流阻止のための抵抗５４
の値としては、次の条件を満たすようにするとよい。ま
ず、第１の条件として、前述の（i ）から、抵抗５４の
抵抗値を、少なくともパワーＭＯＳＦＥＴ５２のゲート
入力インピーダンスの１／４よりも大きくする。こうす
ると、破壊耐量の向上を図ることができる。また、この
条件に付加した条件として、前述の（ii）から、上述の
（３）式に示すように、抵抗５４の値を設定する。この
ようにすると、抵抗５４の値として妥当なものとなる。
さらに、この条件に付加した条件として、前述の（iii
）から、抵抗５４の値をパワーＭＯＳＦＥＴ５２のゲ
ート入力インピーダンスの３倍以上とする。このように
すると、抵抗５４の値として更に好ましいものとなる。
【００４３】次に、このように構成した絶縁ゲート型ト
ランジスタのサージ保護回路の作用を説明する。つま
り、上記のように構成した対サージ保護回路つきのパワ
ーＭＯＳＦＥＴ５２がオフ状態で、ドレイン側に正サー
ジが印加された場合を説明する。
【００４４】ドレイン端子に静電気のサージが印加した
場合、このドレイン電圧にて、ドレイン・ゲート間のツ
ェナーダイオード群５５がパワーＭＯＳＦＥＴ５２がオ
ンする前にブレークダウンする。そして、このブレーク
ダウンによりパワーＭＯＳＦＥＴ５２のゲート端子に電
流を流し込む。
【００４５】そして、ツェナーダイオード群５５のブレ
ークダウンによる電流がゲート入力容量を充電して昇圧
する。このとき同時に、ゲート駆動回路５３にも電流が
流れようとするが、ゲートに入れた抵抗５４がパワーＭ
ＯＳＦＥＴ５２のゲート入力インピーダンスより大きい
ので（上述の（３）式）、ゲート駆動回路５３に洩れる
電流は少なく、そうでない場合（ゲート抵抗が入力イン
ピーダンスより小さい場合）に比べ早く入力容量の充電
が行われる。
【００４６】そして、昇圧によるゲートの入力電圧がパ
ワーＭＯＳＦＥＴ５２の閾値電圧Ｖthに達すると、ＭＯ
ＳＦＥＴ５２がオン動作する。これにより、サージ電流
がＭＯＳＦＥＴ５２の内部を流れてソース（ＧＮＤ）に
抜ける。
【００４７】回路シュミレーションの結果を図８，９に
示す。シュミレーションの回路は図７である。図８は、
横軸にゲート・ソース間のツェナーダイオードの段数ｍ
をとり、縦軸にゲート電圧がＶthになる時間ｔをとり、
ツェナーダイオード群５６におけるダイオードの段数が
１〜８の場合の時間ｔの変化を示す。ダイオードの段数
が多いほうがゲート電圧Ｖg の上昇速度が速い。
【００４８】さらに、図９には、ゲート・ソース間のツ
ェナーダイオード群５６におけるダイオードの段数ｍと
ゲート電圧Ｖg の関係を示す。なお、このとき、図７に
示すように、Ｃ＝１５０ｐＦ、Ｒ＝１５０Ω、Ｌ＝１μ
Ｈという放電条件を用いた。
【００４９】この図８から、このモデルでは、放電開始
後、１ｎ秒前後においてツェナーダイオード群５５に電
流が流れてゲートが充電されてＭＯＳＦＥＴ５２が動作
状態に入りサージ電流がＭＯＳＦＥＴ５２を経由して流
れるようになることが分かる。
【００５０】このように、従来の方法ではＭＯＳＦＥＴ
のゲート充電時間が静電気の放電時間と比較して遅い
が、本実施形態では、この遅いゲート充電時間を短縮し
放電時間内にＭＯＳＦＥＴ５２を動作（オン）させてサ
ージ電流を流し、図３の寄生バイポーラトランジスタＴ
ｒ１を動作させないようにして静電気などのサージ耐量
を向上させることができる。
【００５１】また、ＭＯＳＦＥＴ５２のドレイン飽和電
流は、ゲート電圧が高い方が上がり、サージ電流を流し
易くできサージ耐量を上げることができる。つまり、ド
レイン電流Ｉd とゲージ電圧Ｖg と閾値電圧Ｖthとの間
には、 Ｉd ∝（Ｖg −Ｖth）2 の関係があり、ゲート電圧Ｖg が高い方がドレイン飽和
電流が上がり、より多くのサージ電流を流すことができ
る。
【００５２】しかし、ゲート電圧を上げすぎればゲート
酸化膜が破壊されるので、これを防止するためにゲート
・ソース間のツェナーダイオード群５６におけるダイオ
ードの段数を前述の（２）式で規定する。これにより、
ゲート電圧はｍＶzdにクランプされ、ゲート酸化膜１３
が破壊されることはない。即ち、ゲート酸化膜１３が破
壊されない範囲で、サージ耐量を最大限に上げることが
できる。
【００５３】つまり、図１３の場合には、ツェナーダイ
オード１０１は通常動作時のゲート駆動電圧にクランプ
するためであり、図１での本実施形態のツェナーダイオ
ード５７は通常動作時は低い電圧でクランプし、ツェナ
ーダイオード群５６はサージ印加時は高い電圧でクラン
プして、サージ印加時のドレイン飽和電流を上げ耐量を
高くしている。
【００５４】このように本実施の形態は、下記の特徴を
有する。 （イ）図１に示すように、パワーＭＯＳＦＥＴ５２のド
レイン端子（高圧側端子）とゲート端子との間に第１の
ツェナーダイオードとしてのツェナーダイオード群５５
を接続してドレイン端子からのサージ電圧の印加により
ブレークダウンするようにし、また、パワーＭＯＳＦＥ
Ｔ５２のゲート端子とゲート駆動回路５３との間に抵抗
５４を配置しツェナーダイオード群５５のブレークダウ
ン時にパワーＭＯＳＦＥＴ５２のドレイン端子からゲー
ト駆動回路５３への電流の通過を阻止するようにし、さ
らに、パワーＭＯＳＦＥＴ５２のソース端子（低圧側端
子）とゲート端子との間に第２のツェナーダイオードと
してのツェナーダイオード群５６を接続して、ブレーク
ダウンする電圧がパワーＭＯＳＦＥＴ５２のゲート耐圧
よりも低く、ツェナーダイオード群５５のブレークダウ
ン時のゲート電圧をクランプするようにした。
【００５５】よって、トランジスタ５２のドレイン端子
に対し外部からサージ電圧が印加されると、ツェナーダ
イオード群５５がブレークダウンして、抵抗５４により
パワーＭＯＳＦＥＴ５２のドレイン端子からゲート駆動
回路５３への電流の通過が阻止され、ゲートが充電され
る。そして、トランジスタ５２の閾値電圧に達するとト
ランジスタ５２がオンして負荷５１からのサージ電流が
ソース端子に流れ、トランジスタ５２が保護される。
【００５６】このように、パワーＭＯＳＦＥＴ５２のゲ
ート端子とソース端子との間に複数段のツェナーダイオ
ード群５６を設けることにより、外部からのサージ電圧
に対し、ゲートでの充電を早期に行うことができ、この
早期の充電動作により早期にトランジスタ５２をオンさ
せることができる。この早期トランジスタのオン動作に
よりサージ電流を早期に流し、寄生バイポーラ動作を起
こさせない。
【００５７】このようにして、静電気などのサージ耐量
を向上させることができることとなる。 （ロ）ゲート駆動回路５３と抵抗５４の間のβ点と、パ
ワーＭＯＳＦＥＴ５２のソース端子との間に、ゲート駆
動回路５３からの過電圧の印加によりブレークダウンす
る第３のツェナーダイオード５７を配置した。よって、
ツェナーダイオード５７によりゲート駆動回路５３から
の過電圧の印加によりツェナーダイオード５７がブレー
クダウンして電流がソース端子に流れ、パワーＭＯＳＦ
ＥＴ５２のゲートを保護することができる。 （ハ）第１のツェナーダイオード５５は、同一の特性を
有するツェナーダイオードを複数、直列接続したツェナ
ーダイオード群にて構成され、ツェナーダイオード群の
ダイオードの個数を「ｎ」、パワーＭＯＳＦＥＴ５２を
ブレークさせたい電圧を「ＢＶp 」、ツェナーダイオー
ド群の１つのダイオードの耐圧を「Ｖzd」とするとき、 ｎ＝ＢＶp ／Ｖzd を満足するようにしたので、実用上好ましいものとな
る。 （ニ）第２のツェナーダイオード５６は、同一の特性を
有するツェナーダイオードを複数、直列接続したツェナ
ーダイオード群にて構成され、ツェナーダイオード群の
ダイオードの個数を「ｍ」、パワーＭＯＳＦＥＴ５２の
ゲート耐圧を「ＢＶg 」、ツェナーダイオード群の１つ
のダイオードの耐圧を「Ｖzd」とするとき、 ｍ＝ＢＶg ／Ｖzd を満足するようにしたので、実用上好ましいものとな
る。 （ホ）ゲート・駆動回路間に配置する抵抗５４における
抵抗値は、
【００５８】
【数４】 ただし、ｒは、パワーＭＯＳＦＥＴ５２のポリシリコン
ゲート電極１２のシート抵抗、ｆは、対象のサージ波形
をフーリエ変換した時のスペクトラム強度が最大の周波
数、Ｃiss は、保護するパワーＭＯＳＦＥＴ５２のゲー
ト入力容量を満足するようにしたので、実用上好ましい
ものとなる。 （ヘ）ゲート・駆動回路間に配置する抵抗５４における
抵抗値を、対象のサージの印加時におけるパワーＭＯＳ
ＦＥＴ５２のゲート入力インピーダンスの１／４よりも
大きくしたので、実用上好ましいものとなる。
【００５９】これまで説明してきたものの他にも、下記
のように実施してもよい。図２に示すＭＯＳＦＥＴの構
造に対し図１０に示すように、パワーＭＯＳＦＥＴ５２
のゲート入力インピーダンスをより下げるために、ゲー
ト電極のコンタクト部（ゲートコンタクト部）２７をパ
ワーＭＯＳＦＥＴ形成島の全周囲に断続的に設け、第１
アルミ層を通してゲート電極１２と電気的に接続する。
これによりゲート配線での抵抗成分を下げるとともに、
各ゲート電極１２への配線抵抗成分の均等化を図る。こ
うすることにより、ゲートの充電が早く行われサージに
追従できサージ耐量を更に上げることができる。また、
ゲート入力抵抗を相対的に下げることができるので、通
常動作時のスイッチング速度の低下も抑えることができ
る。
【００６０】このように、パワーＭＯＳＦＥＴ５２を形
成した半導体基板１におけるパワーＭＯＳＦＥＴの形成
領域（トランジスタ形成島）の周囲にゲートコンタクト
部２７を設けることにより、ゲート部での抵抗をより少
なくすることができる。
【００６１】また、これまではＬＤＭＯＳＦＥＴを想定
したが、ＶＤＭＯＳＦＥＴ（縦型）に適用してもよい。
さらに、トランジスタと負荷の接続関係として、トラン
ジスタの高圧側端子に負荷を接続する場合について述べ
てきたが、トランジスタの低圧側端子に負荷を接続する
場合に適用してもよい。
【００６２】つまり、図１に示すごとくＮチャネルＭＯ
ＳＦＥＴ５２のドレイン端子に負荷５１を接続するので
はなく、図１１に示すように、ＮチャネルＭＯＳＦＥＴ
５２のソース端子に負荷５１を接続したり、図１２に示
すように、ＰチャネルＭＯＳＦＥＴ７０のドレイン端子
に負荷５１を接続してもよい。図１１において、ツェナ
ーダイオード群（第１のツェナーダイオード）５５が高
圧側端子からのサージ電圧の印加（電源サージ印加）に
よりブレークダウンし、ツェナーダイオード群（複数段
の第２のツェナーダイオード）５６はブレークダウンす
る電圧がゲート耐圧よりも低く、ツェナーダイオード群
５５のブレークダウン時のゲート電圧をクランプし、さ
らに、ツェナーダイオード（第３のツェナーダイオー
ド）５７がゲート駆動回路５３の過電圧をクランプす
る。また、ＭＯＳＦＥＴ５２のソースに負のサージが印
加された場合、Ｐウエル電位の低下により相対的にゲー
ト電圧が昇圧された状態となりＭＯＳＦＥＴ５２がオン
するが、この際、ゲート・ソース間に挿入したツェナー
ダイオード群５６がゲート破壊防止に寄与する。
【００６３】また、図１２において、ＰチャネルＭＯＳ
ＦＥＴ７０のゲート・ドレイン間にツェナーダイオード
群（第１のツェナーダイオード）５５を配置するととも
に、ゲート・ソース間にツェナーダイオード群（複数段
の第２のツェナーダイオード）５６を配置し、さらに、
ゲート・ソース間にゲート駆動回路５３の過電圧をクラ
ンプするためのツェナーダイオード（第３のツェナーダ
イオード）５７を配置している。そして、ツェナーダイ
オード群（第１のツェナーダイオード）５５が低圧側端
子からの負サージ電圧の印加によりブレークダウンし、
抵抗５４によりＭＯＳＦＥＴ７０の低圧側端子から駆動
回路５３への電流の通過が阻止されてゲートが充電され
ＭＯＳＦＥＴ７０がオンしてサージ電流が低圧側端子に
流れ、これによりＭＯＳＦＥＴ７０が保護される。ま
た、ツェナーダイオード群（複数段の第２のツェナーダ
イオード）５６はブレークダウンする電圧がゲート耐圧
よりも低く、ツェナーダイオード群５５のブレークダウ
ン時のゲート電圧をクランプする。このように、ドレイ
ンに負のサージが印加されると、ゲート・ドレイン間の
ツェナーダイオード群５５がブレークダウンし、ゲート
が負バイアスされＭＯＳＦＥＴ７０がオンする時におい
て、ゲート・ソース間のツェナーダイオード群５６の段
数により速いオン動作が確保される。さらに、ツェナー
ダイオード（第３のツェナーダイオード）５７により、
ゲート駆動回路５３からの過電圧が印加されてもツェナ
ーダイオード５７が先にブレークダウンしてサージ電流
が高圧側端子に流れ、ゲートが保護される。
【００６４】また、これまでは絶縁ゲート型トランジス
タとしてＭＯＳＦＥＴを想定したが、ＩＧＢＴに適用し
てもよい。この場合には高圧側端子がコレクタ端子とな
り、低圧側端子がエミッタ端子となる。
【図面の簡単な説明】
【図１】 実施形態における負荷駆動回路を示す図。
【図２】 ＬＤＭＯＳ、ツェナーダイオード、抵抗の各
平面図。
【図３】 図２のＡ−Ａ’断面図。
【図４】 図２のＢ−Ｂ’断面図。
【図５】 図２のＣ−Ｃ’断面図。
【図６】 ＥＳＤ破壊電圧の計算結果を示す図。
【図７】 シュミレーションモデルの説明図。
【図８】 ゲート・ソース間ツェナーダイオードの段数
とゲート充電時間の関係を示す図。
【図９】 ゲート・ソース間ツェナーダイオードの段数
とＭＯＳＦＥＴのゲート電圧との関係を示す図。
【図１０】 別例のパワーＭＯＳＦＥＴの平面図。
【図１１】 別例の負荷駆動回路を示す図。
【図１２】 別例の負荷駆動回路を示す図。
【図１３】 従来の負荷駆動回路を示す図。
【符号の説明】
５１…負荷、５２…パワーＭＯＳＦＥＴ、５３…ゲート
駆動回路、５４…抵抗、５５…ツェナーダイオード群、
５６…ツェナーダイオード群
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６５７ (56)参考文献 特開 昭63−37646（ＪＰ，Ａ) 特開 平８−64773（ＪＰ，Ａ) 特開 平６−104444（ＪＰ，Ａ) 特開 平７−122712（ＪＰ，Ａ) 特開 昭61−64152（ＪＰ，Ａ) 特開 平５−206246（ＪＰ，Ａ) 特開 平11−251594（ＪＰ，Ａ) 実開 平２−62742（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8234 H01L 21/822 H01L 27/04 H01L 27/088 H01L 29/78

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 高圧側もしくは低圧側端子に負荷が接続
    されるとともにゲート端子に駆動回路が接続された絶縁
    ゲート型トランジスタに用いられるものであって、 絶縁ゲート型トランジスタの高圧側もしくは低圧側端子
    とゲート端子との間に接続され、前記高圧側端子もしく
    は低圧側端子からのサージ電圧の印加によりブレークダ
    ウンする第１のツェナーダイオードと、 前記絶縁ゲート型トランジスタのゲート端子と駆動回路
    との間に接続され、前記第１のツェナーダイオードのブ
    レークダウン時に前記絶縁ゲート型トランジスタの高圧
    側端子もしくは低圧側端子から前記駆動回路への電流の
    通過を阻止するための抵抗と、 前記絶縁ゲート型トランジスタの低圧側もしくは高圧側
    端子とゲート端子との間に接続され、ブレークダウンす
    る電圧が前記絶縁ゲート型トランジスタのゲート耐圧よ
    りも低く、前記第１のツェナーダイオードのブレークダ
    ウン時のゲート電圧をクランプする複数段の第２のツェ
    ナーダイオードと、を備えたことを特徴とする絶縁ゲー
    ト型トランジスタのサージ保護回路。
  2. 【請求項２】 高圧側もしくは低圧側端子に負荷が接続
    されるとともにゲート端子に駆動回路が接続された絶縁
    ゲート型トランジスタに用いられるものであって、 絶縁ゲート型トランジスタの高圧側もしくは低圧側端子
    とゲート端子との間に接続され、前記高圧側端子もしく
    は低圧側端子からのサージ電圧の印加によりブレークダ
    ウンする第１のツェナーダイオードと、 前記絶縁ゲート型トランジスタのゲート端子と駆動回路
    との間に接続され、前記第１のツェナーダイオードのブ
    レークダウン時に前記絶縁ゲート型トランジスタの高圧
    側端子もしくは低圧側端子から前記駆動回路への電流の
    通過を阻止するための抵抗と、 前記絶縁ゲート型トランジスタの低圧側もしくは高圧側
    端子とゲート端子との間に接続され、ブレークダウンす
    る電圧が前記絶縁ゲート型トランジスタのゲート耐圧よ
    りも低く、前記第１のツェナーダイオードのブレークダ
    ウン時のゲート電圧をクランプする複数段の第２のツェ
    ナーダイオードと、 前記駆動回路と前記抵抗の間と、前記絶縁ゲート型トラ
    ンジスタの低圧側もしくは高圧側端子との間に接続さ
    れ、前記駆動回路の過電圧をクランプする第３のツェナ
    ーダイオードと、を備えたことを特徴とする絶縁ゲート
    型トランジスタのサージ保護回路。
  3. 【請求項３】 前記第１のツェナーダイオードは、同一
    の特性を有するツェナーダイオードを複数、直列接続し
    たツェナーダイオード群にて構成され、 ツェナーダイオード群のダイオードの個数を「ｎ」、絶
    縁ゲート型トランジスタをブレークさせたい電圧を「Ｂ
    Ｖp 」、ツェナーダイオード群の１つのダイオードの耐
    圧を「Ｖzd」とするとき、 ｎ＝ＢＶp ／Ｖzd を満足するようにした請求項１または２に記載の絶縁ゲ
    ート型トランジスタのサージ保護回路。
  4. 【請求項４】 前記第２のツェナーダイオードは、同一
    の特性を有するツェナーダイオードを複数、直列接続し
    たツェナーダイオード群にて構成され、 ツェナーダイオード群のダイオードの個数を「ｍ」、絶
    縁ゲート型トランジスタのゲート耐圧を「ＢＶg 」、ツ
    ェナーダイオード群の１つのダイオードの耐圧を「Ｖz
    d」とするとき、 ｍ＝ＢＶg ／Ｖzd を満足するようにした請求項１または２に記載の絶縁ゲ
    ート型トランジスタのサージ保護回路。
  5. 【請求項５】 ゲート・駆動回路間に配置する抵抗にお
    ける抵抗値を、 【数１】 ただし、ｒは、絶縁ゲート型トランジスタのゲート電極
    のシート抵抗、ｆは、対象のサージ波形をフーリエ変換
    した時のスペクトラム強度が最大の周波数、Ｃiss は、
    保護する絶縁ゲート型トランジスタのゲート入力容量と
    した請求項１または２に記載の絶縁ゲート型トランジス
    タのサージ保護回路。
  6. 【請求項６】 ゲート・駆動回路間に配置する抵抗にお
    ける抵抗値を、対象のサージの印加時における絶縁ゲー
    ト型トランジスタのゲート入力インピーダンスの１／４
    よりも大きくしたことを特徴とする請求項１または２に
    記載の絶縁ゲート型トランジスタのサージ保護回路。
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