JP2755619B2 - 絶縁ゲート型半導体装置 - Google Patents
絶縁ゲート型半導体装置Info
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- 239000004065 semiconductor Substances 0.000 title claims description 16
- 238000000605 extraction Methods 0.000 claims description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 14
- 239000012535 impurity Substances 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 7
- 230000005669 field effect Effects 0.000 claims 1
- 239000010410 layer Substances 0.000 description 32
- 238000009792 diffusion process Methods 0.000 description 14
- 238000010586 diagram Methods 0.000 description 6
- 230000001681 protective effect Effects 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 230000006378 damage Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000000670 limiting effect Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は半導体装置、特に縦形MOSFET素子とそのゲー
ト保護素子とを有する絶縁ゲート形半導体装置に関す
る。
ト保護素子とを有する絶縁ゲート形半導体装置に関す
る。
（ロ）従来の技術 パワー用縦形MOSFETはN+N型Si基体をドレインとし、
このＮ基体表面の一部にＰ型領域を形成し、このＰ型領
域表面の一部にN+型領域を設けてソースとし、ソース・
ドレイン間のＰ型領域表面をチャンネル部としてこの上
にも絶縁膜（SiO2）を介して多結晶Siゲートを設けた構
造である。MOSFETを外部サージ電圧から保護するための
保護素子として従来は主としてMOSFETと同一基板中に設
けられたPNP接合ダイオードを用いていたが、基板がド
レイン領域として動作する縦形MOSFETの場合には寄生ト
ランジスタによるサイリスタ動作を生じて破壊するなど
の実用上の障害がある。このためこの種の保護素子をMO
SFET基板と分離された絶縁膜上に設ける構造が例えば特
開昭58−84461号公報に提案されている。その回路図
は、第５図に示す如くMOSFET素子（１）のゲートＧとソ
ースＳの間に保護ダイオード（２）を設けたものであ
る。
このＮ基体表面の一部にＰ型領域を形成し、このＰ型領
域表面の一部にN+型領域を設けてソースとし、ソース・
ドレイン間のＰ型領域表面をチャンネル部としてこの上
にも絶縁膜（SiO2）を介して多結晶Siゲートを設けた構
造である。MOSFETを外部サージ電圧から保護するための
保護素子として従来は主としてMOSFETと同一基板中に設
けられたPNP接合ダイオードを用いていたが、基板がド
レイン領域として動作する縦形MOSFETの場合には寄生ト
ランジスタによるサイリスタ動作を生じて破壊するなど
の実用上の障害がある。このためこの種の保護素子をMO
SFET基板と分離された絶縁膜上に設ける構造が例えば特
開昭58−84461号公報に提案されている。その回路図
は、第５図に示す如くMOSFET素子（１）のゲートＧとソ
ースＳの間に保護ダイオード（２）を設けたものであ
る。
（ハ）発明が解決しようとする課題 しかしながら、素子の微細化が押し進められ、比例縮
小によりゲート酸化膜が一層薄くなると保護ダイオード
が保護動作を行う以前に破壊が発生することが明らかに
なった。これは、ゲートＧにサージ電圧が印加すると保
護素子（２）とゲートＧの酸化膜に同時に前記サージ電
圧が印加される為であり、ゲート酸化膜が破壊される前
に保護素子が動作するような構造が望まれていた。
小によりゲート酸化膜が一層薄くなると保護ダイオード
が保護動作を行う以前に破壊が発生することが明らかに
なった。これは、ゲートＧにサージ電圧が印加すると保
護素子（２）とゲートＧの酸化膜に同時に前記サージ電
圧が印加される為であり、ゲート酸化膜が破壊される前
に保護素子が動作するような構造が望まれていた。
（ニ）課題を解決するための手段 本発明は上記従来の課題に鑑み成されたもので、ゲー
ト取出し電極（22）からソース電極（20）までの保護ダ
イオード（17）の線路インピーダンスよりも前記ゲート
取出し電極（22）から前記ゲート電極（15）の動作部分
までの半導体層の線路インピーダンスを大にすることに
より、ゲート酸化膜（14）の破壊より先に保護動作をな
し得る絶縁ゲート型半導体装置を提供するものである。
ト取出し電極（22）からソース電極（20）までの保護ダ
イオード（17）の線路インピーダンスよりも前記ゲート
取出し電極（22）から前記ゲート電極（15）の動作部分
までの半導体層の線路インピーダンスを大にすることに
より、ゲート酸化膜（14）の破壊より先に保護動作をな
し得る絶縁ゲート型半導体装置を提供するものである。
（ホ）作用 本発明によれば、ゲート電極（15）の動作部側に至る
半導体層を高インピーダンスにすることによって、サー
ジ電圧を制限する保護抵抗（23）をゲートに直列に挿入
できる。従って、サージ電圧からMOS素子を保護できる
と同時に、サージ電圧が制限されている間に保護ダイオ
ード（17）が導通してサージ電圧を吸収するので、より
効果的に素子の保護を行うことができる。
半導体層を高インピーダンスにすることによって、サー
ジ電圧を制限する保護抵抗（23）をゲートに直列に挿入
できる。従って、サージ電圧からMOS素子を保護できる
と同時に、サージ電圧が制限されている間に保護ダイオ
ード（17）が導通してサージ電圧を吸収するので、より
効果的に素子の保護を行うことができる。
（ヘ）実施例 以下に本発明の一実施例を図面を参照しながら詳細に
説明する。
説明する。
第１図と第２図は夫々本発明のパワーMOSFETの断面構
造と平面構造を示す。
造と平面構造を示す。
同図において、（11）はMOSFETのドレインとなるＮ型
Si基板、（12）はＰ型拡散層、（13）はN+型拡散ソー
ス、（14）はゲート絶縁膜となる薄いSiO2膜、（15）は
多結晶Siゲート、（16）はフィールド絶縁膜となる厚い
SiO2膜、であり、これらにより縦形MOSFETが構成され
る。この絶縁膜（16）上にMOSFET保護ダイオード（17）
となる多結晶Si層が形成される。この多結晶Si層は多結
晶Siゲートと同じ工程で絶縁膜上に形成されるものであ
り第２図に示すように、ループ状に多重に形成されたＰ
型拡散Si層（18a），（18b）とこれと内側及び外側でPN
接合を介して隣接するN+型拡散Si層（19a），（19b），
（19c）とから成る。このうち外側のN+型拡散Si層（19
c）にはAl配線（20）がコンタクトし、このAl配線（2
0）は層間絶縁膜（21）、例えばPSG（リン・シリケート
・ガラス）上を延在してソース電極Ｓと一体的に接続す
る。一方、内側のN+型拡散Si層（19a）は、外部接続用A
l電極パッドとなるゲート取出し電極（22）がコンタク
トし、層間絶縁膜（21）上を延在してMOSFETのゲート保
護抵抗（23）を形成する多結晶Si層とコンタクトする。
Si基板、（12）はＰ型拡散層、（13）はN+型拡散ソー
ス、（14）はゲート絶縁膜となる薄いSiO2膜、（15）は
多結晶Siゲート、（16）はフィールド絶縁膜となる厚い
SiO2膜、であり、これらにより縦形MOSFETが構成され
る。この絶縁膜（16）上にMOSFET保護ダイオード（17）
となる多結晶Si層が形成される。この多結晶Si層は多結
晶Siゲートと同じ工程で絶縁膜上に形成されるものであ
り第２図に示すように、ループ状に多重に形成されたＰ
型拡散Si層（18a），（18b）とこれと内側及び外側でPN
接合を介して隣接するN+型拡散Si層（19a），（19b），
（19c）とから成る。このうち外側のN+型拡散Si層（19
c）にはAl配線（20）がコンタクトし、このAl配線（2
0）は層間絶縁膜（21）、例えばPSG（リン・シリケート
・ガラス）上を延在してソース電極Ｓと一体的に接続す
る。一方、内側のN+型拡散Si層（19a）は、外部接続用A
l電極パッドとなるゲート取出し電極（22）がコンタク
トし、層間絶縁膜（21）上を延在してMOSFETのゲート保
護抵抗（23）を形成する多結晶Si層とコンタクトする。
この多結晶Si層もまた、保護ダイオード（17）と同じ
くゲート電極（15）と同じ工程で形成されたものであ
り、ゲート電極（15）と同じ導電型と不純物濃度を有す
るN+型拡散Si層（24a），（24b）とそれよりも高い層抵
抗を有するN-型拡散Si層（25）とから成る。このN-型拡
散Si層（25）は、N+型拡散Si層（24a），（24b）の間に
ストライプ状に形成されてゲート取出し電極（22）とゲ
ート電極（15）の動作部分の間に保護抵抗（23）として
挿入される。
くゲート電極（15）と同じ工程で形成されたものであ
り、ゲート電極（15）と同じ導電型と不純物濃度を有す
るN+型拡散Si層（24a），（24b）とそれよりも高い層抵
抗を有するN-型拡散Si層（25）とから成る。このN-型拡
散Si層（25）は、N+型拡散Si層（24a），（24b）の間に
ストライプ状に形成されてゲート取出し電極（22）とゲ
ート電極（15）の動作部分の間に保護抵抗（23）として
挿入される。
上記保護ダイオード（17）と保護抵抗（23）は、絶縁
膜（16）とゲート絶縁膜（14）を形成しその上にノンド
ープの多結晶Si層をデポジットし、全面をリン（Ｐ）ド
ープしてN-型拡散Si層（25）に対応する不純物濃度と
し、この多結晶Si層をホトエッチング処理することによ
りゲートセル（26）を開孔してゲート電極（15）を形成
し、N-型拡散Si層（25）に対応する部分をホトレジスト
膜で覆ってボロン（Ｂ）のチャンネルイオン注入を行う
ことによりＰ型拡散層（12）のチャンネル部分を形成し
且つN-型拡散Si層（25）を除く多結晶Si層をＰ型Si層と
し、再びホトレジスト膜でＰ型拡散層（12）の真中と保
護ダイオード（17）のＰ型拡散Si層（18a），（18b）及
び保護抵抗（23）のN-型拡散Si層（25）に対応する部分
を覆ってリン（Ｐ）のイオン注入を行うことによりN+型
拡散ソース（13）を形成し且つゲート電極（15）と保護
ダイオード（17）部分の多結晶Si層の一部をN+型とする
ことで製造される。その後、CVDパッシベーション膜とA
l層を堆積し、Al層をパターニングすることでソース電
極（20）とゲート取出し電極（22）を形成する。
膜（16）とゲート絶縁膜（14）を形成しその上にノンド
ープの多結晶Si層をデポジットし、全面をリン（Ｐ）ド
ープしてN-型拡散Si層（25）に対応する不純物濃度と
し、この多結晶Si層をホトエッチング処理することによ
りゲートセル（26）を開孔してゲート電極（15）を形成
し、N-型拡散Si層（25）に対応する部分をホトレジスト
膜で覆ってボロン（Ｂ）のチャンネルイオン注入を行う
ことによりＰ型拡散層（12）のチャンネル部分を形成し
且つN-型拡散Si層（25）を除く多結晶Si層をＰ型Si層と
し、再びホトレジスト膜でＰ型拡散層（12）の真中と保
護ダイオード（17）のＰ型拡散Si層（18a），（18b）及
び保護抵抗（23）のN-型拡散Si層（25）に対応する部分
を覆ってリン（Ｐ）のイオン注入を行うことによりN+型
拡散ソース（13）を形成し且つゲート電極（15）と保護
ダイオード（17）部分の多結晶Si層の一部をN+型とする
ことで製造される。その後、CVDパッシベーション膜とA
l層を堆積し、Al層をパターニングすることでソース電
極（20）とゲート取出し電極（22）を形成する。
このような本発明構造の概略図と回路図を夫々第３図
と第４図に示す。同図から明らかな様に、ゲートＧとソ
ースＳの間にNPNPN構造の保護ダイオード（17）が形成
され、さらにゲートＧとMOS素子の動作部との間にN-型
層（25）による保護抵抗（23）が直列に挿入される。従
って、ゲート取出し電極（22）からソース電極（20）ま
での保護ダイオード（17）による線路インピーダンスに
対し、ゲート取出し電極（22）からゲート電極（15）動
作部までの多結晶Si層による線インピーダンスを大にで
きる。
と第４図に示す。同図から明らかな様に、ゲートＧとソ
ースＳの間にNPNPN構造の保護ダイオード（17）が形成
され、さらにゲートＧとMOS素子の動作部との間にN-型
層（25）による保護抵抗（23）が直列に挿入される。従
って、ゲート取出し電極（22）からソース電極（20）ま
での保護ダイオード（17）による線路インピーダンスに
対し、ゲート取出し電極（22）からゲート電極（15）動
作部までの多結晶Si層による線インピーダンスを大にで
きる。
このように本発明によれば、ゲートＧに直列に保護抵
抗（23）を挿入できるので、ゲートＧにサージ電圧が印
加された際保護抵抗（23）がサージ電圧を制限すること
によりゲート酸化膜（14）を保護し、その間に保護ダイ
オード（17）が導通してサージ電圧を吸収するので、MO
SFET素子をより効果的に保護できる。
抗（23）を挿入できるので、ゲートＧにサージ電圧が印
加された際保護抵抗（23）がサージ電圧を制限すること
によりゲート酸化膜（14）を保護し、その間に保護ダイ
オード（17）が導通してサージ電圧を吸収するので、MO
SFET素子をより効果的に保護できる。
また、保護ダイオード（17）はゲート取出し電極（2
2）の領域を利用し且つ保護ダイオード（17）と保護抵
抗（23）の接続もゲート取出し電極（22）を利用するの
でチップサイズの増大を招かずに済む。
2）の領域を利用し且つ保護ダイオード（17）と保護抵
抗（23）の接続もゲート取出し電極（22）を利用するの
でチップサイズの増大を招かずに済む。
（ト）発明の効果 以上説明した様に、本発明によればゲートＧに直列に
保護抵抗（23）を挿入できるので、保護抵抗（23）の電
流制限作用と保護ダイオード（17）の電流吸収作用との
組み合わせにより、サージ電圧がゲート酸化膜（14）を
破壊する以前に保護ダイオード（17）を導通させること
が可能な半導体装置を提供できる利点を有する。
保護抵抗（23）を挿入できるので、保護抵抗（23）の電
流制限作用と保護ダイオード（17）の電流吸収作用との
組み合わせにより、サージ電圧がゲート酸化膜（14）を
破壊する以前に保護ダイオード（17）を導通させること
が可能な半導体装置を提供できる利点を有する。
また、保護ダイオード（17）はゲート取出し電極（2
2）下部の多結晶Si層を、保護抵抗（23）は動作部周囲
の多結晶Si層を夫々用い、保護ダイオード（17）と保護
抵抗（22）との接続もまた、ゲート取出し電極（22）を
利用するので、チップサイズを増大させることの無い半
導体装置を提供できる利点を有する。
2）下部の多結晶Si層を、保護抵抗（23）は動作部周囲
の多結晶Si層を夫々用い、保護ダイオード（17）と保護
抵抗（22）との接続もまた、ゲート取出し電極（22）を
利用するので、チップサイズを増大させることの無い半
導体装置を提供できる利点を有する。
第１図と第２図は夫々本発明を説明する為の断面図と平
面図、第３図と第４図は夫々本発明を説明する為の概略
図と回路図、第５図は従来例を説明する為の回路図であ
る。
面図、第３図と第４図は夫々本発明を説明する為の概略
図と回路図、第５図は従来例を説明する為の回路図であ
る。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−25264（ＪＰ，Ａ) 特開 昭59−198762（ＪＰ，Ａ) 特公 昭49−32474（ＪＰ，Ｂ２)
Claims (1)
- 【請求項１】第１導電型半導体基体をドレインとし、該
半導体基体表面の一部に第２導電型領域を形成し、この
第２導電型領域表面の一部に第１導電型領域を設けてソ
ースとし、ソース・ドレイン間の第２導電型領域上に絶
縁膜を介して設けた多結晶半導体層をゲート電極とし、
このゲートへの電圧印加によって上記第２導電型領域表
面のソース・ドレイン領域電流を制御する電界効果型半
導体素子を多数個並列接続した大電力型の絶縁ゲート型
半導体装置において、 前記基体上に絶縁膜を介して設けられた多結晶半導体層
中の一部に設けられた第１導電型不純物導入層および前
記第１導電型不純物導入層とPN接合を介して隣接する第
２導電型不純物導入層とを有し前記半導体素子のゲート
・ソース間に挿入される保護素子を形成し、 多結晶シリコン層からなり前記ゲート電極層と同導電型
で且つ前記ゲート電極層より不純物濃度が低く、ストラ
イプ状に延在する低不純物濃度領域からなるゲート保護
抵抗を形成し、 前記ゲート保護抵抗を形成する多結晶シリコン層と前記
ゲート電極層とを一体化することで前記保護抵抗の一端
と前記ゲート電極層とを接続し、 前記ゲート保護抵抗の他端をゲート取り出し電極に接続
し、 且つ前記ストライプ状の低不純物濃度領域は前記ゲート
電極層と前記ゲート取り出し電極との間に、前記ゲート
電極層の複数のゲートセルに跨りその抵抗長が短く抵抗
幅が長くなるような形状で延在し、 前記保護素子の一端をソース取り出し電極に、前記保護
素子の他端を前記ゲート取り出し電極に接続して、 前記ゲート取り出し電極から前記ソース取り出し電極ま
での前記保護素子のインピーダンスよりも前記ゲート取
り出し電極から前記ゲート電極の動作部分までのインピ
ーダンスを大としたことを特徴とする絶縁ゲート型半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63263107A JP2755619B2 (ja) | 1988-10-19 | 1988-10-19 | 絶縁ゲート型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63263107A JP2755619B2 (ja) | 1988-10-19 | 1988-10-19 | 絶縁ゲート型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02110976A JPH02110976A (ja) | 1990-04-24 |
| JP2755619B2 true JP2755619B2 (ja) | 1998-05-20 |
Family
ID=17384926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63263107A Expired - Lifetime JP2755619B2 (ja) | 1988-10-19 | 1988-10-19 | 絶縁ゲート型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2755619B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9207860D0 (en) * | 1992-04-09 | 1992-05-27 | Philips Electronics Uk Ltd | A semiconductor component |
| JP2956434B2 (ja) * | 1992-10-30 | 1999-10-04 | 株式会社デンソー | 絶縁分離形半導体装置 |
| JP3255147B2 (ja) | 1998-06-19 | 2002-02-12 | 株式会社デンソー | 絶縁ゲート型トランジスタのサージ保護回路 |
| JP5391261B2 (ja) * | 2000-03-06 | 2014-01-15 | ローム株式会社 | 半導体装置 |
| JP5309497B2 (ja) * | 2007-08-09 | 2013-10-09 | 富士電機株式会社 | 半導体装置 |
| JP2015018950A (ja) * | 2013-07-11 | 2015-01-29 | 株式会社東芝 | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5029585B2 (ja) * | 1972-07-24 | 1975-09-25 | ||
| JPS5825264A (ja) * | 1981-08-07 | 1983-02-15 | Hitachi Ltd | 絶縁ゲート型半導体装置 |
-
1988
- 1988-10-19 JP JP63263107A patent/JP2755619B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02110976A (ja) | 1990-04-24 |
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