JP3246447B2 - 不揮発性半導体メモリ装置の製造方法 - Google Patents
不揮発性半導体メモリ装置の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体メ
モリ装置の製造方法に関するものであり、更に詳しく
は、ソース拡散層領域の抵抗を低減させる事が可能な不
揮発性半導体メモリ装置の製造方法に関するものであ
る。
モリ装置の製造方法に関するものであり、更に詳しく
は、ソース拡散層領域の抵抗を低減させる事が可能な不
揮発性半導体メモリ装置の製造方法に関するものであ
る。
【０００２】
【従来の技術】近年、半導体装置の小型化、高速化、高
集積化に伴い、チップ面積の縮小、配線密度の向上が重
要な技術となって来ている。中でも、不揮発性半導体メ
モリ装置に関しては、上記したチップ面積の縮小、配線
密度の向上等が原因で、配線部、特にソース拡散層領域
の抵抗が高くなると言う問題が指摘されている。
集積化に伴い、チップ面積の縮小、配線密度の向上が重
要な技術となって来ている。中でも、不揮発性半導体メ
モリ装置に関しては、上記したチップ面積の縮小、配線
密度の向上等が原因で、配線部、特にソース拡散層領域
の抵抗が高くなると言う問題が指摘されている。
【０００３】つまり、通常、半導体装置に於ける素子分
離構造としては、周知のＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘ
ｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）技術と称され
るシリコン基体の選択酸化によって形成される。しかし
ながら、この手法では、微細化していくセル構造に対し
てバーズビークと呼ばれる酸化膜領域分、横方向への微
細化に対し不利な構造をとる。
離構造としては、周知のＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘ
ｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）技術と称され
るシリコン基体の選択酸化によって形成される。しかし
ながら、この手法では、微細化していくセル構造に対し
てバーズビークと呼ばれる酸化膜領域分、横方向への微
細化に対し不利な構造をとる。
【０００４】そこで、トレンチ素子分離と呼ばれる手法
を用いる事が一般的であるが、通常のトレンチ素子分離
を有する不揮発性半導体記憶装置では、異方性ドライエ
ッチングによるセルフアラインソースエッチングを用い
たときにソース拡散層が高抵抗に成るという問題を抱え
ていた。その簡単な構造を図１８に示す。通常のトレン
チ素子分離を用いたときの図１におけるＡ−Ａ、Ｂ−Ｂ
及びＣ−Ｃ断面図を図１８（ａ）、（ｂ）及び（ｃ）に
示す。
を用いる事が一般的であるが、通常のトレンチ素子分離
を有する不揮発性半導体記憶装置では、異方性ドライエ
ッチングによるセルフアラインソースエッチングを用い
たときにソース拡散層が高抵抗に成るという問題を抱え
ていた。その簡単な構造を図１８に示す。通常のトレン
チ素子分離を用いたときの図１におけるＡ−Ａ、Ｂ−Ｂ
及びＣ−Ｃ断面図を図１８（ａ）、（ｂ）及び（ｃ）に
示す。
【０００５】この図１８（ａ）の断面図より、通常のト
レンチ素子分離では、不純物イオンが側壁に注入されな
いためにソース拡散層８ｂが不安定で不連続な構造とな
り、高抵抗化する。そこで、ソース拡散層８ｂを形成す
る際に低抵抗化するセル構造にすることが重要な要素の
一つとなっている。
レンチ素子分離では、不純物イオンが側壁に注入されな
いためにソース拡散層８ｂが不安定で不連続な構造とな
り、高抵抗化する。そこで、ソース拡散層８ｂを形成す
る際に低抵抗化するセル構造にすることが重要な要素の
一つとなっている。
【０００６】微細化技術に向いているトレンチ素子分離
方法を用いたとき、上記理由によりソース拡散層８ｂが
高抵抗化する。その解決策としてイオン注入の際に、例
えば斜めイオン注入等を実施すると段差のある拡散層で
も注入が可能となる。しかし、このときトランジスタＴ
ｒのチャネル部にもイオンが注入されてしまい、この方
法では微細化に適していない構造になることがわかる。
方法を用いたとき、上記理由によりソース拡散層８ｂが
高抵抗化する。その解決策としてイオン注入の際に、例
えば斜めイオン注入等を実施すると段差のある拡散層で
も注入が可能となる。しかし、このときトランジスタＴ
ｒのチャネル部にもイオンが注入されてしまい、この方
法では微細化に適していない構造になることがわかる。
【０００７】又、特開平８−３７２８５号公報には、不
揮発性半導体メモリ装置に関して記載されており、自己
整合と横方法拡散を利用して安定した印加電圧を発生す
る事が可能な不揮発性半導体メモリ装置に関して記載さ
れていますが、同公報には、ソース拡散層領域の抵抗を
低減させる技術に関しては、何等の記載も無い。更に、
特開平４−６２８７４号公報には、ゲート電極の表面と
素子分離膜層の表面を平坦化しアライメントずれの防止
と高耐圧トランジスタのオン抵抗及び耐圧を安定化させ
る半導体装置に関して記載されているが、同公報には、
ソース拡散層領域の抵抗を低減させる技術に関しては、
何等の記載も無い。
揮発性半導体メモリ装置に関して記載されており、自己
整合と横方法拡散を利用して安定した印加電圧を発生す
る事が可能な不揮発性半導体メモリ装置に関して記載さ
れていますが、同公報には、ソース拡散層領域の抵抗を
低減させる技術に関しては、何等の記載も無い。更に、
特開平４−６２８７４号公報には、ゲート電極の表面と
素子分離膜層の表面を平坦化しアライメントずれの防止
と高耐圧トランジスタのオン抵抗及び耐圧を安定化させ
る半導体装置に関して記載されているが、同公報には、
ソース拡散層領域の抵抗を低減させる技術に関しては、
何等の記載も無い。
【０００８】
【発明が解決しようとする課題】従って、本発明の目的
は、上記した従来技術の欠点を改良し、微細化技術に適
している素子分離技術を用いた場合でも、ソース拡散層
を低抵抗となる様に構成された不揮発性半導体メモリ装
置の製造方法を提供するものである。
は、上記した従来技術の欠点を改良し、微細化技術に適
している素子分離技術を用いた場合でも、ソース拡散層
を低抵抗となる様に構成された不揮発性半導体メモリ装
置の製造方法を提供するものである。
【０００９】
【課題を解決するための手段】本発明は上記した目的を
達成する為、以下に示す様な基本的な技術構成を採用す
るものである。即ち、本発明に係る第１の態様として
は、半導体基板上に複数の溝を形成する工程と、前記複
数の溝に絶縁膜を埋込み複数のトレンチ素子分離層を形
成する工程と、前記複数の溝に埋込まれた前記絶縁膜を
取り除く工程と、前記複数の溝の底面及び側面並びに前
記半導体基板の表面にイオンを注入して前記複数の溝に
渡って連続する拡散層を形成する工程とを備え、前記溝
の前記側面は、前記イオンの注入角度よりも大きい角度
を有することを特徴とする不揮発性半導体メモリの製造
方法であり、又本発明に係る第２の態様としては、電気
的に書き込み、消去可能な不揮発性半導体メモリ装置を
製造する方法であって、基板表面に、予め定められた所
定の方向に対して、側壁部がイオン注入角度よりも大な
る角度に形成されたトレンチ溝部を、複数本互いに平行
に形成する工程、当該トレンチ溝内に酸化膜を堆積し、
トレンチ素子分離層を形成する工程、当該基板表面に第
１のゲート絶縁膜及び第１の導電性膜層を順次堆積形成
した後、パターニング処理して、当該トレンチ素子分離
層で覆われていない当該基板表面の少なくとも一部に浮
遊ゲートを形成する工程、当該浮遊ゲート及び当該トレ
ンチ素子分離層の表面に第２のゲート絶縁膜と第２の導
電性膜層を順次堆積形成した後、パターニング処理し
て、当該トレンチ素子分離層と直交する方向に、当該ト
レンチ素子分離層表面及び当該浮遊ゲート表面を交互に
被覆する制御ゲートを形成する工程、当該制御ゲートの
少なくとも一方の側部に沿って露出している当該基板表
面に不純物を注入拡散させて、ドレイン領域を形成する
工程、当該制御ゲート及び当該浮遊ゲートが積層されて
なる電極部の側面に、側面酸化膜を形成すると共に、当
該制御ゲートで被覆されている当該浮遊ゲート以外の当
該浮遊ゲートを除去する工程、当該制御ゲートの一方の
側部に沿って形成されている当該ドレイン領域をレジス
トで被覆し、当該レジストと当該制御ゲートをマスクと
して、エッチングを行い、当該制御ゲートの他方の側部
に沿って露出している当該基板表面に配置された当該ト
レンチ素子分離層を除去する工程、当該レジストを残留
させたまま、当該トレンチ素子分離層を除去した後の、
当該凹凸状の当該制御ゲートの他方の側部に沿って露出
している当該基板表面に不純物を、当該トレンチ素子分
離層の側壁部の傾斜角度よりも小さいイオン注入角度を
用いて注入拡散させて、ソース拡散層領域を形成する工
程、及び当該基板全面に所定の層間絶縁膜層を形成した
後、当該ドレイン拡散領域の少なくとも一部にコンタク
トホールを形成し、当該コンタクトホールに所定のパタ
ーンを持つ配線層を接続させる工程、とから構成されて
いる不揮発性半導体メモリ装置の製造方法である。
達成する為、以下に示す様な基本的な技術構成を採用す
るものである。即ち、本発明に係る第１の態様として
は、半導体基板上に複数の溝を形成する工程と、前記複
数の溝に絶縁膜を埋込み複数のトレンチ素子分離層を形
成する工程と、前記複数の溝に埋込まれた前記絶縁膜を
取り除く工程と、前記複数の溝の底面及び側面並びに前
記半導体基板の表面にイオンを注入して前記複数の溝に
渡って連続する拡散層を形成する工程とを備え、前記溝
の前記側面は、前記イオンの注入角度よりも大きい角度
を有することを特徴とする不揮発性半導体メモリの製造
方法であり、又本発明に係る第２の態様としては、電気
的に書き込み、消去可能な不揮発性半導体メモリ装置を
製造する方法であって、基板表面に、予め定められた所
定の方向に対して、側壁部がイオン注入角度よりも大な
る角度に形成されたトレンチ溝部を、複数本互いに平行
に形成する工程、当該トレンチ溝内に酸化膜を堆積し、
トレンチ素子分離層を形成する工程、当該基板表面に第
１のゲート絶縁膜及び第１の導電性膜層を順次堆積形成
した後、パターニング処理して、当該トレンチ素子分離
層で覆われていない当該基板表面の少なくとも一部に浮
遊ゲートを形成する工程、当該浮遊ゲート及び当該トレ
ンチ素子分離層の表面に第２のゲート絶縁膜と第２の導
電性膜層を順次堆積形成した後、パターニング処理し
て、当該トレンチ素子分離層と直交する方向に、当該ト
レンチ素子分離層表面及び当該浮遊ゲート表面を交互に
被覆する制御ゲートを形成する工程、当該制御ゲートの
少なくとも一方の側部に沿って露出している当該基板表
面に不純物を注入拡散させて、ドレイン領域を形成する
工程、当該制御ゲート及び当該浮遊ゲートが積層されて
なる電極部の側面に、側面酸化膜を形成すると共に、当
該制御ゲートで被覆されている当該浮遊ゲート以外の当
該浮遊ゲートを除去する工程、当該制御ゲートの一方の
側部に沿って形成されている当該ドレイン領域をレジス
トで被覆し、当該レジストと当該制御ゲートをマスクと
して、エッチングを行い、当該制御ゲートの他方の側部
に沿って露出している当該基板表面に配置された当該ト
レンチ素子分離層を除去する工程、当該レジストを残留
させたまま、当該トレンチ素子分離層を除去した後の、
当該凹凸状の当該制御ゲートの他方の側部に沿って露出
している当該基板表面に不純物を、当該トレンチ素子分
離層の側壁部の傾斜角度よりも小さいイオン注入角度を
用いて注入拡散させて、ソース拡散層領域を形成する工
程、及び当該基板全面に所定の層間絶縁膜層を形成した
後、当該ドレイン拡散領域の少なくとも一部にコンタク
トホールを形成し、当該コンタクトホールに所定のパタ
ーンを持つ配線層を接続させる工程、とから構成されて
いる不揮発性半導体メモリ装置の製造方法である。
【００１０】
【発明の実施の形態】本発明に係る不揮発性半導体メモ
リ装置の製造方法は、上記した様な技術構成を採用して
いるので、トレンチ素子分離構成を含む素子分離膜層を
用いた不揮発性半導体記憶装置のセルフアラインソース
エッチングにおいて、凸凹形状のソース拡散層であって
も、安定した低抵抗拡散層が形成できる構造及びその製
造方法にある。トレンチ素子分離を有する凸凹形状のソ
ース拡散層の層抵抗を低抵抗にする為に、これらトレン
チ素子分離の側壁にイオン注入角度以上の角度をつけ素
子分離を形成する様に構成するものである。
リ装置の製造方法は、上記した様な技術構成を採用して
いるので、トレンチ素子分離構成を含む素子分離膜層を
用いた不揮発性半導体記憶装置のセルフアラインソース
エッチングにおいて、凸凹形状のソース拡散層であって
も、安定した低抵抗拡散層が形成できる構造及びその製
造方法にある。トレンチ素子分離を有する凸凹形状のソ
ース拡散層の層抵抗を低抵抗にする為に、これらトレン
チ素子分離の側壁にイオン注入角度以上の角度をつけ素
子分離を形成する様に構成するものである。
【００１１】又、本発明に係る当該不揮発性半導体メモ
リ装置の他の態様としては、不揮発性半導体記憶装置で
トレンチ素子分離構成を含む素子分離膜層を有し、ソー
ス拡散層をセルフアラインソースエッチングで形成する
に際し、当該基板を形成するシリコンと当該素子分離膜
層を構成する酸化膜をそれぞれのエッチングレートが同
一選択比となるエッチングガスを使用してエッチングす
ることによりソース拡散層を段差のない同一平面構造と
なる様に構成すると共に、当該ソース拡散層領域を、セ
ルフアラインソースエッチングする際に、等方性ドライ
エッチングすることにより少なくとも浮遊ゲートと当該
ソース拡散層領域の底面部との間のＰ型シリコン基板の
側壁がイオン注入角度以上の角度を有した構成となる様
に処理するものである。
リ装置の他の態様としては、不揮発性半導体記憶装置で
トレンチ素子分離構成を含む素子分離膜層を有し、ソー
ス拡散層をセルフアラインソースエッチングで形成する
に際し、当該基板を形成するシリコンと当該素子分離膜
層を構成する酸化膜をそれぞれのエッチングレートが同
一選択比となるエッチングガスを使用してエッチングす
ることによりソース拡散層を段差のない同一平面構造と
なる様に構成すると共に、当該ソース拡散層領域を、セ
ルフアラインソースエッチングする際に、等方性ドライ
エッチングすることにより少なくとも浮遊ゲートと当該
ソース拡散層領域の底面部との間のＰ型シリコン基板の
側壁がイオン注入角度以上の角度を有した構成となる様
に処理するものである。
【００１２】
【実施例】以下に、本発明に係る不揮発性半導体メモリ
装置の製造方法の一具体例の構成を図面を参照しながら
詳細に説明する。即ち、図１及び図２は、それぞれ本発
明に係る不揮発性半導体メモリ装置の一具体例に於ける
構成の一例を示す平面図及び断面図であり、図中、基板
１上の少なくとも制御ゲート５に沿って配置されている
ソース拡散層領域８ｂの少なくとも一部にイオン注入角
度よりも大きな角度を有する傾斜部３１が設けられてい
る電気的に書き込み、消去可能な不揮発性半導体メモリ
装置３０が示されている。
装置の製造方法の一具体例の構成を図面を参照しながら
詳細に説明する。即ち、図１及び図２は、それぞれ本発
明に係る不揮発性半導体メモリ装置の一具体例に於ける
構成の一例を示す平面図及び断面図であり、図中、基板
１上の少なくとも制御ゲート５に沿って配置されている
ソース拡散層領域８ｂの少なくとも一部にイオン注入角
度よりも大きな角度を有する傾斜部３１が設けられてい
る電気的に書き込み、消去可能な不揮発性半導体メモリ
装置３０が示されている。
【００１３】本発明に係る当該不揮発性半導体メモリ装
置３０に於て、当該ソース拡散層領域８ｂは、トレンチ
素子分離膜層２と直交し且つ当該トレンチ素子分離膜層
２の溝表面３１及び当該基板１表面３２に沿って設けら
れている事が望ましい。又、本発明に係る当該不揮発性
半導体メモリ装置３０に於ける当該ソース拡散層領域８
ｂに於ける溝表面３１の当該傾斜部３３は、当該トレン
チ素子分離膜層２の壁部に沿って設けられているもので
ある。
置３０に於て、当該ソース拡散層領域８ｂは、トレンチ
素子分離膜層２と直交し且つ当該トレンチ素子分離膜層
２の溝表面３１及び当該基板１表面３２に沿って設けら
れている事が望ましい。又、本発明に係る当該不揮発性
半導体メモリ装置３０に於ける当該ソース拡散層領域８
ｂに於ける溝表面３１の当該傾斜部３３は、当該トレン
チ素子分離膜層２の壁部に沿って設けられているもので
ある。
【００１４】更に、本発明に於いては、当該ソース拡散
層領域８ｂは、当該制御ゲート５に沿って連続的に配置
されている不揮発性半導体メモリ装置である。以下に、
本発明に係る上記した具体例の構成及びその製造方法に
関し、図３〜図９を参照しながら詳細に説明する。即
ち、上記した本発明に係る当該不揮発性半導体メモリ装
置３０のの特徴は、トレンチ素子分離層２を用いた不揮
発性半導体記憶装置３０のセルフアラインソースエッチ
ングにおいて、凸凹形状のソース拡散層８ｂであって
も、安定した低抵抗拡散層８ｂが形成できる構造及びそ
の製造方法にある。
層領域８ｂは、当該制御ゲート５に沿って連続的に配置
されている不揮発性半導体メモリ装置である。以下に、
本発明に係る上記した具体例の構成及びその製造方法に
関し、図３〜図９を参照しながら詳細に説明する。即
ち、上記した本発明に係る当該不揮発性半導体メモリ装
置３０のの特徴は、トレンチ素子分離層２を用いた不揮
発性半導体記憶装置３０のセルフアラインソースエッチ
ングにおいて、凸凹形状のソース拡散層８ｂであって
も、安定した低抵抗拡散層８ｂが形成できる構造及びそ
の製造方法にある。
【００１５】つまり、トレンチ素子分離層２を有する凸
凹形状のソース拡散層８ｂの層抵抗を低抵抗にする為
に、これらトレンチ素子分離の側壁にイオン注入角度以
上の角度をつけて、素子分離膜層を形成する酸化膜を形
成する。すなわち図１に平面図を、又図２（ａ）、
（ｂ）及び（ｃ）に図１のＡ−Ａ、Ｂ−Ｂ及びＣ−Ｃ断
面図をそれぞれ示すように、トレンチ素子分離２を形成
する際に、予めソース拡散層領域８ｂへのイオン注入角
度以上の傾斜を側壁に有するトレンチ素子分離２を形成
しておけば、制御ゲート５をマスクにしてソース拡散層
領域８ｂをセルフアラインソースエッチングしてトレン
チ素子分離２の酸化膜を除去した後のソース拡散層８ｂ
領域へのイオン注入に於いて、ソース拡散層８ｂ領域の
全面にイオンが注入される。
凹形状のソース拡散層８ｂの層抵抗を低抵抗にする為
に、これらトレンチ素子分離の側壁にイオン注入角度以
上の角度をつけて、素子分離膜層を形成する酸化膜を形
成する。すなわち図１に平面図を、又図２（ａ）、
（ｂ）及び（ｃ）に図１のＡ−Ａ、Ｂ−Ｂ及びＣ−Ｃ断
面図をそれぞれ示すように、トレンチ素子分離２を形成
する際に、予めソース拡散層領域８ｂへのイオン注入角
度以上の傾斜を側壁に有するトレンチ素子分離２を形成
しておけば、制御ゲート５をマスクにしてソース拡散層
領域８ｂをセルフアラインソースエッチングしてトレン
チ素子分離２の酸化膜を除去した後のソース拡散層８ｂ
領域へのイオン注入に於いて、ソース拡散層８ｂ領域の
全面にイオンが注入される。
【００１６】図３〜図９に示す様な本発明に係る不揮発
性半導体メモリ装置の製造方法を使用する事によって、
工程数及びＰＲ数を増やすことなくソース拡散層８ｂの
低抵抗化が可能となりセルの微細化が可能となる。本具
体例は、不揮発性半導体メモリ装置でトレンチ素子分離
を用いている場合に同素子分離の側壁がソース拡散層の
イオン注入角度以上の角度を有し、セルフアラインソー
スエッチングを用いてソース拡散層を形成する構造を特
徴とするものである。
性半導体メモリ装置の製造方法を使用する事によって、
工程数及びＰＲ数を増やすことなくソース拡散層８ｂの
低抵抗化が可能となりセルの微細化が可能となる。本具
体例は、不揮発性半導体メモリ装置でトレンチ素子分離
を用いている場合に同素子分離の側壁がソース拡散層の
イオン注入角度以上の角度を有し、セルフアラインソー
スエッチングを用いてソース拡散層を形成する構造を特
徴とするものである。
【００１７】つまり、本具体例に於ては、上記した当該
ソース拡散層領域の少なくとも一部に設けられるイオン
注入角度よりも大きな角度を有する傾斜部３３として
は、当該トレンチ素子分離層を形成しているトレンチ溝
部を予め定められたイオン注入角度よりも大きな角度に
形成しておき、当該角度を利用してイオン注入を行い、
それによって、上記傾斜部３１を容易に形成する事が可
能である。
ソース拡散層領域の少なくとも一部に設けられるイオン
注入角度よりも大きな角度を有する傾斜部３３として
は、当該トレンチ素子分離層を形成しているトレンチ溝
部を予め定められたイオン注入角度よりも大きな角度に
形成しておき、当該角度を利用してイオン注入を行い、
それによって、上記傾斜部３１を容易に形成する事が可
能である。
【００１８】図１を参照すると、本発明の一具体例とし
ての不揮発性半導体記憶装置の製造方法により製造され
る不揮発性半導体メモリ装置３０の平面図が示されてい
る。また、図２の（ａ）、（ｂ）および（ｃ）は図１の
Ａ−Ａ線、Ｂ−Ｂ線及びＣ−Ｃ線にそれぞれ沿った断面
図であり、図３〜図９迄はその製造方法に於ける主要工
程段階での半導体記憶装置３０を示す断面図であり、各
図に於いて、（Ａ１）〜（Ａ７）、（Ｂ１）〜（Ｂ
７）、（Ｃ１）〜（Ｃ７）、（Ｄ１）〜（Ｄ７）は各
々、図１のＡ−Ａ、Ｂ−Ｂ、Ｃ−Ｃ及びＤ−Ｄの各断面
を示している。
ての不揮発性半導体記憶装置の製造方法により製造され
る不揮発性半導体メモリ装置３０の平面図が示されてい
る。また、図２の（ａ）、（ｂ）および（ｃ）は図１の
Ａ−Ａ線、Ｂ−Ｂ線及びＣ−Ｃ線にそれぞれ沿った断面
図であり、図３〜図９迄はその製造方法に於ける主要工
程段階での半導体記憶装置３０を示す断面図であり、各
図に於いて、（Ａ１）〜（Ａ７）、（Ｂ１）〜（Ｂ
７）、（Ｃ１）〜（Ｃ７）、（Ｄ１）〜（Ｄ７）は各
々、図１のＡ−Ａ、Ｂ−Ｂ、Ｃ−Ｃ及びＤ−Ｄの各断面
を示している。
【００１９】図２に示す様な本具体例に於ける当該不揮
発性半導体メモリ装置３０の製造にあたっては、まず、
図３に示す様に、Ｐ型シリコン基板１上にトレンチ素子
分離用に４０００〜７０００オングストローム程度の溝
２０をレジストマスクを使用して、所定領域に等方性ド
ライエッチング等で形成する。その際、当該溝２０の側
壁３１に、後の工程で使用するイオン注入角度以上の傾
斜を付ける事が望ましい。
発性半導体メモリ装置３０の製造にあたっては、まず、
図３に示す様に、Ｐ型シリコン基板１上にトレンチ素子
分離用に４０００〜７０００オングストローム程度の溝
２０をレジストマスクを使用して、所定領域に等方性ド
ライエッチング等で形成する。その際、当該溝２０の側
壁３１に、後の工程で使用するイオン注入角度以上の傾
斜を付ける事が望ましい。
【００２０】当該イオン注入角度は、特に特定されるも
のではないが、例えば７°に設定する事が可能である。
その上に化学気相成長法（ＣＶＤ法）により、酸化膜を
Ｐ型シリコン基板１の全面に堆積させＣＭＰや、酸化膜
エッチバック等によりＰ型シリコン基板１の表面以上の
上部酸化膜を除去し、図４に示すようなトレンチ素子分
離膜層２の酸化膜を形成する。
のではないが、例えば７°に設定する事が可能である。
その上に化学気相成長法（ＣＶＤ法）により、酸化膜を
Ｐ型シリコン基板１の全面に堆積させＣＭＰや、酸化膜
エッチバック等によりＰ型シリコン基板１の表面以上の
上部酸化膜を除去し、図４に示すようなトレンチ素子分
離膜層２の酸化膜を形成する。
【００２１】当該トレンチ型素子分離膜層２の酸化膜
は、Ｐ型シリコン基板１上において相互に平行に延在す
るように形成される。次に、当該基板１と当該素子分離
膜層２の表面全面に、厚さ１００〜２００オングストロ
ーム程度の熱酸化膜から成る第１ゲート絶縁膜４を形成
した後に、ＣＶＤ法により、１０００〜３０００オング
ストローム程度の、例えば多結晶シリコン層で構成され
た第１の導電性膜層３を形成する。
は、Ｐ型シリコン基板１上において相互に平行に延在す
るように形成される。次に、当該基板１と当該素子分離
膜層２の表面全面に、厚さ１００〜２００オングストロ
ーム程度の熱酸化膜から成る第１ゲート絶縁膜４を形成
した後に、ＣＶＤ法により、１０００〜３０００オング
ストローム程度の、例えば多結晶シリコン層で構成され
た第１の導電性膜層３を形成する。
【００２２】その後、当該第１の導電性膜層である多結
晶シリコン層３をトレンチ素子分離膜層２で覆われてい
ないＰ型シリコン基板１の表面のみに形成される様、リ
ソグラフ技術を使用してパターニングして、これを浮遊
ゲート３として形成することで、図５に示す構造を得
る。次いで、当該浮遊ゲート３上に、厚さ１００〜３０
０オングストローム程度の熱酸化膜、又は全面に酸化膜
−窒化膜−酸化膜の３層からなる第２のゲート絶縁膜６
を形成する。
晶シリコン層３をトレンチ素子分離膜層２で覆われてい
ないＰ型シリコン基板１の表面のみに形成される様、リ
ソグラフ技術を使用してパターニングして、これを浮遊
ゲート３として形成することで、図５に示す構造を得
る。次いで、当該浮遊ゲート３上に、厚さ１００〜３０
０オングストローム程度の熱酸化膜、又は全面に酸化膜
−窒化膜−酸化膜の３層からなる第２のゲート絶縁膜６
を形成する。
【００２３】次に、当該第２のゲート絶縁膜６の上に、
ＣＶＤ法により、厚さ２０００〜４０００オングストロ
ーム程度の第２の導電性膜層として使用される多結晶シ
リコン層５を全面に堆積した後、適宜のレジストマスク
を使用して、所定領域に制御ゲート５となる当該多結晶
シリコン層、第２ゲート絶縁膜６及び浮遊ゲート３を連
続してエッチングしパターニングする。
ＣＶＤ法により、厚さ２０００〜４０００オングストロ
ーム程度の第２の導電性膜層として使用される多結晶シ
リコン層５を全面に堆積した後、適宜のレジストマスク
を使用して、所定領域に制御ゲート５となる当該多結晶
シリコン層、第２ゲート絶縁膜６及び浮遊ゲート３を連
続してエッチングしパターニングする。
【００２４】係るパターニングによって、当該第２の導
電性膜層である多結晶シリコン層５は、所定の幅を有
し、且つ当該素子分離膜層２に対して直角な方向に配列
する様に形成され、それによって、当該トレンチ素子分
離膜層２で覆われていないＰ型シリコン基板１の表面の
少なくとも一部に形成される当該浮遊ゲート３を当該制
御ゲート５の幅に略等しくなる様に残存せしめられる。
電性膜層である多結晶シリコン層５は、所定の幅を有
し、且つ当該素子分離膜層２に対して直角な方向に配列
する様に形成され、それによって、当該トレンチ素子分
離膜層２で覆われていないＰ型シリコン基板１の表面の
少なくとも一部に形成される当該浮遊ゲート３を当該制
御ゲート５の幅に略等しくなる様に残存せしめられる。
【００２５】これにより、多結晶シリコン層から制御ゲ
ート５を形成する。当該制御ゲート５は、基板１上でト
レンチ素子分離膜層２と直行方向に且つ相互に平行に延
在する。次に、レジストマスクとイオン注入を用いて第
１の所定領域、つまり、後工程に於て、ドレイン拡散領
域が形成される予定の領域に、Ｎ型不純物イオン、例え
ば砒素（Ａｓ）イオンを注入してＮ型不純物拡散層領域
を成すドレイン拡散領域８ａを形成する。
ート５を形成する。当該制御ゲート５は、基板１上でト
レンチ素子分離膜層２と直行方向に且つ相互に平行に延
在する。次に、レジストマスクとイオン注入を用いて第
１の所定領域、つまり、後工程に於て、ドレイン拡散領
域が形成される予定の領域に、Ｎ型不純物イオン、例え
ば砒素（Ａｓ）イオンを注入してＮ型不純物拡散層領域
を成すドレイン拡散領域８ａを形成する。
【００２６】次いで、第１ゲート絶縁膜４、浮遊ゲート
３、第２ゲート絶縁膜６及び制御ゲート５の側面に側面
酸化膜１２を形成することで図６に示す構造を得る。引
き続き、１対の制御ゲート５間に存在する当該ドレイン
拡散領域８ａ内を含めて当該半導体装置上全体にレジス
ト７を形成し、このレジスト７をパターニングして、当
該ソース拡散層領域８ｂが形成される予定のソース拡散
層形成予定領域８ｂに対向する当該レジスト７を除去
し、当該レジスト７及び当該制御ゲート５をマスクとし
て、トレンチ素子分離膜層２の酸化膜を異方性エッチン
グ（セルフアラインソースエッチ）して、図７に示す様
に、当該ソース拡散層形成予定領域に存在している素子
分離膜層２を取り除き、当初のトレンチ溝構成を顕在さ
せる構成とする。
３、第２ゲート絶縁膜６及び制御ゲート５の側面に側面
酸化膜１２を形成することで図６に示す構造を得る。引
き続き、１対の制御ゲート５間に存在する当該ドレイン
拡散領域８ａ内を含めて当該半導体装置上全体にレジス
ト７を形成し、このレジスト７をパターニングして、当
該ソース拡散層領域８ｂが形成される予定のソース拡散
層形成予定領域８ｂに対向する当該レジスト７を除去
し、当該レジスト７及び当該制御ゲート５をマスクとし
て、トレンチ素子分離膜層２の酸化膜を異方性エッチン
グ（セルフアラインソースエッチ）して、図７に示す様
に、当該ソース拡散層形成予定領域に存在している素子
分離膜層２を取り除き、当初のトレンチ溝構成を顕在さ
せる構成とする。
【００２７】次に、レジストマスク７を残したまま、第
２の所定領域を成すソース形成領域８ｂにＮ−型不純物
イオン、例えばリン（Ｐ）イオンを注入し、引き続きＮ
型不純物イオン、例えば砒素（Ａｓ）イオンを注入し
て、ソース拡散領域８ｂを形成する。これらのイオン注
入を行う際の注入角度はトレンチ素子分離膜層２の側壁
の角度より小さいものとする。
２の所定領域を成すソース形成領域８ｂにＮ−型不純物
イオン、例えばリン（Ｐ）イオンを注入し、引き続きＮ
型不純物イオン、例えば砒素（Ａｓ）イオンを注入し
て、ソース拡散領域８ｂを形成する。これらのイオン注
入を行う際の注入角度はトレンチ素子分離膜層２の側壁
の角度より小さいものとする。
【００２８】この結果、トレンチ素子分離膜層２の側壁
にＮ−型とＮ型不純物イオンが確実に注入され当該トレ
ンチ素子分離膜層２と直交する方向に連続して形成され
たソース拡散領域８ｂが形成できる。その後、レジスト
７のマスクを剥離して図８に示す構造を得る。次いで、
例えばボロン（Ｂ）或いはリン（Ｐ）等を含む酸化シリ
コン膜から成る層間膜１１を、当該半導体装置の表面全
面に堆積した後、ドレイン拡散層８ａ上にコンタクト孔
１０を形成する。
にＮ−型とＮ型不純物イオンが確実に注入され当該トレ
ンチ素子分離膜層２と直交する方向に連続して形成され
たソース拡散領域８ｂが形成できる。その後、レジスト
７のマスクを剥離して図８に示す構造を得る。次いで、
例えばボロン（Ｂ）或いはリン（Ｐ）等を含む酸化シリ
コン膜から成る層間膜１１を、当該半導体装置の表面全
面に堆積した後、ドレイン拡散層８ａ上にコンタクト孔
１０を形成する。
【００２９】その後、当該半導体装置の表面全体にアル
ミ配線層９を堆積し、これをパターニングすることで最
終的に図９に示す構造を有する不揮発性半導体メモリ装
置３０を得る事が出来る。本発明に係る当該不揮発性半
導体メモリ装置３０の製造方法の具体例としては上記し
た様に、例えば以下の様な各工程から構成されている。
ミ配線層９を堆積し、これをパターニングすることで最
終的に図９に示す構造を有する不揮発性半導体メモリ装
置３０を得る事が出来る。本発明に係る当該不揮発性半
導体メモリ装置３０の製造方法の具体例としては上記し
た様に、例えば以下の様な各工程から構成されている。
【００３０】即ち、基板表面に、予め定められた所定の
方向に対して、側壁部３１がイオン注入角度よりも大な
る角度に形成されたトレンチ溝部を、複数本互いに平行
に形成する第１の工程、当該トレンチ溝内に酸化膜を堆
積し、トレンチ素子分離層を形成する第２の工程、当該
基板表面に第１のゲート絶縁膜及び第１の導電性膜層を
順次堆積形成した後、パターニング処理して、当該トレ
ンチ素子分離層で覆われていない当該基板表面の少なく
とも一部に浮遊ゲートを形成する第３の工程、当該浮遊
ゲート及び当該トレンチ素子分離層の表面に第２のゲー
ト絶縁膜と第２の導電性膜層を順次堆積形成した後、パ
ターニング処理して、当該トレンチ素子分離層と直交す
る方向に、当該トレンチ素子分離層表面及び当該浮遊ゲ
ート表面を交互に被覆する制御ゲートを形成する第４の
工程、当該制御ゲートの少なくとも一方の側部に沿って
露出している当該基板表面に不純物を注入拡散させて、
ドレイン領域を形成する第５の工程、当該制御ゲート及
び当該浮遊ゲートが積層されてなる電極部の側面に、側
面酸化膜を形成すると共に、当該制御ゲートで被覆され
ている当該浮遊ゲート以外の当該浮遊ゲートを除去する
第６の工程、当該制御ゲートの一方の側部に沿って形成
されている当該ドレイン領域をレジストで被覆し、当該
レジストと当該制御ゲートをマスクとして、エッチング
を行い、当該制御ゲートの他方の側部に沿って露出して
いる当該基板表面に配置された当該トレンチ素子分離層
を除去する第７の工程、当該レジストを残留させたま
ま、当該トレンチ素子分離層を除去した後の、露出して
いる当該基板表面に不純物を、当該トレンチ素子分離層
の側壁部の傾斜角度よりも小さいイオン注入角度を用い
て注入拡散させて、ソース拡散層領域を形成する第８の
工程、及び、当該基板全面に所定の層間絶縁膜層を形成
した後、当該ドレイン拡散領域の少なくとも一部にコン
タクトホールを形成し、当該コンタクトホールに所定の
パターンを持つ配線層を接続させる第９の工程、とから
構成されている不揮発性半導体メモリ装置の製造方法で
ある。
方向に対して、側壁部３１がイオン注入角度よりも大な
る角度に形成されたトレンチ溝部を、複数本互いに平行
に形成する第１の工程、当該トレンチ溝内に酸化膜を堆
積し、トレンチ素子分離層を形成する第２の工程、当該
基板表面に第１のゲート絶縁膜及び第１の導電性膜層を
順次堆積形成した後、パターニング処理して、当該トレ
ンチ素子分離層で覆われていない当該基板表面の少なく
とも一部に浮遊ゲートを形成する第３の工程、当該浮遊
ゲート及び当該トレンチ素子分離層の表面に第２のゲー
ト絶縁膜と第２の導電性膜層を順次堆積形成した後、パ
ターニング処理して、当該トレンチ素子分離層と直交す
る方向に、当該トレンチ素子分離層表面及び当該浮遊ゲ
ート表面を交互に被覆する制御ゲートを形成する第４の
工程、当該制御ゲートの少なくとも一方の側部に沿って
露出している当該基板表面に不純物を注入拡散させて、
ドレイン領域を形成する第５の工程、当該制御ゲート及
び当該浮遊ゲートが積層されてなる電極部の側面に、側
面酸化膜を形成すると共に、当該制御ゲートで被覆され
ている当該浮遊ゲート以外の当該浮遊ゲートを除去する
第６の工程、当該制御ゲートの一方の側部に沿って形成
されている当該ドレイン領域をレジストで被覆し、当該
レジストと当該制御ゲートをマスクとして、エッチング
を行い、当該制御ゲートの他方の側部に沿って露出して
いる当該基板表面に配置された当該トレンチ素子分離層
を除去する第７の工程、当該レジストを残留させたま
ま、当該トレンチ素子分離層を除去した後の、露出して
いる当該基板表面に不純物を、当該トレンチ素子分離層
の側壁部の傾斜角度よりも小さいイオン注入角度を用い
て注入拡散させて、ソース拡散層領域を形成する第８の
工程、及び、当該基板全面に所定の層間絶縁膜層を形成
した後、当該ドレイン拡散領域の少なくとも一部にコン
タクトホールを形成し、当該コンタクトホールに所定の
パターンを持つ配線層を接続させる第９の工程、とから
構成されている不揮発性半導体メモリ装置の製造方法で
ある。
【００３１】本発明に於ける当該不揮発性半導体メモリ
装置の製造方法に於いては、当該基板表面に配置された
当該トレンチ素子分離膜層２を除去する工程に於ける当
該エッチングは、異方性エッチング処理を実行する事が
望ましい。上記した本件具体例の製造方法により得られ
た不揮発性半導体メモリ装置３０では、微細化に向いて
いるトレンチ素子分離膜層２の側壁３３にイオン注入角
度以上の傾斜をあらかじめ付けることによりＰＲ回数を
増やすことなくセルフアラインソースエッチで凸凹化し
たソース拡散層８ｂを低抵抗化出来る。
装置の製造方法に於いては、当該基板表面に配置された
当該トレンチ素子分離膜層２を除去する工程に於ける当
該エッチングは、異方性エッチング処理を実行する事が
望ましい。上記した本件具体例の製造方法により得られ
た不揮発性半導体メモリ装置３０では、微細化に向いて
いるトレンチ素子分離膜層２の側壁３３にイオン注入角
度以上の傾斜をあらかじめ付けることによりＰＲ回数を
増やすことなくセルフアラインソースエッチで凸凹化し
たソース拡散層８ｂを低抵抗化出来る。
【００３２】次に本発明に係る不揮発性半導体メモリ装
置３０の他の具体例に付いて図１０乃至図１７を参照し
ながら説明する。即ち、前記した具体例に於いては、ト
レンチ素子分離膜層２を用いた不揮発性半導体メモリ装
置３０に於いて、安定な低抵抗ソース拡散層を形成する
ために、ソース拡散層領域８ｂの凹凸部に、イオン注入
角度以上の傾斜を形成する為、予めトレンチ型素子分離
膜層を形成するトレンチ溝部の側壁部に、あらかじめイ
オン注入角度よりも大なる角度を持った傾斜面を設ける
ことで適応したが、本具体例に於いては、トレンチ素子
分離膜層２を用いた不揮発性半導体メモリ装置に於い
て、ソース拡散層８ｂ自体の段差をなくすことによって
も安定なソース拡散層で且つ低抵抗を有するソース拡散
層８ｂを得ることが出来る。
置３０の他の具体例に付いて図１０乃至図１７を参照し
ながら説明する。即ち、前記した具体例に於いては、ト
レンチ素子分離膜層２を用いた不揮発性半導体メモリ装
置３０に於いて、安定な低抵抗ソース拡散層を形成する
ために、ソース拡散層領域８ｂの凹凸部に、イオン注入
角度以上の傾斜を形成する為、予めトレンチ型素子分離
膜層を形成するトレンチ溝部の側壁部に、あらかじめイ
オン注入角度よりも大なる角度を持った傾斜面を設ける
ことで適応したが、本具体例に於いては、トレンチ素子
分離膜層２を用いた不揮発性半導体メモリ装置に於い
て、ソース拡散層８ｂ自体の段差をなくすことによって
も安定なソース拡散層で且つ低抵抗を有するソース拡散
層８ｂを得ることが出来る。
【００３３】即ち、本発明に係る他の具体例に於ける不
揮発性半導体メモリ装置３０は、図１０に示されている
様に、電気的に書き込み、消去可能な不揮発性半導体メ
モリ装置に於て、基板１上の少なくとも制御ゲート５に
沿って配置されているソース拡散層領域８ｂの少なくと
も一部にイオン注入角度よりも大きな角度を有する傾斜
部３５、３６が設けられているものであって、更に、当
該ソース拡散層領域８ｂは、素子分離膜層２と直交し且
つ当該素子分離膜層２の低面部３８と略平行な平坦面３
７を形成している不揮発性半導体メモリ装置３０であ
る。
揮発性半導体メモリ装置３０は、図１０に示されている
様に、電気的に書き込み、消去可能な不揮発性半導体メ
モリ装置に於て、基板１上の少なくとも制御ゲート５に
沿って配置されているソース拡散層領域８ｂの少なくと
も一部にイオン注入角度よりも大きな角度を有する傾斜
部３５、３６が設けられているものであって、更に、当
該ソース拡散層領域８ｂは、素子分離膜層２と直交し且
つ当該素子分離膜層２の低面部３８と略平行な平坦面３
７を形成している不揮発性半導体メモリ装置３０であ
る。
【００３４】更に、本発明に係る当該不揮発性半導体メ
モリ装置３０の本具体例に於いては、当該ソース拡散層
領域８ｂは、当該制御ゲート５に沿って連続的に配置さ
れている事が望ましい。又、本発明に係る不揮発性半導
体メモリ装置３０の本具体例に於いては、当該ソース拡
散層領域８ｂに於ける当該傾斜部３５、３６は、少なく
とも当該制御ゲート５に接続されている電極部５又は３
と当該ソース拡散層領域８ｂの平坦部３７との間に形成
されている事が望ましい。
モリ装置３０の本具体例に於いては、当該ソース拡散層
領域８ｂは、当該制御ゲート５に沿って連続的に配置さ
れている事が望ましい。又、本発明に係る不揮発性半導
体メモリ装置３０の本具体例に於いては、当該ソース拡
散層領域８ｂに於ける当該傾斜部３５、３６は、少なく
とも当該制御ゲート５に接続されている電極部５又は３
と当該ソース拡散層領域８ｂの平坦部３７との間に形成
されている事が望ましい。
【００３５】一方、本発明に係る具体例に於ける当該ソ
ース拡散層領域８ｂに於ける当該傾斜部３５、３６は、
当該制御ゲート５に接続されている電極部と当該ソース
拡散層領域８ｂの平坦部３７との間に配置されている基
板１側面に沿って、若しくは、当該ソース拡散層領域８
ｂの側面を構成する当該素子分離膜層２からなる側面に
そって形成されている事が望ましい。
ース拡散層領域８ｂに於ける当該傾斜部３５、３６は、
当該制御ゲート５に接続されている電極部と当該ソース
拡散層領域８ｂの平坦部３７との間に配置されている基
板１側面に沿って、若しくは、当該ソース拡散層領域８
ｂの側面を構成する当該素子分離膜層２からなる側面に
そって形成されている事が望ましい。
【００３６】本具体例に係る当該不揮発性半導体メモリ
装置３０の平面図は、前記した図１に記載されたものと
略同一であり、その断面形状及び構成は図１０（ａ）、
（ｂ）及び（ｃ）に示されている。以下に、図１０乃至
図１７を参照しながら本発明に係る不揮発性半導体メモ
リ装置３０の他の具体例の構成及び製造方法に付いて説
明する。
装置３０の平面図は、前記した図１に記載されたものと
略同一であり、その断面形状及び構成は図１０（ａ）、
（ｂ）及び（ｃ）に示されている。以下に、図１０乃至
図１７を参照しながら本発明に係る不揮発性半導体メモ
リ装置３０の他の具体例の構成及び製造方法に付いて説
明する。
【００３７】即ち、図１０以降に於ける（ａ）、
（ｂ）、（ｃ）及び（ｄ）は、前記した様に、平面図の
図１のＡ−Ａ、Ｂ−Ｂ、Ｃ−Ｃ及びＤ−Ｄ線から見た断
面図をそれぞれ示すものである。図１０の断面図からわ
かるように、ソース拡散層８ｂ形成におけるエッチング
に於いてトレンチ素子分離膜層２の酸化膜ＳｉＯ２とＰ
型シリコン基板１のＳｉをドライエッチングする際のガ
スをエッチングレートが同一選択比のものを用いて等方
性ドライエッチングすることにより、ソース拡散層のＡ
−Ａ断面の凸凹な段差をなくすと共に、Ｃ−Ｃ断面のソ
ース拡散層にイオン注入角以上の傾斜を付けることがで
きる。これによりトランジスタのオフセットをなくし且
つ安定なソース拡散層を得ることができる。
（ｂ）、（ｃ）及び（ｄ）は、前記した様に、平面図の
図１のＡ−Ａ、Ｂ−Ｂ、Ｃ−Ｃ及びＤ−Ｄ線から見た断
面図をそれぞれ示すものである。図１０の断面図からわ
かるように、ソース拡散層８ｂ形成におけるエッチング
に於いてトレンチ素子分離膜層２の酸化膜ＳｉＯ２とＰ
型シリコン基板１のＳｉをドライエッチングする際のガ
スをエッチングレートが同一選択比のものを用いて等方
性ドライエッチングすることにより、ソース拡散層のＡ
−Ａ断面の凸凹な段差をなくすと共に、Ｃ−Ｃ断面のソ
ース拡散層にイオン注入角以上の傾斜を付けることがで
きる。これによりトランジスタのオフセットをなくし且
つ安定なソース拡散層を得ることができる。
【００３８】つまり、図１１〜図１７迄はその製造方法
に於ける主要工程段階での半導体記憶装置を示す断面図
であり、各図に於いて、（Ａ８）〜（Ａ１４）、（Ｂ
８）〜（Ｂ１４）、（Ｃ８）〜（Ｃ１４）、（Ｄ８）〜
（Ｄ１４）は各々、図１のＡ−Ａ、Ｂ−Ｂ、Ｃ−Ｃ及び
Ｄ−Ｄ断面図を示している。本具体例に係る説明では、
一般的なトレンチ素子分離膜層２の酸化膜を示している
が、本発明は半導体基板内のいかなる素子分離に於いて
も適用できる。
に於ける主要工程段階での半導体記憶装置を示す断面図
であり、各図に於いて、（Ａ８）〜（Ａ１４）、（Ｂ
８）〜（Ｂ１４）、（Ｃ８）〜（Ｃ１４）、（Ｄ８）〜
（Ｄ１４）は各々、図１のＡ−Ａ、Ｂ−Ｂ、Ｃ−Ｃ及び
Ｄ−Ｄ断面図を示している。本具体例に係る説明では、
一般的なトレンチ素子分離膜層２の酸化膜を示している
が、本発明は半導体基板内のいかなる素子分離に於いて
も適用できる。
【００３９】本具体例に於ける不揮発性半導体メモリ装
置３０に於いては、工程数及びＰＲ数を増やすことなく
微細化が可能となり、且つソース拡散層の低抵抗化が可
能となる。先ず、図１０の不揮発性半導体メモリ装置３
０の製造にあたっては、まず、Ｐ型シリコン基板１上に
素子分離膜層２用に図１１に示すような４０００〜７０
００オングストローム程度のトレンチ型溝２０を異方性
ドライエッチングにより形成する。
置３０に於いては、工程数及びＰＲ数を増やすことなく
微細化が可能となり、且つソース拡散層の低抵抗化が可
能となる。先ず、図１０の不揮発性半導体メモリ装置３
０の製造にあたっては、まず、Ｐ型シリコン基板１上に
素子分離膜層２用に図１１に示すような４０００〜７０
００オングストローム程度のトレンチ型溝２０を異方性
ドライエッチングにより形成する。
【００４０】その後当該基板表面全面に化学気相成長法
（ＣＶＤ法）により、酸化膜を堆積させＣＭＰや、酸化
膜エッチバック等により上部酸化膜を除去し、図１２に
示すようなトレンチ素子分離膜層２の酸化膜を形成す
る。尚、本発明に於いては、当該トレンチ素子分離膜層
２の代わりに、一般的な素子分離膜層を使用するもので
あっても良い。
（ＣＶＤ法）により、酸化膜を堆積させＣＭＰや、酸化
膜エッチバック等により上部酸化膜を除去し、図１２に
示すようなトレンチ素子分離膜層２の酸化膜を形成す
る。尚、本発明に於いては、当該トレンチ素子分離膜層
２の代わりに、一般的な素子分離膜層を使用するもので
あっても良い。
【００４１】トレンチ素子分離膜層２の酸化膜は、基板
上１において相互に平行に延在するように形成される。
次に、厚さ１００〜２００オングストローム程度の熱酸
化膜から成る第１ゲート絶縁膜４を形成した後に、ＣＶ
Ｄ法により、１０００〜３０００オングストローム程度
の第１の導電性膜を構成する多結晶シリコン層３を形成
する。
上１において相互に平行に延在するように形成される。
次に、厚さ１００〜２００オングストローム程度の熱酸
化膜から成る第１ゲート絶縁膜４を形成した後に、ＣＶ
Ｄ法により、１０００〜３０００オングストローム程度
の第１の導電性膜を構成する多結晶シリコン層３を形成
する。
【００４２】係る第１の導電性膜である多結晶シリコン
層３をトレンチ素子分離膜層２で覆われていないＰ型シ
リコン基板１の表面にパターニングしてこれを浮遊ゲー
ト３として形成することで、図１３に示す構造を得る。
次いで、浮遊ゲート３上に、厚さ１００〜３００オング
ストローム程度の熱酸化膜、又は全面に酸化膜−窒化膜
−酸化膜の３層からなる第２ゲート絶縁膜６を形成す
る。
層３をトレンチ素子分離膜層２で覆われていないＰ型シ
リコン基板１の表面にパターニングしてこれを浮遊ゲー
ト３として形成することで、図１３に示す構造を得る。
次いで、浮遊ゲート３上に、厚さ１００〜３００オング
ストローム程度の熱酸化膜、又は全面に酸化膜−窒化膜
−酸化膜の３層からなる第２ゲート絶縁膜６を形成す
る。
【００４３】次に、ＣＶＤ法により、厚さ２０００〜４
０００オングストローム程度の第２の導電性膜を構成す
る多結晶シリコン層５を当該不揮発性半導体メモリ表面
の全面に堆積した後、制御ゲート５となる多結晶シリコ
ン層、第２ゲート絶縁膜６及び浮遊ゲート３をドレイン
拡散層８ａ側のみパターニングする。即ち、当該トレン
チ素子分離膜層２の形成方向と直交する方向に、当該制
御ゲート５となる多結晶シリコン層、第２ゲート絶縁膜
６及び浮遊ゲート３からなる積層膜体を所定の幅だけエ
ッチングで取り除き、つまり、後の工程で、ドレイン拡
散層８ａが形成される予定の領域上に形成されている当
該積層膜体を除去するものである。
０００オングストローム程度の第２の導電性膜を構成す
る多結晶シリコン層５を当該不揮発性半導体メモリ表面
の全面に堆積した後、制御ゲート５となる多結晶シリコ
ン層、第２ゲート絶縁膜６及び浮遊ゲート３をドレイン
拡散層８ａ側のみパターニングする。即ち、当該トレン
チ素子分離膜層２の形成方向と直交する方向に、当該制
御ゲート５となる多結晶シリコン層、第２ゲート絶縁膜
６及び浮遊ゲート３からなる積層膜体を所定の幅だけエ
ッチングで取り除き、つまり、後の工程で、ドレイン拡
散層８ａが形成される予定の領域上に形成されている当
該積層膜体を除去するものである。
【００４４】本具体例に於いては、多結晶シリコン層の
代わりにポリサイド層を用いても構わない。これによ
り、制御ゲート５、第２ゲート酸化膜６及び浮遊ゲート
３のドレイン拡散層８ａ側のみエッチングされる。次
に、レジストマスクとイオン注入を用いて第１の所定領
域にＮ型不純物イオン、例えば砒素（Ａｓ）イオンを注
入してＮ型不純物拡散層領域を成すドレイン８ａを形成
する。
代わりにポリサイド層を用いても構わない。これによ
り、制御ゲート５、第２ゲート酸化膜６及び浮遊ゲート
３のドレイン拡散層８ａ側のみエッチングされる。次
に、レジストマスクとイオン注入を用いて第１の所定領
域にＮ型不純物イオン、例えば砒素（Ａｓ）イオンを注
入してＮ型不純物拡散層領域を成すドレイン８ａを形成
する。
【００４５】次いで、制御ゲート５、第２ゲート酸化膜
６、浮遊ゲート３及び第１ゲート酸化膜４の側面に側面
酸化膜１２を形成することで図１４に示す構造を得る。
次に、ソース拡散層８ｂ側の制御ゲート５、第２ゲート
絶縁膜６及び浮遊ゲート３をレジスト７を用いてパター
ニングする。これらのエッチングには異方性ドライエッ
チを用い、制御ゲート５を形成する。制御ゲート５は、
基板上でフィールド酸化膜２と直行方向に且つ相互に平
行に延在する。
６、浮遊ゲート３及び第１ゲート酸化膜４の側面に側面
酸化膜１２を形成することで図１４に示す構造を得る。
次に、ソース拡散層８ｂ側の制御ゲート５、第２ゲート
絶縁膜６及び浮遊ゲート３をレジスト７を用いてパター
ニングする。これらのエッチングには異方性ドライエッ
チを用い、制御ゲート５を形成する。制御ゲート５は、
基板上でフィールド酸化膜２と直行方向に且つ相互に平
行に延在する。
【００４６】次に、同一のレジスト７を用いソース拡散
層８ｂを形成するためにＰ型シリコン基板１及びトレン
チ素子分離膜層２の酸化膜をエッチングするガスをシリ
コンと酸化膜のエッチングレートが同一選択比のものを
用いて当該トレンチ素子分離膜層２の酸化膜が無くなる
まで等方性ドライエッチング（セルフアラインソースエ
ッチング）する。
層８ｂを形成するためにＰ型シリコン基板１及びトレン
チ素子分離膜層２の酸化膜をエッチングするガスをシリ
コンと酸化膜のエッチングレートが同一選択比のものを
用いて当該トレンチ素子分離膜層２の酸化膜が無くなる
まで等方性ドライエッチング（セルフアラインソースエ
ッチング）する。
【００４７】この際、エッチングレートが同一選択比の
ガスを用いることにより、ソース拡散層領域８ｂのＡ−
Ａ断面の段差形状をなくし、等方性ドライエッチングす
る事により、Ｃ−Ｃ断面のソース拡散層８ｂにイオン注
入角度以上の傾斜３５、３６を形成する事によって、ト
ランジスタのオフセットをなくす。尚、この際に、制御
ゲート５、第２ゲート酸化膜６、浮遊ゲート３及び第１
ゲート酸化膜４は異方性ドライエッチングにより生成し
た反応生成物１３により保護されているためエッチング
されない。これにより、図１５に示す構造を得る。
ガスを用いることにより、ソース拡散層領域８ｂのＡ−
Ａ断面の段差形状をなくし、等方性ドライエッチングす
る事により、Ｃ−Ｃ断面のソース拡散層８ｂにイオン注
入角度以上の傾斜３５、３６を形成する事によって、ト
ランジスタのオフセットをなくす。尚、この際に、制御
ゲート５、第２ゲート酸化膜６、浮遊ゲート３及び第１
ゲート酸化膜４は異方性ドライエッチングにより生成し
た反応生成物１３により保護されているためエッチング
されない。これにより、図１５に示す構造を得る。
【００４８】次に、レジスト７を残したまま、第２の所
定領域を成すソース形成領域８ｂにＮ−型不純物イオ
ン、例えばリン（Ｐ）イオンを注入し、引き続きＮ型不
純物イオン、例えば砒素（Ａｓ）イオンを注入して、Ｎ
型不純物拡散層領域を成すソース拡散層領域８ｂを形成
する。その後、レジスト７を剥離して図１６に示す構造
を得る。
定領域を成すソース形成領域８ｂにＮ−型不純物イオ
ン、例えばリン（Ｐ）イオンを注入し、引き続きＮ型不
純物イオン、例えば砒素（Ａｓ）イオンを注入して、Ｎ
型不純物拡散層領域を成すソース拡散層領域８ｂを形成
する。その後、レジスト７を剥離して図１６に示す構造
を得る。
【００４９】次いで、例えばボロン（Ｂ）或いはリン
（Ｐ）等を含む酸化シリコン膜から成る層間膜１１を堆
積した後、コンタクト孔１０をドレイン拡散層領域８ａ
上に形成する。その後、不揮発性半導体メモリ装置３０
の表面の全体にアルミ配線層９を堆積し、これをパター
ニングすることで最終的に図１７に示す構造を得る。上
記製造方法により得られた半導体記憶装置では、微細化
に向いているトレンチ素子分離を有し、制御ゲート５を
パターニングする際にソース拡散層も同時に形成し、そ
の時のドライエッチング条件をシリコンと酸化膜の選択
比を同一にする等方性ドライエッチングにすることによ
りソース拡散層のＡ−Ａ断面方向に段差なく、又、Ｃ−
Ｃ断面のソース拡散層をオフセットにならないようにイ
オン注入角度以上の傾斜を付けることにより、ＰＲ回数
を増やすことなく安定したソース拡散層の低抵抗化が出
来る。
（Ｐ）等を含む酸化シリコン膜から成る層間膜１１を堆
積した後、コンタクト孔１０をドレイン拡散層領域８ａ
上に形成する。その後、不揮発性半導体メモリ装置３０
の表面の全体にアルミ配線層９を堆積し、これをパター
ニングすることで最終的に図１７に示す構造を得る。上
記製造方法により得られた半導体記憶装置では、微細化
に向いているトレンチ素子分離を有し、制御ゲート５を
パターニングする際にソース拡散層も同時に形成し、そ
の時のドライエッチング条件をシリコンと酸化膜の選択
比を同一にする等方性ドライエッチングにすることによ
りソース拡散層のＡ−Ａ断面方向に段差なく、又、Ｃ−
Ｃ断面のソース拡散層をオフセットにならないようにイ
オン注入角度以上の傾斜を付けることにより、ＰＲ回数
を増やすことなく安定したソース拡散層の低抵抗化が出
来る。
【００５０】上記した本発明に係る他の具体例に於ける
当該不揮発性半導体メモリ装置の製造方法としては、例
えば、電気的に書き込み、消去可能な不揮発性半導体メ
モリ装置を製造する方法であって、基板表面に、予め定
められた所定の方向に対して、酸化膜からなる素子分離
膜層を複数本互いに平行に形成する第１の工程、当該基
板表面に第１のゲート絶縁膜及び第１の導電性膜層を順
次堆積形成した後、パターニング処理して、当該素子分
離膜層で覆われていない当該基板表面の少なくとも一部
に浮遊ゲートを形成する第２の工程、当該浮遊ゲート及
び当該トレンチ素子分離層の表面に第２のゲート絶縁膜
と第２の導電性膜層を順次堆積形成した後、パターニン
グ処理して、当該素子分離膜層と直交する方向に、ドレ
イン拡散領域形成予定域を当該基板表面に形成する第３
の工程、当該ドレイン拡散領域形成予定域に不純物を注
入拡散させる事によってドレイン拡散領域を形成すると
共に、少なくとも当該浮遊ゲートと当該第２の導電性膜
層の側面に酸化膜を形成する第４の工程、当該ドレイン
拡散領域及びその近傍の当該第２の導電性膜層表面を、
レジストにより被覆すると共に、当該第２の導電性膜層
表面に於けるソース拡散層領域形成予定域のレジストを
エッチング処理する事により、当該ソース拡散層領域形
成予定域上にある当該第２の導電性膜層、第２のゲート
絶縁膜、浮遊ゲート及び第１のゲート絶縁膜等を同時に
除去し、当該素子分離膜層と直交する方向に、当該第２
のゲート絶縁膜からなる制御ゲートを形成する第５の工
程、当該ソース拡散層領域形成予定域を、更にエッチン
グ処理する事によって、当該素子分離膜層が消滅する様
に当該素子分離膜層と当該基板を同時に除去して、底面
が平坦な溝を形成し、当該第２の導電性膜による制御ゲ
ートを形成すると共に、当該ソース拡散層領域形成予定
域の側壁部に、イオン注入角度よりも大きな角度を有す
る傾斜部を設ける第６の工程、当該ソース拡散層領域形
成予定域に、不純物をイオン注入し且つ拡散させる事に
よって、ソース拡散層領域を形成する第７の工程、レジ
ストを剥離した後、当該基板全面に所定の層間絶縁膜層
を形成した後、当該ドレイン拡散領域の少なくとも一部
にコンタクトホールを形成し、当該コンタクトホールに
所定のパターンを持つ配線層を接続させる第８の工程、
とから構成されている不揮発性半導体メモリ装置の製造
方法である。
当該不揮発性半導体メモリ装置の製造方法としては、例
えば、電気的に書き込み、消去可能な不揮発性半導体メ
モリ装置を製造する方法であって、基板表面に、予め定
められた所定の方向に対して、酸化膜からなる素子分離
膜層を複数本互いに平行に形成する第１の工程、当該基
板表面に第１のゲート絶縁膜及び第１の導電性膜層を順
次堆積形成した後、パターニング処理して、当該素子分
離膜層で覆われていない当該基板表面の少なくとも一部
に浮遊ゲートを形成する第２の工程、当該浮遊ゲート及
び当該トレンチ素子分離層の表面に第２のゲート絶縁膜
と第２の導電性膜層を順次堆積形成した後、パターニン
グ処理して、当該素子分離膜層と直交する方向に、ドレ
イン拡散領域形成予定域を当該基板表面に形成する第３
の工程、当該ドレイン拡散領域形成予定域に不純物を注
入拡散させる事によってドレイン拡散領域を形成すると
共に、少なくとも当該浮遊ゲートと当該第２の導電性膜
層の側面に酸化膜を形成する第４の工程、当該ドレイン
拡散領域及びその近傍の当該第２の導電性膜層表面を、
レジストにより被覆すると共に、当該第２の導電性膜層
表面に於けるソース拡散層領域形成予定域のレジストを
エッチング処理する事により、当該ソース拡散層領域形
成予定域上にある当該第２の導電性膜層、第２のゲート
絶縁膜、浮遊ゲート及び第１のゲート絶縁膜等を同時に
除去し、当該素子分離膜層と直交する方向に、当該第２
のゲート絶縁膜からなる制御ゲートを形成する第５の工
程、当該ソース拡散層領域形成予定域を、更にエッチン
グ処理する事によって、当該素子分離膜層が消滅する様
に当該素子分離膜層と当該基板を同時に除去して、底面
が平坦な溝を形成し、当該第２の導電性膜による制御ゲ
ートを形成すると共に、当該ソース拡散層領域形成予定
域の側壁部に、イオン注入角度よりも大きな角度を有す
る傾斜部を設ける第６の工程、当該ソース拡散層領域形
成予定域に、不純物をイオン注入し且つ拡散させる事に
よって、ソース拡散層領域を形成する第７の工程、レジ
ストを剥離した後、当該基板全面に所定の層間絶縁膜層
を形成した後、当該ドレイン拡散領域の少なくとも一部
にコンタクトホールを形成し、当該コンタクトホールに
所定のパターンを持つ配線層を接続させる第８の工程、
とから構成されている不揮発性半導体メモリ装置の製造
方法である。
【００５１】本発明に係る当該不揮発性半導体メモリ装
置の製造方法の他の具体例に於いては、当該第２の導電
性膜５及び当該浮遊ゲート３を含む電極群をエッチング
して、ソース拡散層領域形成予定域を形成する工程に於
ける当該エッチングは、異方性エッチング処理である事
が望ましい。一方、本具体例に於いては、当該ソース拡
散層領域形成予定域を形成する工程に於ける当該基板１
及び当該素子分離膜層２に対するエッチング処理は、等
方性ドライエッチングである事が望ましい。
置の製造方法の他の具体例に於いては、当該第２の導電
性膜５及び当該浮遊ゲート３を含む電極群をエッチング
して、ソース拡散層領域形成予定域を形成する工程に於
ける当該エッチングは、異方性エッチング処理である事
が望ましい。一方、本具体例に於いては、当該ソース拡
散層領域形成予定域を形成する工程に於ける当該基板１
及び当該素子分離膜層２に対するエッチング処理は、等
方性ドライエッチングである事が望ましい。
【００５２】又、本具体例に於ける、当該ソース拡散層
領域形成予定域を形成する工程に於ける当該基板１と当
該素子分離膜層２をエッチングする工程は、当該基板１
と当該素子分離膜層２のそれぞれに対するエッチングレ
ートが同一選択比を持つエッチング処理剤を使用するこ
とが望ましい。
領域形成予定域を形成する工程に於ける当該基板１と当
該素子分離膜層２をエッチングする工程は、当該基板１
と当該素子分離膜層２のそれぞれに対するエッチングレ
ートが同一選択比を持つエッチング処理剤を使用するこ
とが望ましい。
【００５３】
【発明の効果】本発明の不揮発性半導体メモリ装置及び
その製造方法は、上記した様な技術構成を採用している
ので、例えば、本発明に係る一具体例の製造方法により
得られた不揮発性半導体メモリ装置３０では、微細化に
向いているトレンチ素子分離膜層２の側壁３１にイオン
注入角度以上の傾斜３３をあらかじめ付けることにより
ＰＲ回数を増やすことなくセルフアラインソースエッチ
で凸凹化したソース拡散層８ｂを低抵抗化出来る。
その製造方法は、上記した様な技術構成を採用している
ので、例えば、本発明に係る一具体例の製造方法により
得られた不揮発性半導体メモリ装置３０では、微細化に
向いているトレンチ素子分離膜層２の側壁３１にイオン
注入角度以上の傾斜３３をあらかじめ付けることにより
ＰＲ回数を増やすことなくセルフアラインソースエッチ
で凸凹化したソース拡散層８ｂを低抵抗化出来る。
【図１】図１は、本発明に係る不揮発性半導体メモリ装
置の一具体例の構成を示す平面図である。
置の一具体例の構成を示す平面図である。
【図２】図２は、本発明に係る不揮発性半導体メモリ装
置の一具体例の構成を示す断面図である。
置の一具体例の構成を示す断面図である。
【図３】図３は、本発明に係る不揮発性半導体メモリ装
置の製造方法の一具体例に於ける工程手順に於ける工程
手順の一部を説明する断面図である。
置の製造方法の一具体例に於ける工程手順に於ける工程
手順の一部を説明する断面図である。
【図４】図４は、本発明に係る不揮発性半導体メモリ装
置の製造方法の一具体例に於ける工程手順に於ける工程
手順の一部を説明する断面図である。
置の製造方法の一具体例に於ける工程手順に於ける工程
手順の一部を説明する断面図である。
【図５】図５は、本発明に係る不揮発性半導体メモリ装
置の製造方法の一具体例に於ける工程手順に於ける工程
手順の一部を説明する断面図である。
置の製造方法の一具体例に於ける工程手順に於ける工程
手順の一部を説明する断面図である。
【図６】図６は、本発明に係る不揮発性半導体メモリ装
置の製造方法の一具体例に於ける工程手順に於ける工程
手順の一部を説明する断面図である。
置の製造方法の一具体例に於ける工程手順に於ける工程
手順の一部を説明する断面図である。
【図７】図７は、本発明に係る不揮発性半導体メモリ装
置の製造方法の一具体例に於ける工程手順に於ける工程
手順の一部を説明する断面図である。
置の製造方法の一具体例に於ける工程手順に於ける工程
手順の一部を説明する断面図である。
【図８】図８は、本発明に係る不揮発性半導体メモリ装
置の製造方法の一具体例に於ける工程手順に於ける工程
手順の一部を説明する断面図である。
置の製造方法の一具体例に於ける工程手順に於ける工程
手順の一部を説明する断面図である。
【図９】図９は、本発明に係る不揮発性半導体メモリ装
置の製造方法の一具体例に於ける工程手順に於ける工程
手順の一部を説明する断面図である。
置の製造方法の一具体例に於ける工程手順に於ける工程
手順の一部を説明する断面図である。
【図１０】図１０は、本発明に係る不揮発性半導体メモ
リ装置の他の具体例の構成を示す断面図である。
リ装置の他の具体例の構成を示す断面図である。
【図１１】図１１は、本発明に係る不揮発性半導体メモ
リ装置の製造方法の他の具体例に於ける工程手順に於け
る工程手順の一部を説明する断面図である。
リ装置の製造方法の他の具体例に於ける工程手順に於け
る工程手順の一部を説明する断面図である。
【図１２】図１２は、本発明に係る不揮発性半導体メモ
リ装置の製造方法の他の具体例に於ける工程手順に於け
る工程手順の一部を説明する断面図である。
リ装置の製造方法の他の具体例に於ける工程手順に於け
る工程手順の一部を説明する断面図である。
【図１３】図１３は、本発明に係る不揮発性半導体メモ
リ装置の製造方法の他の具体例に於ける工程手順に於け
る工程手順の一部を説明する断面図である。
リ装置の製造方法の他の具体例に於ける工程手順に於け
る工程手順の一部を説明する断面図である。
【図１４】図１４は、本発明に係る不揮発性半導体メモ
リ装置の製造方法の他の具体例に於ける工程手順に於け
る工程手順の一部を説明する断面図である。
リ装置の製造方法の他の具体例に於ける工程手順に於け
る工程手順の一部を説明する断面図である。
【図１５】図１５は、本発明に係る不揮発性半導体メモ
リ装置の製造方法の他の具体例に於ける工程手順に於け
る工程手順の一部を説明する断面図である。
リ装置の製造方法の他の具体例に於ける工程手順に於け
る工程手順の一部を説明する断面図である。
【図１６】図１６は、本発明に係る不揮発性半導体メモ
リ装置の製造方法の他の具体例に於ける工程手順に於け
る工程手順の一部を説明する断面図である。
リ装置の製造方法の他の具体例に於ける工程手順に於け
る工程手順の一部を説明する断面図である。
【図１７】図１７は、本発明に係る不揮発性半導体メモ
リ装置の製造方法の他の具体例に於ける工程手順に於け
る工程手順の一部を説明する断面図である。
リ装置の製造方法の他の具体例に於ける工程手順に於け
る工程手順の一部を説明する断面図である。
【図１８】図１８は、従来の不揮発性半導体メモリ装置
の構成の一例を示す断面図である。
の構成の一例を示す断面図である。
１…基板 ２…素子分離膜層 ３…第１の導電性膜層、浮遊ゲート ４…第１のゲート絶縁膜 ５…第２の導電性膜層、制御ゲート ６…第２のゲート絶縁膜 ７…レジスト ８…拡散層 ８ａ…ドレイン拡散領域 ８ｂ…ソース拡散領域 ９…配線層 １０…コンタクトホール １１…層間絶縁膜 １２…側面酸化膜 ２０…トレンチ溝 ３０…不揮発性半導体メモリ装置 ３１…溝表面、壁部 ３２…基板表面 ３３…傾斜部 ３５、３６…傾斜部 ３７…溝部の平坦部 ３８…素子分離膜層の低面部
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 G11C 16/04 H01L 27/115 H01L 29/788 H01L 29/792
Claims (13)
- 【請求項１】 半導体基板上に複数の溝を形成する工程
と、 前記複数の溝に絶縁膜を埋込み複数のトレンチ素子分離
層を形成する工程と、前記複数の溝に埋込まれた前記絶
縁膜を取り除く工程と、 前記複数の溝の底面及び側面並びに前記半導体基板の表
面にイオンを注入して前記複数の溝に亘って連続する拡
散層を形成する工程とを備え、前記溝の前記側面は、前
記イオンの注入角度よりも大きい角度を有することを特
徴とする不揮発性半導体メモリの製造方法。 - 【請求項２】 前記溝は等方性ドライエッチングで形成
されることを特徴とする請求項１記載の不揮発性半導体
メモリの製造方法。 - 【請求項３】 半導体基板上に複数の溝を形成する工程
と、 前記複数の溝に絶縁膜を埋込み複数のトレンチ素子分離
層を形成する工程と、 前記トレンチ素子分離層を除去し且つ前記半導体基板の
表面に段差が無くなるように前記トレンチ素子分離層間
の前記半導体基板の表面をエッチングする工程と、 前記エッチングされた前記半導体基板の表面にイオンを
注入して拡散層を形成する工程とを備えることを特徴と
する不揮発性半導体メモリの製造方法。 - 【請求項４】 前記エッチングは、前記半導体基板及び
前記絶縁膜のエッチングレートが同一選択比のガスで行
われることを特徴とする請求項３記載の不揮発性半導体
メモリの製造方法。 - 【請求項５】 前記エッチングは、等方性ドライエッチ
ングであることを特徴とする請求項４記載の不揮発性半
導体メモリの製造方法。 - 【請求項６】 半導体基板上に、それぞれが第１の方向
に延在する複数の溝を形成すると共に、それぞれの前記
溝内に絶縁膜を埋込み複数のトレンチ素子分離層を形成
する工程と、 それぞれが前記第１の方向に延在し、前記トレンチ素子
分離の間の前記半導体基板上に複数の浮遊ゲート膜を形
成する工程と、 全面に導電膜を形成する工程と、 前記導電膜を選択的にエッチングして前記第1の方向と
垂直な第２の方向に延在する複数の制御ゲートを形成
し、且つ前記エッチングの際、前記エッチングされた前
記導電膜下の前記浮遊ゲート膜を除去して複数の浮遊ゲ
ート電極を形成する工程と、 前記浮遊ゲート膜の除去により露出した前記トレンチ素
子分離層の前記絶縁膜を取り除いて前記溝を再生する工
程と、 前記溝の側面及び底面並びに前記溝間の半導体基板の表
面にイオンを注入して前記複数の溝に渡って連続した不
純物領域を前記半導体基板の表面に形成する工程を備
え、前記溝の前記側面は、前記イオンの注入角度よりも
大きい角度を有することを特徴とする不揮発性半導体メ
モリの製造方法。 - 【請求項７】 それぞれが第１の方向に延在するトレン
チ素子分離層を半導体基板上に形成する工程と、それぞ
れが前記第１の方向に延在し、前記トレンチ素子分離の
間の前記半導体基板上に複数の浮遊ゲート膜を形成する
工程と、 全面に導電膜を形成する工程と、 前記導電膜を選択的にエッチングして前記第１の方向と
垂直な第２の方向に延在する複数の制御ゲートを形成
し、且つ前記エッチングの際前記エッチングされた前記
導電膜下の前記浮遊ゲート膜を除去して複数の浮遊ゲー
ト電極を形成する工程と、前記浮遊ゲート膜の除去によ
り露出した前記トレンチ素子分離層を除去し且つ前記半
導体基板の表面に段差が無くなるように前記トレンチ素
子分離層間の前記半導体基板の表面をエッチングする工
程と、 前記エッチングされた前記半導体基板の表面にイオンを
注入して拡散層を形成する工程とを備えることを特徴と
する不揮発性半導体メモリの製造方法。 - 【請求項８】 電気的に書き込み、消去可能な不揮発性
半導体メモリ装置を製造する方法であって、 基板表面に、予め定められた所定の方向に対して、側壁
部がイオン注入角度よりも大なる角度に形成されたトレ
ンチ溝部を、複数本互いに平行に形成する工程、 当該トレンチ溝内に酸化膜を堆積し、トレンチ素子分離
層を形成する工程、 当該基板表面に第１のゲート絶縁膜及び第１の導電性膜
層を順次堆積形成した後、パターニング処理して、当該
トレンチ素子分離層で覆われていない当該基板表面の少
なくとも一部に浮遊ゲートを形成する工程、 当該浮遊ゲート及び当該トレンチ素子分離層の表面に第
２のゲート絶縁膜と第２の導電性膜層を順次堆積形成し
た後、パターニング処理して、当該トレンチ素子分離層
と直交する方向に、当該トレンチ素子分離層表面及び当
該浮遊ゲート表面を交互に被覆する制御ゲートを形成す
る工程、 当該制御ゲートの少なくとも一方の側部に沿って露出し
ている当該基板表面に不純物を注入拡散させて、ドレイ
ン領域を形成する工程、 当該制御ゲート及び当該浮遊ゲートが積層されてなる電
極部の側面に、側面酸化膜を形成すると共に、当該制御
ゲートで被覆されている当該浮遊ゲート以外の当該浮遊
ゲートを除去する工程、 当該制御ゲートの一方の側部に沿って形成されている当
該ドレイン領域をレジストで被覆し、当該レジストと当
該制御ゲートをマスクとして、エッチングを行い、当該
制御ゲートの他方の側部に沿って露出している当該基板
表面に配置された当該トレンチ素子分離層を除去する工
程、 当該レジストを残留させたまま、当該トレンチ素子分離
層を除去した後の、当該凹凸状の当該制御ゲートの他方
の側部に沿って露出している当該基板表面に不純物を、
当該トレンチ素子分離層の側壁部の傾斜角度よりも小さ
いイオン注入角度を用いて注入拡散させて、ソース拡散
層領域を形成する工程、及び 当該基板全面に所定の層間
絶縁膜層を形成した後、当該ドレイン拡散領域の少なく
とも一部にコンタクトホールを形成し、当該コンタクト
ホールに所定のパターンを持つ配線層を接続させる工
程、 とから構成されている不揮発性半導体メモリ装置の製造
方法。 - 【請求項９】 当該基板表面に配置された当該トレンチ
素子分離層を除去する工程に於ける当該エッチングは、
異方性エッチング処理である事を特徴とする請求項８記
載の不揮発性半導体メモリ装置の製造方法。 - 【請求項１０】 電気的に書き込み、消去可能な不揮発
性半導体メモリ装置を製造する方法であって、 基板表面に、予め定められた所定の方向に対して、酸化
膜からなる素子分離膜層を複数本互いに平行に形成する
工程、 当該基板表面に第１のゲート絶縁膜及び第１の導電性膜
層を順次堆積形成した後、パターニング処理して、当該
素子分離膜層で覆われていない当該基板表面の少なくと
も一部に浮遊ゲートを形成する工程、 当該浮遊ゲート及び当該トレンチ素子分離層の表面に第
２のゲート絶縁膜と第２の導電性膜層を順次堆積形成し
た後、パターニング処理して、当該素子分離膜層と直交
する方向に、ドレイン拡散領域形成予定域を当該基板表
面に形成する工程、 当該ドレイン拡散領域形成予定域に不純物を注入拡散さ
せる事によってドレイン拡散領域を形成すると共に、少
なくとも当該浮遊ゲートと当該第２の導電性膜層の側面
に酸化膜を形成する工程、 当該ドレイン拡散領域及びその近傍の当該第２の導電性
膜層表面を、レジストにより被覆すると共に、当該第２
の導電性膜層表面に於けるソース拡散層領域形成予定域
のレジストをエッチング処理する事により、当該ソース
拡散層領域形成予定域上にある当該第２の導電性膜層、
第２のゲート絶縁膜、浮遊ゲート及び第１のゲート絶縁
膜を同時に除去し、当該素子分離膜層と直交する方向
に、当該第２の導電性膜層からなる制御ゲートを形成す
る工程、 当該ソース拡散層領域形成予定域を、更にエッチング処
理する事によって、当該素子分離膜層が消滅する様に当
該素子分離膜層と当該基板を同時に除去して、底面が平
坦な溝を形成し、当該第２の導電性膜による制御ゲート
を形成すると共に、当該ソース拡散層領域形成予定域の
側壁部に、イオン注入角度よりも大きな角度を有する傾
斜部を設ける工程、 当該ソース拡散層領域形成予定域に、不純物をイオン注
入し且つ拡散させる事によって、ソース拡散層領域を形
成する工程、 レジストを剥離した後、当該基板全面に所定の層間絶縁
膜層を形成した後、当該ドレイン拡散領域の少なくとも
一部にコンタクトホールを形成し、当該コンタクトホー
ルに所定のパターンを持つ配線層を接続させる工程、 とから構成されている不揮発性半導体メモリ装置の製造
方法。 - 【請求項１１】 当該第２の導電性膜及び当該浮遊ゲー
トを含む電極群をエッチングして、ソース拡散層領域形
成予定域を形成する工程に於ける当該エッチングは、異
方性エッチング処理である事を特徴とする請求項１０記
載の不揮発性 半導体メモリ装置の製造方法。 - 【請求項１２】 当該ソース拡散層領域形成予定域を形
成する工程に於ける当該基板と当該素子分離膜層をエッ
チングする工程は、当該基板と当該素子分離膜層のそれ
ぞれに対するエッチングレートが同一選択比を持つエッ
チング処理剤を使用する事を特徴とする請求項１０記載
の不揮発性半導体メモリ装置の製造方法。 - 【請求項１３】 当該ソース拡散層領域形成予定域を形
成する工程に於ける当該基板及び当該素子分離膜層に対
するエッチング処理は、等方性ドライエッチングである
事を特徴とする請求項１０記載の不揮発性半導体メモリ
装置の製造方法。
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