JP3147108B2 - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 54
- 238000004519 manufacturing process Methods 0.000 title claims description 21
- 238000000034 method Methods 0.000 title claims description 17
- 239000010410 layer Substances 0.000 claims description 58
- 238000009792 diffusion process Methods 0.000 claims description 55
- 238000002955 isolation Methods 0.000 claims description 45
- 239000000758 substrate Substances 0.000 claims description 32
- 238000005530 etching Methods 0.000 claims description 11
- 238000005468 ion implantation Methods 0.000 claims description 11
- 239000011229 interlayer Substances 0.000 claims description 9
- 150000004767 nitrides Chemical class 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 239000012535 impurity Substances 0.000 description 16
- 229910052785 arsenic Inorganic materials 0.000 description 12
- -1 arsenic ions Chemical class 0.000 description 12
- 150000002500 ions Chemical class 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、フラッシュメモリ
等の半導体記憶装置の製造方法に関し、特に、ソース・
ドレイン拡散層の低抵抗化を図ることができる半導体記
憶装置の製造方法に関する。
等の半導体記憶装置の製造方法に関し、特に、ソース・
ドレイン拡散層の低抵抗化を図ることができる半導体記
憶装置の製造方法に関する。
【０００２】
【従来の技術】従来のフラッシュメモリ等の半導体記憶
装置では、セルサイズ縮小化の技術として、ゲート配線
をマスクにして、自己整合にソース拡散層を形成する技
術（セルフアラインソース；以下、ＳＡＳという。）が
知られている（特公昭６３−４１２２４号公報）。
装置では、セルサイズ縮小化の技術として、ゲート配線
をマスクにして、自己整合にソース拡散層を形成する技
術（セルフアラインソース；以下、ＳＡＳという。）が
知られている（特公昭６３−４１２２４号公報）。
【０００３】また、近時、更なるセルサイズの微細化が
求められ、拡散層分離の縮小化のため、トレンチ分離技
術が注目されつつある。
求められ、拡散層分離の縮小化のため、トレンチ分離技
術が注目されつつある。
【０００４】図１１（ａ）はトレンチ分離型の半導体記
憶装置の製造方法を工程順に示す配置図であり、（ｂ）
は図１１（ａ）のＤ−Ｄ線による断面図であり、（ｃ）
は図１８（ａ）のＥ−Ｅ線による断面図であり、（ｄ）
は図１１（ａ）のＦ−Ｆ線による断面図である。なお、
図１２乃至図１５の（ｂ）乃至（ｄ）は、夫々図１２乃
至１５の（ａ）のＡ−Ａ線、Ｂ−Ｂ線及びＣ−Ｃ線によ
る断面図である。
憶装置の製造方法を工程順に示す配置図であり、（ｂ）
は図１１（ａ）のＤ−Ｄ線による断面図であり、（ｃ）
は図１８（ａ）のＥ−Ｅ線による断面図であり、（ｄ）
は図１１（ａ）のＦ−Ｆ線による断面図である。なお、
図１２乃至図１５の（ｂ）乃至（ｄ）は、夫々図１２乃
至１５の（ａ）のＡ−Ａ線、Ｂ−Ｂ線及びＣ−Ｃ線によ
る断面図である。
【０００５】従来のトレンチ分離型のフラッシュメモリ
の製造方法を説明する。図１１（ａ）乃至（ｄ）に示す
ように、先ず、半導体基板１００にトレンチ分離技術を
使用して、帯状の複数個の拡散層領域１０１と複数個の
トレンチ分離絶縁膜１０２とを交互に形成する。
の製造方法を説明する。図１１（ａ）乃至（ｄ）に示す
ように、先ず、半導体基板１００にトレンチ分離技術を
使用して、帯状の複数個の拡散層領域１０１と複数個の
トレンチ分離絶縁膜１０２とを交互に形成する。
【０００６】次に、図１２（ａ）乃至（ｄ）に示すよう
に、拡散層領域１０１を覆うように、ゲート絶縁膜１０
３を形成する。このゲート絶縁膜１０３の上に浮遊ゲー
ト（以下、ＦＧという。）電極１０４を形成する。次
に、ゲート絶縁膜１０３及びＦＧ電極１０４をパターニ
ングする。
に、拡散層領域１０１を覆うように、ゲート絶縁膜１０
３を形成する。このゲート絶縁膜１０３の上に浮遊ゲー
ト（以下、ＦＧという。）電極１０４を形成する。次
に、ゲート絶縁膜１０３及びＦＧ電極１０４をパターニ
ングする。
【０００７】次に、図１３（ａ）乃至（ｄ）に示すよう
に、半導体基板１００の全面に、例えば、酸化膜と窒化
膜と酸化膜とにより構成される積層膜からなる層間絶縁
膜１０５を形成する。次に、例えば、多結晶シリコン膜
１０６ａとＷＳｉ膜１０６ｂとで構成されるコントロー
ルゲート配線（以下、ＣＧ配線という。）１０６を拡散
層領域１０１の垂直方向に形成する。
に、半導体基板１００の全面に、例えば、酸化膜と窒化
膜と酸化膜とにより構成される積層膜からなる層間絶縁
膜１０５を形成する。次に、例えば、多結晶シリコン膜
１０６ａとＷＳｉ膜１０６ｂとで構成されるコントロー
ルゲート配線（以下、ＣＧ配線という。）１０６を拡散
層領域１０１の垂直方向に形成する。
【０００８】次に、図１４（ａ）乃至（ｄ）に示すよう
に、ＣＧ配線１０６間のソース拡散層１０８形成予定領
域が開口したレジストパターン１０７を形成する。次
に、このレジストパターン１０７及びＣＧ配線１０６を
マスクとして、トレンチ分離絶縁膜１０２をエッチング
する。
に、ＣＧ配線１０６間のソース拡散層１０８形成予定領
域が開口したレジストパターン１０７を形成する。次
に、このレジストパターン１０７及びＣＧ配線１０６を
マスクとして、トレンチ分離絶縁膜１０２をエッチング
する。
【０００９】次に、図１５（ａ）乃至（ｄ）に示すよう
に、トレンチ分離絶縁膜１０２をエッチング除去した後
に、半導体基板１００の全面に、不純物として、例え
ば、ヒ素イオンを半導体基板１００の表面に垂直な方向
に注入して、ソース拡散層１０８を形成する。
に、トレンチ分離絶縁膜１０２をエッチング除去した後
に、半導体基板１００の全面に、不純物として、例え
ば、ヒ素イオンを半導体基板１００の表面に垂直な方向
に注入して、ソース拡散層１０８を形成する。
【００１０】
【発明が解決しようとする課題】しかし、上述のように
形成された半導体記憶装置の構造において、素子分離酸
化膜を除去している部分はトレンチ構造である。このた
め、トレンチ側面１０１ａにヒ素等の不純物が導入され
にくく、ソース拡散層１０８抵抗の増加を招くことにな
る。このソース拡散層１０８抵抗の増加がフラッシュメ
モリのセルデバイス動作、詳しくは書き込みスピードの
劣化及び読み出しスピードの劣化を引き起こすという問
題点がある。
形成された半導体記憶装置の構造において、素子分離酸
化膜を除去している部分はトレンチ構造である。このた
め、トレンチ側面１０１ａにヒ素等の不純物が導入され
にくく、ソース拡散層１０８抵抗の増加を招くことにな
る。このソース拡散層１０８抵抗の増加がフラッシュメ
モリのセルデバイス動作、詳しくは書き込みスピードの
劣化及び読み出しスピードの劣化を引き起こすという問
題点がある。
【００１１】本発明はかかる問題点に鑑みてなされたも
のであって、トレンチ側面に不純物を導入することによ
り、ソース拡散層抵抗の増加を防ぐことができる半導体
記憶装置の製造方法を提供することを目的とする。
のであって、トレンチ側面に不純物を導入することによ
り、ソース拡散層抵抗の増加を防ぐことができる半導体
記憶装置の製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】本願第１発明に係る半導
体記憶装置の製造方法は、半導体基板の表面に複数個の
トレンチ分離絶縁膜を相互間に適長間隔をおいて形成す
る工程と、前記トレンチ分離絶縁膜に挟まれた領域の上
方に選択的に浮遊ゲート電極を形成する工程と、この浮
遊ゲート電極を覆う層間絶縁膜を形成する工程と、前記
浮遊ゲート電極の上方に前記トレンチ分離絶縁膜が延び
る方向に交差する方向に延びる複数個のコントロールゲ
ート配線を形成する工程と、前記コントロールゲート配
線間のソース形成予定領域が開口したレジストパターン
を形成する工程と、前記レジストパターン及び前記コン
トロールゲート配線をマスクとして前記トレンチ分離絶
縁膜をエッチング除去してトレンチを露出させる工程
と、前記レジストパターン及び前記コントロールゲート
配線をマスクとして前記半導体基板に実質的に垂直にイ
オン注入することによりソース拡散層を形成する工程
と、前記レジストパターンを除去した後前記コントロー
ルゲート配線をマスクとして前記半導体基板に実質的に
垂直にイオン注入することによりソースドレイン拡散層
を形成する工程と、前記コントロールゲート配線の側壁
に側壁絶縁膜を形成する工程と、前記コントロールゲー
ト配線及び前記側壁絶縁膜をマスクとして回転イオン注
入することにより前記トレンチの側面にもソース拡散層
を形成する工程と、を有することを特徴とする。
体記憶装置の製造方法は、半導体基板の表面に複数個の
トレンチ分離絶縁膜を相互間に適長間隔をおいて形成す
る工程と、前記トレンチ分離絶縁膜に挟まれた領域の上
方に選択的に浮遊ゲート電極を形成する工程と、この浮
遊ゲート電極を覆う層間絶縁膜を形成する工程と、前記
浮遊ゲート電極の上方に前記トレンチ分離絶縁膜が延び
る方向に交差する方向に延びる複数個のコントロールゲ
ート配線を形成する工程と、前記コントロールゲート配
線間のソース形成予定領域が開口したレジストパターン
を形成する工程と、前記レジストパターン及び前記コン
トロールゲート配線をマスクとして前記トレンチ分離絶
縁膜をエッチング除去してトレンチを露出させる工程
と、前記レジストパターン及び前記コントロールゲート
配線をマスクとして前記半導体基板に実質的に垂直にイ
オン注入することによりソース拡散層を形成する工程
と、前記レジストパターンを除去した後前記コントロー
ルゲート配線をマスクとして前記半導体基板に実質的に
垂直にイオン注入することによりソースドレイン拡散層
を形成する工程と、前記コントロールゲート配線の側壁
に側壁絶縁膜を形成する工程と、前記コントロールゲー
ト配線及び前記側壁絶縁膜をマスクとして回転イオン注
入することにより前記トレンチの側面にもソース拡散層
を形成する工程と、を有することを特徴とする。
【００１３】本願第２発明に係る半導体記憶装置の製造
方法は、半導体基板の表面に複数個のトレンチ分離絶縁
膜を相互間に適長間隔をおいて形成する工程と、前記ト
レンチ分離絶縁膜に挟まれた領域の上方に選択的に浮遊
ゲート電極を形成する工程と、この浮遊ゲート電極を覆
う層間絶縁膜を形成する工程と、前記浮遊ゲート電極の
上方に前記トレンチ分離絶縁膜が延びる方向に交差する
方向に延びる複数個のコントロールゲート配線を形成す
る工程と、前記コントロールゲート配線をマスクとして
前記半導体基板に実質的に垂直にイオン注入することに
よりソースドレイン拡散層を形成する工程と、前記コン
トロールゲート配線の側壁に側壁絶縁膜を形成する工程
と、前記コントロールゲート配線間のソース領域が開口
したレジストパターンを形成する工程と、前記レジスト
パターンをマスクとして前記トレンチ分離絶縁膜をエッ
チング除去してトレンチを露出させる工程と、前記コン
トロールゲート配線をマスクとして回転イオン注入する
ことにより前記トレンチの側面にもソース拡散層を形成
する工程と、を有することを特徴とする。
方法は、半導体基板の表面に複数個のトレンチ分離絶縁
膜を相互間に適長間隔をおいて形成する工程と、前記ト
レンチ分離絶縁膜に挟まれた領域の上方に選択的に浮遊
ゲート電極を形成する工程と、この浮遊ゲート電極を覆
う層間絶縁膜を形成する工程と、前記浮遊ゲート電極の
上方に前記トレンチ分離絶縁膜が延びる方向に交差する
方向に延びる複数個のコントロールゲート配線を形成す
る工程と、前記コントロールゲート配線をマスクとして
前記半導体基板に実質的に垂直にイオン注入することに
よりソースドレイン拡散層を形成する工程と、前記コン
トロールゲート配線の側壁に側壁絶縁膜を形成する工程
と、前記コントロールゲート配線間のソース領域が開口
したレジストパターンを形成する工程と、前記レジスト
パターンをマスクとして前記トレンチ分離絶縁膜をエッ
チング除去してトレンチを露出させる工程と、前記コン
トロールゲート配線をマスクとして回転イオン注入する
ことにより前記トレンチの側面にもソース拡散層を形成
する工程と、を有することを特徴とする。
【００１４】本発明においては、前記トレンチを露出さ
せる工程と前記回転イオン注入の工程との間に、露出し
ている側の側壁絶縁膜上に更に絶縁膜を形成する工程を
有することが好ましい。
せる工程と前記回転イオン注入の工程との間に、露出し
ている側の側壁絶縁膜上に更に絶縁膜を形成する工程を
有することが好ましい。
【００１５】また、本発明においては、前記層間絶縁膜
は、酸化膜と窒化膜と酸化膜が順次積層されてなる積層
膜とすることができ、前記コントロールゲート配線は、
多結晶シリコン膜とＷＳｉ膜との積層膜とすることがで
きる。
は、酸化膜と窒化膜と酸化膜が順次積層されてなる積層
膜とすることができ、前記コントロールゲート配線は、
多結晶シリコン膜とＷＳｉ膜との積層膜とすることがで
きる。
【００１６】本発明においては、トレンチ分離絶縁膜を
エッチング除去した後に、トレンチを露出させ、イオン
を半導体基板に回転注入することにより、トレンチ側面
の適切な位置に不純物を導入することができる。このた
め、トレンチ側面にもソース拡散層が形成され、ソース
拡散層抵抗の低抵抗化を図ることができる。
エッチング除去した後に、トレンチを露出させ、イオン
を半導体基板に回転注入することにより、トレンチ側面
の適切な位置に不純物を導入することができる。このた
め、トレンチ側面にもソース拡散層が形成され、ソース
拡散層抵抗の低抵抗化を図ることができる。
【００１７】
【発明の実施の形態】以下、本発明の実施例について添
付の図面を参照して詳細に説明する。図１乃至図６は本
発明の第１実施例に係る半導体記憶装置の製造方法を工
程順に示す断面図である。図１（ａ）は本発明の第１実
施例に係る半導体記憶装置の製造方法を工程順に示す配
置図であり、（ｂ）は図１（ａ）のＡ−Ａ線による断面
図であり、（ｃ）は図１（ａ）のＢ−Ｂ線による断面図
であり、（ｄ）は図１（ａ）のＣ−Ｃ線による断面図で
ある。なお、図２乃至図６の（ｂ）乃至（ｄ）は、夫々
図２乃至６の（ａ）のＡ−Ａ線、Ｂ−Ｂ線及びＣ−Ｃ線
による断面図である。本実施例の半導体記憶装置はビッ
ト配線層の１つのコンタクト当たり２ビットを有するト
レンチ分離ＮＯＲ型フラッシュメモリセルの構造を示す
ものである。本実施例の半導体記憶装置の製造方法につ
いて図１乃至図６に基づいて説明する。先ず、図１
（ａ）乃至（ｄ）に示すように、例えば、反応性イオン
エッチング（以下、Reactive Ion Etching；ＲＩＥと
いう。）を使用して、半導体基板１の表面にトレンチ
（図示せず）を相互間に適当間隔をおいて複数個形成す
る。次に、このトレンチを例えば、ＳｉＯ2からなるト
レンチ分離絶縁膜３で埋め込む。このようなトレンチ分
離技術を使用して、帯状の拡散層領域２とトレンチ分離
絶縁膜３を複数個形成する。
付の図面を参照して詳細に説明する。図１乃至図６は本
発明の第１実施例に係る半導体記憶装置の製造方法を工
程順に示す断面図である。図１（ａ）は本発明の第１実
施例に係る半導体記憶装置の製造方法を工程順に示す配
置図であり、（ｂ）は図１（ａ）のＡ−Ａ線による断面
図であり、（ｃ）は図１（ａ）のＢ−Ｂ線による断面図
であり、（ｄ）は図１（ａ）のＣ−Ｃ線による断面図で
ある。なお、図２乃至図６の（ｂ）乃至（ｄ）は、夫々
図２乃至６の（ａ）のＡ−Ａ線、Ｂ−Ｂ線及びＣ−Ｃ線
による断面図である。本実施例の半導体記憶装置はビッ
ト配線層の１つのコンタクト当たり２ビットを有するト
レンチ分離ＮＯＲ型フラッシュメモリセルの構造を示す
ものである。本実施例の半導体記憶装置の製造方法につ
いて図１乃至図６に基づいて説明する。先ず、図１
（ａ）乃至（ｄ）に示すように、例えば、反応性イオン
エッチング（以下、Reactive Ion Etching；ＲＩＥと
いう。）を使用して、半導体基板１の表面にトレンチ
（図示せず）を相互間に適当間隔をおいて複数個形成す
る。次に、このトレンチを例えば、ＳｉＯ2からなるト
レンチ分離絶縁膜３で埋め込む。このようなトレンチ分
離技術を使用して、帯状の拡散層領域２とトレンチ分離
絶縁膜３を複数個形成する。
【００１８】次に、図２（ａ）乃至（ｄ）に示すよう
に、拡散層領域２を覆うように、例えば、ＳｉＯ2から
なるゲート絶縁膜４を形成し、その上に、例えば、多結
晶シリコンからなるＦＧ電極５を形成する。このゲート
絶縁膜４及びＦＧ電極５をパターニングする。
に、拡散層領域２を覆うように、例えば、ＳｉＯ2から
なるゲート絶縁膜４を形成し、その上に、例えば、多結
晶シリコンからなるＦＧ電極５を形成する。このゲート
絶縁膜４及びＦＧ電極５をパターニングする。
【００１９】次に、図３（ａ）乃至（ｄ）に示すよう
に、このＦＧ電極５を覆うように、例えば、酸化膜と窒
化膜と酸化膜とで構成される積層膜からなる層間絶縁膜
６を形成する。
に、このＦＧ電極５を覆うように、例えば、酸化膜と窒
化膜と酸化膜とで構成される積層膜からなる層間絶縁膜
６を形成する。
【００２０】次に、例えば、トレンチ分離絶縁膜３が延
びる方向に交差する方向、例えば、直交する方向に延び
る複数個の多結晶シリコン膜７ａとＷＳｉ膜７ｂとの積
層膜で構成されるＣＧ配線７をＦＧ電極５の上方に形成
する。
びる方向に交差する方向、例えば、直交する方向に延び
る複数個の多結晶シリコン膜７ａとＷＳｉ膜７ｂとの積
層膜で構成されるＣＧ配線７をＦＧ電極５の上方に形成
する。
【００２１】次に、ソース拡散層９ａを形成するため、
図４（ａ）乃至（ｄ）に示すように、ＣＧ配線７間のソ
ース形成予定領域が開口したレジストパターン８を形成
する。そして、このレジストパターン８及びＣＧ配線７
をマスクとしてトレンチ分離絶縁膜３をエッチングし、
トレンチ３ａを露出させる。
図４（ａ）乃至（ｄ）に示すように、ＣＧ配線７間のソ
ース形成予定領域が開口したレジストパターン８を形成
する。そして、このレジストパターン８及びＣＧ配線７
をマスクとしてトレンチ分離絶縁膜３をエッチングし、
トレンチ３ａを露出させる。
【００２２】次に、図５（ａ）乃至（ｄ）に示すよう
に、トレンチ分離絶縁膜３をエッチング除去した後、半
導体基板１の表面に垂直な方向に、不純物として、例え
ば、ヒ素イオンを半導体基板１に注入し、ソース拡散層
９ａを形成する。
に、トレンチ分離絶縁膜３をエッチング除去した後、半
導体基板１の表面に垂直な方向に、不純物として、例え
ば、ヒ素イオンを半導体基板１に注入し、ソース拡散層
９ａを形成する。
【００２３】次に、レジストパターン８を剥離した後、
ＣＧ配線７をマスクとして、半導体基板１の全面に、例
えば、ヒ素イオンを注入して、ソース・ドレイン拡散層
９を形成する。そして、半導体基板１全面に酸化膜等の
絶縁膜を成長させ、エッチバックを行い、ＣＧ配線７側
面のみ側壁絶縁膜１０を残存させる。即ち、ＣＧ配線７
の両側側壁に側壁絶縁膜１０を形成する。
ＣＧ配線７をマスクとして、半導体基板１の全面に、例
えば、ヒ素イオンを注入して、ソース・ドレイン拡散層
９を形成する。そして、半導体基板１全面に酸化膜等の
絶縁膜を成長させ、エッチバックを行い、ＣＧ配線７側
面のみ側壁絶縁膜１０を残存させる。即ち、ＣＧ配線７
の両側側壁に側壁絶縁膜１０を形成する。
【００２４】次に、図６（ａ）乃至（ｄ）に示すよう
に、半導体基板１を回転させて、この半導体基板１の全
面に、例えば、ヒ素イオンの回転斜め注入を行う。この
ことによりトレンチ側面３ｂにも、不純物として、例え
ば、ヒ素を導入し、トレンチ側面３ｂにもソース拡散層
９ａを形成する。
に、半導体基板１を回転させて、この半導体基板１の全
面に、例えば、ヒ素イオンの回転斜め注入を行う。この
ことによりトレンチ側面３ｂにも、不純物として、例え
ば、ヒ素を導入し、トレンチ側面３ｂにもソース拡散層
９ａを形成する。
【００２５】次に、半導体基板１の全面に配線分離膜
（図示せず）を形成した後、パターニングを行い、ソー
ス拡散層９ａを挟む２つのＦＧ電極５を１組として、１
組毎に区画するようにソース・ドレイン領域９にコンタ
クト部（図示せず）を形成する。
（図示せず）を形成した後、パターニングを行い、ソー
ス拡散層９ａを挟む２つのＦＧ電極５を１組として、１
組毎に区画するようにソース・ドレイン領域９にコンタ
クト部（図示せず）を形成する。
【００２６】次に、このコンタクト部を埋め込むように
ビット配線層（図示せず）を形成する。以上のことによ
り、ビット配線層の１つのコンタクト当たり２ビットを
有するトレンチ分離ＮＯＲ型フラッシュメモリセルを形
成することができる。
ビット配線層（図示せず）を形成する。以上のことによ
り、ビット配線層の１つのコンタクト当たり２ビットを
有するトレンチ分離ＮＯＲ型フラッシュメモリセルを形
成することができる。
【００２７】上述のように、本実施例においては、トレ
ンチ分離絶縁膜３をエッチングにより除去した後に、ト
レンチ３ａに不純物としてヒ素イオンを半導体基板１に
回転斜め注入することにより、トレンチ側面３ｂの適切
な位置に不純物を導入することができる。このため、ト
レンチ側面３ｂにもソース拡散層９ａが形成され、ソー
ス拡散層９ａ抵抗の低抵抗化を図ることができる。
ンチ分離絶縁膜３をエッチングにより除去した後に、ト
レンチ３ａに不純物としてヒ素イオンを半導体基板１に
回転斜め注入することにより、トレンチ側面３ｂの適切
な位置に不純物を導入することができる。このため、ト
レンチ側面３ｂにもソース拡散層９ａが形成され、ソー
ス拡散層９ａ抵抗の低抵抗化を図ることができる。
【００２８】また、ソース拡散層９ａ形成するときに回
転斜めイオン注入する場合において、ＦＧ電極５の両側
面は側壁絶縁膜１０で保護されているため、ソース・ド
レイン拡散層９間に形成されているチャネル領域への不
純物の注入を防止することができる。このため、パンチ
スルーを防止することができる。
転斜めイオン注入する場合において、ＦＧ電極５の両側
面は側壁絶縁膜１０で保護されているため、ソース・ド
レイン拡散層９間に形成されているチャネル領域への不
純物の注入を防止することができる。このため、パンチ
スルーを防止することができる。
【００２９】本発明の第２実施例について図７及び図８
に基づいて説明する。なお、図１乃至図６に示す第１実
施例と同一構成物には同一符号を付しその詳細な説明は
省略する。図７（ａ）は本発明の第２実施例に係る半導
体記憶装置の製造方法を工程順に示す配置図であり、
（ｂ）は図７（ａ）のＡ−Ａ線による断面図であり、
（ｃ）は図７（ａ）のＢ−Ｂ線による断面図であり、
（ｄ）は図７（ａ）のＣ−Ｃ線による断面図である。な
お、図８の（ｂ）乃至（ｄ）は、夫々図８の（ａ）のＡ
−Ａ線、Ｂ−Ｂ線及びＣ−Ｃ線による断面図である。
に基づいて説明する。なお、図１乃至図６に示す第１実
施例と同一構成物には同一符号を付しその詳細な説明は
省略する。図７（ａ）は本発明の第２実施例に係る半導
体記憶装置の製造方法を工程順に示す配置図であり、
（ｂ）は図７（ａ）のＡ−Ａ線による断面図であり、
（ｃ）は図７（ａ）のＢ−Ｂ線による断面図であり、
（ｄ）は図７（ａ）のＣ−Ｃ線による断面図である。な
お、図８の（ｂ）乃至（ｄ）は、夫々図８の（ａ）のＡ
−Ａ線、Ｂ−Ｂ線及びＣ−Ｃ線による断面図である。
【００３０】本実施例においては、第１実施例と比較し
て、トレンチ分離技術を使用して、帯状の拡散層領域２
及びトレンチ分離絶縁膜３を複数個形成する工程まで、
即ち、図１乃至図３に示す第１実施例の工程と同様であ
る。それ以降の工程について説明する。
て、トレンチ分離技術を使用して、帯状の拡散層領域２
及びトレンチ分離絶縁膜３を複数個形成する工程まで、
即ち、図１乃至図３に示す第１実施例の工程と同様であ
る。それ以降の工程について説明する。
【００３１】本実施例においては、図７（ａ）乃至
（ｄ）に示すように、ＣＧ配線７をマスクとして、半導
体基板１の全面に、不純物として、例えば、ヒ素イオン
を半導体基板１の表面に垂直な方向に注入して、ソ−ス
・ドレイン拡散層９を形成する。
（ｄ）に示すように、ＣＧ配線７をマスクとして、半導
体基板１の全面に、不純物として、例えば、ヒ素イオン
を半導体基板１の表面に垂直な方向に注入して、ソ−ス
・ドレイン拡散層９を形成する。
【００３２】次に、例えば、酸化膜又は窒化膜からなる
絶縁膜を成長させ、エッチバックを行い、ＣＧ配線７側
面のみに側壁絶縁膜１０を形成する。
絶縁膜を成長させ、エッチバックを行い、ＣＧ配線７側
面のみに側壁絶縁膜１０を形成する。
【００３３】次に、図８（ａ）乃至（ｄ）に示すよう
に、ＣＧ配線７間のソース拡散層９ａが開口したレジス
トパターン８を形成する。その後、このレジストパター
ン８をマスクとして、トレンチ分離絶縁膜３をエッチン
グ除去する。次に、トレンチ分離絶縁膜３をエッチング
除去した後、不純物として、例えば、ヒ素イオンを半導
体基板１に回転斜め注入を行い、トレンチ側面３ｂにも
不純物を導入させ、トレンチ側面３ｂにもソース拡散層
９ａを形成する。
に、ＣＧ配線７間のソース拡散層９ａが開口したレジス
トパターン８を形成する。その後、このレジストパター
ン８をマスクとして、トレンチ分離絶縁膜３をエッチン
グ除去する。次に、トレンチ分離絶縁膜３をエッチング
除去した後、不純物として、例えば、ヒ素イオンを半導
体基板１に回転斜め注入を行い、トレンチ側面３ｂにも
不純物を導入させ、トレンチ側面３ｂにもソース拡散層
９ａを形成する。
【００３４】上述のように、本実施例においては、ＣＧ
配線７間のソース拡散層９ａが開口したレジストパター
ン８を形成して、トレンチ分離絶縁膜３を除去した後
に、トレンチ側面３ｂにもイオン注入を行うことによ
り、トレンチ側面３ｂにもソース拡散層９ａを形成する
ことができる。このため、ソース拡散層９ａを低抵抗化
することができる。また、第１実施例と比較して、工程
数を減らすことができる。
配線７間のソース拡散層９ａが開口したレジストパター
ン８を形成して、トレンチ分離絶縁膜３を除去した後
に、トレンチ側面３ｂにもイオン注入を行うことによ
り、トレンチ側面３ｂにもソース拡散層９ａを形成する
ことができる。このため、ソース拡散層９ａを低抵抗化
することができる。また、第１実施例と比較して、工程
数を減らすことができる。
【００３５】本発明の第３実施例について、図９乃至図
１０に基づいて説明する。なお、図１乃至図６に示す第
１実施例と同一構成物には同一符号を付しその詳細な説
明は省略する。図９（ａ）は本発明の第３実施例に係る
半導体記憶装置の製造方法を工程順に示す配置図であ
り、（ｂ）は図９（ａ）のＡ−Ａ線による断面図であ
り、（ｃ）は図９（ａ）のＢ−Ｂ線による断面図であ
り、（ｄ）は図９（ａ）のＣ−Ｃ線による断面図であ
る。なお、図１０の（ｂ）乃至（ｄ）は、夫々図１０の
（ａ）のＡ−Ａ線、Ｂ−Ｂ線及びＣ−Ｃ線による断面図
である。
１０に基づいて説明する。なお、図１乃至図６に示す第
１実施例と同一構成物には同一符号を付しその詳細な説
明は省略する。図９（ａ）は本発明の第３実施例に係る
半導体記憶装置の製造方法を工程順に示す配置図であ
り、（ｂ）は図９（ａ）のＡ−Ａ線による断面図であ
り、（ｃ）は図９（ａ）のＢ−Ｂ線による断面図であ
り、（ｄ）は図９（ａ）のＣ−Ｃ線による断面図であ
る。なお、図１０の（ｂ）乃至（ｄ）は、夫々図１０の
（ａ）のＡ−Ａ線、Ｂ−Ｂ線及びＣ−Ｃ線による断面図
である。
【００３６】本実施例においては、第１実施例と比較し
て、トレンチ分離技術を使用して、帯状の拡散層領域２
を複数個形成する工程までは、図１乃至図３に示す第１
実施例の工程と同様である。また、この工程の次の工程
は、図７に示す第２実施例の工程と同様である。これ以
降の工程について説明する。
て、トレンチ分離技術を使用して、帯状の拡散層領域２
を複数個形成する工程までは、図１乃至図３に示す第１
実施例の工程と同様である。また、この工程の次の工程
は、図７に示す第２実施例の工程と同様である。これ以
降の工程について説明する。
【００３７】本実施例においては、酸化膜又は窒化膜等
の絶縁膜を半導体基板１の表面に成長させ、エッチバッ
クを行い、ソース拡散層９ａ側のＣＧ配線７の側壁と、
これと反対側のＣＧ配線７の側壁とに、夫々大きさの異
なる側壁絶縁膜１０、１０ａを形成する。
の絶縁膜を半導体基板１の表面に成長させ、エッチバッ
クを行い、ソース拡散層９ａ側のＣＧ配線７の側壁と、
これと反対側のＣＧ配線７の側壁とに、夫々大きさの異
なる側壁絶縁膜１０、１０ａを形成する。
【００３８】次に、図９（ａ）乃至（ｄ）に示すよう
に、ＣＧ配線７間のソース拡散層９ａ領域が開口したレ
ジストパターン８を形成する。
に、ＣＧ配線７間のソース拡散層９ａ領域が開口したレ
ジストパターン８を形成する。
【００３９】次に、このレジストパターン８をマスクと
して、トレンチ分離絶縁膜３をエッチング除去し、トレ
ンチ３ａを露出させる。
して、トレンチ分離絶縁膜３をエッチング除去し、トレ
ンチ３ａを露出させる。
【００４０】次に、図１０（ａ）乃至（ｄ）に示すよう
に、再度、半導体基板１の全面に酸化膜等の絶縁膜を成
長させた後エッチバックを行い、ＣＧ配線７の側壁のみ
側壁絶縁膜１０ｂ、１０ｃを残存させる。即ち、ＣＧ配
線７の両側側壁に大きさの異なる側壁絶縁膜１０ｂ、１
０ｃを形成する。そして、不純物として、例えば、ヒ素
イオンを半導体基板１に回転斜め注入を行い、トレンチ
側面３ｂにも不純物を導入させ、トレンチ側面３ｂにソ
ース拡散層９ａを形成する。
に、再度、半導体基板１の全面に酸化膜等の絶縁膜を成
長させた後エッチバックを行い、ＣＧ配線７の側壁のみ
側壁絶縁膜１０ｂ、１０ｃを残存させる。即ち、ＣＧ配
線７の両側側壁に大きさの異なる側壁絶縁膜１０ｂ、１
０ｃを形成する。そして、不純物として、例えば、ヒ素
イオンを半導体基板１に回転斜め注入を行い、トレンチ
側面３ｂにも不純物を導入させ、トレンチ側面３ｂにソ
ース拡散層９ａを形成する。
【００４１】上述のように、本実施例においては、ソー
ス拡散層９ａ側に形成された側壁絶縁膜１０ｂをソース
拡散層９ａ側とは反対側に形成された側壁絶縁膜１０ｃ
よりも小さく形成することにより、チャネル領域への不
純物の注入を防止することができると共に、ソース拡散
層９ａ領域に第１実施例と比較して、不純物イオンを注
入しやすくなり、ソース拡散層９ａの低抵抗化を図るこ
とができる。
ス拡散層９ａ側に形成された側壁絶縁膜１０ｂをソース
拡散層９ａ側とは反対側に形成された側壁絶縁膜１０ｃ
よりも小さく形成することにより、チャネル領域への不
純物の注入を防止することができると共に、ソース拡散
層９ａ領域に第１実施例と比較して、不純物イオンを注
入しやすくなり、ソース拡散層９ａの低抵抗化を図るこ
とができる。
【００４２】上述のいずれの実施例においても、ソース
拡散層９ａを形成するために不純物を導入する際に、ソ
ース側に側壁絶縁膜１０を形成した後に、回転斜めイオ
ン注入を行い、トレンチ側面３ｂに不純物を導入する構
成としたが、本発明においては、特にこれに限定される
ものではなく、ソース拡散層９ａではなくドレイン拡散
層とすることもできる。
拡散層９ａを形成するために不純物を導入する際に、ソ
ース側に側壁絶縁膜１０を形成した後に、回転斜めイオ
ン注入を行い、トレンチ側面３ｂに不純物を導入する構
成としたが、本発明においては、特にこれに限定される
ものではなく、ソース拡散層９ａではなくドレイン拡散
層とすることもできる。
【００４３】
【発明の効果】以上詳述したように本発明においては、
トレンチ分離絶縁膜をエッチング除去した後に、トレン
チを露出させ、イオンを半導体基板に回転注入すること
により、トレンチ側面の適切な位置に不純物を導入する
ことができる。このため、トレンチ側面にもソース拡散
層が形成され、ソース拡散層抵抗の低抵抗化を図ること
ができる。従って、フラッシュメモリ等の半導体記憶装
置の書込み及び読み出し速度の劣化等を防止することが
できる。
トレンチ分離絶縁膜をエッチング除去した後に、トレン
チを露出させ、イオンを半導体基板に回転注入すること
により、トレンチ側面の適切な位置に不純物を導入する
ことができる。このため、トレンチ側面にもソース拡散
層が形成され、ソース拡散層抵抗の低抵抗化を図ること
ができる。従って、フラッシュメモリ等の半導体記憶装
置の書込み及び読み出し速度の劣化等を防止することが
できる。
【図１】（ａ）は本発明の第１実施例に係る半導体記憶
装置の製造方法を工程順に示す配置図であり、（ｂ）は
図１（ａ）のＡ−Ａ線による断面図であり、（ｃ）は図
１（ａ）のＢ−Ｂ線による断面図であり、（ｄ）は図１
（ａ）のＣ−Ｃ線による断面図である。
装置の製造方法を工程順に示す配置図であり、（ｂ）は
図１（ａ）のＡ−Ａ線による断面図であり、（ｃ）は図
１（ａ）のＢ−Ｂ線による断面図であり、（ｄ）は図１
（ａ）のＣ−Ｃ線による断面図である。
【図２】（ａ）乃至（ｄ）は、図１の次の工程を示す図
であって、（ａ）は配置図であり、（ｂ）は図２（ａ）
のＡ−Ａ線による断面図であり、（ｃ）は図２（ａ）の
Ｂ−Ｂ線による断面図であり、（ｄ）は図２（ａ）のＣ
−Ｃ線による断面図である。
であって、（ａ）は配置図であり、（ｂ）は図２（ａ）
のＡ−Ａ線による断面図であり、（ｃ）は図２（ａ）の
Ｂ−Ｂ線による断面図であり、（ｄ）は図２（ａ）のＣ
−Ｃ線による断面図である。
【図３】（ａ）乃至（ｄ）は、図２の次の工程を示す図
であって、（ａ）は配置図であり、（ｂ）は図３（ａ）
のＡ−Ａ線による断面図であり、（ｃ）は図３（ａ）の
Ｂ−Ｂ線による断面図であり、（ｄ）は図３（ａ）のＣ
−Ｃ線による断面図である。
であって、（ａ）は配置図であり、（ｂ）は図３（ａ）
のＡ−Ａ線による断面図であり、（ｃ）は図３（ａ）の
Ｂ−Ｂ線による断面図であり、（ｄ）は図３（ａ）のＣ
−Ｃ線による断面図である。
【図４】（ａ）乃至（ｄ）は、図３の次の工程を示す図
であって、（ａ）は配置図であり、（ｂ）は図４（ａ）
のＡ−Ａ線による断面図であり、（ｃ）は図４（ａ）の
Ｂ−Ｂ線による断面図であり、（ｄ）は図４（ａ）のＣ
−Ｃ線による断面図である。
であって、（ａ）は配置図であり、（ｂ）は図４（ａ）
のＡ−Ａ線による断面図であり、（ｃ）は図４（ａ）の
Ｂ−Ｂ線による断面図であり、（ｄ）は図４（ａ）のＣ
−Ｃ線による断面図である。
【図５】（ａ）乃至（ｄ）は、図４の次の工程を示す図
であって、（ａ）は配置図であり、（ｂ）は図５（ａ）
のＡ−Ａ線による断面図であり、（ｃ）は図５（ａ）の
Ｂ−Ｂ線による断面図であり、（ｄ）は図５（ａ）のＣ
−Ｃ線による断面図である。
であって、（ａ）は配置図であり、（ｂ）は図５（ａ）
のＡ−Ａ線による断面図であり、（ｃ）は図５（ａ）の
Ｂ−Ｂ線による断面図であり、（ｄ）は図５（ａ）のＣ
−Ｃ線による断面図である。
【図６】（ａ）乃至（ｄ）は、図５の次の工程を示す図
であって、（ａ）は配置図であり、（ｂ）は図６（ａ）
のＡ−Ａ線による断面図であり、（ｃ）は図６（ａ）の
Ｂ−Ｂ線による断面図であり、（ｄ）は図６（ａ）のＣ
−Ｃ線による断面図である。
であって、（ａ）は配置図であり、（ｂ）は図６（ａ）
のＡ−Ａ線による断面図であり、（ｃ）は図６（ａ）の
Ｂ−Ｂ線による断面図であり、（ｄ）は図６（ａ）のＣ
−Ｃ線による断面図である。
【図７】（ａ）は本発明の第２実施例に係る半導体記憶
装置の製造方法を工程順に示す配置図であり、（ｂ）は
図７（ａ）のＡ−Ａ線による断面図であり、（ｃ）は図
７（ａ）のＢ−Ｂ線による断面図であり、（ｄ）は図７
（ａ）のＣ−Ｃ線による断面図である。
装置の製造方法を工程順に示す配置図であり、（ｂ）は
図７（ａ）のＡ−Ａ線による断面図であり、（ｃ）は図
７（ａ）のＢ−Ｂ線による断面図であり、（ｄ）は図７
（ａ）のＣ−Ｃ線による断面図である。
【図８】（ａ）乃至（ｄ）は、図７の次の工程を示す図
であって、（ａ）は配置図であり、（ｂ）は図８（ａ）
のＡ−Ａ線による断面図であり、（ｃ）は図８（ａ）の
Ｂ−Ｂ線による断面図であり、（ｄ）は図８（ａ）のＣ
−Ｃ線による断面図である。
であって、（ａ）は配置図であり、（ｂ）は図８（ａ）
のＡ−Ａ線による断面図であり、（ｃ）は図８（ａ）の
Ｂ−Ｂ線による断面図であり、（ｄ）は図８（ａ）のＣ
−Ｃ線による断面図である。
【図９】（ａ）は本発明の第３実施例に係る半導体記憶
装置の製造方法を工程順に示す配置図であり、（ｂ）は
図９（ａ）のＡ−Ａ線による断面図であり、（ｃ）は図
９（ａ）のＢ−Ｂ線による断面図であり、（ｄ）は図９
（ａ）のＣ−Ｃ線による断面図である。
装置の製造方法を工程順に示す配置図であり、（ｂ）は
図９（ａ）のＡ−Ａ線による断面図であり、（ｃ）は図
９（ａ）のＢ−Ｂ線による断面図であり、（ｄ）は図９
（ａ）のＣ−Ｃ線による断面図である。
【図１０】（ａ）乃至（ｄ）は、図９の次の工程を示す
図であって、（ａ）は配置図であり、（ｂ）は図１０
（ａ）のＡ−Ａ線による断面図であり、（ｃ）は図１０
（ａ）のＢ−Ｂ線による断面図であり、（ｄ）は図１０
（ａ）のＣ−Ｃ線による断面図である。
図であって、（ａ）は配置図であり、（ｂ）は図１０
（ａ）のＡ−Ａ線による断面図であり、（ｃ）は図１０
（ａ）のＢ−Ｂ線による断面図であり、（ｄ）は図１０
（ａ）のＣ−Ｃ線による断面図である。
【図１１】（ａ）は従来のトレンチ分離型の半導体記憶
装置の製造方法を工程順に示す配置図であり、（ｂ）は
図１１（ａ）のＤ−Ｄ線による断面図であり、（ｃ）は
図１１（ａ）のＥ−Ｅ線による断面図であり、（ｄ）は
図１１（ａ）のＦ−Ｆ線による断面図である。
装置の製造方法を工程順に示す配置図であり、（ｂ）は
図１１（ａ）のＤ−Ｄ線による断面図であり、（ｃ）は
図１１（ａ）のＥ−Ｅ線による断面図であり、（ｄ）は
図１１（ａ）のＦ−Ｆ線による断面図である。
【図１２】（ａ）乃至（ｄ）は、図１１の次の工程を示
す図であって、（ａ）は配置図であり、（ｂ）は図１２
（ａ）のＤ−Ｄ線による断面図であり、（ｃ）は図１２
（ａ）のＥ−Ｅ線による断面図であり、（ｄ）は図１２
（ａ）のＦ−Ｆ線による断面図である。
す図であって、（ａ）は配置図であり、（ｂ）は図１２
（ａ）のＤ−Ｄ線による断面図であり、（ｃ）は図１２
（ａ）のＥ−Ｅ線による断面図であり、（ｄ）は図１２
（ａ）のＦ−Ｆ線による断面図である。
【図１３】（ａ）乃至（ｄ）は、図１２の次の工程を示
す図であって、（ａ）は配置図であり、（ｂ）は図１３
（ａ）のＤ−Ｄ線による断面図であり、（ｃ）は図１３
（ａ）のＥ−Ｅ線による断面図であり、（ｄ）は図１３
（ａ）のＦ−Ｆ線による断面図である。
す図であって、（ａ）は配置図であり、（ｂ）は図１３
（ａ）のＤ−Ｄ線による断面図であり、（ｃ）は図１３
（ａ）のＥ−Ｅ線による断面図であり、（ｄ）は図１３
（ａ）のＦ−Ｆ線による断面図である。
【図１４】（ａ）乃至（ｄ）は、図１３の次の工程を示
す図であって、（ａ）は配置図であり、（ｂ）は図１４
（ａ）のＤ−Ｄ線による断面図であり、（ｃ）は図１４
（ａ）のＥ−Ｅ線による断面図であり、（ｄ）は図１４
（ａ）のＦ−Ｆ線による断面図である。
す図であって、（ａ）は配置図であり、（ｂ）は図１４
（ａ）のＤ−Ｄ線による断面図であり、（ｃ）は図１４
（ａ）のＥ−Ｅ線による断面図であり、（ｄ）は図１４
（ａ）のＦ−Ｆ線による断面図である。
【図１５】（ａ）乃至（ｄ）は、図１４の次の工程を示
す図であって、（ａ）は配置図であり、（ｂ）は図１５
（ａ）のＤ−Ｄ線による断面図であり、（ｃ）は図１５
（ａ）のＥ−Ｅ線による断面図であり、（ｄ）は図１５
（ａ）のＦ−Ｆ線による断面図である。
す図であって、（ａ）は配置図であり、（ｂ）は図１５
（ａ）のＤ−Ｄ線による断面図であり、（ｃ）は図１５
（ａ）のＥ−Ｅ線による断面図であり、（ｄ）は図１５
（ａ）のＦ−Ｆ線による断面図である。
【符号の説明】 １、１００；半導体基板 ２、１０１；拡散層領域 ３、１０２；トレンチ絶縁膜 ３ａ；トレンチ ３ｂ、１０１ａ；トレンチ側面 ４、１０３；ゲート絶縁膜 ５、１０４；ＦＧ電極 ６、１０５；層間絶縁膜 ７、１０６；ＣＧ配線 ７ａ、１０６ａ；多結晶シリコン膜 ７ｂ、１０６ｂ；ＷＳｉ膜 ８、１０７；レジストパターン ９；ソース・ドレイン拡散層 ９ａ、１０８；ソース拡散層 １０、１０ａ、１０ｂ、１０ｃ；側壁絶縁膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (5)
- 【請求項１】 半導体基板の表面に複数個のトレンチ分
離絶縁膜を相互間に適長間隔をおいて形成する工程と、
前記トレンチ分離絶縁膜に挟まれた領域の上方に選択的
に浮遊ゲート電極を形成する工程と、この浮遊ゲート電
極を覆う層間絶縁膜を形成する工程と、前記浮遊ゲート
電極の上方に前記トレンチ分離絶縁膜が延びる方向に交
差する方向に延びる複数個のコントロールゲート配線を
形成する工程と、前記コントロールゲート配線間のソー
ス形成予定領域が開口したレジストパターンを形成する
工程と、前記レジストパターン及び前記コントロールゲ
ート配線をマスクとして前記トレンチ分離絶縁膜をエッ
チング除去してトレンチを露出させる工程と、前記レジ
ストパターン及び前記コントロールゲート配線をマスク
として前記半導体基板に実質的に垂直にイオン注入する
ことによりソース拡散層を形成する工程と、前記レジス
トパターンを除去した後前記コントロールゲート配線を
マスクとして前記半導体基板に実質的に垂直にイオン注
入することによりソースドレイン拡散層を形成する工程
と、前記コントロールゲート配線の側壁に側壁絶縁膜を
形成する工程と、前記コントロールゲート配線及び前記
側壁絶縁膜をマスクとして回転イオン注入することによ
り前記トレンチの側面にもソース拡散層を形成する工程
と、を有することを特徴とする半導体記憶装置の製造方
法。 - 【請求項２】 半導体基板の表面に複数個のトレンチ分
離絶縁膜を相互間に適長間隔をおいて形成する工程と、
前記トレンチ分離絶縁膜に挟まれた領域の上方に選択的
に浮遊ゲート電極を形成する工程と、この浮遊ゲート電
極を覆う層間絶縁膜を形成する工程と、前記浮遊ゲート
電極の上方に前記トレンチ分離絶縁膜が延びる方向に交
差する方向に延びる複数個のコントロールゲート配線を
形成する工程と、前記コントロールゲート配線をマスク
として前記半導体基板に実質的に垂直にイオン注入する
ことによりソースドレイン拡散層を形成する工程と、前
記コントロールゲート配線の側壁に側壁絶縁膜を形成す
る工程と、前記コントロールゲート配線間のソース領域
が開口したレジストパターンを形成する工程と、前記レ
ジストパターンをマスクとして前記トレンチ分離絶縁膜
をエッチング除去してトレンチを露出させる工程と、前
記コントロールゲート配線をマスクとして回転イオン注
入することにより前記トレンチの側面にもソース拡散層
を形成する工程と、を有することを特徴とする半導体記
憶装置の製造方法。 - 【請求項３】 前記トレンチを露出させる工程と前記回
転イオン注入の工程との間に、露出している側の側壁絶
縁膜上に更に絶縁膜を形成する工程を有することを特徴
とする請求項２に記載の半導体記憶装置の製造方法。 - 【請求項４】 前記層間絶縁膜は、酸化膜と窒化膜と酸
化膜が順次積層されてなる積層膜からなることを特徴と
する請求項１乃至３のいずれか１項に記載の半導体記憶
装置の製造方法。 - 【請求項５】 前記コントロールゲート配線は、多結晶
シリコン膜とＷＳｉ膜との積層膜からなることを特徴と
する請求項１乃至４のいずれか１項に記載の半導体記憶
装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01254199A JP3147108B2 (ja) | 1999-01-20 | 1999-01-20 | 半導体記憶装置の製造方法 |
| KR1020000002532A KR100348834B1 (ko) | 1999-01-20 | 2000-01-20 | 반도체 기억 장치의 제조 방법 |
| US09/487,989 US6413843B1 (en) | 1999-01-20 | 2000-01-20 | Method of forming a semiconductor memory device having source/drain diffusion layers with a reduced resistance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01254199A JP3147108B2 (ja) | 1999-01-20 | 1999-01-20 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000216270A JP2000216270A (ja) | 2000-08-04 |
| JP3147108B2 true JP3147108B2 (ja) | 2001-03-19 |
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ID=11808206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01254199A Expired - Fee Related JP3147108B2 (ja) | 1999-01-20 | 1999-01-20 | 半導体記憶装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6413843B1 (ja) |
| JP (1) | JP3147108B2 (ja) |
| KR (1) | KR100348834B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7078763B2 (en) | 2003-02-26 | 2006-07-18 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device including improved gate electrode |
| US7122858B2 (en) | 2003-02-26 | 2006-10-17 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device including improved gate electrode |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002134634A (ja) | 2000-10-25 | 2002-05-10 | Nec Corp | 半導体装置及びその製造方法 |
| JP2003037193A (ja) * | 2001-07-25 | 2003-02-07 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置およびその製造方法 |
| JP2003133444A (ja) | 2001-08-10 | 2003-05-09 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| US6737703B1 (en) * | 2002-03-12 | 2004-05-18 | Advanced Micro Devices, Inc. | Memory array with buried bit lines |
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| JP2005260071A (ja) | 2004-03-12 | 2005-09-22 | Sharp Corp | 半導体記憶装置の製造方法 |
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| JP5608313B2 (ja) * | 2007-03-16 | 2014-10-15 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置の製造方法 |
| KR100970255B1 (ko) * | 2007-04-09 | 2010-07-16 | 삼성전자주식회사 | 반도체 메모리 소자의 제조 방법 |
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| CN110544693B (zh) * | 2018-05-29 | 2024-05-17 | 长鑫存储技术有限公司 | 半导体存储单元的制造方法及半导体存储单元 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5087584A (en) * | 1990-04-30 | 1992-02-11 | Intel Corporation | Process for fabricating a contactless floating gate memory array utilizing wordline trench vias |
| JP2957283B2 (ja) * | 1990-12-06 | 1999-10-04 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法及び半導体装置 |
| US5278438A (en) * | 1991-12-19 | 1994-01-11 | North American Philips Corporation | Electrically erasable and programmable read-only memory with source and drain regions along sidewalls of a trench structure |
| JP3100759B2 (ja) * | 1992-06-05 | 2000-10-23 | 株式会社東芝 | 不揮発性半導体記憶装置の製造方法 |
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| JPH10223770A (ja) * | 1997-02-10 | 1998-08-21 | Toshiba Corp | 半導体装置及びその製造方法 |
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1999
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-
2000
- 2000-01-20 US US09/487,989 patent/US6413843B1/en not_active Expired - Fee Related
- 2000-01-20 KR KR1020000002532A patent/KR100348834B1/ko not_active IP Right Cessation
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| US7298006B2 (en) | 2003-02-26 | 2007-11-20 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device including improved gate electrode |
| US7521749B2 (en) | 2003-02-26 | 2009-04-21 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device including improved gate electrode |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100348834B1 (ko) | 2002-08-17 |
| US6413843B1 (en) | 2002-07-02 |
| JP2000216270A (ja) | 2000-08-04 |
| KR20000053531A (ko) | 2000-08-25 |
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Legal Events
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080112 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090112 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100112 Year of fee payment: 9 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110112 Year of fee payment: 10 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110112 Year of fee payment: 10 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110112 Year of fee payment: 10 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110112 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120112 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130112 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130112 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140112 Year of fee payment: 13 |
|
| S531 | Written request for registration of change of domicile |
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|
| R350 | Written notification of registration of transfer |
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