JPH04321236A - 電界効果型トランジスタの製造方法 - Google Patents
電界効果型トランジスタの製造方法Info
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- JPH04321236A JPH04321236A JP11543391A JP11543391A JPH04321236A JP H04321236 A JPH04321236 A JP H04321236A JP 11543391 A JP11543391 A JP 11543391A JP 11543391 A JP11543391 A JP 11543391A JP H04321236 A JPH04321236 A JP H04321236A
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- 230000005669 field effect Effects 0.000 title claims description 16
- 238000004519 manufacturing process Methods 0.000 title description 15
- 238000000034 method Methods 0.000 claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 238000005530 etching Methods 0.000 claims description 7
- 239000002184 metal Substances 0.000 abstract description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 16
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 16
- 238000002955 isolation Methods 0.000 abstract description 15
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 abstract description 9
- 150000001875 compounds Chemical class 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 3
- CSCPPACGZOOCGX-UHFFFAOYSA-N Acetone Chemical compound CC(C)=O CSCPPACGZOOCGX-UHFFFAOYSA-N 0.000 description 2
- 241000700560 Molluscum contagiosum virus Species 0.000 description 2
- 230000005533 two-dimensional electron gas Effects 0.000 description 2
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 125000005842 heteroatom Chemical group 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 150000002902 organometallic compounds Chemical class 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- -1 oxygen ions Chemical class 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Landscapes
- Element Separation (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は電子供給層及びチャネル
層を有してなる電界効果型トランジスタの製造方法に関
し、特に高電子移動度トランジスタの如きトランジスタ
の製造方法に関する。
層を有してなる電界効果型トランジスタの製造方法に関
し、特に高電子移動度トランジスタの如きトランジスタ
の製造方法に関する。
【０００２】
【従来の技術】化合物半導体を用いた超高速トランジス
タは、一般にシリコンに比べてその電子移動度が高く、
その応用範囲を拡げつつあり、このような超高速トラン
ジスタの１つとして、ヘテロ界面に生ずる２次元電子ガ
ス（２ＤＥＧ）を利用する高電子移動度トランジスタ（
ＨＥＭＴ）系のデバイスが知られている。
タは、一般にシリコンに比べてその電子移動度が高く、
その応用範囲を拡げつつあり、このような超高速トラン
ジスタの１つとして、ヘテロ界面に生ずる２次元電子ガ
ス（２ＤＥＧ）を利用する高電子移動度トランジスタ（
ＨＥＭＴ）系のデバイスが知られている。
【０００３】この高電子移動度トランジスタを形成する
場合、ＧａＡｓ層やＡｌＧａＡｓ層等が分子線エピタキ
シャル成長法（ＭＢＥ）や金属有機物成長法（ＭＯＣＶ
Ｄ）といったエピタキシャル成長により形成され、これ
らの層は活性領域を他の素子や電極パッド部分と分離す
るために素子分離がなされる。
場合、ＧａＡｓ層やＡｌＧａＡｓ層等が分子線エピタキ
シャル成長法（ＭＢＥ）や金属有機物成長法（ＭＯＣＶ
Ｄ）といったエピタキシャル成長により形成され、これ
らの層は活性領域を他の素子や電極パッド部分と分離す
るために素子分離がなされる。
【０００４】化合物半導体における素子分離技術として
、従来、次のような手法により素子分離が行われていた
。その１つは、図６に示すように、ボロンや酸素のイオ
ンをイオン注入により素子分離領域となる領域６１に打
ち込み、その領域６１の高抵抗化を図って、化合物半導
体基板６０上の電子供給層６２やチャネル層６３からな
る活性領域を島状にするものである。また、他の方法は
、図７に示すように、化合物半導体基板７０上の電子供
給層７１やチャネル層７２を活性領域外でエッチングに
より除去し、活性領域内のみ残存させるものである。
、従来、次のような手法により素子分離が行われていた
。その１つは、図６に示すように、ボロンや酸素のイオ
ンをイオン注入により素子分離領域となる領域６１に打
ち込み、その領域６１の高抵抗化を図って、化合物半導
体基板６０上の電子供給層６２やチャネル層６３からな
る活性領域を島状にするものである。また、他の方法は
、図７に示すように、化合物半導体基板７０上の電子供
給層７１やチャネル層７２を活性領域外でエッチングに
より除去し、活性領域内のみ残存させるものである。
【０００５】
【発明が解決しようとする課題】ところが、上述の素子
分離方法では、それぞれ次のような問題がある。まず、
イオン注入による素子分離（図６）では、領域６１がイ
オン注入によるダメージ層から形成されているため、熱
処理を施すことで高抵抗化を図った領域６１の低抵抗化
が生じてしまう。その結果、素子分離が十分なものとな
らず、その改善が必要とされていた。
分離方法では、それぞれ次のような問題がある。まず、
イオン注入による素子分離（図６）では、領域６１がイ
オン注入によるダメージ層から形成されているため、熱
処理を施すことで高抵抗化を図った領域６１の低抵抗化
が生じてしまう。その結果、素子分離が十分なものとな
らず、その改善が必要とされていた。
【０００６】また、エッチングによりメサを形成する素
子分離では、熱的な問題は発生しないが、図７に示すよ
うに、ゲートメタル７３を形成した場合、チャネル層７
２とゲートメタル７３の接触部７４におけるリーク電流
が問題となる。特に、半絶縁性のＩｎＰ基板を用い、Ｇ
ａＩｎＡｓ層をチャネル層とする高電子移動度トランジ
スタでは、ＧａＩｎＡｓ層の電子の有効質量が小さいこ
とから高速動作可能でなるが、逆にショットキーバリア
の高さが低くくなるため、接触部７４におけるリーク電
流が顕著となる。
子分離では、熱的な問題は発生しないが、図７に示すよ
うに、ゲートメタル７３を形成した場合、チャネル層７
２とゲートメタル７３の接触部７４におけるリーク電流
が問題となる。特に、半絶縁性のＩｎＰ基板を用い、Ｇ
ａＩｎＡｓ層をチャネル層とする高電子移動度トランジ
スタでは、ＧａＩｎＡｓ層の電子の有効質量が小さいこ
とから高速動作可能でなるが、逆にショットキーバリア
の高さが低くくなるため、接触部７４におけるリーク電
流が顕著となる。
【０００７】そこで、本発明は上述の技術的な課題に鑑
み、エッチングによる素子分離を改善し、リーク電流の
発生を抑制するような電界効果型トランジスタの製造方
法の提供を目的とする。
み、エッチングによる素子分離を改善し、リーク電流の
発生を抑制するような電界効果型トランジスタの製造方
法の提供を目的とする。
【０００８】
【課題を解決するための手段】上述の目的を達成するた
め、本発明の電界効果型トランジスタの製造方法では、
基体上に電子供給層及びチャネル層を形成し、電界効果
型トランジスタの活性領域上にレジストパターンを形成
し、前記レジストパターンをマスクに前記電子供給層及
びチャネル層をエッチングし、次いで前記レジストパタ
ーンを残したまま全面に絶縁層を形成し、リフトオフ法
により前記活性領域上の前記絶縁層を除去することを特
徴とする。
め、本発明の電界効果型トランジスタの製造方法では、
基体上に電子供給層及びチャネル層を形成し、電界効果
型トランジスタの活性領域上にレジストパターンを形成
し、前記レジストパターンをマスクに前記電子供給層及
びチャネル層をエッチングし、次いで前記レジストパタ
ーンを残したまま全面に絶縁層を形成し、リフトオフ法
により前記活性領域上の前記絶縁層を除去することを特
徴とする。
【０００９】
【作用】活性領域に形成されたレジストパターンをマス
クに、電子供給層及びチャネル層をエッチングすること
で、電子供給層とチャネル層は活性領域のみに残されて
メサ形状となる。そして、絶縁層を全面に形成すること
で、電子供給層とチャネル層の端部は該絶縁層に被覆さ
れ、ゲートメタルを被着した場合にもゲートメタルとチ
ャネル層が直接接することはなくなり、リーク電流が抑
えられる。絶縁層の形成時にレジストパターンを残して
おくことで、レジストパターンを絶縁層と共にリフトオ
フ法により容易に除去できる。従って、ゲートメタルの
形成に有利となる。
クに、電子供給層及びチャネル層をエッチングすること
で、電子供給層とチャネル層は活性領域のみに残されて
メサ形状となる。そして、絶縁層を全面に形成すること
で、電子供給層とチャネル層の端部は該絶縁層に被覆さ
れ、ゲートメタルを被着した場合にもゲートメタルとチ
ャネル層が直接接することはなくなり、リーク電流が抑
えられる。絶縁層の形成時にレジストパターンを残して
おくことで、レジストパターンを絶縁層と共にリフトオ
フ法により容易に除去できる。従って、ゲートメタルの
形成に有利となる。
【００１０】
【実施例】本発明の好適な実施例を図面を参照しながら
説明する。本実施例は、半絶縁性のＩｎＰ基板を用いた
高電子移動度トランジスタの製造方法である。以下、本
実施例をその工程に従って説明する。
説明する。本実施例は、半絶縁性のＩｎＰ基板を用いた
高電子移動度トランジスタの製造方法である。以下、本
実施例をその工程に従って説明する。
【００１１】まず、図１に示すように、半絶縁性ＩｎＰ
基板１上にバッファ層としてのノンドープＡｌＩｎＡｓ
層２が積層され、そのノンドープＡｌＩｎＡｓ層２上に
チャネル層としてのノンドープＧａＩｎＡｓ層３が積層
され、そのノンドープＧａＩｎＡｓ層３上に電子供給層
としてのｎ−ＡｌＩｎＡｓ層４が積層されている。これ
らノンドープＡｌＩｎＡｓ層２，ノンドープＧａＩｎＡ
ｓ層３及びｎ−ＡｌＩｎＡｓ層４は、それぞれＭＯＣＶ
Ｄ法若しくはＭＢＥ法によりエピタキシャル成長される
。ｎ−ＡｌＩｎＡｓ層４は、いわゆるデルタドープされ
ており、層中の点線は不純物濃度の変曲点を示す。
基板１上にバッファ層としてのノンドープＡｌＩｎＡｓ
層２が積層され、そのノンドープＡｌＩｎＡｓ層２上に
チャネル層としてのノンドープＧａＩｎＡｓ層３が積層
され、そのノンドープＧａＩｎＡｓ層３上に電子供給層
としてのｎ−ＡｌＩｎＡｓ層４が積層されている。これ
らノンドープＡｌＩｎＡｓ層２，ノンドープＧａＩｎＡ
ｓ層３及びｎ−ＡｌＩｎＡｓ層４は、それぞれＭＯＣＶ
Ｄ法若しくはＭＢＥ法によりエピタキシャル成長される
。ｎ−ＡｌＩｎＡｓ層４は、いわゆるデルタドープされ
ており、層中の点線は不純物濃度の変曲点を示す。
【００１２】次に、全面にフォトレジストを形成し、こ
のフォトレジストを選択的に露光し、露光後に現像する
。この現像によって活性領域のみにレジスト層５が残さ
れる。レジストパターンの形成後、そのレジスト層５を
マスクとしてウェットエッチング若しくはドライエッチ
ングによってパターニングを行う。このパターニングに
より、活性領域以外では半絶縁性ＩｎＰ基板１が露出す
るように各層２〜４が削られ、図２に示すようなメサ形
状が得られる。
のフォトレジストを選択的に露光し、露光後に現像する
。この現像によって活性領域のみにレジスト層５が残さ
れる。レジストパターンの形成後、そのレジスト層５を
マスクとしてウェットエッチング若しくはドライエッチ
ングによってパターニングを行う。このパターニングに
より、活性領域以外では半絶縁性ＩｎＰ基板１が露出す
るように各層２〜４が削られ、図２に示すようなメサ形
状が得られる。
【００１３】このようにパターニングに用いたレジスト
層５を除去せずに、続いて、スパッタリング装置等によ
り、図３に示すように、全面にシリコン酸化層６を形成
する。すると、活性領域以外の半絶縁性ＩｎＰ基板１に
シリコン酸化層６が積層されると共に、レジスト層５上
にもシリコン酸化層６ａが積層される。このシリコン酸
化層６の膜厚は、少なくともチャネル層として機能する
ノンドープＧａＩｎＡｓ層３の側壁が埋め込まれる厚み
であり、概ねｎ−ＡｌＩｎＡｓ層４の側壁も埋め込まれ
る膜厚とされる。過剰に厚い膜厚では、レジスト層５を
用いたリフトオフができないため、レジスト層５の側部
でシリコン酸化層６が段切れを生じている程度の膜厚で
あれば良い。
層５を除去せずに、続いて、スパッタリング装置等によ
り、図３に示すように、全面にシリコン酸化層６を形成
する。すると、活性領域以外の半絶縁性ＩｎＰ基板１に
シリコン酸化層６が積層されると共に、レジスト層５上
にもシリコン酸化層６ａが積層される。このシリコン酸
化層６の膜厚は、少なくともチャネル層として機能する
ノンドープＧａＩｎＡｓ層３の側壁が埋め込まれる厚み
であり、概ねｎ−ＡｌＩｎＡｓ層４の側壁も埋め込まれ
る膜厚とされる。過剰に厚い膜厚では、レジスト層５を
用いたリフトオフができないため、レジスト層５の側部
でシリコン酸化層６が段切れを生じている程度の膜厚で
あれば良い。
【００１４】続いて、アセトン溶液に全体を浸漬するこ
とで、図４に示すように、レジスト層５とその上部のシ
リコン酸化層６ａを除去する。この時、レジスト層５上
のシリコン酸化層６ａがリフトオフ法により除去され、
活性領域該のシリコン酸化層６は除去されず半絶縁性Ｉ
ｎＰ基板１上に残る。その結果、メサエッチングされた
活性領域の側面はシリコン酸化層６によって被覆され、
ゲートメタルやオーミックメタルを形成すべき活性領域
の表面は、ｎ−ＡｌＩｎＡｓ層４が露出する。
とで、図４に示すように、レジスト層５とその上部のシ
リコン酸化層６ａを除去する。この時、レジスト層５上
のシリコン酸化層６ａがリフトオフ法により除去され、
活性領域該のシリコン酸化層６は除去されず半絶縁性Ｉ
ｎＰ基板１上に残る。その結果、メサエッチングされた
活性領域の側面はシリコン酸化層６によって被覆され、
ゲートメタルやオーミックメタルを形成すべき活性領域
の表面は、ｎ−ＡｌＩｎＡｓ層４が露出する。
【００１５】次に、図５に示すように、微細なパターン
でゲートメタル７を活性領域上に形成する。このゲート
メタル７はｎ−ＡｌＩｎＡｓ層４の表面に接続したショ
ットキー電極となる。特に、メサエッチングされた活性
領域の端部では、素子分離のためのシリコン酸化層６が
被覆されているため、ゲートメタル７が直接チャネル層
であるノンドープＧａＩｎＡｓ層３に接触することはな
い。従って、ゲートメタル７とチャネル層の間のリーク
電流は低減されることになる。
でゲートメタル７を活性領域上に形成する。このゲート
メタル７はｎ−ＡｌＩｎＡｓ層４の表面に接続したショ
ットキー電極となる。特に、メサエッチングされた活性
領域の端部では、素子分離のためのシリコン酸化層６が
被覆されているため、ゲートメタル７が直接チャネル層
であるノンドープＧａＩｎＡｓ層３に接触することはな
い。従って、ゲートメタル７とチャネル層の間のリーク
電流は低減されることになる。
【００１６】このような製造方法で製造された電界効果
型トランジスタは、チャネル層であるＧａＩｎＡｓ層３
のｎ−ＡｌＩｎＡｓ層４側の界面に、２次元電子ガス層
が形成され、極めて高い電子移動度が得られることにな
る。そして、活性領域の端部において素子分離領域とし
て機能するシリコン酸化層６が、ゲートメタル７とバン
ドギャップの小さいＧａＩｎＡｓ層３の間に形成される
ため、ゲートメタル７とＧａＩｎＡｓ層３の直接的な接
触が防止され、リーク電流の増大が抑制されることにな
る。
型トランジスタは、チャネル層であるＧａＩｎＡｓ層３
のｎ−ＡｌＩｎＡｓ層４側の界面に、２次元電子ガス層
が形成され、極めて高い電子移動度が得られることにな
る。そして、活性領域の端部において素子分離領域とし
て機能するシリコン酸化層６が、ゲートメタル７とバン
ドギャップの小さいＧａＩｎＡｓ層３の間に形成される
ため、ゲートメタル７とＧａＩｎＡｓ層３の直接的な接
触が防止され、リーク電流の増大が抑制されることにな
る。
【００１７】なお、本実施例では、活性領域外に形成す
る絶縁層をシリコン酸化層としたが、これに限定されず
シリコン窒化層等の絶縁層やその組合せにかかる層を素
子分離に用いる絶縁層として形成するようにしても良い
。また、上述の電界効果型トランジスタは、いわゆるシ
ングルヘテロ接合のＨＥＭＴであるが、これに限定され
ず、いわゆるダブルヘテロ接合のＨＥＭＴデバイスや逆
ＨＥＭＴデバイス等の他の構造のものにも本発明の製造
方法は適用できるものである。
る絶縁層をシリコン酸化層としたが、これに限定されず
シリコン窒化層等の絶縁層やその組合せにかかる層を素
子分離に用いる絶縁層として形成するようにしても良い
。また、上述の電界効果型トランジスタは、いわゆるシ
ングルヘテロ接合のＨＥＭＴであるが、これに限定され
ず、いわゆるダブルヘテロ接合のＨＥＭＴデバイスや逆
ＨＥＭＴデバイス等の他の構造のものにも本発明の製造
方法は適用できるものである。
【００１８】
【発明の効果】本発明の電界効果型トランジスタの製造
方法では、活性領域のパターニング後、活性領域上のレ
ジストパターンを残したまま絶縁層が形成され、その絶
縁層がレジストパターンと共にリフトオフされる。この
ため自己整合的に素子分離領域に絶縁層が埋め込まれる
ことになり、ゲートメタルとチャネル層の接触が抑制さ
れ、その結果、リーク電流が低減されることになる。
方法では、活性領域のパターニング後、活性領域上のレ
ジストパターンを残したまま絶縁層が形成され、その絶
縁層がレジストパターンと共にリフトオフされる。この
ため自己整合的に素子分離領域に絶縁層が埋め込まれる
ことになり、ゲートメタルとチャネル層の接触が抑制さ
れ、その結果、リーク電流が低減されることになる。
【図１】本発明の電界効果型トランジスタの製造方法の
一例におけるＩｎＰ基板上に各層を積層させた工程まで
の工程断面図
一例におけるＩｎＰ基板上に各層を積層させた工程まで
の工程断面図
【図２】本発明の電界効果型トランジスタの製造方法の
一例におけるレジストパターンの形成及びエッチング工
程までの工程断面図
一例におけるレジストパターンの形成及びエッチング工
程までの工程断面図
【図３】本発明の電界効果型トランジスタの製造方法の
一例における絶縁層の形成工程までの工程断面図
一例における絶縁層の形成工程までの工程断面図
【図４
】本発明の電界効果型トランジスタの製造方法の一例に
おけるリフトオフ工程までの工程断面図
】本発明の電界効果型トランジスタの製造方法の一例に
おけるリフトオフ工程までの工程断面図
【図５】本発明
の電界効果型トランジスタの製造方法の一例におけるゲ
ートメタルの形成工程までの工程断面図
の電界効果型トランジスタの製造方法の一例におけるゲ
ートメタルの形成工程までの工程断面図
【図６】従来の
電界効果型トランジスタの製造方法の一例におけるイオ
ン注入による素子分離を説明するための素子の断面図
電界効果型トランジスタの製造方法の一例におけるイオ
ン注入による素子分離を説明するための素子の断面図
【図７】従来の電界効果型トランジスタの製造方法の他
の一例におけるエッチングによる素子分離を説明するた
めの素子の断面図
の一例におけるエッチングによる素子分離を説明するた
めの素子の断面図
１…ＩｎＰ基板
２…ノンドープＡｌＩｎＡｓ層
３…ノンドープＧａＩｎＡｓ層
４…ｎ−ＡｌＩｎＡｓ層
５…レジスト層
６…シリコン酸化層
７…ゲートメタル
Claims (1)
- 【請求項１】 基体上に電子供給層及びチャネル層を
形成し、電界効果型トランジスタの活性領域上にレジス
トパターンを形成し、前記レジストパターンをマスクに
前記電子供給層及びチャネル層をエッチングし、次いで
前記レジストパターンを残したまま全面に絶縁層を形成
し、リフトオフ法により前記活性領域上の前記絶縁層を
除去することを特徴とする電界効果型トランジスタの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11543391A JPH04321236A (ja) | 1991-04-19 | 1991-04-19 | 電界効果型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11543391A JPH04321236A (ja) | 1991-04-19 | 1991-04-19 | 電界効果型トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04321236A true JPH04321236A (ja) | 1992-11-11 |
Family
ID=14662451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11543391A Withdrawn JPH04321236A (ja) | 1991-04-19 | 1991-04-19 | 電界効果型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04321236A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995030241A1 (fr) * | 1994-04-29 | 1995-11-09 | Thomson-Lcd | Procede de passivation des flancs d'un composant semiconducteur a couches minces |
-
1991
- 1991-04-19 JP JP11543391A patent/JPH04321236A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995030241A1 (fr) * | 1994-04-29 | 1995-11-09 | Thomson-Lcd | Procede de passivation des flancs d'un composant semiconducteur a couches minces |
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