JP2988120B2 - ディジタル送信装置，ディジタル受信装置およびスタッフ同期多重伝送装置 - Google Patents
ディジタル送信装置，ディジタル受信装置およびスタッフ同期多重伝送装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、高速ディジタル伝送な
どに使用するディジタル送信装置、ディジタル受信装置
およびスタッフ同期多重伝送装置に関する。
どに使用するディジタル送信装置、ディジタル受信装置
およびスタッフ同期多重伝送装置に関する。
【０００２】
【従来の技術】近年、光通信などを利用した高速度ディ
ジタル伝送装置が多用されるようになってきた。
ジタル伝送装置が多用されるようになってきた。
【０００３】以下に従来のディジタル送信装置，ディジ
タル受信装置およびスタッフ同期多重伝送装置につい
て、図面を参照しながら説明する。
タル受信装置およびスタッフ同期多重伝送装置につい
て、図面を参照しながら説明する。
【０００４】図３に示すように従来のスタッフ同期多重
伝送装置は、ディジタル送信装置２とディジタル受信装
置６とを有するもので、情報信号が入力端子１からディ
ジタル送信装置２に入力する。ディジタル送信装置２
は、パラレル・シリアル変換部２７、ｍ逓倍部２８、速
度変換を行う１ビット幅のＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ
Ｆｉｒｓｔ Ｏｕｔ）バッファ部２９、内部クロック生
成部３０、スタッフ制御部３１、伝送路信号合成部３
２、ｎ分周部３３、フレーム制御部３４、シリアル・パ
ラレル変換部３５より構成され、伝送路信号は出力端子
３から出力し伝送路４を経て入力端子５からディジタル
受信装置６に入力する。ディジタル受信装置６はパラレ
ル・シリアル変換部３６、ｎ逓倍部３７、フレーム同期
検出保護部３８、フレーム制御部３９、伝送路信号分離
部４０、スタッフ制御部４１、速度変換を行う１ビット
幅のＦＩＦＯバッファ部４２、内部クロック生成部４
３、シリアル・パラレル変換部４４、ｍ分周部４５より
構成され、情報信号は出力端子７から出力する。
伝送装置は、ディジタル送信装置２とディジタル受信装
置６とを有するもので、情報信号が入力端子１からディ
ジタル送信装置２に入力する。ディジタル送信装置２
は、パラレル・シリアル変換部２７、ｍ逓倍部２８、速
度変換を行う１ビット幅のＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ
Ｆｉｒｓｔ Ｏｕｔ）バッファ部２９、内部クロック生
成部３０、スタッフ制御部３１、伝送路信号合成部３
２、ｎ分周部３３、フレーム制御部３４、シリアル・パ
ラレル変換部３５より構成され、伝送路信号は出力端子
３から出力し伝送路４を経て入力端子５からディジタル
受信装置６に入力する。ディジタル受信装置６はパラレ
ル・シリアル変換部３６、ｎ逓倍部３７、フレーム同期
検出保護部３８、フレーム制御部３９、伝送路信号分離
部４０、スタッフ制御部４１、速度変換を行う１ビット
幅のＦＩＦＯバッファ部４２、内部クロック生成部４
３、シリアル・パラレル変換部４４、ｍ分周部４５より
構成され、情報信号は出力端子７から出力する。
【０００５】つぎに図４に示すように情報信号が入力端
子１から入力し、ディジタル送信装置２は、速度変換を
行うｎビッド幅のＦＩＦＯバッファ部８および（ｍ−
ｎ）ビット幅のＦＩＦＯバッファ部９、スタッフ制御部
１０、ビット数変換部１１、データ保持を行うｎビット
幅のＦＩＦＯバッファ部４６、フレーム制御部１２、伝
送路信号合成部１３、伝送路クロック生成部１４より構
成されている。また、伝送路信号は出力端子３から出力
し伝送路４を経て入力端子５からディジタル受信装置６
に入力する。ディジタル受信装置６は、フレーム同期検
出保護部１５、フレーム制御部１６、伝送路信号分離部
１７、スタッフ制御部１８、データ保持を行うｎビット
幅のＦＩＦＯバッファ部４７、ビット数変換部１９、速
度変換を行うｎビット幅のＦＩＦＯバッファ部２０およ
び（ｍ−ｎ）ビット幅のＦＩＦＯバッファ部２１、情報
信号クロック生成部２２より構成され、情報信号は出力
端子７から出力する。
子１から入力し、ディジタル送信装置２は、速度変換を
行うｎビッド幅のＦＩＦＯバッファ部８および（ｍ−
ｎ）ビット幅のＦＩＦＯバッファ部９、スタッフ制御部
１０、ビット数変換部１１、データ保持を行うｎビット
幅のＦＩＦＯバッファ部４６、フレーム制御部１２、伝
送路信号合成部１３、伝送路クロック生成部１４より構
成されている。また、伝送路信号は出力端子３から出力
し伝送路４を経て入力端子５からディジタル受信装置６
に入力する。ディジタル受信装置６は、フレーム同期検
出保護部１５、フレーム制御部１６、伝送路信号分離部
１７、スタッフ制御部１８、データ保持を行うｎビット
幅のＦＩＦＯバッファ部４７、ビット数変換部１９、速
度変換を行うｎビット幅のＦＩＦＯバッファ部２０およ
び（ｍ−ｎ）ビット幅のＦＩＦＯバッファ部２１、情報
信号クロック生成部２２より構成され、情報信号は出力
端子７から出力する。
【０００６】以上の構成要素よりなるスタッフ同期多重
伝送装置について、以下その各構成要素の関係と動作を
説明する。まず、図３の伝送装置について説明すると、
ディジタル送信装置２においては、情報信号入力端子１
にｍビットパラレル情報信号が入力すると、データはパ
ラレル・シリアル変換部２７においてシリアルデータに
変換される。また入力端子１ａから入力したクロックは
ｍ逓倍部２８においてｍ倍の周波数に変換され、内部ク
ロック生成部３０で生成される伝送路速度のｎ倍の周波
数の内部クロックとの間でスタッフ制御部３１により速
度差検出およびスタッフ制御が行われ、１ビット幅のＦ
ＩＦＯバッファ２９においてシリアルに変換されたデー
タの速度変換およびスタッフ挿入が行われ、伝送路信号
合成部３２においてスタッフ制御情報などの情報信号ヘ
ッダを付加したのち、シリアル・パラレル変換部３５に
おいてｎビットパラレルの伝送路データに変換され、出
力端子３から伝送路４に送出され、一方ｎ分周部３３で
生成される伝送クロックは出力端子３ａから伝送路４ａ
に送出される。一方、ディジタル受信装置６において
は、端子５および５ａよりｎビットパラレルの伝送路信
号とクロックが入力する。クロックはｎ逓倍部３７にお
いてｎ倍の周波数に変換され、データはパラレル・シリ
アル変換部３６においてシリアルデータに変換され、フ
レーム同期検出保護部３８においてフレーム同期を確立
したのちに伝送路信号分離部４０でヘッダを分離し、ス
タッフ制御部４１においてヘッダ内のスタッフ制御情報
によるスタッフ制御を行い、１ビット幅のＦＩＦＯバッ
ファ部４２においてシリアルに変換されたデータのデス
タッフが、また内部クロック生成部４３において情報信
号速度のｍ倍の周波数のクロックの生成がそれぞれ行わ
れる。このシリアルデータはシリアル・パラレル変換部
４４においてｍビットパラレルの情報信号データに、ま
たクロックはｍ分周部４５において情報信号クロックに
変換され、出力端子７より情報データを、出力端子７ａ
より情報信号クロックを出力する。
伝送装置について、以下その各構成要素の関係と動作を
説明する。まず、図３の伝送装置について説明すると、
ディジタル送信装置２においては、情報信号入力端子１
にｍビットパラレル情報信号が入力すると、データはパ
ラレル・シリアル変換部２７においてシリアルデータに
変換される。また入力端子１ａから入力したクロックは
ｍ逓倍部２８においてｍ倍の周波数に変換され、内部ク
ロック生成部３０で生成される伝送路速度のｎ倍の周波
数の内部クロックとの間でスタッフ制御部３１により速
度差検出およびスタッフ制御が行われ、１ビット幅のＦ
ＩＦＯバッファ２９においてシリアルに変換されたデー
タの速度変換およびスタッフ挿入が行われ、伝送路信号
合成部３２においてスタッフ制御情報などの情報信号ヘ
ッダを付加したのち、シリアル・パラレル変換部３５に
おいてｎビットパラレルの伝送路データに変換され、出
力端子３から伝送路４に送出され、一方ｎ分周部３３で
生成される伝送クロックは出力端子３ａから伝送路４ａ
に送出される。一方、ディジタル受信装置６において
は、端子５および５ａよりｎビットパラレルの伝送路信
号とクロックが入力する。クロックはｎ逓倍部３７にお
いてｎ倍の周波数に変換され、データはパラレル・シリ
アル変換部３６においてシリアルデータに変換され、フ
レーム同期検出保護部３８においてフレーム同期を確立
したのちに伝送路信号分離部４０でヘッダを分離し、ス
タッフ制御部４１においてヘッダ内のスタッフ制御情報
によるスタッフ制御を行い、１ビット幅のＦＩＦＯバッ
ファ部４２においてシリアルに変換されたデータのデス
タッフが、また内部クロック生成部４３において情報信
号速度のｍ倍の周波数のクロックの生成がそれぞれ行わ
れる。このシリアルデータはシリアル・パラレル変換部
４４においてｍビットパラレルの情報信号データに、ま
たクロックはｍ分周部４５において情報信号クロックに
変換され、出力端子７より情報データを、出力端子７ａ
より情報信号クロックを出力する。
【０００７】つぎに、図４の伝送装置について説明する
と、ディジタル送信装置２においては、情報信号入力端
子１にｍビットパラレルの情報信号が、入力端子１ａか
らクロックが入力すると、スタッフ制御部１０により速
度差検出およびスタッフ制御が行われ、データは上位ｎ
ビットと下位（ｍ−ｎ）ビットに分割され、ｎビット幅
のＦＩＦＯバッファ部８および（ｍ−ｎ）ビット幅のＦ
ＩＦＯバッファ部９においてそれぞれ独立に速度変換お
よびスタッフ挿入が行われる。下位（ｍ−ｎ）ビットの
データは、ビット数変換部１１においてｎビットパラレ
ルデータに変換され、ｎビット幅のＦＩＦＯバッファ部
４６に保持される。これらのデータを伝送路信号合成部
１３においてスタッフ制御情報などの情報信号ヘッダと
ともにそれぞれ独立の領域に多重した信号は端子３より
伝送路４に送出され、また伝送路クロック生成部１４で
生成される伝送路クロックは端子３ａより伝送路４ａに
送出される。
と、ディジタル送信装置２においては、情報信号入力端
子１にｍビットパラレルの情報信号が、入力端子１ａか
らクロックが入力すると、スタッフ制御部１０により速
度差検出およびスタッフ制御が行われ、データは上位ｎ
ビットと下位（ｍ−ｎ）ビットに分割され、ｎビット幅
のＦＩＦＯバッファ部８および（ｍ−ｎ）ビット幅のＦ
ＩＦＯバッファ部９においてそれぞれ独立に速度変換お
よびスタッフ挿入が行われる。下位（ｍ−ｎ）ビットの
データは、ビット数変換部１１においてｎビットパラレ
ルデータに変換され、ｎビット幅のＦＩＦＯバッファ部
４６に保持される。これらのデータを伝送路信号合成部
１３においてスタッフ制御情報などの情報信号ヘッダと
ともにそれぞれ独立の領域に多重した信号は端子３より
伝送路４に送出され、また伝送路クロック生成部１４で
生成される伝送路クロックは端子３ａより伝送路４ａに
送出される。
【０００８】一方、ディジタル受信装置６においては端
子５および５ａよりｎビットパラレルの伝送路信号およ
びクロックが入力すると、フレーム同期検出保護部１５
においてフレーム同期を確立したのちに伝送路信号分離
部１７でヘッダ部、上位ｎビットデータ部、下位（ｍ−
ｎ）ビットデータ部を分離する。下位（ｍ−ｎ）ビット
部のデータは、ｎビット幅のＦＩＦＯバッファ部４７に
保持されたのち、ビット数変換部１９において（ｍ−
ｎ）ビット幅のデータに復元される。スタッフ制御部１
８においてヘット内のスタッフ制御情報によるスタッフ
制御を行い、上位ｎビットのデータはｎビット幅のＦＩ
ＦＯバッファ部２０によって、また下位（ｍ−ｎ）ビッ
トのデータは（ｍ−ｎ）ビット幅のＦＩＦＯバッファ部
２１においてそれぞれ独立に速度変換およびデスタッフ
が行われる。また、情報信号クロック生成部２２におい
て情報信号クロックの生成が行われ、上位ビットと下位
ビットを合わせたｍビットパラレルの情報信号データは
情報信号出力端子７より、また情報信号クロックは出力
端子７ａより出力する。
子５および５ａよりｎビットパラレルの伝送路信号およ
びクロックが入力すると、フレーム同期検出保護部１５
においてフレーム同期を確立したのちに伝送路信号分離
部１７でヘッダ部、上位ｎビットデータ部、下位（ｍ−
ｎ）ビットデータ部を分離する。下位（ｍ−ｎ）ビット
部のデータは、ｎビット幅のＦＩＦＯバッファ部４７に
保持されたのち、ビット数変換部１９において（ｍ−
ｎ）ビット幅のデータに復元される。スタッフ制御部１
８においてヘット内のスタッフ制御情報によるスタッフ
制御を行い、上位ｎビットのデータはｎビット幅のＦＩ
ＦＯバッファ部２０によって、また下位（ｍ−ｎ）ビッ
トのデータは（ｍ−ｎ）ビット幅のＦＩＦＯバッファ部
２１においてそれぞれ独立に速度変換およびデスタッフ
が行われる。また、情報信号クロック生成部２２におい
て情報信号クロックの生成が行われ、上位ビットと下位
ビットを合わせたｍビットパラレルの情報信号データは
情報信号出力端子７より、また情報信号クロックは出力
端子７ａより出力する。
【０００９】以上のように従来の伝送装置の図３で示し
た例ではディジタル送信装置、およびディジタル受信装
置それぞれの内部処理をシリアルデータに変換して行う
ことにより、また図４で示した例ではｍビットのデータ
をｎビットと（ｍ−ｎ）ビットに分割してそれぞれ独立
の伝送領域に割り当てることにより、両者ともに伝送路
信号と同期していないｍビットパラレル情報信号をスタ
ッフ同期によりｎビットパラレル信号として伝送するこ
とができる。図４に示した例で、ｍ＝１０、ｎ＝８の場
合の伝送路信号の構成の一例を図５に示す。
た例ではディジタル送信装置、およびディジタル受信装
置それぞれの内部処理をシリアルデータに変換して行う
ことにより、また図４で示した例ではｍビットのデータ
をｎビットと（ｍ−ｎ）ビットに分割してそれぞれ独立
の伝送領域に割り当てることにより、両者ともに伝送路
信号と同期していないｍビットパラレル情報信号をスタ
ッフ同期によりｎビットパラレル信号として伝送するこ
とができる。図４に示した例で、ｍ＝１０、ｎ＝８の場
合の伝送路信号の構成の一例を図５に示す。
【００１０】
【発明が解決しようとする課題】しかしながら上記従来
の構成では、図３に示した従来例のディジタル送信装置
２およびディジタル受信装置６それぞれの内部処理をシ
リアルデータに変換して行うことから、伝送路速度や情
報信号速度に比してきわめて高い周波数を取り扱う必要
が生じるという問題点を有しており、また図４に示した
従来例では、データを分割して独立に取り扱うことから
その制御回路がきわめて煩雑になり、また上位ビットと
下位ビットの伝送領域が完全に独立していることから各
ＦＩＦＯバッファの容量が増大し、また伝送遅延がいち
じるしく大きくなるという問題点を有していた。
の構成では、図３に示した従来例のディジタル送信装置
２およびディジタル受信装置６それぞれの内部処理をシ
リアルデータに変換して行うことから、伝送路速度や情
報信号速度に比してきわめて高い周波数を取り扱う必要
が生じるという問題点を有しており、また図４に示した
従来例では、データを分割して独立に取り扱うことから
その制御回路がきわめて煩雑になり、また上位ビットと
下位ビットの伝送領域が完全に独立していることから各
ＦＩＦＯバッファの容量が増大し、また伝送遅延がいち
じるしく大きくなるという問題点を有していた。
【００１１】本発明は上記従来の問題点を解決するもの
で、伝送装置として低い動作周波数の単純な回路で構成
でき、伝送遅延の小さいディジタル送信装置，ディジタ
ル受信装置およびスタッフ同期多重伝送装置を提供する
ことを目的とする。
で、伝送装置として低い動作周波数の単純な回路で構成
でき、伝送遅延の小さいディジタル送信装置，ディジタ
ル受信装置およびスタッフ同期多重伝送装置を提供する
ことを目的とする。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に本発明のディジタル送信装置，ディジタル受信装置お
よびスタッフ同期多重伝送装置は、ディジタル送信装置
においてはｍビットパラレル情報信号のうちｎビット
（ただし、ｍ＞ｎ、ｍ−ｎはｎの整数分の１）の情報信
号を入力する第１の速度変換部と、ｍビットパラレルの
情報信号のうち（ｍ−ｎ）ビットの情報信号を入力する
第２の速度変換部と、第１および第２の速度変換部にお
けるスタッフ挿入動作と伝送路信号ヘッド内のスタッフ
制御情報の制御を行うスタッフ制御部と、第２の速度変
換部より出力する（ｍ−ｎ）ビットパラレル形式の信号
をｎビットパラレル形式の信号に変換するビット数変換
部と、第１の速度変換部の出力データにビット数変換部
の出力データおよび伝送路信号ヘッダを合成する伝送路
信号合成部と、スタッフ制御部と伝送路信号合成部に通
知されるフレーム制御情報を生成するフレーム制御部
と、伝送路クロックを生成する伝送路クロック生成部を
設け、ディジタル受信装置においては伝送路信号のフレ
ーム同期を確立するフレーム同期検出保護部と、フレー
ム制御情報を生成するフレーム制御部と、フレーム制御
部よりの制御情報により伝送路信号からｎビット情報信
号と、（ｍ−ｎ）ビット情報信号（ただし、ｍ＞ｎ、ｍ
−ｎはｎの整数分の１）および伝送路信号ヘッダを分離
する伝送路信号分離部と、ｎビットパラレル形式で得ら
れる（ｍ−ｎ）ビット情報信号を（ｍ−ｎ）ビットパラ
レル形式に変換するビット数変換部と、伝送路信号ヘッ
ダ内のスタッフ制御情報によって第３および第４の速度
変換部におけるスタッフ除去動作の制御を行うスタッフ
制御部と、ｍビットパラレル情報信号のうちｎビットの
情報信号を出力する第３の速度変換部と、ｍビットパラ
レル情報信号のうち（ｍ−ｎ）ビットの情報信号を出力
する第４の速度変換部と、情報信号のクロックを再生す
る情報信号クロック生成部を設け、情報信号ｍｎ／（ｍ
−ｎ）ビットを前者ｎ2／（ｍ−ｎ）ビットと後者ｎビ
ットに分離して両信号を時分割多重してｎビットパラレ
ルの伝送路信号に変換して出力することにより、ｍビッ
トパラレルの情報信号をｎビットパラレルの伝送路を用
いてスタッフ同期方式により伝送するような構成を有し
ている。
に本発明のディジタル送信装置，ディジタル受信装置お
よびスタッフ同期多重伝送装置は、ディジタル送信装置
においてはｍビットパラレル情報信号のうちｎビット
（ただし、ｍ＞ｎ、ｍ−ｎはｎの整数分の１）の情報信
号を入力する第１の速度変換部と、ｍビットパラレルの
情報信号のうち（ｍ−ｎ）ビットの情報信号を入力する
第２の速度変換部と、第１および第２の速度変換部にお
けるスタッフ挿入動作と伝送路信号ヘッド内のスタッフ
制御情報の制御を行うスタッフ制御部と、第２の速度変
換部より出力する（ｍ−ｎ）ビットパラレル形式の信号
をｎビットパラレル形式の信号に変換するビット数変換
部と、第１の速度変換部の出力データにビット数変換部
の出力データおよび伝送路信号ヘッダを合成する伝送路
信号合成部と、スタッフ制御部と伝送路信号合成部に通
知されるフレーム制御情報を生成するフレーム制御部
と、伝送路クロックを生成する伝送路クロック生成部を
設け、ディジタル受信装置においては伝送路信号のフレ
ーム同期を確立するフレーム同期検出保護部と、フレー
ム制御情報を生成するフレーム制御部と、フレーム制御
部よりの制御情報により伝送路信号からｎビット情報信
号と、（ｍ−ｎ）ビット情報信号（ただし、ｍ＞ｎ、ｍ
−ｎはｎの整数分の１）および伝送路信号ヘッダを分離
する伝送路信号分離部と、ｎビットパラレル形式で得ら
れる（ｍ−ｎ）ビット情報信号を（ｍ−ｎ）ビットパラ
レル形式に変換するビット数変換部と、伝送路信号ヘッ
ダ内のスタッフ制御情報によって第３および第４の速度
変換部におけるスタッフ除去動作の制御を行うスタッフ
制御部と、ｍビットパラレル情報信号のうちｎビットの
情報信号を出力する第３の速度変換部と、ｍビットパラ
レル情報信号のうち（ｍ−ｎ）ビットの情報信号を出力
する第４の速度変換部と、情報信号のクロックを再生す
る情報信号クロック生成部を設け、情報信号ｍｎ／（ｍ
−ｎ）ビットを前者ｎ2／（ｍ−ｎ）ビットと後者ｎビ
ットに分離して両信号を時分割多重してｎビットパラレ
ルの伝送路信号に変換して出力することにより、ｍビッ
トパラレルの情報信号をｎビットパラレルの伝送路を用
いてスタッフ同期方式により伝送するような構成を有し
ている。
【００１３】
【作用】本発明は上記した構成において、情報信号ｍｎ
／（ｍ−ｎ）ビットをｎ2／（ｍ−ｎ）ビットとｎビッ
トに分離して両信号を時分割多重してｎビットパラレル
の伝送路信号に変換して出力することにより、低い動作
周波数の回路で、ｍビットパラレルの情報信号をｎビッ
トパラレルの伝送路を用いてスタッフ同期方式により伝
送することができ、さらに、ｍとｎの最小公倍数である
ｍｎ／（ｍ−ｎ）ビットを情報信号の分離単位とするこ
とによって伝送装置内のデータ保持時間を最小とし伝送
遅延を最小限にでき、また伝送装置内でのデータ保持時
間が小さいことおよびデータ分割時の制御が単純である
ことから回路構成が簡略化できることとなる。
／（ｍ−ｎ）ビットをｎ2／（ｍ−ｎ）ビットとｎビッ
トに分離して両信号を時分割多重してｎビットパラレル
の伝送路信号に変換して出力することにより、低い動作
周波数の回路で、ｍビットパラレルの情報信号をｎビッ
トパラレルの伝送路を用いてスタッフ同期方式により伝
送することができ、さらに、ｍとｎの最小公倍数である
ｍｎ／（ｍ−ｎ）ビットを情報信号の分離単位とするこ
とによって伝送装置内のデータ保持時間を最小とし伝送
遅延を最小限にでき、また伝送装置内でのデータ保持時
間が小さいことおよびデータ分割時の制御が単純である
ことから回路構成が簡略化できることとなる。
【００１４】
【実施例】以下本発明の一実施例について、図面を参照
しながら説明する。
しながら説明する。
【００１５】図１に示すように本実施例のディジタル送
信装置，ディジタル受信装置およびスタッフ同期多重伝
送装置は、情報信号が入力端子１からディジタル送信装
置２に入力する。ディジタル送信装置２は、速度変換を
行う第１の速度変換部（ｎビット幅のＦＩＦＯバッファ
部）８および第２の速度変換部（（ｍ−ｎ）ビット幅の
ＦＩＦＯバッファ部）９、スタッフ制御部１０、ビット
数変換部１１、フレーム制御部１２、伝送路信号合成部
１３、伝送路クロック生成部１４より構成され、伝送信
号は出力端子３から出力し伝送路４を経て入力端子５か
らディジタル受信装置６に入力する。
信装置，ディジタル受信装置およびスタッフ同期多重伝
送装置は、情報信号が入力端子１からディジタル送信装
置２に入力する。ディジタル送信装置２は、速度変換を
行う第１の速度変換部（ｎビット幅のＦＩＦＯバッファ
部）８および第２の速度変換部（（ｍ−ｎ）ビット幅の
ＦＩＦＯバッファ部）９、スタッフ制御部１０、ビット
数変換部１１、フレーム制御部１２、伝送路信号合成部
１３、伝送路クロック生成部１４より構成され、伝送信
号は出力端子３から出力し伝送路４を経て入力端子５か
らディジタル受信装置６に入力する。
【００１６】ディジタル受信装置６はフレーム同期検出
保護部１５、フレーム制御部１６、伝送路信号分離部１
７、スタッフ制御部１８、ビット数変換部１９、速度変
換を行う第３の速度変換部（ｎビット幅のＦＩＦＯバッ
ファ部）２０および第４の速度変換部（（ｍ−ｎ）ビッ
ト幅のＦＩＦＯバッファ部）２１、情報信号クロック生
成部２２より構成され、情報信号は出力端子７から出力
する。
保護部１５、フレーム制御部１６、伝送路信号分離部１
７、スタッフ制御部１８、ビット数変換部１９、速度変
換を行う第３の速度変換部（ｎビット幅のＦＩＦＯバッ
ファ部）２０および第４の速度変換部（（ｍ−ｎ）ビッ
ト幅のＦＩＦＯバッファ部）２１、情報信号クロック生
成部２２より構成され、情報信号は出力端子７から出力
する。
【００１７】なお、本実施例の具体的な事例としてｍ＝
１０、ｎ＝８の場合の伝送路信号の構成の一例を図２に
示す。図２（ａ）は情報信号（１０ビットパラレル）を
示し、ブロック２３は１０ビットパラレル情報信号の１
ブロック（１０ビット）、図２（ｂ）は伝送回路信号
（８ビットパラレル）を示し、ブロック２４は８ビット
パラレル伝送路信号中の情報信号上位８ビットの伝送領
域１ブロック（８ビット）、ブロック２５は８ビットパ
ラレル伝送路信号中の情報信号下位２ビットの伝送領域
４ブロック（８ビット）、ブロック２６は８ビットパラ
レル伝送路信号におけるスタッフ領域１領域（１０ビッ
ト）である。
１０、ｎ＝８の場合の伝送路信号の構成の一例を図２に
示す。図２（ａ）は情報信号（１０ビットパラレル）を
示し、ブロック２３は１０ビットパラレル情報信号の１
ブロック（１０ビット）、図２（ｂ）は伝送回路信号
（８ビットパラレル）を示し、ブロック２４は８ビット
パラレル伝送路信号中の情報信号上位８ビットの伝送領
域１ブロック（８ビット）、ブロック２５は８ビットパ
ラレル伝送路信号中の情報信号下位２ビットの伝送領域
４ブロック（８ビット）、ブロック２６は８ビットパラ
レル伝送路信号におけるスタッフ領域１領域（１０ビッ
ト）である。
【００１８】以上の構成要素よりなるディジタル送信装
置，ディジタル受信装置およびスタッフ同期多重伝送装
置について、以下その各構成要素の関係と動作を図１お
よび図２を用いて説明する。まず、ディジタル送信装置
２においては、情報信号入力端子１および１ａにｍビッ
トパラレルの情報信号およびクロックが入力すると、ス
タッフ制御部１０により速度差検出およびスタッフ制御
が行われる。データは上位ｎビットと下位（ｍ−ｎ）ビ
ットに分割され、第１の速度変換部（ｎビット幅のＦＩ
ＦＯバッファ部）８および第２の速度変換部（（ｍ−
ｎ）ビット幅のＦＩＦＯバッファ部）９において両者同
時に速度変換およびスタッフ挿入が行われる。下位（ｍ
−ｎ）ビットのデータは、ビット数変換部１１において
ｎビットパラレルデータに変換され、上位（ｍ−ｎ）ビ
ットのデータとともに伝送路信号合成部１３においてス
タッフ制御情報などの情報信号ヘッダとともに上位ｎビ
ット部のデータｎ2／（ｍ−ｎ）ビットごとに下位（ｍ
−ｎ）ビット部のデータｎビットを多重し、伝送路クロ
ック生成部１４で生成される伝送路クロックとともに端
子３および３ａより伝送路４および４ａに送出される。
置，ディジタル受信装置およびスタッフ同期多重伝送装
置について、以下その各構成要素の関係と動作を図１お
よび図２を用いて説明する。まず、ディジタル送信装置
２においては、情報信号入力端子１および１ａにｍビッ
トパラレルの情報信号およびクロックが入力すると、ス
タッフ制御部１０により速度差検出およびスタッフ制御
が行われる。データは上位ｎビットと下位（ｍ−ｎ）ビ
ットに分割され、第１の速度変換部（ｎビット幅のＦＩ
ＦＯバッファ部）８および第２の速度変換部（（ｍ−
ｎ）ビット幅のＦＩＦＯバッファ部）９において両者同
時に速度変換およびスタッフ挿入が行われる。下位（ｍ
−ｎ）ビットのデータは、ビット数変換部１１において
ｎビットパラレルデータに変換され、上位（ｍ−ｎ）ビ
ットのデータとともに伝送路信号合成部１３においてス
タッフ制御情報などの情報信号ヘッダとともに上位ｎビ
ット部のデータｎ2／（ｍ−ｎ）ビットごとに下位（ｍ
−ｎ）ビット部のデータｎビットを多重し、伝送路クロ
ック生成部１４で生成される伝送路クロックとともに端
子３および３ａより伝送路４および４ａに送出される。
【００１９】つぎに、ディジタル受信装置６においては
端子５および５ａよりｎビットパラレルの伝送路信号と
クロックが入力すると、フレーム同期検出保護部１５に
おいてフレーム同期を確立したのちに伝送路信号分離部
１７でヘッダ部、上位ｎビットデータ部のデータｎ2／
（ｍ−ｎ）ビット、下位（ｍ−ｎ）ビット部のデータｎ
ビットを分離する。下位（ｍ−ｎ）ビット部のデータ
は、ビット数変換部１９において（ｍ−ｎ）ビット幅の
データに復元される。スタッフ制御部１８においてヘッ
ダ内のスタッフ制御情報によるスタッフ制御を行い、上
位ｎビットのデータは第３の速度変換部（ｎビット幅の
ＦＩＦＯバッファ部）２０によって、また下位（ｍ−
ｎ）ビットのデータは第４の速度変換部（（ｍ−ｎ）ビ
ット幅のＦＩＦＯバッファ部）２１において両者同時に
速度変換およびデスタッフが行われる。また、情報信号
クロック生成部２２において情報信号クロックの生成が
行われ、上位ビットと下位ビットを合わせたｍビットパ
ラレルの情報信号データとともに情報信号クロックが出
力端子７および７ａより出力する。
端子５および５ａよりｎビットパラレルの伝送路信号と
クロックが入力すると、フレーム同期検出保護部１５に
おいてフレーム同期を確立したのちに伝送路信号分離部
１７でヘッダ部、上位ｎビットデータ部のデータｎ2／
（ｍ−ｎ）ビット、下位（ｍ−ｎ）ビット部のデータｎ
ビットを分離する。下位（ｍ−ｎ）ビット部のデータ
は、ビット数変換部１９において（ｍ−ｎ）ビット幅の
データに復元される。スタッフ制御部１８においてヘッ
ダ内のスタッフ制御情報によるスタッフ制御を行い、上
位ｎビットのデータは第３の速度変換部（ｎビット幅の
ＦＩＦＯバッファ部）２０によって、また下位（ｍ−
ｎ）ビットのデータは第４の速度変換部（（ｍ−ｎ）ビ
ット幅のＦＩＦＯバッファ部）２１において両者同時に
速度変換およびデスタッフが行われる。また、情報信号
クロック生成部２２において情報信号クロックの生成が
行われ、上位ビットと下位ビットを合わせたｍビットパ
ラレルの情報信号データとともに情報信号クロックが出
力端子７および７ａより出力する。
【００２０】以上のように、情報信号ｍｎ／（ｍ−ｎ）
ビットをディジタル送信装置２の伝送路信号合成部１３
で情報信号の上位ｎビット部のデータｎ2／（ｍ−ｎ）
ビットと情報信号の下位（ｍ−ｎ）ビット部のデータｎ
ビットに分離して両信号を時分割多重してｎビットパラ
レルの伝送路信号に変換して出力することにより、また
ディジタル受信装置６の伝送路信号分離部１７で伝送路
信号ｍｎ／（ｍ−ｎ）ビットを情報信号の上位ｎビット
部のデータｎ2／（ｍ−ｎ）ビットと情報信号の下位
（ｍ−ｎ）ビット部のデータｎビットに時分割分離して
ｍビットパラレルの情報信号に復元して出力することに
より、ｍビットパラレルの情報信号をｎビットパラレル
の伝送路を用いてスタッフ同期方式により伝送すること
ができるという利点を有する。また、ｍとｎの最小公倍
数であるｍｎ／（ｍ−ｎ）ビットをディジタル送信装置
２内の伝送路信号合成部１３およびディジタル受信装置
６内の伝送路信号分離部１７における情報信号の分離単
位とすることにより伝送装置内のデータ保持時間を最小
とすることができ、伝送遅延を最小限にできるという効
果を有する。また、伝送装置内でのデータ保持時間が小
さいことからデータ保持用のＦＩＦＯバッファ部が不要
となること、およびディジタル送信装置２内のスタッフ
制御部１０およびディジタル受信装置６内のスタッフ制
御部１８において行うスタッフ制御およびディジタル送
信装置２内のフレーム制御部１２およびディジタル受信
装置６内のフレーム制御部１６において行うフレーム制
御が２つのＦＩＦＯバッファに対して同時に行なえるこ
とから、回路構成が簡略化できるという効果をも有す
る。
ビットをディジタル送信装置２の伝送路信号合成部１３
で情報信号の上位ｎビット部のデータｎ2／（ｍ−ｎ）
ビットと情報信号の下位（ｍ−ｎ）ビット部のデータｎ
ビットに分離して両信号を時分割多重してｎビットパラ
レルの伝送路信号に変換して出力することにより、また
ディジタル受信装置６の伝送路信号分離部１７で伝送路
信号ｍｎ／（ｍ−ｎ）ビットを情報信号の上位ｎビット
部のデータｎ2／（ｍ−ｎ）ビットと情報信号の下位
（ｍ−ｎ）ビット部のデータｎビットに時分割分離して
ｍビットパラレルの情報信号に復元して出力することに
より、ｍビットパラレルの情報信号をｎビットパラレル
の伝送路を用いてスタッフ同期方式により伝送すること
ができるという利点を有する。また、ｍとｎの最小公倍
数であるｍｎ／（ｍ−ｎ）ビットをディジタル送信装置
２内の伝送路信号合成部１３およびディジタル受信装置
６内の伝送路信号分離部１７における情報信号の分離単
位とすることにより伝送装置内のデータ保持時間を最小
とすることができ、伝送遅延を最小限にできるという効
果を有する。また、伝送装置内でのデータ保持時間が小
さいことからデータ保持用のＦＩＦＯバッファ部が不要
となること、およびディジタル送信装置２内のスタッフ
制御部１０およびディジタル受信装置６内のスタッフ制
御部１８において行うスタッフ制御およびディジタル送
信装置２内のフレーム制御部１２およびディジタル受信
装置６内のフレーム制御部１６において行うフレーム制
御が２つのＦＩＦＯバッファに対して同時に行なえるこ
とから、回路構成が簡略化できるという効果をも有す
る。
【００２１】
【発明の効果】以上の実施例から明らかなように、本発
明によれば情報信号ｍｎ／（ｍ−ｎ）ビットを前者ｎ2
／（ｍ−ｎ）ビットと後者ｎビットに分離して両信号を
時分割多重し、ｎビットパラレルの伝送路信号に変換し
て出力することにより、低い動作周波数の回路でｍビッ
トパラレル情報信号をｎビットパラレルの伝送路を用い
てスタッフ同期方式により伝送するようにしたものであ
り、ｍとｎの最小公倍数であるｍｎ／（ｍ−ｎ）ビット
を情報信号の分離単位とすることによって伝送装置内の
データ保持時間を最小とすることができ、伝送遅延を最
小限にできるという効果を有する。また、伝送装置内で
のデータ保持時間が小さいこと、およびデータ分割時の
制御が単純であることから、回路構成を簡略化すること
ができるという優れたディジタル送信装置，ディジタル
受信装置およびスタッフ同期多重伝送装置を実現できる
ものである。
明によれば情報信号ｍｎ／（ｍ−ｎ）ビットを前者ｎ2
／（ｍ−ｎ）ビットと後者ｎビットに分離して両信号を
時分割多重し、ｎビットパラレルの伝送路信号に変換し
て出力することにより、低い動作周波数の回路でｍビッ
トパラレル情報信号をｎビットパラレルの伝送路を用い
てスタッフ同期方式により伝送するようにしたものであ
り、ｍとｎの最小公倍数であるｍｎ／（ｍ−ｎ）ビット
を情報信号の分離単位とすることによって伝送装置内の
データ保持時間を最小とすることができ、伝送遅延を最
小限にできるという効果を有する。また、伝送装置内で
のデータ保持時間が小さいこと、およびデータ分割時の
制御が単純であることから、回路構成を簡略化すること
ができるという優れたディジタル送信装置，ディジタル
受信装置およびスタッフ同期多重伝送装置を実現できる
ものである。
【図１】本発明の一実施例のディジタル送信装置，ディ
ジタル受信装置およびスタッフ同期多重伝送装置のブロ
ック図
ジタル受信装置およびスタッフ同期多重伝送装置のブロ
ック図
【図２】同実施例における伝送データの構成図
【図３】従来のスタッフ同期多重伝送装置のブロック図
【図４】従来の他のスタッフ同期多重伝送装置のブロッ
ク図
ク図
【図５】同伝送装置における伝送データの構成図
２ ディジタル送信装置 ４，４ａ 伝送路 ６ ディジタル受信装置 ８ 第１の速度変換部（ｎビットＦＩＦＯバッファ
部） ９ 第２の速度変換部（（ｍ−ｎ）ビットＦＩＦＯバ
ッファ部） １０ スタッフ制御部 １１ ビット数変換部 １２ フレーム制御部 １３ 伝送路信号合成部 １４ 伝送路クロック生成部 １５ フレーム同期検出保護部 １６ フレーム制御部 １７ 伝送路信号分離部 １８ スタッフ制御部 １９ ビット数変換部 ２０ 第３の速度変換部（ｎビットＦＩＦＯバッファ
部） ２１ 第４の速度変換部（（ｍ−ｎ）ビットＦＩＦＯバ
ッファ部） ２２ 情報信号クロック生成部
部） ９ 第２の速度変換部（（ｍ−ｎ）ビットＦＩＦＯバ
ッファ部） １０ スタッフ制御部 １１ ビット数変換部 １２ フレーム制御部 １３ 伝送路信号合成部 １４ 伝送路クロック生成部 １５ フレーム同期検出保護部 １６ フレーム制御部 １７ 伝送路信号分離部 １８ スタッフ制御部 １９ ビット数変換部 ２０ 第３の速度変換部（ｎビットＦＩＦＯバッファ
部） ２１ 第４の速度変換部（（ｍ−ｎ）ビットＦＩＦＯバ
ッファ部） ２２ 情報信号クロック生成部
Claims (3)
- 【請求項１】 ｍビットパラレル情報信号のうちｎビッ
ト（ただし、ｍ＞ｎ、ｍ−ｎはｎの整数分の１）の情報
信号を入力する第１の速度変換部（ｎビットＦＩＦＯバ
ッファ部）と、（ｍ−ｎ）ビットの情報信号を入力する
第２の速度変換部（ｍ−ｎ）ビットＦＩＦＯバッファ部
と、上記第１および第２の速度変換部におけるスタッフ
挿入動作と伝送路信号ヘッダ内のスタッフ制御情報の制
御を行うスタッフ制御部と、第２の速度変換部より出力
する（ｍ−ｎ）ビットパラレル形式の信号をｎビットパ
ラレル形式の信号に変換するビット数変換部と、第１の
速度変換部の出力データに前記ビット数変換部の出力デ
ータおよび伝送路信号ヘッダを合成する伝送路信号合成
部と、前記スタッフ制御部と前記伝送路信号合成部に通
知されるフレーム制御情報を生成するフレーム制御部
と、伝送路クロックを生成する伝送路クロック生成部と
を備え、ｍビットパラレル情報信号をｎビットパラレル
信号と（ｍ−ｎ）ビットパラレル信号とに分離したうえ
で速度変換および前者ｎビットと、後者（ｍ−ｎ）ビッ
トのスタッフをそれぞれ挿入することによるスタッフ同
期化を行い、ｍとｎの最小公倍数であるｍｎ／（ｍ−
ｎ）ビットごとに、情報信号を前者ｎ2／（ｍ−ｎ）ビ
ットと後者ｎビットに分離して両信号を時分割多重し、
ｎビットパラレルの伝送路信号に変換して出力すること
により、ｍビットパラレル情報信号をｎビットパラレル
の伝送路を用いてスタッフ同期方式により伝送するよう
に配されたディジタル送信装置。 - 【請求項２】 伝送路信号のフレーム同期を確立するフ
レーム同期検出保護部と、フレーム制御情報を生成する
フレーム制御部と、前記フレーム制御部よりのフレーム
制御情報により伝送路信号からｎビット情報信号と、
（ｍ−ｎ）ビット情報信号（ただし、ｍ＞ｎ、ｍ−ｎは
ｎの整数分の１）および伝送路信号ヘッダを分離する伝
送路信号分離部と、ｎビットパラレル形式で得られる前
記（ｍ−ｎ）ビット情報信号を（ｍ−ｎ）ビットパラレ
ル形式に変換するビット数変換部と、伝送路信号ヘッダ
内のスタッフ制御情報によって第３および第４の速度変
換部におけるスタッフ除去動作の制御を行うスタッフ制
御部と、ｍビットパラレル情報信号のうちｎビット情報
信号を出力する前記第３の速度変換部と、ｍビットパラ
レル情報信号のうち（ｍ−ｎ）ビットの情報信号を出力
する前記第４の速度変換部と、情報信号のクロックを再
生する情報信号クロック生成部とを備え、ｎビットパラ
レルの伝送路信号をｍとｎの最小公倍数であるｍｎ／
（ｍ−ｎ）ビットごとに時分割分離してｎビットパラレ
ル信号ｎ2／（ｍ−ｎ）ビットと（ｍ−ｎ）ビットパラ
レル信号ｎビットとに分離し、速度変換および前者ｎビ
ットと、後者（ｍ−ｎ）ビットのスタッフをそれぞれ除
去することによるデスタッフを行ったうえで両信号をあ
わせてｍビットパラレル信号として出力することによ
り、ｍビットパラレル情報信号をｎビットパラレルの伝
送路を用いてスタッフ同期方式により伝送するように配
されたディジタル受信装置。 - 【請求項３】 請求項１記載のディジタル送信装置と、
請求項２記載のディジタル受信装置を有し、伝送路信号
と同期していないｍビットパラレルの情報信号をフタッ
フ同期によりｎビットパラレル信号として伝送するよう
に配されたスタッフ同期多重伝送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4109646A JP2988120B2 (ja) | 1992-04-28 | 1992-04-28 | ディジタル送信装置，ディジタル受信装置およびスタッフ同期多重伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4109646A JP2988120B2 (ja) | 1992-04-28 | 1992-04-28 | ディジタル送信装置，ディジタル受信装置およびスタッフ同期多重伝送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05308338A JPH05308338A (ja) | 1993-11-19 |
| JP2988120B2 true JP2988120B2 (ja) | 1999-12-06 |
Family
ID=14515568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4109646A Expired - Fee Related JP2988120B2 (ja) | 1992-04-28 | 1992-04-28 | ディジタル送信装置，ディジタル受信装置およびスタッフ同期多重伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2988120B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5500357B2 (ja) * | 2010-03-31 | 2014-05-21 | ソニー株式会社 | 符号化装置、および符号化方法 |
-
1992
- 1992-04-28 JP JP4109646A patent/JP2988120B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05308338A (ja) | 1993-11-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |