JP2733528B2 - 位相ロック・ループ用部分パルス・ハイト型基準周波数発生回路 - Google Patents
位相ロック・ループ用部分パルス・ハイト型基準周波数発生回路Info
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- JP2733528B2 JP2733528B2 JP3358558A JP35855891A JP2733528B2 JP 2733528 B2 JP2733528 B2 JP 2733528B2 JP 3358558 A JP3358558 A JP 3358558A JP 35855891 A JP35855891 A JP 35855891A JP 2733528 B2 JP2733528 B2 JP 2733528B2
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- Japan
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、位相ロック・ループの
基準入力信号を発生させるための位相ロック・ループ用
部分パルス・ハイト型基準周波数発生回路に関するもの
である。
基準入力信号を発生させるための位相ロック・ループ用
部分パルス・ハイト型基準周波数発生回路に関するもの
である。
【０００２】
【従来の技術】位相ロック・ループ（ＰＬＬ）を用いた
周波数シンセサイザは、高精度の固定基準周波数発生器
を使用し、その周波数確度のままでほぼ任意の周波数を
発生させる手段として、多くの分野で利用されている。
そして、高精度な基準周波数発生器として、周囲温度，
回路負荷，電源電圧の広範囲な変動などに対して一定値
を保つことが要求されるような場合には、いわゆる水晶
発振回路にＴＴＬ−ＩＣやＣＭＯＳ−ＩＣ等を組み合わ
せたものが多く用いられている。しかしながら、このよ
うな周波数シンセサイザは位相ロック・ループ内の分周
器を可変して希望出力周波数を得るようにしているた
め、分周比によりループ・ゲインが変化しまたセトリン
グ・タイムが大きく変化する。また、速いセトリング・
タイムで安定性を得ることは難しいため、通常オーバー
・ダンピングで使用してさらにこのような組み合わせで
は任意の周波数を自由に得ることは難しいため、通常は
極度に高いクロック源を用いる必要があった。
周波数シンセサイザは、高精度の固定基準周波数発生器
を使用し、その周波数確度のままでほぼ任意の周波数を
発生させる手段として、多くの分野で利用されている。
そして、高精度な基準周波数発生器として、周囲温度，
回路負荷，電源電圧の広範囲な変動などに対して一定値
を保つことが要求されるような場合には、いわゆる水晶
発振回路にＴＴＬ−ＩＣやＣＭＯＳ−ＩＣ等を組み合わ
せたものが多く用いられている。しかしながら、このよ
うな周波数シンセサイザは位相ロック・ループ内の分周
器を可変して希望出力周波数を得るようにしているた
め、分周比によりループ・ゲインが変化しまたセトリン
グ・タイムが大きく変化する。また、速いセトリング・
タイムで安定性を得ることは難しいため、通常オーバー
・ダンピングで使用してさらにこのような組み合わせで
は任意の周波数を自由に得ることは難しいため、通常は
極度に高いクロック源を用いる必要があった。
【０００３】図９に位相ロック・ループを用いた周波数
シンセサイザの従来例を示す。すなわち、周知のように
位相ロック・ループは位相比較器（ＰＣ）１，低域フィ
ルタ（ＬＰＦ）２，増幅器（Ａ）３，電圧制御発振器
（ＶＣＯ）４等より構成されるが、この位相ロック・ル
ープを用いた周波数シンセサイザにおける電圧制御発振
器４の発振周波数ｆO は、下記のようになり、分周回路
５，６のそれぞれの分周比ｍ，ｎにより、水晶発振回路
７からの単一の発振周波数ｆｒに基づいて種々の発振周
波数を得ることができる。
シンセサイザの従来例を示す。すなわち、周知のように
位相ロック・ループは位相比較器（ＰＣ）１，低域フィ
ルタ（ＬＰＦ）２，増幅器（Ａ）３，電圧制御発振器
（ＶＣＯ）４等より構成されるが、この位相ロック・ル
ープを用いた周波数シンセサイザにおける電圧制御発振
器４の発振周波数ｆO は、下記のようになり、分周回路
５，６のそれぞれの分周比ｍ，ｎにより、水晶発振回路
７からの単一の発振周波数ｆｒに基づいて種々の発振周
波数を得ることができる。
【０００４】
【数１】
【０００５】従来の位相ロック・ループを用いた周波数
シンセサイザでは、高速セトリングの要求がなかったた
め、分周回路６における分周比ｎと分周回路５における
分周比ｍの組み合わせで任意の周波数を発生させてい
る。しかし、位相ロック・ループの安定性およびセトリ
ング・タイムが位相ロック・ループ内の分周回路５の分
周比ｍによって変化するという問題もあった。
シンセサイザでは、高速セトリングの要求がなかったた
め、分周回路６における分周比ｎと分周回路５における
分周比ｍの組み合わせで任意の周波数を発生させてい
る。しかし、位相ロック・ループの安定性およびセトリ
ング・タイムが位相ロック・ループ内の分周回路５の分
周比ｍによって変化するという問題もあった。
【０００６】このため近年は、図９に示したような水晶
発振回路７である固定周波数源に代わって、安定な可変
周波数源を用いて周波数シンセサイザを実現する方法
が、例えば米国特許第４９６５５３３号や米国特許第５
０２８８８７号等によって提案されてきている。すなわ
ち、安定な可変周波数源としてのダイレクト・デジタル
・シンセサイザ（ＤＤＳ）による基準周波数発生であ
り、このダイレクト・デジタル・シンセサイザによって
位相ロック・ループを駆動するようにした周波数シンセ
サイザ、いわゆるＤＤＳドライブ型周波数シンセサイザ
の出現である。
発振回路７である固定周波数源に代わって、安定な可変
周波数源を用いて周波数シンセサイザを実現する方法
が、例えば米国特許第４９６５５３３号や米国特許第５
０２８８８７号等によって提案されてきている。すなわ
ち、安定な可変周波数源としてのダイレクト・デジタル
・シンセサイザ（ＤＤＳ）による基準周波数発生であ
り、このダイレクト・デジタル・シンセサイザによって
位相ロック・ループを駆動するようにした周波数シンセ
サイザ、いわゆるＤＤＳドライブ型周波数シンセサイザ
の出現である。
【０００７】図１０にＤＤＳドライブ型周波数シンセサ
イザの従来例を示す。このＤＤＳドライブ型周波数シン
セサイザは、ダイレクト・デジタル・シンセサイザ１０
の次段に、位相検波器１１，ループ・フィルタ１２，電
圧制御発振器（ＶＯＣ）１３およびこの電圧制御発振器
１３と位相検波器１１間を接続する固定分周器１４より
なる位相ロック・ループが接続された構成とされてい
る。しかし、ダイレクト・デジタル・シンセサイザ１０
に要求される周波数ステップが小数点分周動作になるた
め、デジタル回路だけでは希望周波数が発生できなくな
る。
イザの従来例を示す。このＤＤＳドライブ型周波数シン
セサイザは、ダイレクト・デジタル・シンセサイザ１０
の次段に、位相検波器１１，ループ・フィルタ１２，電
圧制御発振器（ＶＯＣ）１３およびこの電圧制御発振器
１３と位相検波器１１間を接続する固定分周器１４より
なる位相ロック・ループが接続された構成とされてい
る。しかし、ダイレクト・デジタル・シンセサイザ１０
に要求される周波数ステップが小数点分周動作になるた
め、デジタル回路だけでは希望周波数が発生できなくな
る。
【０００８】図１１は図１０のダイレクト・デジタル・
シンセサイザ１０をより詳細に示したブロック図であ
り、これを図１２に示したようにアキュームレータ（累
積器）３０ａとレジスタ３０ｂで構成された累算回路３
０を４ビットにした簡略化モデルとして説明すれば次の
ようになる。すなわち、ｆCL＝１６ＭＨZ クロックで使
用した場合、位相増分値Δθをバイナリデータとしてア
キュームレータ３０に設定すると、基準周波数ｆR は、
シンセサイザ１０をより詳細に示したブロック図であ
り、これを図１２に示したようにアキュームレータ（累
積器）３０ａとレジスタ３０ｂで構成された累算回路３
０を４ビットにした簡略化モデルとして説明すれば次の
ようになる。すなわち、ｆCL＝１６ＭＨZ クロックで使
用した場合、位相増分値Δθをバイナリデータとしてア
キュームレータ３０に設定すると、基準周波数ｆR は、
【０００９】
【数２】 で与えられる。
【００１０】そこで、任意の周波数を得るには、この位
相増分値Δθを可変させればよいことになる。これは言
わばアキュームレータ分周器とも言えるもので、図１３
にその分周のメカニズムとその出力波形である鋸波を示
す。この図１３から明らかなように、位相増分値Δθに
よって増分値／クロックが異なることがわかる。
相増分値Δθを可変させればよいことになる。これは言
わばアキュームレータ分周器とも言えるもので、図１３
にその分周のメカニズムとその出力波形である鋸波を示
す。この図１３から明らかなように、位相増分値Δθに
よって増分値／クロックが異なることがわかる。
【００１１】従って、その位相増分値Δθを２４°から
４４°まで変化させた場合、図１１に示すサインＬＵＴ
（ルック・アップ・テーブル）３１の出力波形は、図１
４に示した階段状正弦波のデジタル値が得られる。そし
て、位相増分値Δθを２２．５°として、発生波形を基
準にしたクロック・シフトの状態を示すのが図１５であ
る。
４４°まで変化させた場合、図１１に示すサインＬＵＴ
（ルック・アップ・テーブル）３１の出力波形は、図１
４に示した階段状正弦波のデジタル値が得られる。そし
て、位相増分値Δθを２２．５°として、発生波形を基
準にしたクロック・シフトの状態を示すのが図１５であ
る。
【００１２】このアキュームレータ分周器は、あくまで
も周期関数発生器として働き、そのアキュームレータ出
力である階段状鋸波のデジタル値をサインＬＵＴ３１通
過させて、正弦波のデジタル・データ値を読み出す。
も周期関数発生器として働き、そのアキュームレータ出
力である階段状鋸波のデジタル値をサインＬＵＴ３１通
過させて、正弦波のデジタル・データ値を読み出す。
【００１３】次に、その正弦波のデジタル・データ値を
次段のＤ／Ａコンバータ３２に加えてアナログ波形に変
換し、かつアナログ変換された出力信号を次段の高次Ｌ
ＰＦ（高次低域通過フィルタ）３３に与え、スムージン
グ（補間）を行うと共にクロック周波数成分を除去す
る。
次段のＤ／Ａコンバータ３２に加えてアナログ波形に変
換し、かつアナログ変換された出力信号を次段の高次Ｌ
ＰＦ（高次低域通過フィルタ）３３に与え、スムージン
グ（補間）を行うと共にクロック周波数成分を除去す
る。
【００１４】この高次ＬＰＦ３３からの出力は、次段の
高域通過フィルタ（ＨＰＦ）３４に与えられ、先のＤ／
Ａ変換時の量子化エラーおよびその他の誤差による帯域
内ジッタを除去する。そして、この高域通過フィルタ３
４からの出力は、再度デジタル信号に変換するために、
次段に接続されコンデンサＣおよびアナログ・ボルテー
ジ・コンパレータ３５ａよりなる高ゲインのＡＣ結合コ
ンパレータ３５に与えられ、このＡＣ結合コンパレータ
３５からの出力信号がダイレクト・デジタル・シンセサ
イザ１０の基準周波数出力ｆR となり、位相ロック・ル
ープを駆動することとなる。
高域通過フィルタ（ＨＰＦ）３４に与えられ、先のＤ／
Ａ変換時の量子化エラーおよびその他の誤差による帯域
内ジッタを除去する。そして、この高域通過フィルタ３
４からの出力は、再度デジタル信号に変換するために、
次段に接続されコンデンサＣおよびアナログ・ボルテー
ジ・コンパレータ３５ａよりなる高ゲインのＡＣ結合コ
ンパレータ３５に与えられ、このＡＣ結合コンパレータ
３５からの出力信号がダイレクト・デジタル・シンセサ
イザ１０の基準周波数出力ｆR となり、位相ロック・ル
ープを駆動することとなる。
【００１５】この場合、ＡＣ結合コンパレータ３５のゲ
インが高いほどジッタを少なくでき、また整数分周Ｎ＝
６４とした場合の図１１におけるＡ点，Ｂ点，Ｃ点，Ｄ
点（Ａ点のＭＳＢ）の各出力波形は図１６で示される波
形となる。さらに、小数点分周Ｎ＝７．２とした場合
は、同様に図１７で示される波形となり、スタート点と
最終点がシフトするのと同時に一周期毎に波形が異なっ
てくるのであるが、図１８で示すように図１２における
ＭＳＢビット出力は５周期毎に同じシーケンスを描くの
で、周期性は存在することがわかる。従って、このまま
では各周期毎に周波数が異なってしまい、基準周波数ｆ
R としては使用できないので、これを補正するために一
度サインＬＵＴ３１、Ｄ／Ａコンバータ３２を用いてア
ナログ信号に変換する。そして、このアナログ信号は後
続の高次ＬＰＦ３３によってクロックが除去されると同
時に位相連続性のある信号とされ、さらにその信号を後
続の高域通過フィルタ３４を通してジッタを軽減した後
に、再びデジタル信号へ戻すためにＡＣ結合コンパレー
タ３５を通して周波数基準信号を発生させる。このよう
に動作する従来のＤＤＳドライブ型周波数シンセサイザ
は小数点分周も可能であるため、任意の周波数を発生さ
せることができることとなる。
インが高いほどジッタを少なくでき、また整数分周Ｎ＝
６４とした場合の図１１におけるＡ点，Ｂ点，Ｃ点，Ｄ
点（Ａ点のＭＳＢ）の各出力波形は図１６で示される波
形となる。さらに、小数点分周Ｎ＝７．２とした場合
は、同様に図１７で示される波形となり、スタート点と
最終点がシフトするのと同時に一周期毎に波形が異なっ
てくるのであるが、図１８で示すように図１２における
ＭＳＢビット出力は５周期毎に同じシーケンスを描くの
で、周期性は存在することがわかる。従って、このまま
では各周期毎に周波数が異なってしまい、基準周波数ｆ
R としては使用できないので、これを補正するために一
度サインＬＵＴ３１、Ｄ／Ａコンバータ３２を用いてア
ナログ信号に変換する。そして、このアナログ信号は後
続の高次ＬＰＦ３３によってクロックが除去されると同
時に位相連続性のある信号とされ、さらにその信号を後
続の高域通過フィルタ３４を通してジッタを軽減した後
に、再びデジタル信号へ戻すためにＡＣ結合コンパレー
タ３５を通して周波数基準信号を発生させる。このよう
に動作する従来のＤＤＳドライブ型周波数シンセサイザ
は小数点分周も可能であるため、任意の周波数を発生さ
せることができることとなる。
【００１６】
【発明が解決しようとする課題】ところで、図１１に示
したダイレクト・デジタル・シンセサイザ１０では、発
生周期にかかわらず、累算した位相値をもとにサインＬ
ＵＴ３１から正弦波のデジタル・データ値を読み出して
Ｄ／Ａ変換を行う。しかし、この変換を行うＤ／Ａコン
バータ３２には高速高分解能のものが必要になるので、
コストが増大するという問題がある。なお、アキューム
レータ分周の場合の周波数精度とアキュームレータ３０
のビット幅の関係は、
したダイレクト・デジタル・シンセサイザ１０では、発
生周期にかかわらず、累算した位相値をもとにサインＬ
ＵＴ３１から正弦波のデジタル・データ値を読み出して
Ｄ／Ａ変換を行う。しかし、この変換を行うＤ／Ａコン
バータ３２には高速高分解能のものが必要になるので、
コストが増大するという問題がある。なお、アキューム
レータ分周の場合の周波数精度とアキュームレータ３０
のビット幅の関係は、
【００１７】
【数３】ビット数＝ＩＮＴ〔０．５＋ LOg 2（１／周波
数精度）〕
数精度）〕
【００１８】で与えられるため、周波数精度を１ｐｐｍ
（１０-6）とすると、アキュームレータ３０のビット幅
が２０ビットとなる。また、Ｄ／Ａコンバータ３２の出
力波形は階段状正弦波となるので、Ｄ／Ａコンバータ３
２の後には高性能な低域通過フィルタである高次ＬＰＦ
３３が必要となる。しかして、近い将来には限られたサ
ンプル・パルスを用いて基準周波数をダイレクト・デジ
タル・シンセサイザにて発生し、位相ロック・ループを
高安定で周波数切り換えるセットリング・タイムが１ｍ
Ｓ以下を要求されるようなデジタル・セルラー電話、デ
ジタル・コードレス電話あるいはデジタルＰＢＸ等の普
及が予測される。
（１０-6）とすると、アキュームレータ３０のビット幅
が２０ビットとなる。また、Ｄ／Ａコンバータ３２の出
力波形は階段状正弦波となるので、Ｄ／Ａコンバータ３
２の後には高性能な低域通過フィルタである高次ＬＰＦ
３３が必要となる。しかして、近い将来には限られたサ
ンプル・パルスを用いて基準周波数をダイレクト・デジ
タル・シンセサイザにて発生し、位相ロック・ループを
高安定で周波数切り換えるセットリング・タイムが１ｍ
Ｓ以下を要求されるようなデジタル・セルラー電話、デ
ジタル・コードレス電話あるいはデジタルＰＢＸ等の普
及が予測される。
【００１９】本発明は、このような事情に鑑みてなされ
たものであり、位相ロック・ループを駆動する基準周波
数発生回路として、従来に比してより一層ハードウェア
処理による高速処理化が可能でかつコストの低減化に有
効な位相ロック・ループ用部分パルス・ハイト型基準周
波数発生回路の提供を目的とする。
たものであり、位相ロック・ループを駆動する基準周波
数発生回路として、従来に比してより一層ハードウェア
処理による高速処理化が可能でかつコストの低減化に有
効な位相ロック・ループ用部分パルス・ハイト型基準周
波数発生回路の提供を目的とする。
【００２０】
【課題を解決するための手段】かかる目的を達成するた
めに、小数点分周を可能にするために、位相アキュムレ
ータのＭＳＢ出力信号をもとに基準周波数信号のＨｉｇ
ｈレベル周期を検出するＨｉｇｈレベル周期検出器と基
準周波数信号のＬｏｗレベル周期を検出するＬｏｗレベ
ル周期検出器、ＭＳＢ出力信号を１クロック遅延させた
信号とＭＳＢ出力信号のエクスクルージブ・オアを取り
アナログ的に、０゜を含み１８０゜×ｎ点に位置する真
のゼロ・クロスが存在するクロック期間を検出するゼロ
・クロス期間検出器などで構成したコントロール部と、
上記コントロール部からのコントロール信号でゼロ・ク
ロス期間のデジタル信号をアナログ変換し、その信号を
ゼロ・クロス期間に与えると共にＨｉｇｈレベル周期に
フルー・スケールを与えかつＬｏｗレベル周期にゼロ値
を同様に与えて部分パルス・ハイト信号を発生させ、そ
の信号から不要なノイズ成分を後続の低域通過フィルタ
で除去し０゜を含み１８０゜×ｎ点に位置する真のゼロ
・クロスを求めてから、アナログ・コンパレータを通し
て再度デジタル信号に変換するアナログ部とで構成さ
れ、上記アナログ部からの出力信号を後段の位相ロック
・ループへ入力させることを特徴とする。また、基準周
波数信号を受けると同時に自己の発振出力波形との位相
を比較し、その誤差を小さくする方向に発振出力周波数
を制御させることにより、基準周波数にロックまたは追
従動作を行う位相ロック・ループの基準周波数発生回路
において、与えた基準周波数に対応した設定値である位
相増分値Δθを累算する位相アキュームレータと、位相
アキュームレータにおける累算結果である出力値のＭＳ
Ｂビット出力からＨｉｇｈレベル周期を検出するＨｉｇ
ｈレベル周期検出器と、位相アキュームレータにおける
累算結果である出力値のＭＳＢビット出力からＬｏｗレ
ベル周期を検出するＬｏｗレベル周期検出器と、ＭＳＢ
出力信号を１クロック遅延させた信号とＭＳＢ出力信号
のエクスクルージブ・オアを取りアナログ的に、０゜を
含み１８０゜×ｎ点に位置する真のゼロ・クロスが存在
するクロック期間を検出するゼロ・クロス期間検出器
と、上記位相アキュームレータにおける累算結果である
出力値のＭＳＢビットを除く下位ビット出力からの位相
余りの抜き取りを行う位相余り抜き取り器と、上記位相
余り抜き取り結果の出力と上記位相増分値Δθとをもと
に、Ｌ→Ｈへのゼロ・クロス期間およびＨ→Ｌへのゼロ
・クロス期間を選択するスィッチ手段と、ゼロ・クロス
期間内の０゜を含み１８０゜×ｎ点に位置する真のゼロ
・クロスを基準とした前データまたは後データをスケー
リングするスケーリング器と、上記ゼロ・クロス期間の
前データまたは後データをスケーリング器に入力し、そ
の出力をアナログ信号に変換するＤ／Ａコンバータと、
上記Ｄ／Ａコンバータによって変換されたアナログ信号
出力をゼロ・クロス期間に与えると共に、Ｈｉｇｈレベ
ル周期にフルー・スケールを与え、かつＬｏｗレベル周
期にゼロ値を同様に与えて部分パルス・ハイト信号を発
生させ、これをクロック・ノイズのない正弦波とする低
域通過フィルタと、上記低域通過フィルタからの出力信
号が入力され、この出力信号の低調波成分を除去する高
域通過フィルタと、上記高域通過フィルタからの出力信
号が入力され、これを基準周波数信号としてデジタル信
号に変換するコンパレータとよりなり、上記基準周波数
信号を基準周波数として位相ロック・ループに出力する
ことにより位相ロック・ループの駆動を行うことを特徴
とする。分パルス・ハイト型基準周波数発生回路。ま
た、Ｄ／Ａコンバータの前段に波形発生のサンプル数に
応じてパイプライン遅延を行うデジタル回路手段を備え
ることを特徴とするか、Ｄ／Ａコンバータの前段に３系
列のバッファを備えさせ、出力イネーブル信号で各信号
系列を選択できるようにしたことを特徴とする。
めに、小数点分周を可能にするために、位相アキュムレ
ータのＭＳＢ出力信号をもとに基準周波数信号のＨｉｇ
ｈレベル周期を検出するＨｉｇｈレベル周期検出器と基
準周波数信号のＬｏｗレベル周期を検出するＬｏｗレベ
ル周期検出器、ＭＳＢ出力信号を１クロック遅延させた
信号とＭＳＢ出力信号のエクスクルージブ・オアを取り
アナログ的に、０゜を含み１８０゜×ｎ点に位置する真
のゼロ・クロスが存在するクロック期間を検出するゼロ
・クロス期間検出器などで構成したコントロール部と、
上記コントロール部からのコントロール信号でゼロ・ク
ロス期間のデジタル信号をアナログ変換し、その信号を
ゼロ・クロス期間に与えると共にＨｉｇｈレベル周期に
フルー・スケールを与えかつＬｏｗレベル周期にゼロ値
を同様に与えて部分パルス・ハイト信号を発生させ、そ
の信号から不要なノイズ成分を後続の低域通過フィルタ
で除去し０゜を含み１８０゜×ｎ点に位置する真のゼロ
・クロスを求めてから、アナログ・コンパレータを通し
て再度デジタル信号に変換するアナログ部とで構成さ
れ、上記アナログ部からの出力信号を後段の位相ロック
・ループへ入力させることを特徴とする。また、基準周
波数信号を受けると同時に自己の発振出力波形との位相
を比較し、その誤差を小さくする方向に発振出力周波数
を制御させることにより、基準周波数にロックまたは追
従動作を行う位相ロック・ループの基準周波数発生回路
において、与えた基準周波数に対応した設定値である位
相増分値Δθを累算する位相アキュームレータと、位相
アキュームレータにおける累算結果である出力値のＭＳ
Ｂビット出力からＨｉｇｈレベル周期を検出するＨｉｇ
ｈレベル周期検出器と、位相アキュームレータにおける
累算結果である出力値のＭＳＢビット出力からＬｏｗレ
ベル周期を検出するＬｏｗレベル周期検出器と、ＭＳＢ
出力信号を１クロック遅延させた信号とＭＳＢ出力信号
のエクスクルージブ・オアを取りアナログ的に、０゜を
含み１８０゜×ｎ点に位置する真のゼロ・クロスが存在
するクロック期間を検出するゼロ・クロス期間検出器
と、上記位相アキュームレータにおける累算結果である
出力値のＭＳＢビットを除く下位ビット出力からの位相
余りの抜き取りを行う位相余り抜き取り器と、上記位相
余り抜き取り結果の出力と上記位相増分値Δθとをもと
に、Ｌ→Ｈへのゼロ・クロス期間およびＨ→Ｌへのゼロ
・クロス期間を選択するスィッチ手段と、ゼロ・クロス
期間内の０゜を含み１８０゜×ｎ点に位置する真のゼロ
・クロスを基準とした前データまたは後データをスケー
リングするスケーリング器と、上記ゼロ・クロス期間の
前データまたは後データをスケーリング器に入力し、そ
の出力をアナログ信号に変換するＤ／Ａコンバータと、
上記Ｄ／Ａコンバータによって変換されたアナログ信号
出力をゼロ・クロス期間に与えると共に、Ｈｉｇｈレベ
ル周期にフルー・スケールを与え、かつＬｏｗレベル周
期にゼロ値を同様に与えて部分パルス・ハイト信号を発
生させ、これをクロック・ノイズのない正弦波とする低
域通過フィルタと、上記低域通過フィルタからの出力信
号が入力され、この出力信号の低調波成分を除去する高
域通過フィルタと、上記高域通過フィルタからの出力信
号が入力され、これを基準周波数信号としてデジタル信
号に変換するコンパレータとよりなり、上記基準周波数
信号を基準周波数として位相ロック・ループに出力する
ことにより位相ロック・ループの駆動を行うことを特徴
とする。分パルス・ハイト型基準周波数発生回路。ま
た、Ｄ／Ａコンバータの前段に波形発生のサンプル数に
応じてパイプライン遅延を行うデジタル回路手段を備え
ることを特徴とするか、Ｄ／Ａコンバータの前段に３系
列のバッファを備えさせ、出力イネーブル信号で各信号
系列を選択できるようにしたことを特徴とする。
【００２１】
【作用】本発明によれば、発生させるべき基準周波数に
対応した設定値である位相増分値Δθを位相アキューム
レータに与えると、アキュームレータ分周出力として階
段状鋸波としてのデジタル信号が発生される。そして、
位相アキュームレータ出力のＭＳＢビット出力から、Ｈ
ｉｇｈレベル期間であるかどうかの検出を、同様にＬｏ
ｗレベル期間であるかどうかの検出を、同じくゼロ・ク
ロス期間の検出を行う。さらに、位相アキュームレータ
出力のＭＳＢビット出力を除く下位ビット出力を、上記
したゼロ・クロス期間の検出値により位相余り値を抜き
取って記録・保持する。それを、引き算器で演算された
結果の値（ａｔ１８０°Ｈ→Ｌ）または位相余り値（ａ
ｔ０°ｏｒ３６０°Ｌ→Ｈ）そのもののいずれかを選択
して、スケーリング器でスケーリング値として出力さ
せ、ゼロ・クロス期間内にその値をＤ／Ａコンバータに
与える。
対応した設定値である位相増分値Δθを位相アキューム
レータに与えると、アキュームレータ分周出力として階
段状鋸波としてのデジタル信号が発生される。そして、
位相アキュームレータ出力のＭＳＢビット出力から、Ｈ
ｉｇｈレベル期間であるかどうかの検出を、同様にＬｏ
ｗレベル期間であるかどうかの検出を、同じくゼロ・ク
ロス期間の検出を行う。さらに、位相アキュームレータ
出力のＭＳＢビット出力を除く下位ビット出力を、上記
したゼロ・クロス期間の検出値により位相余り値を抜き
取って記録・保持する。それを、引き算器で演算された
結果の値（ａｔ１８０°Ｈ→Ｌ）または位相余り値（ａ
ｔ０°ｏｒ３６０°Ｌ→Ｈ）そのもののいずれかを選択
して、スケーリング器でスケーリング値として出力さ
せ、ゼロ・クロス期間内にその値をＤ／Ａコンバータに
与える。
【００２２】そして、このＤ／Ａコンバータからの出力
信号はゼロ・クロス期間に与え、Ｈｉｇｈレベル周期に
フルー・スケール、Ｌｏｗレベル周期にゼロ値を同様に
与えて部分パルス・ハイト波形出力信号を発生させ、そ
の信号が急峻な低域通過フィルタに入力されてクロック
・ノイズのないきれいな正弦波として出力され、かつ高
域通過フィルタに入力されて低調波が除去され、コンパ
レータにより基準周波数信号としてのデジタル信号に変
換されて位相ロック・ループに入力され、位相ロック・
ループを駆動することとなる。また、Ｄ／Ａコンバータ
の前段にパイプ・ライン遅延回路手段を挿入配置した場
合には、次段のＤ／Ａコンバータのスピードを緩和する
ように働く。
信号はゼロ・クロス期間に与え、Ｈｉｇｈレベル周期に
フルー・スケール、Ｌｏｗレベル周期にゼロ値を同様に
与えて部分パルス・ハイト波形出力信号を発生させ、そ
の信号が急峻な低域通過フィルタに入力されてクロック
・ノイズのないきれいな正弦波として出力され、かつ高
域通過フィルタに入力されて低調波が除去され、コンパ
レータにより基準周波数信号としてのデジタル信号に変
換されて位相ロック・ループに入力され、位相ロック・
ループを駆動することとなる。また、Ｄ／Ａコンバータ
の前段にパイプ・ライン遅延回路手段を挿入配置した場
合には、次段のＤ／Ａコンバータのスピードを緩和する
ように働く。
【００２３】次に、本発明の好ましい一実施例を添付図
面を参照して説明する。図１は、本発明の基本構成を示
すブロック図で、大別するとコントロール部４０とアナ
ログ部５０に分けられる。すなわち、コントロール部４
０は発生させる基準周波数に対応した設定値として位相
増分値Δθが入力される位相アキュムレータ４１が設け
られ、その後段にはＨｉｇｈレベル周期検出器４２，Ｌ
ｏｗレベル周期検出器４３，ゼロ・クロス期間検出器４
４が接続されている。また、これとは別に位相アキュム
レータ４１の後段には位相余り値抜き取り器４５（Ｖ
ＣＣ＝後データ）が接続され、かつ位相余り値抜き取り
器４５の出力と上記位相増分値Δθとの引き算器（Δθ
−ＶＡＣＣ＝前データ）４６が接続されている。４７は
スケーリング器（ＶＡＣＣ／Δθ）であり、Ｈｉｇｈレ
ベル周期およびＬｏｗレベル周期のアナログ電圧とゼロ
・クロス周期に与える前データまたは後データのアナロ
グ電圧のスケーリングを合わせるためのものである。ア
ナログ部５０は、コントロール部４０のＨｉｇｈレベル
周期検出器４２，Ｌｏｗレベル周期検出器４３，ゼロ・
クロス期間検出器４４からの出力信号によって制御され
るスイッチ（ＳＷ１〜ＳＷ３）が設けられており、ま
た、ＳＷ１〜ＳＷ３を介して入力される入力信号をうけ
るバッファ５１を有し、このバッファ５１の後段には低
域通過フィルタ（ＬＰＦ）５２，高域通過フィルタ（Ｈ
ＰＦ）５３，コンパレータ５４が接続されている。５５
はＤ／Ａコンバータでありスケーリング器４７および基
準電圧源ＶＲＥＦの値をデジタルーアナログ変換してＳ
Ｗ３へ出力する。
面を参照して説明する。図１は、本発明の基本構成を示
すブロック図で、大別するとコントロール部４０とアナ
ログ部５０に分けられる。すなわち、コントロール部４
０は発生させる基準周波数に対応した設定値として位相
増分値Δθが入力される位相アキュムレータ４１が設け
られ、その後段にはＨｉｇｈレベル周期検出器４２，Ｌ
ｏｗレベル周期検出器４３，ゼロ・クロス期間検出器４
４が接続されている。また、これとは別に位相アキュム
レータ４１の後段には位相余り値抜き取り器４５（Ｖ
ＣＣ＝後データ）が接続され、かつ位相余り値抜き取り
器４５の出力と上記位相増分値Δθとの引き算器（Δθ
−ＶＡＣＣ＝前データ）４６が接続されている。４７は
スケーリング器（ＶＡＣＣ／Δθ）であり、Ｈｉｇｈレ
ベル周期およびＬｏｗレベル周期のアナログ電圧とゼロ
・クロス周期に与える前データまたは後データのアナロ
グ電圧のスケーリングを合わせるためのものである。ア
ナログ部５０は、コントロール部４０のＨｉｇｈレベル
周期検出器４２，Ｌｏｗレベル周期検出器４３，ゼロ・
クロス期間検出器４４からの出力信号によって制御され
るスイッチ（ＳＷ１〜ＳＷ３）が設けられており、ま
た、ＳＷ１〜ＳＷ３を介して入力される入力信号をうけ
るバッファ５１を有し、このバッファ５１の後段には低
域通過フィルタ（ＬＰＦ）５２，高域通過フィルタ（Ｈ
ＰＦ）５３，コンパレータ５４が接続されている。５５
はＤ／Ａコンバータでありスケーリング器４７および基
準電圧源ＶＲＥＦの値をデジタルーアナログ変換してＳ
Ｗ３へ出力する。
【００２４】次に、コントロール部４０の動作を図２に
示す回路図を参照しつつ説明する。なお、図３は、コン
トロール部４０の内部における出力波形のタイミング図
である。発生させるべき基準周波数に対応した設定値と
して位相増分値Δθとを、累算器であるアキュムレータ
（ＡＬＵ）４１ａとレジスタ４１ｂから構成された位相
アキュムレータ４１に与えて分周出力を得る。このアキ
ュムレータ分周出力なるデジタル信号のＭＳＢ，ＭＳＢ
−１ビットの波形を、Ｄフリップ・フロップ（Ｄ−Ｆ
Ｆ）４０１，ナンド（ＮＡＮＤ）４０２，ノア（ＮＯ
Ｒ）４０３で構成されたＨｉｇｈレベル周期検出器４２
で、Ｈｉｇｈレベル期間なる出力信号を生成する。この
Ｈｉｇｈレベル期間信号は図３ｆで示した波形となる。
同様に、ＭＳＢ，ＭＳＢ−１ビット出力を元にＤフリッ
プ・フロップ（Ｄ−ＦＦ）４０１，ナンド（ＮＡＮＤ）
４０２，オア（ＯＲ）４０４で構成されたＬｏｗレベル
周期検出器４３で、Ｌｏｗレベル期間信号なる出力信号
を生成する。このＬｏｗレベル期間信号は図３ｇで示し
た波形となる。さらに、同じくＭＳＢ，ＭＳＢ−１ビッ
ト出力を元にＤフリップ・フロップ（Ｄ−ＦＦ）４０
１，ナンド（ＮＡＮＤ）４０２，インバータ（ＩＮＶ）
４０５で構成されたゼロ・クロス期間検出器４４で、ゼ
ロ・クロス期間信号なる出力信号を生成する。このゼロ
・クロス期間信号は図３ｅで示した波形となる。図３Ａ
はシステム・クロックの波形を示す。図３ＢはＭＳＢの
波形を示す。図３ＣはＭＳＢ−１の波形を示す。図３Ｄ
はＭＳＢ−１ビット出力をＤフリップ・フロップ（Ｄ−
ＦＦ）４０１により、システム・クロックの１クロック
分遅延させた波形となることを示す。
示す回路図を参照しつつ説明する。なお、図３は、コン
トロール部４０の内部における出力波形のタイミング図
である。発生させるべき基準周波数に対応した設定値と
して位相増分値Δθとを、累算器であるアキュムレータ
（ＡＬＵ）４１ａとレジスタ４１ｂから構成された位相
アキュムレータ４１に与えて分周出力を得る。このアキ
ュムレータ分周出力なるデジタル信号のＭＳＢ，ＭＳＢ
−１ビットの波形を、Ｄフリップ・フロップ（Ｄ−Ｆ
Ｆ）４０１，ナンド（ＮＡＮＤ）４０２，ノア（ＮＯ
Ｒ）４０３で構成されたＨｉｇｈレベル周期検出器４２
で、Ｈｉｇｈレベル期間なる出力信号を生成する。この
Ｈｉｇｈレベル期間信号は図３ｆで示した波形となる。
同様に、ＭＳＢ，ＭＳＢ−１ビット出力を元にＤフリッ
プ・フロップ（Ｄ−ＦＦ）４０１，ナンド（ＮＡＮＤ）
４０２，オア（ＯＲ）４０４で構成されたＬｏｗレベル
周期検出器４３で、Ｌｏｗレベル期間信号なる出力信号
を生成する。このＬｏｗレベル期間信号は図３ｇで示し
た波形となる。さらに、同じくＭＳＢ，ＭＳＢ−１ビッ
ト出力を元にＤフリップ・フロップ（Ｄ−ＦＦ）４０
１，ナンド（ＮＡＮＤ）４０２，インバータ（ＩＮＶ）
４０５で構成されたゼロ・クロス期間検出器４４で、ゼ
ロ・クロス期間信号なる出力信号を生成する。このゼロ
・クロス期間信号は図３ｅで示した波形となる。図３Ａ
はシステム・クロックの波形を示す。図３ＢはＭＳＢの
波形を示す。図３ＣはＭＳＢ−１の波形を示す。図３Ｄ
はＭＳＢ−１ビット出力をＤフリップ・フロップ（Ｄ−
ＦＦ）４０１により、システム・クロックの１クロック
分遅延させた波形となることを示す。
【００２５】ところで、アキュムレータ分周出力は、図
６で示されるゼロ・クロス周期期間の終了時に（Ｈ→
Ｌ）または（Ｌ→Ｈ）にＭＳＢが変化するが、そのゼロ
・クロス期間内の真のゼロ・クロス（０゜、１８０゜、
すなわち０゜を含み１８０゜×ｎ点に位置する）とゼロ
・クロス期間の始まりおよび終了時とどれだけズレてい
るかを示したのが図７の表である。図７の表は、Δθが
５０゜の時の例を示すものであるが、この表から最初の
周期の０゜の場合のゼロ・クロスはズレがないので、そ
のままＨｉｇｈレベルに立ち上がるが、１８０゜の場合
のゼロ・クロスはＭＳＢビット反転の前である２０゜の
位置になることがわかる。１８０゜に真のゼロ・クロス
が存在する場合、１５０゜→２００゜とクロックが進む
ので３０：２０の前／後デュティ比となる。（Ｈ→Ｌ）
クロスの場合には、前データ（Δθ−ＶＡＣＣ）なる演
算結果を出力する引き算器４６の出力信号を選択しスケ
ーリング器４７へ入力することとなる。スケーリング器
４７では、３０：２０の場合には３０／５０の振幅レベ
ルとしてスケーリングし、このスケーリング値をゼロ・
クロス期間中だけ次段のＤ／Ａコンバータ５５へ入力す
るようにしておく。
６で示されるゼロ・クロス周期期間の終了時に（Ｈ→
Ｌ）または（Ｌ→Ｈ）にＭＳＢが変化するが、そのゼロ
・クロス期間内の真のゼロ・クロス（０゜、１８０゜、
すなわち０゜を含み１８０゜×ｎ点に位置する）とゼロ
・クロス期間の始まりおよび終了時とどれだけズレてい
るかを示したのが図７の表である。図７の表は、Δθが
５０゜の時の例を示すものであるが、この表から最初の
周期の０゜の場合のゼロ・クロスはズレがないので、そ
のままＨｉｇｈレベルに立ち上がるが、１８０゜の場合
のゼロ・クロスはＭＳＢビット反転の前である２０゜の
位置になることがわかる。１８０゜に真のゼロ・クロス
が存在する場合、１５０゜→２００゜とクロックが進む
ので３０：２０の前／後デュティ比となる。（Ｈ→Ｌ）
クロスの場合には、前データ（Δθ−ＶＡＣＣ）なる演
算結果を出力する引き算器４６の出力信号を選択しスケ
ーリング器４７へ入力することとなる。スケーリング器
４７では、３０：２０の場合には３０／５０の振幅レベ
ルとしてスケーリングし、このスケーリング値をゼロ・
クロス期間中だけ次段のＤ／Ａコンバータ５５へ入力す
るようにしておく。
【００２６】２周期目の０°の場合のゼロ・クロスは図
７の表から４０°進んでいることがわかるが、この場合
クロック内の前／後デュティ比は１０：４０となるが、
（Ｌ→Ｈ）クロスの場合は後データ（ＶACC ）信号を選
択しスケーリング器４７へ入力することとなる。同様に
スケーリング器４７では１０：４０の場合には４０／５
０の振幅レベルとしてスケーリングし、このスケーリン
グ値をやはりゼロ・クロス期間中だけ次段のＤ／Ａコン
バータ５５へ入力するようにしておく。すなわち、（Ｈ
→Ｌ）クロスの場合は前／後デュティ比の前データをス
ケーリングしてゼロ・クロス期間中次段のＤ／Ａコンバ
ータ５５に与え、（Ｌ→Ｈ）クロスの場合は前／後デュ
ティ比の後データをスケーリングしてゼロ・クロス期間
中次段のＤ／Ａコンバータ５５に与えることとなる。さ
らに、Ｈｉｇｈレベル期間中は“Ｈ”レベルデータを、
Ｌｏｗレベル期間中は“Ｌ”レベルデータをこのＤ／Ａ
コンバータ５５に与えることとなる。
７の表から４０°進んでいることがわかるが、この場合
クロック内の前／後デュティ比は１０：４０となるが、
（Ｌ→Ｈ）クロスの場合は後データ（ＶACC ）信号を選
択しスケーリング器４７へ入力することとなる。同様に
スケーリング器４７では１０：４０の場合には４０／５
０の振幅レベルとしてスケーリングし、このスケーリン
グ値をやはりゼロ・クロス期間中だけ次段のＤ／Ａコン
バータ５５へ入力するようにしておく。すなわち、（Ｈ
→Ｌ）クロスの場合は前／後デュティ比の前データをス
ケーリングしてゼロ・クロス期間中次段のＤ／Ａコンバ
ータ５５に与え、（Ｌ→Ｈ）クロスの場合は前／後デュ
ティ比の後データをスケーリングしてゼロ・クロス期間
中次段のＤ／Ａコンバータ５５に与えることとなる。さ
らに、Ｈｉｇｈレベル期間中は“Ｈ”レベルデータを、
Ｌｏｗレベル期間中は“Ｌ”レベルデータをこのＤ／Ａ
コンバータ５５に与えることとなる。
【００２７】かくしてアナログ部５０のＤ／Ａコンバー
タ５５に入力される波形は図８で示したような波形とな
り、前データは引き算器４６で前データ＝（Δθ−後デ
ータ）として作っている。図８の信号はＤ／Ａコンバー
タ５５で、デジタル−アナログ変換されて次段の低域通
過フィルタ（ＬＰＦ）５２へ入力され、さらに次段の高
域通過フィルタ（ＨＰＦ）５５へ入力されることとな
る。これらの２段のフィルタ５２，５３で不要な成分が
取り除かれた後、コンパレータ５４へ入力され、基準周
波数信号としてのデジタル信号ｆR に変換されて、図示
しないが後段の位相ロック・ループを駆動することとな
る。
タ５５に入力される波形は図８で示したような波形とな
り、前データは引き算器４６で前データ＝（Δθ−後デ
ータ）として作っている。図８の信号はＤ／Ａコンバー
タ５５で、デジタル−アナログ変換されて次段の低域通
過フィルタ（ＬＰＦ）５２へ入力され、さらに次段の高
域通過フィルタ（ＨＰＦ）５５へ入力されることとな
る。これらの２段のフィルタ５２，５３で不要な成分が
取り除かれた後、コンパレータ５４へ入力され、基準周
波数信号としてのデジタル信号ｆR に変換されて、図示
しないが後段の位相ロック・ループを駆動することとな
る。
【００２８】なお、図１に示したようにＤ／Ａコンバー
タ５５の負担を軽減させるためにＨｉｇｈレベル周期検
出器４２、Ｌｏｗレベル周期検出器４３からの信号を直
接アナログ・スイッチに与え、それにゼロ・クロス期間
検出器４４、スケーリング器４７の各器とＤ／Ａコンバ
ータ５５から与えられるアナログ信号を足し合わせて部
分パルス・ハイト波形を発生させることもできる。各ス
イッチＳＷ1 〜ＳＷ3およびＤ／Ａコンバータ５５の動
作タイミングに合わせるために、パイプ・ライン遅延を
行わせるためのデジタル回路手段であるＤラッチ４１０
〜４１７を挿入配置してＤ／Ａコンバータ５５のサンプ
リング・レートを緩和させるようにしてもよい。また、
アナログ部５０は図１に示した構成の他、図４に示すよ
うに、Ｄ／Ａコンバータ５５の前にバッファ５００〜５
０２を３系列備えさせ、出力イネーブルで各信号系列を
Ｄ／Ａコンバータ５５に選択的に入力させるようにして
もよい。この場合には、Ｈｉｇｈレベル周期検出器４２
はＨｉｇｈレベル期間を示す信号を出力するので、この
出力信号が“１”の時はＤ／Ａコンバータ５５の入力ラ
インには全ビットを“Ｈ”レベルにするデジタル信号を
与える。なお、正確にはＨｉｇｈレベルが２n −１のレ
ベルになるので２n −（２n −１）の誤差がＨｉｇｈレ
ベルに含まれる。このためＨｉｇｈレベルでは１ビット
増しＭＳＢ＝１とし、ＭＳＢを除いた下位データをオー
ルゼロとして対応させる。Ｌｏｗレベル周期検出器４３
はＬｏｗレベル期間を示す信号を出力するので、この出
力信号が“１”の時はＤ／Ａコンバータ５５の入力ライ
ンには、全ビットを“Ｌ”レベルにするデジタル信号を
与える。
タ５５の負担を軽減させるためにＨｉｇｈレベル周期検
出器４２、Ｌｏｗレベル周期検出器４３からの信号を直
接アナログ・スイッチに与え、それにゼロ・クロス期間
検出器４４、スケーリング器４７の各器とＤ／Ａコンバ
ータ５５から与えられるアナログ信号を足し合わせて部
分パルス・ハイト波形を発生させることもできる。各ス
イッチＳＷ1 〜ＳＷ3およびＤ／Ａコンバータ５５の動
作タイミングに合わせるために、パイプ・ライン遅延を
行わせるためのデジタル回路手段であるＤラッチ４１０
〜４１７を挿入配置してＤ／Ａコンバータ５５のサンプ
リング・レートを緩和させるようにしてもよい。また、
アナログ部５０は図１に示した構成の他、図４に示すよ
うに、Ｄ／Ａコンバータ５５の前にバッファ５００〜５
０２を３系列備えさせ、出力イネーブルで各信号系列を
Ｄ／Ａコンバータ５５に選択的に入力させるようにして
もよい。この場合には、Ｈｉｇｈレベル周期検出器４２
はＨｉｇｈレベル期間を示す信号を出力するので、この
出力信号が“１”の時はＤ／Ａコンバータ５５の入力ラ
インには全ビットを“Ｈ”レベルにするデジタル信号を
与える。なお、正確にはＨｉｇｈレベルが２n −１のレ
ベルになるので２n −（２n −１）の誤差がＨｉｇｈレ
ベルに含まれる。このためＨｉｇｈレベルでは１ビット
増しＭＳＢ＝１とし、ＭＳＢを除いた下位データをオー
ルゼロとして対応させる。Ｌｏｗレベル周期検出器４３
はＬｏｗレベル期間を示す信号を出力するので、この出
力信号が“１”の時はＤ／Ａコンバータ５５の入力ライ
ンには、全ビットを“Ｌ”レベルにするデジタル信号を
与える。
【００２９】さらに、ゼロ・クロス期間検出器４４はゼ
ロ・クロス期間を示す信号を出力するので、この出力信
号が“１”の時はＤ／Ａコンバータ５５の入力ラインに
はスケーリング器４７から出力されたスケーリング値な
るデジタル信号を与えることとなる。なお、図６からわ
かるようにＨｉｇｈレベル期間、ゼロ・クロス期間、Ｌ
ｏｗレベル期間、ゼロ・クロス期間が順次繰り返されて
いくので、これらの期間が同時に存在することがない。
従って、上記Ｈｉｇｈレベル周期検出器４２の出力信
号、Ｌｏｗレベル周期検出器４３の出力信号、ゼロ・ク
ロス期間検出器４４の出力信号が同時に“１”となるよ
うな事態は発生しないので、Ｄ／Ａコンバータ５５の入
力ラインにはＨｉｇｈレベル期間には全ビットが“Ｈ”
レベルを、Ｌｏｗレベル期間には全ビットが“Ｌ”レベ
ルを、ゼロ・クロス期間にはスケーリング値とを順次選
択的にＤ／Ａコンバータ５５に入力されることとなる。
ロ・クロス期間を示す信号を出力するので、この出力信
号が“１”の時はＤ／Ａコンバータ５５の入力ラインに
はスケーリング器４７から出力されたスケーリング値な
るデジタル信号を与えることとなる。なお、図６からわ
かるようにＨｉｇｈレベル期間、ゼロ・クロス期間、Ｌ
ｏｗレベル期間、ゼロ・クロス期間が順次繰り返されて
いくので、これらの期間が同時に存在することがない。
従って、上記Ｈｉｇｈレベル周期検出器４２の出力信
号、Ｌｏｗレベル周期検出器４３の出力信号、ゼロ・ク
ロス期間検出器４４の出力信号が同時に“１”となるよ
うな事態は発生しないので、Ｄ／Ａコンバータ５５の入
力ラインにはＨｉｇｈレベル期間には全ビットが“Ｈ”
レベルを、Ｌｏｗレベル期間には全ビットが“Ｌ”レベ
ルを、ゼロ・クロス期間にはスケーリング値とを順次選
択的にＤ／Ａコンバータ５５に入力されることとなる。
【００３０】
【発明の効果】上述したように、本発明における位相ロ
ック・ループの基準周波数発生回路は、従来のように位
相アキュームレータの後にサインＬＵＴを使用していな
いのでＬＵＴを参照するという膨大な容量のＲＯＭが必
要なく、また高速高分解能のＤ／Ａコンバータを必要と
しないため、コストの低減化を図りつつ容易に位相ロッ
ク・ループを駆動する任意の周波数を発生させることが
できる。また、デジタル値である信号とアナログ値であ
る信号を順次選択的に切り換えて部分パルス・ハイト波
形を発生させるので、発生周波数の各周期の面積を全て
等しくでき、後続のフィルタ群に経由させてジッタのな
いきれいなコンパレータ出力波形を得ることが可能であ
る。このように、本発明に係る位相ロック・ループ用部
分パルス・ハイト型基準周波数発生回路は、発生周期に
少ないサンプリング・パルスしか利用できない基準周波
数の発生の補償技術を提供するものであるためたいへん
重要な技術であり、近い将来高安定で周波数切り換える
セットリング・タイムが１ｍＳ以下を要求されるような
デジタル・セルラー電話、デジタル・コードレス電話、
デジタルＰＢＸ用途等に特に有効である。
ック・ループの基準周波数発生回路は、従来のように位
相アキュームレータの後にサインＬＵＴを使用していな
いのでＬＵＴを参照するという膨大な容量のＲＯＭが必
要なく、また高速高分解能のＤ／Ａコンバータを必要と
しないため、コストの低減化を図りつつ容易に位相ロッ
ク・ループを駆動する任意の周波数を発生させることが
できる。また、デジタル値である信号とアナログ値であ
る信号を順次選択的に切り換えて部分パルス・ハイト波
形を発生させるので、発生周波数の各周期の面積を全て
等しくでき、後続のフィルタ群に経由させてジッタのな
いきれいなコンパレータ出力波形を得ることが可能であ
る。このように、本発明に係る位相ロック・ループ用部
分パルス・ハイト型基準周波数発生回路は、発生周期に
少ないサンプリング・パルスしか利用できない基準周波
数の発生の補償技術を提供するものであるためたいへん
重要な技術であり、近い将来高安定で周波数切り換える
セットリング・タイムが１ｍＳ以下を要求されるような
デジタル・セルラー電話、デジタル・コードレス電話、
デジタルＰＢＸ用途等に特に有効である。
【図１】本発明の基本構成を示すブロック図。
【図２】本発明におけるコントロール部の一実施例を示
す回路図。
す回路図。
【図３】コントロール部の内部における出力波形のタイ
ミングを示す図。
ミングを示す図。
【図４】本発明におけるアナログ部の他の実施例を示す
ブロック図。
ブロック図。
【図５】小数点分周時のアキュームレータ分周器出力の
ＭＳＢビット出力波形図。
ＭＳＢビット出力波形図。
【図６】アキュームレータ分周器出力信号において各周
期を定義する説明図。
期を定義する説明図。
【図７】各ゼロ・クロスと目標ゼロ・クロスとのズレを
示す図。
示す図。
【図８】部分パルス・ハイト型の出力波形を示す図。
【図９】従来の位相同期ループを用いた周波数シンセサ
イザのブロック図。
イザのブロック図。
【図１０】従来のＤＤＳドライブ型周波数シンセサイザ
を示すブロック図。
を示すブロック図。
【図１１】図１０におけるダイレクト・デジタル・シン
セサイザの詳細を示すブロック図。
セサイザの詳細を示すブロック図。
【図１２】図１１のアキュームレータ部分を４ビットに
簡略化した説明図。
簡略化した説明図。
【図１３】アキュームレータ分周のメカニズムを示す
図。
図。
【図１４】図１０におけるダイレクト・デジタル・シン
セサイザのクロックを基準にした発生波形を示す図。
セサイザのクロックを基準にした発生波形を示す図。
【図１５】発生波形を基準にしたクロック・シフトを示
す図。
す図。
【図１６】整数分周の場合の波形図。
【図１７】小数点分周の場合の波形図。
【図１８】小数点分周の場合のＭＢＳ出力波形図。
４０ コントロール部 ４１ 位相アキュームレータ ４２ Ｈｉｇｈレベル周期検出器 ４３ Ｌｏｗレベル周期検出器 ４４ ゼロ・クロス期間検出器 ４５ 位相余り値抜き取り器 ４６ 引き算器 ５０ アナログ部 ５２ 低域通過フィルタ ５３ 高域通過フィルタ ５４ コンパレータ
Claims (4)
- 【請求項１】 小数点分周を可能にするために、位相ア
キュムレータのＭＳＢ出力信号をもとに基準周波数信号
のＨｉｇｈレベル周期を検出するＨｉｇｈレベル周期検
出器と基準周波数信号のＬｏｗレベル周期を検出するＬ
ｏｗレベル周期検出器、ＭＳＢ出力信号を１クロック遅
延させた信号とＭＳＢ出力信号のエクスクルージブ・オ
アを取りアナログ的に、０゜を含み１８０゜×ｎ点に位
置する真のゼロ・クロスが存在するクロック期間を検出
するゼロ・クロス期間検出器などで構成したコントロー
ル部と、 上記コントロール部からのコントロール信号でゼロ・ク
ロス期間のデジタル信号をアナログ変換し、その信号を
ゼロ・クロス期間に与えると共にＨｉｇｈレベル周期に
フルー・スケールを与えかつＬｏｗレベル周期にゼロ値
を同様に与えて部分パルス・ハイト信号を発生させ、そ
の信号から不要なノイズ成分を後続の低域通過フィルタ
で除去し０゜を含み１８０゜×ｎ点に位置する真のゼロ
・クロスを求めてから、アナログ・コンパレータを通し
て再度デジタル信号に変換するアナログ部とで構成さ
れ、 上記アナログ部からの出力信号を後段の位相ロック・ル
ープへ入力させることを特徴とする位相ロック・ループ
用部分パルス・ハイト型基準周波数発生回路。 - 【請求項２】 基準周波数信号を受けると同時に自己の
発振出力波形との位相を比較し、その誤差を小さくする
方向に発振出力周波数を制御させることにより、基準周
波数にロックまたは追従動作を行う位相ロック・ループ
の基準周波数発生回路において、 与えた基準周波数に対応した設定値である位相増分値Δ
θを累算する位相アキュームレータと、 位相アキュームレータにおける累算結果である出力値の
ＭＳＢビット出力からＨｉｇｈレベル周期を検出するＨ
ｉｇｈレベル周期検出器と、位相アキュームレータにおける累算結果である出力値の
ＭＳＢビット出力から Ｌｏｗレベル周期を検出するＬｏ
ｗレベル周期検出器と、ＭＳＢ出力信号を１クロック遅延させた信号とＭＳＢ出
力信号のエクスクルージブ・オアを取りアナログ的に、
０゜を含み１８０゜×ｎ点に立置する真のゼロ ・クロス
が存在するクロック期間を 検出するゼロ・クロス期間検
出器と、 上記位相アキュームレータにおける累算結果である出力
値のＭＳＢビットを除く下位ビット出力からの位相余り
の抜き取りを行う位相余り抜き取り器と、 上記位相余り抜き取り結果の出力と上記位相増分値Δθ
とをもとに、Ｌ→Ｈへのゼロ・クロス期間およびＨ→Ｌ
へのゼロ・クロス期間を選択するスィッチ手段と、 ゼロ・クロス期間内の０゜を含み１８０゜×ｎ点に位置
する真のゼロ・クロスを基準とした前データまたは後デ
ータをスケーリングするスケーリング器と、 上記ゼロ・クロス期間の前データまたは後データをスケ
ーリング器に入力し、その出力をアナログ信号に変換す
るＤ／Ａコンバータと、 上記Ｄ／Ａコンバータによって変換されたアナログ信号
出力をゼロ・クロス期間に与えると共に、Ｈｉｇｈレベ
ル周期にフルー・スケールを与え、かつＬｏｗレベル周
期にゼロ値を同様に与えて部分パルス・ハイト信号を発
生させ、これをクロック・ノイズのない正弦波とする低
域通過フィルタと、 上記低域通過フィルタからの出力信号が入力され、この
出力信号の低調波成分を除去する高域通過フィルタと、 上記高域通過フィルタからの出力信号が入力され、これ
を基準周波数信号としてデジタル信号に変換するコンバ
レータとよりなり、 上記基準周波数信号を基準周波数として位相ロック・ル
ープに出力することにより位相ロック・ループの駆動を
行うことを特徴とする位相ロック・ループ用部分パルス
・ハイト型基準周波数発生回路。 - 【請求項３】 Ｄ／Ａコンバータの前段に波形発生のサ
ンプル数に応じてパイプライン遅延を行うデジタル回路
手段を備えることを特徴とする請求項２記載の位相ロッ
ク・ループ用部分パルス・ハイト型基準周波数発生回
路。 - 【請求項４】 Ｄ／Ａコンバータの前段に３系列のバッ
ファを備えさせ、出力イネーブル信号で各信号系列を選
択できるようにしたことを特徴とする請求項２または３
記載の位相ロック・ループ用部分パルス・ハイト型基準
周波数発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3358558A JP2733528B2 (ja) | 1991-12-28 | 1991-12-28 | 位相ロック・ループ用部分パルス・ハイト型基準周波数発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3358558A JP2733528B2 (ja) | 1991-12-28 | 1991-12-28 | 位相ロック・ループ用部分パルス・ハイト型基準周波数発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0629745A JPH0629745A (ja) | 1994-02-04 |
| JP2733528B2 true JP2733528B2 (ja) | 1998-03-30 |
Family
ID=18459943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3358558A Expired - Lifetime JP2733528B2 (ja) | 1991-12-28 | 1991-12-28 | 位相ロック・ループ用部分パルス・ハイト型基準周波数発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2733528B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3317837B2 (ja) * | 1996-02-29 | 2002-08-26 | 日本電気株式会社 | Ｐｌｌ回路 |
| JP5131167B2 (ja) | 2008-11-28 | 2013-01-30 | セイコーエプソン株式会社 | クロック発生装置およびクロック発生方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6065604A (ja) * | 1983-09-21 | 1985-04-15 | Hitachi Ltd | 正弦波発生器 |
| JPS62132406A (ja) * | 1985-12-04 | 1987-06-15 | Hitachi Ltd | 正弦波発生器 |
-
1991
- 1991-12-28 JP JP3358558A patent/JP2733528B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0629745A (ja) | 1994-02-04 |
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