Nothing Special   »   [go: up one dir, main page]

JP3317837B2 - Ｐｌｌ回路 - Google Patents

Ｐｌｌ回路

Info

Publication number
JP3317837B2
JP3317837B2 JP04247896A JP4247896A JP3317837B2 JP 3317837 B2 JP3317837 B2 JP 3317837B2 JP 04247896 A JP04247896 A JP 04247896A JP 4247896 A JP4247896 A JP 4247896A JP 3317837 B2 JP3317837 B2 JP 3317837B2
Authority
JP
Japan
Prior art keywords
frequency
signal
clock signal
input clock
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP04247896A
Other languages
English (en)
Other versions
JPH09238075A (ja
Inventor
敬之 大賀
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP04247896A priority Critical patent/JP3317837B2/ja
Priority to US08/805,501 priority patent/US5831481A/en
Priority to EP97103349A priority patent/EP0793348B1/en
Priority to DE69737801T priority patent/DE69737801T2/de
Publication of JPH09238075A publication Critical patent/JPH09238075A/ja
Application granted granted Critical
Publication of JP3317837B2 publication Critical patent/JP3317837B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
    • H03L7/185—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using a mixer in the loop
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
    • G06F7/605—Additive or subtractive mixing of two pulse rates into one
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/12—Indirect frequency synthesis using a mixer in the phase-locked loop

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computational Mathematics (AREA)
  • Computing Systems (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Mathematical Physics (AREA)
  • Pure & Applied Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はＰＬＬ回路に関し、
特にマイクロ波通信装置に用いられる広ループ帯域、小
ステップ周波数幅のＰＬＬ回路に関する。
【０００２】
【従来の技術】従来、この種のＰＬＬ回路は、通信機用
発振回路の周波数引き込みの高速化、出力周波数ジッタ
の抑圧、発振機の位相雑音抑圧、耐マイクロホニック特
性の向上のために用いられる。このＰＬＬ回路におい
て、ループ帯域の広帯域化のためには、位相比較周波数
を高める必要がある。しかし、整数分周器を用いた１重
ループではそれによって周波数可変時のステップ周波数
も大きくなる。そこで、広ループ帯域、小ステップ周波
数幅の特性を同時に満たすために従来から以下の方式が
用いられている。
【０００３】図５はアナログミキサを用いたミックスダ
ウン方式の従来例である。電圧制御発振器（ＶＣＯ）３
１の出力周波数ｆｏはアナログミキサ３２においてミキ
シング周波数ｆｍと混合され、和周波数成分と差周波数
成分が生成される。帯域通過フィルタ（ＢＰＦ）３３に
おいて差周波数成分を選択し、分周器３４で位相比較周
波数ｆｖまで分周され、周波数位相比較器（ＰＤ）３５
において基準周波数ｆｒと周波数及び位相が比較され
る。ＰＤ３５で生じた誤差信号は、ループ特性を決定す
るループアンプ３６及び不要な高域帰還信号を除去する
低域通過フィルタ（ＬＰＦ）３７を経由して、周波数、
位相の制御のためＶＣＯ３１へ戻される。出力周波数ｆ
ｏの粗調整は、ミキシング周波数ｆｍにより行い、微調
整は分周器３３の分周数Ｎを変えることにより行う。
【０００４】また、図６はループ内にダイレクト・ディ
ジタル・シンセサイザ（ＤＤＳ）を用いた例であり、Ｄ
ＤＳにより低位相雑音にて微小周波数調整が可能とな
る。ＶＣＯ４１の出力周波数ｆｏはＤＤＳ４３に入力可
能な周波数まで分周器４２で分周された後ＤＤＳ４３に
て位相比較周波数ｆｖに変換される。エリアシング成分
による誤動作を防ぐため、ＤＤＳ４３の出力にはＬＰＦ
４４が挿入される。このＬＰＦ４４の出力はＰＤ４５に
おいて基準周波数ｆｒと比較され、誤差信号はループア
ンプ４６、ＬＰＦ４７を経由してＶＣＯ４１に戻され
る。この種の回路の公知例としては、ＥＵ．ＰＡＴ．０
４５４９１７Ａ１がある。
【０００５】さらに、図７は基準信号系にＤＤＳを用い
た従来例であり、図６と等価な部分には同一符号を付し
てある。基準信号ｆｒ’をＤＤＳ４３、ＬＰＦ４４を通
してその基準周波数ｆｒを変えることにより、ＰＬＬ回
路における出力周波数ｆｏを制御する。公知例として
は、Ｕ．Ｓ．ＰＡＴ．４９６５５３３がある。
【０００６】
【発明が解決しようとする課題】図５に示した従来のア
ナログミキサを用いたミックスダウン方式のＰＬＬ回路
では、ＰＤ３５の位相比較周波数はループ帯域を制限す
るが、ステップ周波数を小さくするためにはこれを下げ
なければならないため、広ループ帯域、小ステップ周波
数幅を両立することが困難となる。また、ミキシング周
波数ｆｍを生成するために周波数可変のマイクロ波帯発
振器が必要であるため、回路規模が大きくなり、コスト
高になるという問題もある。さらに、ディジタル回路と
アナログ回路が混在するために、回路の集積化が困難に
なるという問題もある。
【０００７】一方、図６，図７に示したようなＤＤＳを
用いたＰＬＬ回路では、ＤＤＳ４３の動作に起因するス
プリアスを抑圧することが困難になるという問題があ
る。その理由は、ＤＤＳの動作原理が微小な位相飛びに
より出力周波数の補正を行うことと、ＤＤＳの動作周波
数の上限が低いことによる。ＤＤＳは多ビット長のカウ
ンタ、波形テーブル、Ｄ／Ａ変換器、ＬＰＦより構成さ
れるが、それらの内のどれかの動作上限周波数により入
力周波数が制限され、マイクロ波帯で動作しない。した
がってＤＤＳをマイクロ波帯の発振回路で使用する場合
には、必ずＰＬＬ回路中に分周器が必要となり、かつ、
ＤＤＳは位相飛びの周期に応じたスプリアスを生じるた
め、これが出力に分周数倍逓倍されて現れることにな
る。
【０００８】本発明の目的は、広ループ帯域、小ステッ
プ周波数幅、低スプリアスでかつ集積度の高いＰＬＬ回
路を実現することにある。
【０００９】
【問題を解決するための手段】本発明のＰＬＬ回路は、
マイクロ波帯周波数を発振する電圧制御発振手段と、前
記電圧制御発振手段の出力信号である第１の入力クロッ
ク信号と前記第１の入力クロック信号よりも十分低い周
波数で周波数ステップが小さい第２の入力クロック信号
とを入力し、前記第２のクロック信号の入力時に前記第
１の入力クロック信号を間引いて前記第１、第２の入力
クロック信号の差周波数のクロック信号を出力するデジ
タルミキサを用いた周波数変換手段と、前記差周波数信
号の分周出力と基準周波数信号との周波数位相比較を行
いその誤差信号を出力する周波数位相比較手段と、前記
誤差信号に基づいて前記電圧制御発振手段の制御電圧を
発生させる手段とを備ることを特徴とする。
【００１０】ここで、デジタルミキサは、例えば、第１
の入力クロック信号に同期して第２の入力クロック信号
のラッチを行う第１のラッチ手段と、第１の入力クロッ
ク信号に同期して第１のラッチ手段の出力をラッチする
第２のラッチ手段と、前記第２のラッチ手段の出力を反
転するＮＯＴ演算手段と、第１のラッチ手段の出力とＮ
ＯＴ演算手段の出力の論理積をとるＡＮＤ演算手段と、
第１の入力クロック信号とＡＮＤ演算手段の論理和をと
るＯＲ演算手段とから構成される。
【００１１】また、本発明においては、周波数変換手段
の出力の差周波数信号を分周し周波数位相比較手段へ出
力する分周手段を有することが好ましい。また、基準信
号を生成する基準信号発生手段と、基準信号を入力とし
て入力ミキシング信号を出力するダイレクトディジタル
シンセサイザあるいは小数分周手段と、基準信号を分周
して基準周波数信号を出力する分周手段を有することが
好ましい。
【００１２】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。図１は本発明の基本構成を示す
ブロック回路図である。電圧制御発振手段（ＶＣＯ）１
と、このＶＣＯ１の出力周波数ｆｏとミキシング周波数
ｆｍの差周波数信号を出力する周波数変換手段、ここで
はデジタルミキサ２と、このデジタルミキサ２の出力を
Ｎ分周する分周器３と、この分周された差周波数ｆｖと
基準周波数ｆｒとの周波数位相比較を行い誤差信号を出
力する周波数位相比較器（ＰＤ）４と、この誤差信号を
必要な帰還量まで増幅するループアンプ５と、このルー
プアンプ３の出力から不要な高周波成分を除去してＶＣ
Ｏ５に帰還する低域通過フィルタ（ＬＰＦ）６とで構成
される。
【００１３】このＰＬＬ回路では、ＶＣＯ１の出力周波
数ｆｏはデジタルミキサ２においてミキシング周波数ｆ
ｍと混合され、差周波数成分が生成される。デジタルミ
キサ２はアナログミキサと異なり和周波数成分が生成さ
れないためＢＰＦが不要となる。デジタルミキサ２の出
力は分周器３で位相比較周波数ｆｖまで分周され、ＰＤ
４において基準周波数ｆｒと周波数及び位相が比較され
る。ＰＤ４で生じた誤差信号はループアンテナ５及びＬ
ＰＦ６を経由して、周波数、位相の制御のためＶＣＯ１
へ戻される。出力周波数ｆｏの粗調整は分周器３の分周
数Ｎを変えることにより行い、微調整は周波数ｆｍによ
り行う。
【００１４】図２はデジタルミキサ２の一例を示す回路
図である。第１の入力クロック信号ｆｏに同期して第２
の入力クロック信号ｆｍのラッチを行う第１のフリップ
フロップ１１と、第１の入力クロック信号ｆｏに同期し
て第１のフリップフロップ１１の出力をラッチする第２
のフリップフロップ１２と、この第２のフリップフロッ
プ１２の出力を反転するＮＯＴ回路１３と、第１のフリ
ップフロップ１１の出力とＮＯＴ回路１３の出力の論理
積をとるＡＮＤ回路１４と、第１の入力クロック信号ｆ
ｏとＡＮＤ回路１４の論理和をとるＯＲ回路１５とから
構成される。
【００１５】図３はこのデジタルミキサ２における動作
を示すタイミングチャートであり、ＶＣＯの出力周波数
ｆｏである入力Ｓ１１をミキシング周波数ｆｍである入
力Ｓ１２に基づいて第１のフリップフロップ１１でラッ
チし、その出力Ｓ１３をさらに入力Ｓ１２に基づいて第
２のフリップフロップ１２でラッチし、出力Ｓ１４をＮ
ＯＴ回路１４に入力する。ＡＮＤ回路１４においてＮＯ
Ｔ回路１５で反転された出力Ｓ１５と第１のフリップフ
ロップ１１の出力Ｓ１３との論理積をとり、この出力Ｓ
１６と入力Ｓ１１との論理和をＯＲ回路１５から出力す
ることで、その出力Ｓ１７の周波数はｆｏとｆｍの差周
波数となる。なお、この出力Ｓ１７は、周波数ｆｏの入
力Ｓ１１に対し、周波数ｆｍの入力Ｓ１２のパルスが１
個入った時に、入力Ｓ１１のパルスを１個間引き、２つ
の入力Ｓ１１，Ｓ１２の周波数ｆｏ，ｆｍの差周波数ｆ
ｖのクロック信号Ｓ１７となる。
【００１６】図４は図１のＰＬＬ回路の具体例を示す回
路図であり、図１と等価な部分には同一符号を付してあ
る。ここでは、図１の構成の基準周波数ｆｒを生成する
基準信号発生手段として基準発振器２１を設け、この基
準発振器２１の出力を分周器２２により１／２０分周し
て基準周波数ｆｒを得ている。また、デジタルミキサ２
のミキシング周波数ｆｍを生成するために、前記基準発
振器２１の出力に基づいて動作されるダイレクトディジ
タルシンセサイザ（ＤＤＳ）２３を設けている。さら
に、デジタルミキサ２の出力を分周して位相比較周波数
ｆｖを得るための前記分周器３として、分周数が１／４
に固定された固定分周器２４と、その分周数が分周数制
御回路２６によって可変される可変分周器２５とが設け
られる。
【００１７】この図４の回路では、ＶＣＯ１の出力周波
数ｆｏは５８５０ＭＨｚ〜６４５０ＭＨｚを１Ｈｚステ
ップで設定される。周波数ｆｏはデジタルミキサ２にて
ＤＤＳ４５の出力周波数ｆｍ（１０ＭＨｚ〜３０ＭＨ
ｚ：１Ｈｚステップ）との差周波数がとられ、５８４０
ＭＨｚ〜６４２０ＭＨｚの２０ＭＨｚの整数倍の周波数
となる。さらに、固定分周器２４で１／４分周されて１
４６０ＭＨｚ〜１６０５ＭＨｚとされ、可変分周器２５
で１／２９２〜１／３２１分周されることで位相比較周
波数ｆｖとして５ＭＨｚまで分周される。一方、基準発
振器２１の発振周波数１００ＭＨｚは、分周器２２によ
り１／２０分周されて５ＭＨｚの基準周波数ｆｒとされ
る。そして、これらの位相比較周波数ｆｖと基準周波数
ｆｒとがＰＤ４にて周波数位相比較される。ＰＤ４で生
じた誤差信号は、ループアンプ５及びＬＰＦ６を経由し
て周波数、位相の制御のためＶＣＯ１へ戻される。
【００１８】このＰＬＬ回路によれば、ＶＣＯ１の出力
をディジタルミキサ２で周波数変換するため、前記した
ように和周波数成分が生成されず、ＢＰＦが不要とな
る。また、ＶＣＯ１の出力ｆｏとの差信号をとるための
ミキシング周波数ｆｍが低くても安定した差周波数の信
号を得ることができる。このため、ミキシング周波数の
生成にＤＤＳのような周波数ステップの小さな発振手段
が使用でき、かつＰＤ４での位相比較周波数を高くとる
ことができるため、広ループ帯域と小ステップ周波数幅
の両立が可能となる。また、ＤＤＳを用いていても、こ
れはミキシング周波数の発生手段として用いているた
め、ミキサ２はＶＣＯ１と分周器３との間に配置され、
ＤＤＳのスプリアスが分周分逓倍されることがなく、ス
プリアス特性の劣化は起こらない。
【００１９】また、デジタルミキサ２、ＤＤＳ２３、分
周器３（２４，２５），２２はそれぞれデジタル素子と
して構成できるため、ＶＣＯ１やＰＤ４，ループアンプ
５、ＬＰＦ６等と共に集積化が実現でき、ＰＬＬ回路の
小型化、低コスト化も可能となる。さらに、デジタルミ
キサは回路が単純であるため、高速動作が可能となる。
なお、本発明においては、ミキシング周波数の発生手段
としてＤＤＳの代わりに小数分周回路を使用してもよ
い。
【００２０】
【発明の効果】以上説明したように本発明は、ＰＬＬ回
路内におけるＶＣＯの出力をミキシング信号により周波
数変換するための手段としてＶＣＯの出力信号である第
１の入力クロック信号に対し、前記入力ミキシング信号
である第２の入力クロック信号パルスが入った時に前記
第１の入力クロック信号パルスを間引き、２つの入力ク
ロック周波数の差周波数のクロック信号を出力するデジ
タルミキサを用いているので、ミキシング周波数を下げ
ることができ、これによりＤＤＳのような周波数ステッ
プの小さなミキシング周波数発生手段を用いることがで
き、ＰＤにおける位相比較のための周波数を高くとり、
広ループ帯域、小ステップ周波数幅の両立が可能とな
り、併せて低位相雑音化が可能となる。また、デジタル
ミキサを用いることでＢＰＦが不要となり、回路構成が
簡略化できる。さらに、デジタルミキサにより信号をデ
ジタル処理するため、ＰＬＬ回路をデジタル素子化で
き、回路の集積化が実現できる。さらに、ＤＤＳを用い
る場合でも、ＤＤＳはミキシング信号の発生手段として
用いており、直接ＰＬＬループの信号源として用いる必
要がないため、ＤＤＳのスプリアス特性を劣化すること
がない。
【図面の簡単な説明】
【図１】本発明のＰＬＬ回路の基本回路構成を示す回路
図である。
【図２】デジタルミキサの一例を示す回路図である。
【図３】デジタルミキサの動作を説明するためのタイミ
ングチャートである。
【図４】図１のＰＬＬ回路の一実施形態の回路図であ
る。
【図５】従来のミックスダウン方式のＰＬＬ回路の回路
図である。
【図６】従来のＤＤＳを用いたＰＬＬ回路の一例の回路
図である。
【図７】従来のＤＤＳを用いたＰＬＬ回路の他の例の回
路図である。
【符号の説明】
１ 電圧制御発振器（ＶＣＯ） ２ デジタルミキサ ３ 分周器 ４ 周波数位相比較器（ＰＤ） ５ ループアンプ ６ 低域通過フィルタ（ＬＰＦ） ２１ 基準発振器 ２２ 分周器 ２３ ダイレクトデジタルシンセサイザ（ＤＤＳ） ２４ 固定分周器 ２５ 可変分周器 ２６ 分周数制御回路
フロントページの続き (56)参考文献 特開 昭62−210731（ＪＰ，Ａ) 特開 昭61−75622（ＪＰ，Ａ) 特開 昭54−96959（ＪＰ，Ａ) 特開 平６−29745（ＪＰ，Ａ) 特開 平５−284021（ＪＰ，Ａ) 実開 平５−36935（ＪＰ，Ｕ)

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 マイクロ波帯周波数を発振する電圧制御
    発振手段と、前記電圧制御発振手段の出力信号である第
    １の入力クロック信号と前記第１の入力クロック信号よ
    りも十分低い周波数で周波数ステップが小さい第２の入
    力クロック信号とを入力し、前記第２のクロック信号の
    入力時に前記第１の入力クロック信号を間引いて前記第
    １、第２の入力クロック信号の差周波数のクロック信号
    を出力するデジタルミキサを用いた周波数変換手段と、
    前記差周波数信号の分周出力と基準周波数信号との周波
    数位相比較を行いその誤差信号を出力する周波数位相比
    較手段と、前記誤差信号に基づいて前記電圧制御発振手
    段の制御電圧を発生させる手段とを備ることを特徴とす
    るＰＬＬ回路。
  2. 【請求項２】 前記デジタルミキサは、前記第１の入力
    クロック信号に対し、前記第２の入力クロック信号パル
    スが１個入った時に前記第１の入力クロック信号パルス
    を１個間引き、２つの入力クロック周波数の差周波数の
    クロック信号を出力する請求項１に記載のＰＬＬ回路。
  3. 【請求項３】 前記デジタルミキサは、前記第１の入力
    クロック信号に同期して前記第２の入力クロック信号の
    ラッチを行う第１のラッチ手段と、前記第１の入力クロ
    ック信号に同期して前記第１のラッチ手段の出力をラッ
    チする第２のラッチ手段と、前記第２のラッチ手段の出
    力を反転するＮＯＴ演算回路と、前記第１のラッチ手段
    の出力と前記ＮＯＴ演算手段の出力の論理積をとるＡＮ
    Ｄ演算手段と、前記第１の入力クロック信号と前記ＡＮ
    Ｄ演算手段の論理和をとるＯＲ演算手段とから構成され
    る請求項２に記載のＰＬＬ回路。
  4. 【請求項４】 前記周波数変換手段の出力の差周波数信
    号を分周し周波数位相比較手段へ出力する分周手段を有
    する請求項１ないし３のいずれかに記載のＰＬＬ回路。
  5. 【請求項５】 基準信号を生成する基準信号発生手段
    と、前記基準信号を入力として前記第２の入力クロック
    信号を出力するダイレクトディジタルシンセサイザと、
    前記基準信号を分周して前記基準周波数信号を出力する
    分周手段を有する請求項１ないし４のいずれかに記載の
    ＰＬＬ回路。
  6. 【請求項６】 基準信号を生成する基準信号発振手段
    と、前記基準信号を入力として前記第２の入力クロック
    信号を出力する少数分周手段と、前記基準信号を分周し
    て前記基準周波数信号を出力する分周手段を有する請求
    項１ないし４のいずれかに記載のＰＬＬ回路。
JP04247896A 1996-02-29 1996-02-29 Ｐｌｌ回路 Expired - Fee Related JP3317837B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP04247896A JP3317837B2 (ja) 1996-02-29 1996-02-29 Ｐｌｌ回路
US08/805,501 US5831481A (en) 1996-02-29 1997-02-26 Phase lock loop circuit having a broad loop band and small step frequency
EP97103349A EP0793348B1 (en) 1996-02-29 1997-02-28 Phase lock loop circuit
DE69737801T DE69737801T2 (de) 1996-02-29 1997-02-28 Phasenregelkreisschaltung

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP04247896A JP3317837B2 (ja) 1996-02-29 1996-02-29 Ｐｌｌ回路

Publications (2)

Publication Number Publication Date
JPH09238075A JPH09238075A (ja) 1997-09-09
JP3317837B2 true JP3317837B2 (ja) 2002-08-26

Family

ID=12637183

Family Applications (1)

Application Number Title Priority Date Filing Date
JP04247896A Expired - Fee Related JP3317837B2 (ja) 1996-02-29 1996-02-29 Ｐｌｌ回路

Country Status (4)

Country Link
US (1) US5831481A (ja)
EP (1) EP0793348B1 (ja)
JP (1) JP3317837B2 (ja)
DE (1) DE69737801T2 (ja)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FI107479B (fi) * 1997-08-06 2001-08-15 Nokia Networks Oy Askelohjattu taajuussyntetisaattori
DE19813604A1 (de) * 1998-03-27 1999-09-30 Daimler Benz Aerospace Ag Anordnung zur präzisen Entfernungsmessung, insbesondere zur Füllstandsmessung
DE19958206C2 (de) * 1999-12-02 2002-03-28 Infineon Technologies Ag Sendevorrichtung
DE10133514A1 (de) * 2001-07-10 2003-01-30 Siemens Ag Verfahren und Einrichtung zum Erzeugen von Mobilfunksignalen
US6573769B1 (en) 2002-06-27 2003-06-03 Pericom Semiconductor Corp. Phase-locked loop (PLL) with mixer for subtracting outer-band phase noise
DE10253719B4 (de) * 2002-11-19 2008-04-24 Newlogic Technologies Gmbh Phase Locked Loop mit digital gesteuerter Frequenzfeinabstimmung
JP4088794B2 (ja) 2004-04-06 2008-05-21 ソニー株式会社 テスト信号発生回路および受信機回路
US7239266B2 (en) * 2004-08-26 2007-07-03 Honeywell International Inc. Radar altimeter
EP2041602B1 (de) * 2006-07-13 2013-02-06 Siemens Aktiengesellschaft Verfahren und Vorrichtung zum Erfassen mindestens eines sich bewegenden Objekts.
CN101651456B (zh) * 2008-08-12 2012-03-21 博通集成电路（上海）有限公司 时钟信号恢复的电路
US20100073052A1 (en) * 2008-09-19 2010-03-25 Samsung Electro-Mechanics Company, Ltd Fractional resolution integer-n frequency synthesizer
DE102009011795A1 (de) 2009-03-05 2010-09-09 Rohde & Schwarz Gmbh & Co. Kg Synthesizer mit einstellbarer, stabiler und reproduzierbarer Phase und Frequenz
JP5523135B2 (ja) * 2010-02-15 2014-06-18 三菱電機株式会社 基準周波数信号源
JP4933635B2 (ja) * 2010-02-19 2012-05-16 日本電波工業株式会社 Ｐｌｌ回路
US9509322B2 (en) 2012-11-29 2016-11-29 Nanowave Technologies Inc. Low spurious synthesizer circuit and method
CN104378082B (zh) * 2013-08-12 2017-11-07 瑞昱半导体股份有限公司 振荡频率偏移侦测方法以及振荡频率偏移侦测电路
RU2579570C1 (ru) * 2015-06-01 2016-04-10 Публичное акционерное общество "Радиофизика" Способ получения радиочастотного сигнала
US20180267159A1 (en) * 2015-10-01 2018-09-20 Mitsubishi Electric Corporation Signal generator
US9998129B1 (en) * 2017-09-21 2018-06-12 Qualcomm Incorporated PLL post divider phase continuity

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2142134A5 (ja) * 1971-06-14 1973-01-26 Dassault Electronique
FR2196549B1 (ja) * 1972-08-16 1978-09-08 Wandel & Goltermann
JPS5915535B2 (ja) * 1978-01-17 1984-04-10 株式会社精工舎 周波数補正装置
US4310805A (en) * 1979-12-13 1982-01-12 General Electric Company Phase-locked loop stabilized by a crystal oscillator
US4446446A (en) * 1981-07-17 1984-05-01 Rockwell International Corporation Programmable frequency synthesizer primarily for use in an atomic clock
JPS6175622A (ja) * 1984-09-21 1986-04-18 Nec Corp 周波数シンセサイザ装置
JPH0761009B2 (ja) * 1986-03-12 1995-06-28 日本電気株式会社 周波数シンセサイザ
US4965533A (en) * 1989-08-31 1990-10-23 Qualcomm, Inc. Direct digital synthesizer driven phase lock loop frequency synthesizer
DE69011670T2 (de) * 1990-05-02 1994-12-08 Hewlett Packard Ltd Frequenzsynthesizer.
JPH0536935A (ja) * 1991-08-01 1993-02-12 Seiko Epson Corp 半導体記憶装置
JPH05122068A (ja) * 1991-10-26 1993-05-18 Nec Corp 周波数シンセサイザ
JP2733528B2 (ja) * 1991-12-28 1998-03-30 インターニックス株式会社 位相ロック・ループ用部分パルス・ハイト型基準周波数発生回路
US5349310A (en) * 1993-06-09 1994-09-20 Alcatel Network Systems, Inc. Digitally controlled fractional frequency synthesizer

Also Published As

Publication number Publication date
EP0793348A1 (en) 1997-09-03
EP0793348B1 (en) 2007-06-13
US5831481A (en) 1998-11-03
DE69737801D1 (de) 2007-07-26
JPH09238075A (ja) 1997-09-09
DE69737801T2 (de) 2008-03-06

Similar Documents

Publication Publication Date Title
JP3317837B2 (ja) Ｐｌｌ回路
JP3082860B2 (ja) 音声／データ通信システム用分数分周合成器
JPH04507183A (ja) 分数ｎ／ｍの合成
US4720688A (en) Frequency synthesizer
CN103490777A (zh) 低杂散频率合成器
JPH09199943A (ja) 周波数合成器
JP2003534700A (ja) 回転周波数合成器
US8044725B2 (en) Signal generator with directly-extractable DDS signal source
US6825729B2 (en) Frequency synthesizer with sigma-delta modulation
JP2003531549A (ja) Ｐｌｌ同調システム
JPH0923158A (ja) 周波数シンセサイザ
CN117081583B (zh) 一种提高相位噪声的频率源
JP3344790B2 (ja) 周波数シンセサイザ
KR0149126B1 (ko) 혼합형 주파수 합성기
CN115940938A (zh) 一种低相位噪声快速宽带扫频频率源
JPH11150421A (ja) 周波数シンセサイザ
JP3567779B2 (ja) シンセサイザ及び基準信号生成回路
JP2002217724A (ja) 周波数シンセサイザ
JP3361687B2 (ja) 小数点分周式周波数シンセサイザ
JP2002141797A (ja) 周波数シンセサイザ
RU2273952C2 (ru) Синтезатор частоты
JPH11220391A (ja) 周波数シンセサイザ
JP3267945B2 (ja) 周波数シンセサイザ装置と周波数生成方法
JP2892886B2 (ja) 周波数シンセサイザ
JPH10126263A (ja) 周波数シンセサイザ装置

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 19980901

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080614

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090614

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100614

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100614

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110614

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110614

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120614

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120614

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130614

Year of fee payment: 11

LAPS Cancellation because of no payment of annual fees