JP2692476B2 - フレーム同期システム - Google Patents
フレーム同期システムInfo
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- JP2692476B2 JP2692476B2 JP4004334A JP433492A JP2692476B2 JP 2692476 B2 JP2692476 B2 JP 2692476B2 JP 4004334 A JP4004334 A JP 4004334A JP 433492 A JP433492 A JP 433492A JP 2692476 B2 JP2692476 B2 JP 2692476B2
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- JP
- Japan
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- frame synchronization
- signal sequence
- parallel
- digital signal
- parallel signal
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- Detection And Prevention Of Errors In Transmission (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明はフレーム同期システムに
関し、特に複数のデータからなるフレーム同期パターン
を含むディジタル信号列に対し、フレーム同期を確立し
てｎ列（ｎは２以上の整数）の並列信号列として送出す
るフレーム同期システムに関する。
関し、特に複数のデータからなるフレーム同期パターン
を含むディジタル信号列に対し、フレーム同期を確立し
てｎ列（ｎは２以上の整数）の並列信号列として送出す
るフレーム同期システムに関する。
【０００２】
【従来の技術】図４は、ディジタル信号列をｎ列（ｎは
２以上の整数）の並列信号列に変換して出力する従来の
フレーム同期システムを示すブロック図である。
２以上の整数）の並列信号列に変換して出力する従来の
フレーム同期システムを示すブロック図である。
【０００３】並列変換回路２１は、入力するディジタル
信号列Ｄｉおよびこのディジタル信号列に同期する入力
クロックＣ１に応じ、ディジタル信号列Ｄｉをｎ分周し
てｎ列の並列信号列に変換してｎ列の信号線１０１〜１
０ｎへ送出すると共に、分周クロックＣ２を出力する。
信号列Ｄｉおよびこのディジタル信号列に同期する入力
クロックＣ１に応じ、ディジタル信号列Ｄｉをｎ分周し
てｎ列の並列信号列に変換してｎ列の信号線１０１〜１
０ｎへ送出すると共に、分周クロックＣ２を出力する。
【０００４】ｎ個のフレーム同期回路１１〜１ｎは、ｎ
列の信号線１０１〜１０ｎへ送出される並列信号列のｎ
通りのフレーム同期パターン配列にそれぞれ対応して設
けられ、ｎ列の信号線１０１〜１０ｎからの並列信号列
および分周クロックＣ２をそれぞれ受け、個別のフレー
ム同期が確立したときにフレーム同期確立情報Ｓ１〜Ｓ
ｎをそれぞれ送出する。
列の信号線１０１〜１０ｎへ送出される並列信号列のｎ
通りのフレーム同期パターン配列にそれぞれ対応して設
けられ、ｎ列の信号線１０１〜１０ｎからの並列信号列
および分周クロックＣ２をそれぞれ受け、個別のフレー
ム同期が確立したときにフレーム同期確立情報Ｓ１〜Ｓ
ｎをそれぞれ送出する。
【０００５】位相検出回路２３は、フレーム同期確立情
報Ｓ１〜Ｓｎにより分周クロックＣ２の位相を検出し、
所定の配列に並び替えるための並び替え情報Ａ２を生成
し送出する。整列回路２２は、並び替え情報Ａ２に応じ
て、ｎ列の信号線１０１〜１０ｎの並列信号列を並び替
えて所定の配列とし、ｎ列の出力信号線２０１〜２０ｎ
へ送出する。
報Ｓ１〜Ｓｎにより分周クロックＣ２の位相を検出し、
所定の配列に並び替えるための並び替え情報Ａ２を生成
し送出する。整列回路２２は、並び替え情報Ａ２に応じ
て、ｎ列の信号線１０１〜１０ｎの並列信号列を並び替
えて所定の配列とし、ｎ列の出力信号線２０１〜２０ｎ
へ送出する。
【０００６】次に動作を説明する。
【０００７】例えば、フレーム同期パターンがＦ１，Ｆ
２，……，Ｆ８のディジタル信号列Ｄｉを８列の並列信
号列に変換し、出力信号線２０１〜２０８にそれぞれ、
Ｆ１，Ｆ２，……，Ｆ８の所定の配列にして送出するも
のとする。
２，……，Ｆ８のディジタル信号列Ｄｉを８列の並列信
号列に変換し、出力信号線２０１〜２０８にそれぞれ、
Ｆ１，Ｆ２，……，Ｆ８の所定の配列にして送出するも
のとする。
【０００８】ところで、並列変換回路２１においてｎ列
の並列信号列に変換する場合、分周ロックＣ２の位相に
起因して並列信号の配列が８通り存在する。いま、図５
に示すように、並列変換回路２１から８列の出力信号線
１０１〜１０８へ送出される配列が、Ｆ４，Ｆ５，Ｆ
６，Ｆ７，Ｆ８，Ｆ１，Ｆ２，Ｆ３であるとする。
の並列信号列に変換する場合、分周ロックＣ２の位相に
起因して並列信号の配列が８通り存在する。いま、図５
に示すように、並列変換回路２１から８列の出力信号線
１０１〜１０８へ送出される配列が、Ｆ４，Ｆ５，Ｆ
６，Ｆ７，Ｆ８，Ｆ１，Ｆ２，Ｆ３であるとする。
【０００９】ここで、８通りのフレーム同期パターン配
列にそれぞれ対応して設けられたフレーム同期回路１１
〜１８の内、Ｆ４，Ｆ５，……，Ｆ３の配列に対応する
フレーム同期回路だけがフレーム同期を確立することが
できる。例えば、フレーム同期回路１４だけがフレーム
同期を確立したとすれば、フレーム同期回路１４はフレ
ーム同期確立情報Ｓ４を送出する。
列にそれぞれ対応して設けられたフレーム同期回路１１
〜１８の内、Ｆ４，Ｆ５，……，Ｆ３の配列に対応する
フレーム同期回路だけがフレーム同期を確立することが
できる。例えば、フレーム同期回路１４だけがフレーム
同期を確立したとすれば、フレーム同期回路１４はフレ
ーム同期確立情報Ｓ４を送出する。
【００１０】位相検出回路２３は、フレーム同期確立情
報Ｓ４に基づいて、Ｆ４，Ｆ５，……，Ｆ３の配列をＦ
１，Ｆ２，Ｆ３，Ｆ４，Ｆ５，Ｆ６，Ｆ７，Ｆ８の順序
に並び替えるための並び替え情報Ａ２を生成する。整列
回路２２は、並び替え情報Ａ２に基づいて並び替えて、
所定の配列Ｆ１，Ｆ２，……，Ｆ８となった並列信号列
を出力信号線２０１〜２０８へ送出する。このようにフ
レーム同期確立情報に基づいて、絶えず並列信号列が所
定の配列になるように並び替える。
報Ｓ４に基づいて、Ｆ４，Ｆ５，……，Ｆ３の配列をＦ
１，Ｆ２，Ｆ３，Ｆ４，Ｆ５，Ｆ６，Ｆ７，Ｆ８の順序
に並び替えるための並び替え情報Ａ２を生成する。整列
回路２２は、並び替え情報Ａ２に基づいて並び替えて、
所定の配列Ｆ１，Ｆ２，……，Ｆ８となった並列信号列
を出力信号線２０１〜２０８へ送出する。このようにフ
レーム同期確立情報に基づいて、絶えず並列信号列が所
定の配列になるように並び替える。
【００１１】
【発明が解決しようとする課題】上述した従来のフレー
ム同期システムでは、フレーム同期確立情報に基づい
て、絶えず並列信号列が所定の配列になるように並び替
えている。しかし、装置電源投入時や、信号列のフレー
ム同期はずれに伴う再フレーム同期確立時には、分周ク
ロックの位相不確定に起因して、フレーム同期が確立す
る時間が、ディジタル信号列に対して最大ｎ−１ビット
ずれる変動遅延が生じる。
ム同期システムでは、フレーム同期確立情報に基づい
て、絶えず並列信号列が所定の配列になるように並び替
えている。しかし、装置電源投入時や、信号列のフレー
ム同期はずれに伴う再フレーム同期確立時には、分周ク
ロックの位相不確定に起因して、フレーム同期が確立す
る時間が、ディジタル信号列に対して最大ｎ−１ビット
ずれる変動遅延が生じる。
【００１２】このため、例えば、複数の現用回線に対し
て１本の予備回線を備えた無瞬断同期切替を行うディジ
タル通信において、従来のフレーム同期システムを適用
した場合は、許容変動遅延値以上に信号列が変動するの
で、無瞬断同期切替を行うことができないという問題点
がある。
て１本の予備回線を備えた無瞬断同期切替を行うディジ
タル通信において、従来のフレーム同期システムを適用
した場合は、許容変動遅延値以上に信号列が変動するの
で、無瞬断同期切替を行うことができないという問題点
がある。
【００１３】本発明の目的は、ディジタル信号列をｎ列
の並列信号列に変換する際に、分周クロックの位相の影
響を受けないようにし、位相不確定に起因する変動遅延
を除去できるフレーム同期システムを提供することにあ
る。
の並列信号列に変換する際に、分周クロックの位相の影
響を受けないようにし、位相不確定に起因する変動遅延
を除去できるフレーム同期システムを提供することにあ
る。
【００１４】
【課題を解決するための手段】本発明のフレーム同期シ
ステムは、複数のデータからなるフレーム同期パターン
を含むディジタル信号列をｎ列（ｎは２以上の整数）の
並列信号列にフレーム同期して変換するフレーム同期シ
ステムにおいて、前記ディジタル信号列を入力クロック
に応じてｎ分周し、ｎ列の第１の並列信号列に変換する
と共に、第１の分周クロックを出力する第１の並列変換
手段と、前記第１の並列信号列のｎ通りのフレーム同期
パターン配列にそれぞれ対応して設けられ、前記第１の
並列信号列および前記第１の分周クロックをそれぞれ受
け、該当する配列の並列信号列によりフレーム同期を確
立してフレーム同期確立情報をそれぞれ送出するｎ個の
フレーム同期手段と、フレーム同期が確立した前記フレ
ーム同期手段からの前記フレーム同期確立情報および前
記入力クロックに応じて前記ディジタル信号列と前記第
１の分周クロックとの位相関係を示す位相情報を出力す
る位相検出手段と、前記位相情報および前記入力クロッ
クに応じて前記ディジタル信号列を所定の配列のｎ列の
並列信号列に変換すると共に、第２の分周クロックを出
力する第２の並列変換手段とを備えて構成する。
ステムは、複数のデータからなるフレーム同期パターン
を含むディジタル信号列をｎ列（ｎは２以上の整数）の
並列信号列にフレーム同期して変換するフレーム同期シ
ステムにおいて、前記ディジタル信号列を入力クロック
に応じてｎ分周し、ｎ列の第１の並列信号列に変換する
と共に、第１の分周クロックを出力する第１の並列変換
手段と、前記第１の並列信号列のｎ通りのフレーム同期
パターン配列にそれぞれ対応して設けられ、前記第１の
並列信号列および前記第１の分周クロックをそれぞれ受
け、該当する配列の並列信号列によりフレーム同期を確
立してフレーム同期確立情報をそれぞれ送出するｎ個の
フレーム同期手段と、フレーム同期が確立した前記フレ
ーム同期手段からの前記フレーム同期確立情報および前
記入力クロックに応じて前記ディジタル信号列と前記第
１の分周クロックとの位相関係を示す位相情報を出力す
る位相検出手段と、前記位相情報および前記入力クロッ
クに応じて前記ディジタル信号列を所定の配列のｎ列の
並列信号列に変換すると共に、第２の分周クロックを出
力する第２の並列変換手段とを備えて構成する。
【００１５】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１６】図１は本発明の一実施例を示すブロック図
であり、ディジタル信号列をｎ列（ｎは２以上の整数）
の並列信号列に変換して出力する場合を示している。
であり、ディジタル信号列をｎ列（ｎは２以上の整数）
の並列信号列に変換して出力する場合を示している。
【００１７】並列変換回路１は、入力するディジタル信
号列Ｄｉおよびこのディジタル信号列に同期する入力ク
ロックＣ１に応じ、ディジタル信号列Ｄｉをｎ分周して
ｎ列の並列信号列に変換し、ｎ列の信号線１０１〜１０
ｎへそれぞれ送出すると共に、分周クロックＣ２を出力
する。
号列Ｄｉおよびこのディジタル信号列に同期する入力ク
ロックＣ１に応じ、ディジタル信号列Ｄｉをｎ分周して
ｎ列の並列信号列に変換し、ｎ列の信号線１０１〜１０
ｎへそれぞれ送出すると共に、分周クロックＣ２を出力
する。
【００１８】並列変換回路２は、位相情報Ａ１および入
力クロックＣ１に応じて、ディジタル信号列Ｄｉをｎ列
の並列信号列に変換し、出力信号線２０１〜２０ｎへそ
れぞれ送出すると共に、分周クロックＣ３を出力す
る。。
力クロックＣ１に応じて、ディジタル信号列Ｄｉをｎ列
の並列信号列に変換し、出力信号線２０１〜２０ｎへそ
れぞれ送出すると共に、分周クロックＣ３を出力す
る。。
【００１９】ｎ個のフレーム同期回路１１〜１ｎは、ｎ
列の信号線１０１〜１０ｎへ送出される並列信号列のｎ
通りのフレーム同期パターン配列にそれぞれ対応して設
けられ、ｎ列の信号線１０１〜１０ｎからの並列信号列
および分周クロックＣ２をそれぞれ受けて、個別のフレ
ーム同期が確立したときにフレーム同期確立情報Ｓ１〜
Ｓｎをそれぞれ送出する。
列の信号線１０１〜１０ｎへ送出される並列信号列のｎ
通りのフレーム同期パターン配列にそれぞれ対応して設
けられ、ｎ列の信号線１０１〜１０ｎからの並列信号列
および分周クロックＣ２をそれぞれ受けて、個別のフレ
ーム同期が確立したときにフレーム同期確立情報Ｓ１〜
Ｓｎをそれぞれ送出する。
【００２０】位相検出回路３は、フレーム同期確立情報
Ｓ１〜Ｓｎの内、フレーム同期が確立したフレーム同期
回路からのフレーム同期確立情報および入力クロックＣ
１に応じて、ディジタル信号列Ｄｉと分周クロックＣ２
との位相関係を示す位相情報Ａ１を出力する。
Ｓ１〜Ｓｎの内、フレーム同期が確立したフレーム同期
回路からのフレーム同期確立情報および入力クロックＣ
１に応じて、ディジタル信号列Ｄｉと分周クロックＣ２
との位相関係を示す位相情報Ａ１を出力する。
【００２１】次に動作を説明する。
【００２２】いま、例えば、フレーム同期パターンがＦ
１，Ｆ２，……，Ｆ８のディジタル信号列Ｄｉを８列の
並列信号列に変換し、出力信号線２０１〜２０８にそれ
ぞれ、Ｆ１，Ｆ２，……，Ｆ８の所定の配列にして送出
するものとする。
１，Ｆ２，……，Ｆ８のディジタル信号列Ｄｉを８列の
並列信号列に変換し、出力信号線２０１〜２０８にそれ
ぞれ、Ｆ１，Ｆ２，……，Ｆ８の所定の配列にして送出
するものとする。
【００２３】ところで、並列変換回路１においてｎ列の
並列信号列に変換する場合、分周ロックＣ２の位相に起
因して並列信号の配列が８通り存在する。いま、図２に
示すように、並列変換回路１から８列の出力信号線１０
１〜１０８へ送出される配列が、Ｆ４，Ｆ５，Ｆ６，Ｆ
７，Ｆ８，Ｆ１，Ｆ２，Ｆ３であるとする。
並列信号列に変換する場合、分周ロックＣ２の位相に起
因して並列信号の配列が８通り存在する。いま、図２に
示すように、並列変換回路１から８列の出力信号線１０
１〜１０８へ送出される配列が、Ｆ４，Ｆ５，Ｆ６，Ｆ
７，Ｆ８，Ｆ１，Ｆ２，Ｆ３であるとする。
【００２４】ここで、８通りのフレーム同期パターン配
列にそれぞれ対応して設けられたフレーム同期回路１１
〜１８の内、Ｆ４，Ｆ５，……，Ｆ３に対応するフレー
ム同期回路だけがフレーム同期を確立することができ
る。例えば、フレーム同期回路１４だけがフレーム同期
を確立したとすれば、フレーム同期回路１４はフレーム
同期確立情報Ｓ４を送出し、他のフレーム同期回路はフ
レーム同期確立情報を送出できない。
列にそれぞれ対応して設けられたフレーム同期回路１１
〜１８の内、Ｆ４，Ｆ５，……，Ｆ３に対応するフレー
ム同期回路だけがフレーム同期を確立することができ
る。例えば、フレーム同期回路１４だけがフレーム同期
を確立したとすれば、フレーム同期回路１４はフレーム
同期確立情報Ｓ４を送出し、他のフレーム同期回路はフ
レーム同期確立情報を送出できない。
【００２５】位相検出回路３は、フレーム同期確立情報
Ｓ４および入力クロックＣ１に応じて、ディジタル信号
列Ｄｉと分周クロックＣ２との位相関係を示す位相情報
Ａ１を出力する。
Ｓ４および入力クロックＣ１に応じて、ディジタル信号
列Ｄｉと分周クロックＣ２との位相関係を示す位相情報
Ａ１を出力する。
【００２６】並列変換回路２は、位相情報Ａ１および入
力クロックＣ１に応じて、図３に示すように、ディジタ
ル信号列Ｄｉを所定の配列となったｎ列の並列信号列Ｆ
１，Ｆ２，……，Ｆ８に変換して、出力信号線２０１〜
２０８へそれぞれ送出すると共に、分周クロックＣ３を
出力する。
力クロックＣ１に応じて、図３に示すように、ディジタ
ル信号列Ｄｉを所定の配列となったｎ列の並列信号列Ｆ
１，Ｆ２，……，Ｆ８に変換して、出力信号線２０１〜
２０８へそれぞれ送出すると共に、分周クロックＣ３を
出力する。
【００２７】このように、フレーム同期確立情報Ｓ４に
基づいて生成した位相情報Ａ１に応じて、ディジタル信
号列Ｄｉを所定の配列の並列信号列に変換することによ
り、並列変換回路１の分周ロックＣ２の位相の影響を受
けることはなく、常に、入力するディジタル信号列Ｄｉ
に対して一定の遅延量で位置情報Ａ１が出力され、所定
の配列となったｎ列の並列信号列を得ることができる。
基づいて生成した位相情報Ａ１に応じて、ディジタル信
号列Ｄｉを所定の配列の並列信号列に変換することによ
り、並列変換回路１の分周ロックＣ２の位相の影響を受
けることはなく、常に、入力するディジタル信号列Ｄｉ
に対して一定の遅延量で位置情報Ａ１が出力され、所定
の配列となったｎ列の並列信号列を得ることができる。
【００２８】
【発明の効果】以上説明したように本発明は、フレーム
同期確立情報に基づいて、ディジタル信号列と第１の並
列変換回路が出力した第１の分周クロックとの位相情報
を生成し、この位相情報に応じて、ディジタル信号列を
第２の並列変換回路により並列信号列に変換することに
より、第１の分周ロックの位相の影響を受けることはな
く、常に、入力するディジタル信号列に対して一定の遅
延量で所定の配列となったｎ列の並列信号列を得ること
ができる。
同期確立情報に基づいて、ディジタル信号列と第１の並
列変換回路が出力した第１の分周クロックとの位相情報
を生成し、この位相情報に応じて、ディジタル信号列を
第２の並列変換回路により並列信号列に変換することに
より、第１の分周ロックの位相の影響を受けることはな
く、常に、入力するディジタル信号列に対して一定の遅
延量で所定の配列となったｎ列の並列信号列を得ること
ができる。
【００２９】従って、例えば、複数の現用回線に対して
１本の予備回線を備えて無瞬断同期切替を行うディジタ
ル通信に適用しても、無瞬断同期切替を行うことができ
る。
１本の予備回線を備えて無瞬断同期切替を行うディジタ
ル通信に適用しても、無瞬断同期切替を行うことができ
る。
【図１】本発明の一実施例を示すブロック図である。
【図２】本実施例の動作を説明するためのタイミングチ
ャートである。
ャートである。
【図３】本実施例の動作を説明するためのタイミングチ
ャートである。
ャートである。
【図４】従来のフレーム同期システムの一例を示すブロ
ック図である。
ック図である。
【図５】図４に示した従来のフレーム同期システムの動
作を説明するためのタイミングチャートである。
作を説明するためのタイミングチャートである。
１，２ 並列変換回路 ３ 位相検出回路 １１〜１ｎ フレーム同期回路 １０１〜１０ｎ ｎ列の信号線 ２０１〜２０ｎ 出力信号線 Ａ１ 位相情報 Ｃ１ 入力クロック Ｃ２，Ｃ３ 分周クロック Ｄｉ ディジタル信号列 Ｓ１〜Ｓｎ フレーム同期確立情報
Claims (1)
- 【請求項１】 複数のデータからなるフレーム同期パタ
ーンを含むディジタル信号列をｎ列（ｎは２以上の整
数）の並列信号列にフレーム同期して変換するフレーム
同期システムであって、 前記ディジタル信号列を入力クロックに応じてｎ分周
し、ｎ列の第１の並列信号列に変換すると共に、第１の
分周クロックを出力する第１の並列変換手段と、 前記第１の並列信号列のｎ通りのフレーム同期パターン
配列にそれぞれ対応して設けられ、前記第１の並列信号
列および前記第１の分周クロックをそれぞれ受け、該当
する配列の並列信号列によりフレーム同期を確立してフ
レーム同期確立情報をそれぞれ送出するｎ個のフレーム
同期手段と、 フレーム同期が確立した前記フレーム同期手段からの前
記フレーム同期確立情報および前記入力クロックに応じ
て前記ディジタル信号列と前記第１の分周クロックとの
位相関係を示す位相情報を出力する位相検出手段と、 前記位相情報および前記入力クロックに応じて前記ディ
ジタル信号列を所定の配列のｎ列の並列信号列に変換す
ると共に、第２の分周クロックを出力する第２の並列変
換手段とを備えることを特徴とするフレーム同期システ
ム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4004334A JP2692476B2 (ja) | 1992-01-14 | 1992-01-14 | フレーム同期システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4004334A JP2692476B2 (ja) | 1992-01-14 | 1992-01-14 | フレーム同期システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05268207A JPH05268207A (ja) | 1993-10-15 |
| JP2692476B2 true JP2692476B2 (ja) | 1997-12-17 |
Family
ID=11581554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4004334A Expired - Fee Related JP2692476B2 (ja) | 1992-01-14 | 1992-01-14 | フレーム同期システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2692476B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2817638B2 (ja) * | 1994-12-06 | 1998-10-30 | 村田機械株式会社 | 誤り訂正符号復号器の再同期化装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2089178B (en) * | 1980-11-18 | 1984-07-04 | Sony Corp | Digital signal processing |
| JPS62155641A (ja) * | 1985-12-27 | 1987-07-10 | Matsushita Electric Ind Co Ltd | フレ−ム同期回路 |
| JPS63262938A (ja) * | 1987-04-20 | 1988-10-31 | Fujitsu Ltd | 高速同期回路 |
| JP2609934B2 (ja) * | 1988-12-20 | 1997-05-14 | 三洋電機株式会社 | ワード同期を回復する同期回復回路 |
-
1992
- 1992-01-14 JP JP4004334A patent/JP2692476B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05268207A (ja) | 1993-10-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970805 |
|
| LAPS | Cancellation because of no payment of annual fees |