JP2023024935A - フレキシブル回路基板の配線構造 - Google Patents
フレキシブル回路基板の配線構造 Download PDFInfo
- Publication number
- JP2023024935A JP2023024935A JP2022106094A JP2022106094A JP2023024935A JP 2023024935 A JP2023024935 A JP 2023024935A JP 2022106094 A JP2022106094 A JP 2022106094A JP 2022106094 A JP2022106094 A JP 2022106094A JP 2023024935 A JP2023024935 A JP 2023024935A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- circuit board
- circuits
- stress
- flexible circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005540 biological transmission Effects 0.000 claims abstract description 13
- 230000002180 anti-stress Effects 0.000 claims description 37
- 238000000034 method Methods 0.000 description 11
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000009510 drug design Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005496 eutectics Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 238000007373 indentation Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0277—Bendability or stretchability details
- H05K1/028—Bending or folding regions of flexible printed circuits
- H05K1/0281—Reinforcement details thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/4985—Flexible insulating substrates
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/111—Pads for surface mounting, e.g. lay-out
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/189—Printed circuits structurally associated with non-printed electric components characterised by the use of a flexible or folded printed circuit
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/4007—Surface contacts, e.g. bumps
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0271—Arrangements for reducing stress or warp in rigid printed circuit boards, e.g. caused by loads, vibrations or differences in thermal expansion
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
- H05K2201/09781—Dummy conductors, i.e. not used for normal transport of current; Dummy electrodes of components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
- H05K2201/10621—Components characterised by their electrical contacts
- H05K2201/10674—Flip chip
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Geometry (AREA)
- Manufacturing & Machinery (AREA)
- Structure Of Printed Boards (AREA)
Abstract
【課題】フレキシブル回路基板の配線構造を提供する。【解決手段】フレキシブル回路基板と、回路層と、フリップチップ素子と、抗応力回路層140と、を備えているフレキシブル回路基板の配線構造100であって、フレキシブル回路基板の上面にはチップ設定領域111a及び回路設定領域111bを有している。回路層の複数のボンディング回路121はチップ設定領域に設けられ、回路層の複数の伝送回路122は回路設定領域に設けられ、フリップチップ素子はチップ設定領域に設置されている。フリップチップ素子のチップは、長辺マージンL1、L2及び複数の導電性パッドを有し、チップの各導電性パッド及び各ボンディング回路に接続されている。抗応力回路層の抗応力回路141は、チップ設定領域中に設けられ、長辺マージンに平行し、且つ、フリップチップ素子のバンプは抗応力回路と長辺マージンとの間に位置している。【選択図】図3
Description
本発明は、フレキシブル回路基板に関し、更に詳しくは、フレキシブル回路基板の配線構造に関するものである。
フレキシブル回路基板は体積が小さく、可撓性を備え、厚さが薄いという特性を有しており、携帯電話、ノートパソコン、スマートウォッチ等のモバイル装置に広く応用されている。現在、モバイル装置は軽量薄型を目標に発展しており、フレキシブル回路基板の厚さ及び全体的なサイズも更なる薄型化、小型化が要求されている。
しかしながら、これはフレキシブル回路の製造工程が更に難しくなることを意味している。一般的なフレキシブル回路基板はフリップチッププロセスを使用してチップをフレキシブル回路基板に設置し、フリップチッププロセスは加熱及び加圧することによりチップのバンプと回路層とを共晶接合するが、フリップチッププロセス中にチップのバンプがフレキシブル回路基板の接触領域で応力を発生させ、これにより回路層が引っ張られて回路が断裂してしまう。
そこで、本発明者は上記の欠点が改善可能と考え、鋭意検討を重ねた結果、合理的設計で上記の課題を効果的に改善する本発明の提案に至った。
本発明は、上述に鑑みてなされたものであり、その目的は、フレキシブル回路基板の配線構造を提供することにある。すなわち、抗応力回路層によりフレキシブル回路基板とバンプとの接続領域を強化し、領域のボンディング回路がフリップチッププロセスで発生する応力により断裂しないようにする。
上記目的を達成するための主たる発明は、フレキシブル回路基板と、回路層と、フリップチップ素子と、抗応力回路層と、を含むように構成されているフレキシブル回路基板の配線構造であって、前記フレキシブル回路基板はチップ設定領域及び回路設定領域を有している上面を含み、前記回路層は複数のボンディング回路及び複数の伝送回路を有し、前記ボンディング回路は前記チップ設定領域に設けられ、前記伝送回路は前記回路設定領域に設けられ、前記各伝送回路は前記各ボンディング回路に接続され、前記フリップチップ素子は前記チップ設定領域に設置され、前記フリップチップ素子はチップ及び複数のバンプを有し、前記チップは長辺マージン及び複数の導電性パッドを有し、前記各バンプは前記チップの前記各導電性パッド及び前記各ボンディング回路に接続され、前記抗応力回路層は複数の抗応力回路を有し、前記抗応力回路は前記チップ設定領域中に設けられ、前記抗応力回路は前記チップの前記長辺マージンに平行し、前記バンプは前記抗応力回路と前記チップの前記長辺マージンとの間に位置していることを特徴とするフレキシブル回路基板の配線構造である。
本発明は、上述に説明したように構成されているので、以下に記載されるような効果を奏する。
本発明は長辺マージンに平行している抗応力回路によりバンプがフリップチッププロセス中にフレキシブル回路基板に対し発生させる応力を低減し、回路層のこれらボンディング回路が断裂するのを回避している。
本発明は長辺マージンに平行している抗応力回路によりバンプがフリップチッププロセス中にフレキシブル回路基板に対し発生させる応力を低減し、回路層のこれらボンディング回路が断裂するのを回避している。
本発明の他の特徴については、本明細書及び添付図面の記載により明らかにする。
以下、本発明の実施形態によるフレキシブル回路基板の配線構造を図面に基づいて具体的に説明する。
次に、図1から図3を参照しながら、本発明に係るフレキシブル回路基板の配線構造をさらに詳しく説明する。
図1及び図2は本発明の一実施例に係るフレキシブル回路基板の配線構造100を示す平面図及び断面図である。フレキシブル回路基板の配線構造100はフレキシブル回路基板110と、回路層120と、フリップチップ素子130と、を備えている。フレキシブル回路基板110はポリイミド(polyimide)または他の電気的絶縁特性、安定性、化学腐食耐性を有しているポリマーで製造され、回路層120はフレキシブル回路基板110に電気めっきまたは圧着されている銅層がパターン化エッチングを施されることで形成されている。フリップチップ素子130はフレキシブル回路基板110に設置され、且つフリップチップ素子130は回路層120に電気的に接続され、回路層120を介して電気信号を伝送している。
図1及び図2に示すように、フレキシブル回路基板110はチップ設定領域111a及び回路設定領域111bを有している上面111を含み、回路層120は複数のボンディング回路121及び複数の伝送回路122を有している。ボンディング回路121はチップ設定領域111aに設けられ、伝送回路122は回路設定領域111bに設けられ、且つ各伝送回路122は各ボンディング回路121に接続されている。好ましくは、ボンディング回路121及び伝送回路122の表面には錫層がめっきされ、ボンディング回路121及び伝送回路122をフリップチップ素子130及び他の電子装置にそれぞれ接続するのに利する。回路層120はフリップチップ素子130または他の電子装置に接続されている領域以外にはソルダーレジスト層(図示せず)が塗布され、他の回路層120がプロセスの高温の影響を受けないようにしている。
フリップチップ素子130は上面111のチップ設定領域111aに設置され、フリップチップ素子130はチップ131及び複数のバンプ132を有し、チップ131は長辺マージンL及び複数の導電性パッド131aを有し、各バンプ132はチップ131の各導電性パッド131a及び回路層120の各ボンディング回路121に接続されている。バンプ132はまずバンプの製造プロセスでチップ131に形成され、バンプ132は金、銅、ニッケル等の金属やそれらの合金で構成されている。
図3は本発明の一実施例に係るフレキシブル回路基板の配線構造100を示す部分断面図である。本実施例では、フリップチップ素子130は複数の第一バンプB1及び複数の第二バンプB2を有し、チップ131は第一長辺マージンL1と、第二長辺マージンL2と、2つの短辺マージンS1、S2と、を有している。第一長辺マージンL1、第二長辺マージンL2及び2つの短辺マージンS1、S2によりチップ設定領域111aに対応する長方形領域が構成され、長方形領域以外の領域は回路設定領域111bに対応する。第一バンプB1は第一長辺マージンL1に隣接し、第二バンプB2は第二長辺マージンL2に隣接し、部分的なボンディング回路121が第一バンプB1に電気的に接続され、部分的なボンディング回路121が第二バンプB2に電気的に接続されている。
好ましくは、フレキシブル回路基板の配線構造100は抗応力回路層140を更に有し、抗応力回路層140は複数の第一抗応力回路141及び複数の第二抗応力回路142を有し、第一抗応力回路141及び第二抗応力回路142はチップ設定領域111a中に設置されている。第一抗応力回路141は第一長辺マージンL1に隣接すると共に第一長辺マージンL1に平行する直線に沿って配列され、第一抗応力回路141も第一長辺マージンL1に平行する。フリップチップ素子130の第一バンプB1は第一抗応力回路141と第一長辺マージンL1との間に位置し、第一抗応力回路141によりフリップチッププロセス中に第一バンプB1がフレキシブル回路基板110に対し発生させる応力を減少させ、第一バンプB1に接続されているボンディング回路121が断裂しないようにしている。第二抗応力回路142は第二長辺マージンL2に隣接すると共に第二長辺マージンL2に平行する直線に沿って配列され、第二抗応力回路142も第二長辺マージンL2に平行する。フリップチップ素子130の第二バンプB2は第二抗応力回路142と第二長辺マージンL2との間に位置し、第二抗応力回路142によりフリップチッププロセス中に第二バンプB2がフレキシブル回路基板110に対し発生させる応力を減少させ、第二バンプB2に接続されているボンディング回路121が断裂しないようにしている。
本実施例では、第一抗応力回路141と第二抗応力回路142との間にはいかなるバンプや回路も有していないため、フリップチッププロセスで発生する応力がボンディング回路121に対し影響を及ぼす可能性が高くなる。このため、第一抗応力回路141及び第二抗応力回路142を第一バンプB1及び第二バンプB2に隣接する領域にそれぞれ設置することで、応力の影響を大幅に減少させている。
好ましくは、抗応力回路層140がチップ131のアンダーフィル(Underfill)の流動に影響するのを避けるため、隣接する第一抗応力回路141と隣接する第二抗応力回路142との間にスペースSを有し、且つスペースSの幅Wを50μm超とし、アンダーフィルがスペースSによりチップ131とフレキシブル回路基板110との間に流動するようにしている。
図2及び図3を参照すると、本実施例では、各短辺マージンS1、S2の長さLsは1.5mm超であり、フリップチップ素子130の各第一バンプB1及び第二バンプB2の高さは15μm未満である。これにより、チップ131がフリップチッププロセス中に加圧されて凹むことで抗応力回路層140に接触して圧痕が発生する。よって、好ましくは、各第一抗応力回路141と各第一バンプB1との間の第一間隔D1を50μm未満とし、各第二抗応力回路142と各第二バンプB2との間の第二間隔D2を50μm未満とし、第一バンプB1及び第二バンプB2により支持することで、チップ131が抗応力回路層140に接触するのを回避している。
本発明は長辺マージンLに平行する抗応力回路によりフリップチップ素子130のバンプ132がフリップチッププロセス中にフレキシブル回路基板110に対し発生させる応力を減少させ、回路層120のボンディング回路121が断裂しないようにしている。
以上、本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の形態で実施可能である。
100 フレキシブル回路基板の配線構造
110 フレキシブル回路基板
111 上面
111a チップ設定領域
111b 回路設定領域
120 回路層
121 ボンディング回路
122 伝送回路
130 フリップチップ素子
131 チップ
131a 導電性パッド
132 バンプ
140 抗応力回路層
141 第一抗応力回路
142 第二抗応力回路
L 長辺マージン
L1 第一長辺マージン
L2 第二長辺マージン
S1 短辺マージン
S2 短辺マージン
S スペース
W スペースの幅
Ls 短辺マージンの長さ
D1 第一間隔
D2 第二間隔
B1 第一バンプ
B2 第二バンプ
110 フレキシブル回路基板
111 上面
111a チップ設定領域
111b 回路設定領域
120 回路層
121 ボンディング回路
122 伝送回路
130 フリップチップ素子
131 チップ
131a 導電性パッド
132 バンプ
140 抗応力回路層
141 第一抗応力回路
142 第二抗応力回路
L 長辺マージン
L1 第一長辺マージン
L2 第二長辺マージン
S1 短辺マージン
S2 短辺マージン
S スペース
W スペースの幅
Ls 短辺マージンの長さ
D1 第一間隔
D2 第二間隔
B1 第一バンプ
B2 第二バンプ
Claims (9)
- チップ設定領域及び回路設定領域を有している上面を含むフレキシブル回路基板と、
複数のボンディング回路及び複数の伝送回路を有し、前記ボンディング回路は前記チップ設定領域に設けられ、前記伝送回路は前記回路設定領域に設けられ、且つ前記各伝送回路は前記各ボンディング回路に接続されている回路層と、
前記チップ設定領域に設置され、チップ及び複数のバンプを有し、前記チップは長辺マージン及び複数の導電性パッドを有し、前記各バンプは前記チップの前記各導電性パッド及び前記各ボンディング回路に接続されているフリップチップ素子と、
前記チップ設定領域中に設置されている複数の抗応力回路を有し、前記抗応力回路は前記チップの前記長辺マージンに平行し、且つ前記バンプは前記抗応力回路と前記チップの前記長辺マージンとの間に位置している抗応力回路層と、を備えていることを特徴とするフレキシブル回路基板の配線構造。 - 前記各抗応力回路と前記各バンプとの間には50μm未満の第一間隔を有していることを特徴とする請求項1に記載のフレキシブル回路基板の配線構造。
- 前記抗応力回路は前記チップの前記長辺マージンに平行する直線に沿って配列されていることを特徴とする請求項1に記載のフレキシブル回路基板の配線構造。
- 隣接する前記抗応力回路の間にはスペースを有し、前記スペースの幅は50μm超であることを特徴とする請求項1、2または3の何れか1項に記載のフレキシブル回路基板の配線構造。
- 前記チップは短辺マージンを有し、前記短辺マージンの長さは1.5mm超であることを特徴とする請求項1に記載のフレキシブル回路基板の配線構造。
- 前記フリップチップ素子の前記各バンプの高さは15μm未満であることを特徴とする請求項1に記載のフレキシブル回路基板の配線構造。
- 前記フリップチップ素子は複数の第一バンプ及び複数の第二バンプを有し、前記チップは第一長辺マージン及び第二長辺マージンを有し、前記第一バンプは前記第一長辺マージンに隣接し、前記第二バンプは前記第二長辺マージンに隣接していることを特徴とする請求項1に記載のフレキシブル回路基板の配線構造。
- 前記抗応力回路層は複数の第一抗応力回路及び複数の第二抗応力回路を有し、前記各第一抗応力回路と前記各第一バンプとの間の第一間隔は50μm未満であり、前記各第二抗応力回路と前記各第二バンプとの間の第二間隔は50μm未満であり、前記第一抗応力回路と前記第二抗応力回路との間にはいかなるバンプまたは回路も有していないことを特徴とする請求項7に記載のフレキシブル回路基板の配線構造。
- 前記チップは2つの短辺マージンを有し、前記各短辺マージンの長さは1.5mm超であり、前記フリップチップ素子の前記各第一バンプ及び前記各第二バンプの高さは15μm未満であることを特徴とする請求項8に記載のフレキシブル回路基板の配線構造。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW110129353 | 2021-08-09 | ||
TW110129353A TWI784661B (zh) | 2021-08-09 | 2021-08-09 | 軟性電路板之佈線結構 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2023024935A true JP2023024935A (ja) | 2023-02-21 |
Family
ID=85152070
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2022106094A Pending JP2023024935A (ja) | 2021-08-09 | 2022-06-30 | フレキシブル回路基板の配線構造 |
Country Status (5)
Country | Link |
---|---|
US (1) | US20230044345A1 (ja) |
JP (1) | JP2023024935A (ja) |
KR (1) | KR20230022794A (ja) |
CN (1) | CN115707176A (ja) |
TW (1) | TWI784661B (ja) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000294897A (ja) * | 1998-12-21 | 2000-10-20 | Seiko Epson Corp | 回路基板ならびにそれを用いた表示装置および電子機器 |
JP2001284413A (ja) * | 2000-04-03 | 2001-10-12 | Fujitsu Ltd | 半導体装置及び半導体装置用基板 |
JP2003023035A (ja) * | 2001-07-05 | 2003-01-24 | Sharp Corp | 半導体装置 |
JP2003068804A (ja) * | 2001-08-22 | 2003-03-07 | Mitsui Mining & Smelting Co Ltd | 電子部品実装用基板 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW437019B (en) * | 1998-08-19 | 2001-05-28 | Kulicke & Amp Soffa Holdings I | Improved wiring substrate with thermal insert |
US8014154B2 (en) * | 2006-09-27 | 2011-09-06 | Samsung Electronics Co., Ltd. | Circuit substrate for preventing warpage and package using the same |
JP5503466B2 (ja) * | 2010-08-31 | 2014-05-28 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
DE102013225109A1 (de) * | 2013-12-06 | 2015-06-11 | Robert Bosch Gmbh | Verfahren zum Befestigen eines Mikrochips auf einem Substrat |
CN117393441A (zh) * | 2016-04-29 | 2024-01-12 | 库利克和索夫工业公司 | 将电子组件连接至基板 |
-
2021
- 2021-08-09 TW TW110129353A patent/TWI784661B/zh active
-
2022
- 2022-06-10 CN CN202210657739.4A patent/CN115707176A/zh active Pending
- 2022-06-13 KR KR1020220071433A patent/KR20230022794A/ko not_active Application Discontinuation
- 2022-06-24 US US17/848,481 patent/US20230044345A1/en active Pending
- 2022-06-30 JP JP2022106094A patent/JP2023024935A/ja active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000294897A (ja) * | 1998-12-21 | 2000-10-20 | Seiko Epson Corp | 回路基板ならびにそれを用いた表示装置および電子機器 |
JP2001284413A (ja) * | 2000-04-03 | 2001-10-12 | Fujitsu Ltd | 半導体装置及び半導体装置用基板 |
JP2003023035A (ja) * | 2001-07-05 | 2003-01-24 | Sharp Corp | 半導体装置 |
JP2003068804A (ja) * | 2001-08-22 | 2003-03-07 | Mitsui Mining & Smelting Co Ltd | 電子部品実装用基板 |
Also Published As
Publication number | Publication date |
---|---|
TW202308484A (zh) | 2023-02-16 |
KR20230022794A (ko) | 2023-02-16 |
TWI784661B (zh) | 2022-11-21 |
CN115707176A (zh) | 2023-02-17 |
US20230044345A1 (en) | 2023-02-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10109608B2 (en) | Semiconductor package | |
US7087987B2 (en) | Tape circuit substrate and semiconductor chip package using the same | |
JP2009076851A (ja) | 実装基板構造物及びその製造方法 | |
US7439611B2 (en) | Circuit board with auxiliary wiring configuration to suppress breakage during bonding process | |
US20130334684A1 (en) | Substrate structure and package structure | |
CN105280602A (zh) | 半导体器件 | |
US20030183944A1 (en) | Semiconductor device and manufacturing method for the same, circuit board, and electronic device | |
JP6109078B2 (ja) | リードクラックが強化された電子素子用テープ | |
KR102051533B1 (ko) | 연성회로기판의 레이아웃 구조 | |
WO2024120485A1 (zh) | 可挠性线路板、薄膜覆晶封装结构及显示装置 | |
KR100837281B1 (ko) | 반도체 소자 패키지 및 그 제조 방법 | |
KR20060044669A (ko) | 반도체 칩, 반도체 장치, 반도체 장치의 제조 방법 및전자기기 | |
JP2023024935A (ja) | フレキシブル回路基板の配線構造 | |
JP2004212587A (ja) | 液晶表示パネル及びこの液晶表示パネルに使用する可撓性基板の実装方法 | |
JP3925752B2 (ja) | バンプ付き配線基板及び半導体パッケ−ジの製造法 | |
TWI394250B (zh) | 封裝結構及其製法 | |
TWI796626B (zh) | 半導體封裝 | |
JP2001203229A (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
TW201241981A (en) | Package substrate and fabrication method thereof | |
TW201212186A (en) | Package structure | |
JP4699089B2 (ja) | チップオンフィルム半導体装置 | |
JP7398519B2 (ja) | 両面フレキシブル回路基板 | |
US20070063344A1 (en) | Chip package structure and bumping process | |
US20230230912A1 (en) | Electronic package and substrate structure thereof | |
US11569155B2 (en) | Substrate bonding pad having a multi-surface trace interface |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20220728 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20230926 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20231225 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20240319 |