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JP2021039965A - 半導体記憶装置および半導体記憶装置の製造方法 - Google Patents

半導体記憶装置および半導体記憶装置の製造方法 Download PDF

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JP2021039965A JP2019158388A JP2019158388A JP2021039965A JP 2021039965 A JP2021039965 A JP 2021039965A JP 2019158388 A JP2019158388 A JP 2019158388A JP 2019158388 A JP2019158388 A JP 2019158388A JP 2021039965 A JP2021039965 A JP 2021039965A
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壮太 松本
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Abstract

【課題】階段部の階段長を低減すること。【解決手段】実施形態の半導体記憶装置１は、複数の導電層ＷＬが絶縁層ＯＬを介して積層され、複数のメモリセルＭＣが配置されるメモリ部ＭＥＭ、および複数の導電層ＷＬの端部が階段状となった階段部ＳＲを有する積層体ＬＭを備え、階段部ＳＲは、メモリ部ＭＥＭへ向かう方向とは反対の方向へと昇段する３つ以上のサブ階段部ＳＲｂ，ＳＲｄ，ＳＲｆを有し、３つ以上のサブ階段部ＳＲｂ，ＳＲｄ，ＳＲｆのうちの少なくとも１つのサブ階段部ＳＲｄは、サブ階段部ＳＲｄの各段の段差よりも大きな段差ＳＲｄｃにより、少なくとも上層階段ＳＲｄｕと下層階段ＳＲｄｌとに分割されている。【選択図】図１

Description

本発明の実施形態は、半導体記憶装置および半導体記憶装置の製造方法に関する。
３次元不揮発性メモリでは、積層された複数の導電層を引き出すため、導電層の端部が階段状となった階段部が設けられる。階段部の階段長を低減することが望まれている。
米国特許第８，８２２，２８５号明細書
本発明の実施形態は、階段部の階段長を低減することができる半導体記憶装置および半導体記憶装置の製造方法を提供することを目的とする。
実施形態の半導体記憶装置は、複数の導電層が絶縁層を介して積層され、複数のメモリセルが配置されるメモリ部、および前記複数の導電層の端部が階段状となった階段部を有する積層体を備え、前記階段部は、前記メモリ部へ向かう方向とは反対の方向へと昇段する３つ以上のサブ階段部を有し、前記３つ以上のサブ階段部のうちの少なくとも１つのサブ階段部は、前記サブ階段部の各段の段差よりも大きな段差により、少なくとも上層階段と下層階段とに分割されている。
図１は、実施形態にかかる半導体記憶装置の構成例を示す断面図である。 図２は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図３は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図４は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図５は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図６は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図７は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図８は、実施形態にかかる半導体記憶装置の製造方法の手順の一例を示す断面図である。 図９は、実施形態の変形例１にかかる半導体記憶装置の階段部の形成方法の手順の一例を示す断面図である。 図１０は、実施形態の変形例１にかかる半導体記憶装置の階段部の形成方法の手順の一例を示す断面図である。 図１１は、実施形態の変形例１にかかる半導体記憶装置の階段部の形成方法の手順の一例を示す断面図である。 図１２は、実施形態の変形例２にかかる半導体記憶装置の階段部の形成方法の手順の一例を示す断面図である。 図１３は、実施形態の変形例２にかかる半導体記憶装置の階段部の形成方法の手順の一例を示す断面図である。 図１４は、実施形態の変形例２にかかる半導体記憶装置の階段部の形成方法の手順の一例を示す断面図である。
以下に、本発明につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。
（半導体記憶装置の構成例）
図１は、実施形態にかかる半導体記憶装置１の構成例を示す断面図である。本明細書において、上下方向は、後述する階段部ＳＲの形状に基づき規定される。具体的には、階段部ＳＲのテラス部分、つまり、階段部ＳＲの各段における絶縁層ＯＬの露出面が向いた方向を上方向とする。
図１に示すように、半導体記憶装置１は、複数のメモリセルＭＣが３次元に配置されるメモリ部ＭＥＭ、メモリセルＭＣと接続されるワード線ＷＬが引き出される階段部ＳＲ、及びメモリセルＭＣの動作に寄与する周辺回路ＣＵＡを備える。
周辺回路ＣＵＡは、シリコン基板等の基板ＳＢ上に配置されたトランジスタＴＲ、トランジスタＴＲに接続されるコンタクト、及び配線等を含む。周辺回路ＣＵＡを含む基板ＳＢ全体は層間絶縁層ＬＩＬで覆われている。層間絶縁層ＬＩＬ上にはソース線ＳＬが配置される。ソース線ＳＬは例えばポリシリコン層等である。
ソース線ＳＬ上には、導電層としてのワード線ＷＬと、絶縁層ＯＬとが交互に複数積層された積層体ＬＭが配置されている。ワード線ＷＬは、例えばタングステン層またはモリブデン層等である。絶縁層ＯＬは例えばＳｉＯ２層等である。
なお、積層体ＬＭに含まれるワード線ＷＬの層数は任意である。また、積層体ＬＭは最下層のワード線ＷＬの下方に選択ゲート線（不図示）を配置して構成されてもよく、最上層のワード線ＷＬの上方に選択ゲート線（不図示）を配置して構成されてもよい。
積層体ＬＭには複数のピラーＰＬが配置されている。ピラーＰＬは、積層体ＬＭを積層方向に貫通し、積層体ＬＭのメモリ部ＭＥＭにマトリクス状に配置されている。
個々のピラーＰＬは、ピラーＰＬの外周側から順に、メモリ層ＭＥ、チャネル層ＣＮ、及びコア層ＣＲを有する。チャネル層ＣＮはピラーＰＬの底部にも配置される。メモリ層ＭＥは例えばＳｉＯ２層／ＳｉＮ層／ＳｉＯ２層が積層された層であり、チャネル層ＣＮは例えばアモルファスシリコン層またはポリシリコン層等であり、コア層ＣＲは例えばＳｉＯ２層等である。
積層体ＬＭ上には層間絶縁層ＵＩＬが配置される。個々のピラーＰＬのチャネル層ＣＮは、層間絶縁層ＵＩＬを貫通するプラグＣＨによりビット線等の上層配線（不図示）と接続される。
上記構成により、ピラーＰＬとワード線ＷＬとのそれぞれの交差部には複数のメモリセルＭＣが形成される。同じ高さ位置にあるワード線ＷＬを介して所定電圧が印加されることにより、個々のメモリセルＭＣにデータが書き込まれる。ワード線ＷＬを介して所定電圧が印加されることにより、個々のメモリセルＭＣからデータが読み出される。
メモリ部ＭＥＭ外側の積層体ＬＭの端部近傍には階段部ＳＲが配置される。階段部ＳＲは、ワード線ＷＬ及び絶縁層ＯＬが階段状となって終端することにより構成される。階段部ＳＲは、全体が層間絶縁層ＵＩＬで覆われている。
階段部ＳＲはサブ階段部としての階段部ＳＲａ〜ＳＲｇを有する。階段部ＳＲａ〜ＳＲｇは、メモリ部ＭＥＭに近い側から遠い側へと順に配置されている。階段部ＳＲａ〜ＳＲｇの１段は、階段部ＳＲｄの所定段を除き、１つのワード線ＷＬ及びその上層の１つの絶縁層ＯＬから構成される。
階段部ＳＲａ，ＳＲｃ，ＳＲｅ，ＳＲｇはメモリ部ＭＥＭへと向かって昇段していく。階段部ＳＲａは、最上層のワード線ＷＬを含む上層の複数のワード線ＷＬから構成される。階段部ＳＲｃは、階段部ＳＲａを構成するワード線ＷＬの下層の複数のワード線ＷＬから構成される。階段部ＳＲｅは、階段部ＳＲｃを構成するワード線ＷＬの下層の複数のワード線ＷＬから構成される。階段部ＳＲｇは、階段部ＳＲｅを構成するワード線ＷＬの下層のワード線ＷＬであって、最下層のワード線ＷＬを含む複数のワード線ＷＬから構成される。
階段部ＳＲａ，ＳＲｃ，ＳＲｅ，ＳＲｇの各段にはコンタクトＣＣが配置される。個々のコンタクトＣＣは、自身が配置される段のテラス部分を構成する絶縁層ＯＬを貫通し、下層のワード線ＷＬに接続される。コンタクトＣＣは層間絶縁層ＵＩＬを貫通して延び、その上端が、例えば周辺回路ＣＵＡから信号を受け取る上層配線（不図示）と接続される。
上記構成により、積層体ＬＭに含まれる全てのワード線ＷＬが階段状に引き出され、コンタクトＣＣによって上層配線と接続される。このように、階段部ＳＲａ，ＳＲｃ，ＳＲｅ，ＳＲｇは、コンタクトＣＣ及びメモリセルＭＣと接続されるワード線ＷＬから構成される。階段部ＳＲａ，ＳＲｃ，ＳＲｅ，ＳＲｇを正階段とも呼ぶことがある。
階段部ＳＲｂ，ＳＲｆはメモリ部ＭＥＭとは反対方向へと向かって昇段していく。階段部ＳＲｂは、階段部ＳＲａを構成するワード線ＷＬと同一階層のワード線ＷＬから構成され、ランディング部ＬＤａを介して階段部ＳＲａと対向する。階段部ＳＲｆは、階段部ＳＲｅを構成するワード線ＷＬと同一階層のワード線ＷＬから構成され、ランディング部ＬＤｅを介して階段部ＳＲｅと対向する。
階段部ＳＲｄはメモリ部ＭＥＭとは反対方向へと向かって昇段していく。階段部ＳＲｄは、それぞれ１対のワード線ＷＬ及び絶縁層ＯＬから構成される複数の段を含む。また、階段部ＳＲｄは、複数のワード線ＷＬと複数の絶縁層ＯＬから構成される段を少なくとも１段有する。したがって、この段は、他の各段が有する段差よりも大きな段差ＳＲｄｃを有することとなる。
階段部ＳＲｄは、この段差ＳＲｄｃにより分割された上層階段ＳＲｄｕと下層階段ＳＲｄｌとを含む。また、階段部ＳＲｄは、段差ＳＲｄｃ及び上層階段ＳＲｄｕにより構成される突起部ＥＸを含む。突起部ＥＸの頭頂部ＴＰは、上層階段ＳＲｄｕによる段差を有する。
階段部ＳＲｄは、階段部ＳＲａ，ＳＲｃを構成するワード線ＷＬと同一階層のワード線ＷＬから構成され、階段部ＳＲｄの少なくとも下層階段ＳＲｄｌは、ランディング部ＬＤｃを介して階段部ＳＲｃと対向する。
階段部ＳＲｂ，ＳＲｄ，ＳＲｆを構成するワード線ＷＬはメモリセルＭＣからは切り離されている。階段部ＳＲｂ，ＳＲｄ，ＳＲｆを構成するワード線ＷＬは電気的に浮遊した状態となっており、階段部ＳＲｂ，ＳＲｄ，ＳＲｆは、半導体記憶装置１の機能に寄与しない無効領域である。階段部ＳＲｂ，ＳＲｄ，ＳＲｆをダミー階段とも呼ぶことがある。
（半導体記憶装置の製造方法）
次に、図２〜図８を用いて、実施形態の半導体記憶装置１の製造方法の例について説明する。図２〜図８は、実施形態にかかる半導体記憶装置１の製造方法の手順の一例を示すフロー図である。
図２（ａ）に示すように、シリコン基板等の基板ＳＢ上にトランジスタＴＲ等を含む周辺回路ＣＵＡを形成する。周辺回路ＣＵＡを層間絶縁層ＬＩＬで覆う。
図２（ｂ）に示すように、層間絶縁層ＬＩＬ上にソース線ＳＬを形成する。
図２（ｃ）に示すように、ソース線ＳＬ上に、複数の絶縁層としての犠牲層ＮＬと複数の絶縁層ＯＬとが交互に積層された積層体ＬＭｓを形成する。犠牲層ＮＬは、例えばＳｉＮ層等であり、後にワード線ＷＬへの置き換えが可能な層である。
積層体ＬＭｓの端部近傍に階段部ＳＲを形成する。階段部ＳＲの形成方法については後述する。
図３（ａ）に示すように、積層体ＬＭｓを貫通してソース線ＳＬに達する複数のメモリホールＭＨを形成する。
図３（ｂ）に示すように、個々のメモリホールＭＨの内壁にメモリ層ＭＥを積層する。より具体的には、メモリホールＭＨの内壁側から、ＳｉＯ２層等のブロック絶縁層ＢＫ、ＳｉＮ層等の電荷蓄積層ＣＴ、及びＳｉＯ２層等のトンネル絶縁層ＴＮを形成する。これらのブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、及びトンネル絶縁層ＴＮによりメモリ層ＭＥが構成される。
図３（ｃ）に示すように、トンネル絶縁層ＴＮの内壁にチャネル層ＣＮを形成する。チャネル層ＣＮはメモリホールＭＨの底面にも形成する。チャネル層ＣＮの内側の空隙をコア層ＣＲで充填する。以上により、ピラーＰＬが形成される。
次に、階段部ＳＲの形成方法について説明する。なお、図４及び図５においては、積層体ＬＭｓの一部を含む下層構造が省略されている。
図４（ａ）に示すように、複数の島状のマスクパターンＭＫａを積層体ＬＭｓ上に形成する。マスクパターンＭＫａは、例えば感光性樹脂から構成されるレジストパターン等である。
図４（ｂ）に示すように、マスクパターンＭＫａの幅が徐々に狭くなるよう、Ｏ２プラズマ等でスリミングしていく。また、マスクパターンＭＫａをスリミングするごとに、積層体ＬＭｓの上層から下層へ向けて、１対の絶縁層ＯＬ及び犠牲層ＮＬを除去していく。これにより、マスクパターンＭＫａの裾部から積層体ＬＭｓの下層へ向けて階段状の形状が形成される。つまり、加工途中の階段部ＳＲａｓ〜ＳＲｇｓが形成される。
これらの階段部ＳＲａｓ〜ＳＲｇｓは、積層体ＬＭｓにおいて全て同じ階層位置にあり、階段部ＳＲａｓ，ＳＲｂｓ、階段部ＳＲｃｓ，ＳＲｄｓ、及び階段部ＳＲｅｓ，ＳＲｆｓは、それぞれ、ランディング部ＬＤａｓ，ＬＤｃｓ、ＬＤｅｓを介して対向している。
次に、これらの階段部ＳＲａｓ〜ＳＲｇｓが互いに異なる階層に位置するよう多段加工による落とし込みを行う。
図４（ｃ）に示すように、積層体ＬＭｓ上に複数の島状のマスクパターンＭＫｂを形成する。マスクパターンＭＫｂは、例えば感光性樹脂から構成されるレジストパターン等である。
マスクパターンＭＫｂの１つの島は、階段部ＳＲａｓ，ＳＲｂｓ及びランディング部ＬＤａｓを覆うように形成される。マスクパターンＭＫｂの一端部は、階段部ＳＲｂｓ，ＳＲｃｓ間の平坦部ＦＴｂｓに配置される。
マスクパターンＭＫｂの他の島は、階段部ＳＲｄｓの一部、階段部ＳＲｅｓ，ＳＲｆｓ、及びランディング部ＬＤｅｓを覆うように形成される。マスクパターンＭＫｂの一端部は階段部ＳＲｆｓ，ＳＲｇｓ間の平坦部ＦＴｆｓに配置される。マスクパターンＭＫｂの他端部は、階段部ＳＲｄｓ，ＳＲｅｓ間の平坦部ＦＴｄｓを覆って、階段部ＳＲｄｓの途中に配置される。
図４（ｄ）に示すように、マスクパターンＭＫｂをマスクに、階段形状を保ったまま、露出している階段部ＳＲｃｓ，ＳＲｄｓ，ＳＲｇｓ及びランディング部ＬＤｃｓを掘り下げる。これにより、階段部ＳＲｃｓ，ＳＲｄｓ，ＳＲｇｓは、階段部ＳＲａｓ，ＳＲｂｓ，ＳＲｅｓ，ＳＲｆｓを構成する絶縁層ＯＬ及び犠牲層ＳＬより下層の絶縁層ＯＬ及び犠牲層ＳＬにより構成されることとなる。
このとき、平坦部ＦＴｂｓ，ＦＴｆｓの一部が削られて下層の階段部ＳＲｃｓ，ＳＲｇｓにそれぞれ属することとなる。
またこのとき、階段部ＳＲｄｓの下層の段が削られて、階段部ＳＲｄｓが段差ＳＲｄｃｓと、段差ＳＲｄｃｓで分割された上層階段ＳＲｄｕｓ及び下層階段ＳＲｄｌｓとを有することとなる。平坦部ＦＴｄｓはマスクパターンＭＫｂで保護されてそのまま残る。
図４（ｃ）（ｄ）のように、多数の段を一括して加工して階段部ＳＲｃｓ，ＳＲｄｓ，ＳＲｇｓを下層の階層に位置させるようにすることを多段加工による落とし込みなどと呼ぶことがある。
図５（ａ）に示すように、マスクパターンＭＫｃを形成する。マスクパターンＭＫｃは、例えば感光性樹脂から構成されるレジストパターン等である。
マスクパターンＭＫｃは、階段部ＳＲａｓ〜ＳＲｄｓ及びランディング部ＬＤａｓ，ＬＤｃｓを覆う。マスクパターンＭＫｃの一端部は、階段部ＳＲｄｓ，ＳＲｅｓ間の平坦部ＦＴｄｓに配置される。
図５（ｂ）に示すように、マスクパターンＭＫｃをマスクに、階段形状を保ったまま、露出している階段部ＳＲｅｓ〜ＳＲｇｓ及びランディング部ＬＤｅｓを多段加工により落とし込む。これにより、階段部ＳＲｅｓ〜ＳＲｇｓは、階段部ＳＲａｓ〜ＳＲｄｓを構成する絶縁層ＯＬ及び犠牲層ＳＬより、更に下層の絶縁層ＯＬ及び犠牲層ＳＬにより構成されることとなる。
このとき、平坦部ＦＴｄｓの一部が削られて下層の階段部ＳＲｅｓに属することとなる。これにより、階段部ＳＲｄｓにおいて頭頂部ＴＰｓを有する突起部ＥＸｓが形成される。突起部ＥＸｓの頭頂部ＴＰｓは、階段部ＳＲｄｓの上層階段ＳＲｄｕｓによる段差を有する。
以上により、階段部ＳＲａｓ〜ＳＲｇｓの形成が終了する。上記のように、多段加工による落とし込みを２回行うことで、それぞれが異なる階層に属する階段部ＳＲａｓ〜ＳＲｇｓが形成される。
図６に示すように、上述のとおりピラーＰＬを形成した後、階段部ＳＲａｓ〜ＳＲｇｓを含む積層体ＬＭｓの全体を覆う層間絶縁層ＵＩＬを形成する。また、図示しないスリットを形成する。スリットは、図６の断面方向に沿って積層体ＬＭｓを貫通する溝状の構成である。
図７に示すように、スリットを介して積層体ＬＭｓの犠牲層ＮＬを除去する。これにより、絶縁層ＯＬ間に空隙を有する積層体ＬＭｇが形成される。またこのとき、空隙を含む階段部ＳＲａｇ〜ＳＲｇｇ、ランディング部ＬＤａｇ，ＬＤｃｇ，ＬＤｅｇ、及び空隙を含む突起部ＥＸｇが形成される。
図８に示すように、スリットを介して積層体ＬＭｇの空隙に、タングステンまたはモリブデン等の導電材料を充填してワード線ＷＬを形成する。これにより、階段部ＳＲａ〜ＳＲｇ、ランディング部ＬＤａ，ＬＤｃ，ＬＤｅ、及び突起部ＥＸを有する積層体ＬＭが形成される。
なお、図７及び図８のように、犠牲層ＮＬをワード線ＷＬで置き換える処理をリプレースと呼ぶことがある。
これ以降、ピラーＰＬにプラグＣＨを接続し、階段部ＳＲａ〜ＳＲｇにコンタクトＣＣを接続し、さらに、それらの上層配線を形成する。
以上により、実施形態の半導体記憶装置１が製造される。
３次元不揮発性メモリ等の半導体記憶装置の製造方法では、多層に積層されるワード線を引き出すため階段構造の形成が一般的である。このとき、積層体の端部において、最上層から最下層まで順に段差を付けていく手法は、多数の工程を必要とし製造負荷が高い。そこで、同じ階層に複数のサブ階段部を形成し、多段加工による落とし込みで、それぞれが異なる階層に属するサブ階段部とする手法が考えられる。
落とし込みを行う際、各サブ階段部間の平坦部は、マスクパターンのリソグラフィ及びその後のエッチング加工のためのマージン確保に用いられる。例えば、比較例の半導体記憶装置の製造方法では、２回の落とし込み工程において、マスクパターンの端部が各サブ階段部間の平坦部に配置されるよう位置合わせが行われる。これらの平坦部のうち、後に突起部の頭頂部となる平坦部には、２回に亘ってマスクパターンの端部が配置されることとなる。このとき、２回分のマージンが充分に得られるよう平坦部は広く形成されるため、階段部全体の階段長が長くなってしまう傾向がある。
なお、比較例の半導体記憶装置の製造方法でも突起部は形成されるが、突起部を有するサブ階段部が分割されることは無く、突起部の頭頂部は段差を有さない。
実施形態の半導体記憶装置１によれば、２回の落とし込み工程のうちの１回目では、階段部ＳＲｄｓ，ＳＲｅｓ間の平坦部ＦＴｄｓにマスクパターンＭＫｂの端部を配置しない。その代わりに、ダミー階段である階段部ＳＲｄｓをリソグラフィの位置合わせに利用する。これにより、平坦部ＦＴｄｓは、マスクパターンＭＫｃを用いた１回分のリソグラフィ及びエッチングにおいてマージンが得られるだけの広さを有していればよく、平坦部ＦＴｄｓを小さく設計することができる。よって、階段部ＳＲ全体の階段長を低減することができる。
（変形例１）
上記構成は、サブ階段部の数が増えた場合であっても適用可能である。図９〜図１１を用いて、実施形態の変形例１の半導体記憶装置の階段部ＳＲａｘ〜ＳＲｋｘの形成方法について説明する。図９〜図１１は、実施形態の変形例１にかかる半導体記憶装置の階段部ＳＲａｘ〜ＳＲｋｘの形成方法の手順の一例を示すフロー図である。
図９（ａ）に示すように、上述の実施形態の図４（ａ）（ｂ）に相当する処理により、積層体ＬＭｘには、同じ階層位置に階段部ＳＲａｘ〜ＳＲｋｘが形成されている。この積層体ＬＭｘ上に島状のマスクパターンＭＫｂｘを形成する。
島状のマスクパターンＭＫｂｘのそれぞれの一端部は、所定の階段部ＳＲａｘ〜ＳＲｋｘ間の平坦部ＦＴｂｘ，ＦＴｆｘ，ＦＴｊｘに配置される。マスクパターンＭＫｂｘのそれぞれの他端部は、平坦部ＦＴｄｘ，ＦＴｈｘを覆って階段部ＳＲｄｘ，ＳＲｈｘの途中に配置される。
図９（ｂ）に示すように、マスクパターンＭＫｂｘをマスクとする多段加工により、露出している階段部ＳＲｃｘ，ＳＲｇｘ，ＳＲｋｘが下層の階層位置に落とし込まれる。また、階段部ＳＲｄｘ，ＳＲｈｘの下層部分も落とし込まれ、階段部ＳＲｄｘ，ＳＲｈｘがそれぞれ２分割される。
図１０（ａ）に示すように、マスクパターンＭＫｃｘを形成する。マスクパターンＭＫｃｘの一端部は、階段部ＳＲｄｘ，ＳＲｅｘ間の平坦部ＦＴｄｘに配置される。
図１０（ｂ）に示すように、マスクパターンＭＫｃｘをマスクとする多段加工により、露出している階段部ＳＲｅｘ〜ＳＲｋｘが更に下層の階層位置に落とし込まれる。また、これにより、階段部ＳＲｄｘに、段差のある頭頂部ＴＰｄｘを有する突起部ＥＸｄｘが形成されることとなる。
図１１（ａ）に示すように、マスクパターンＭＫｄｘを形成する。マスクパターンＭＫｄｘの一端部は、階段部ＳＲｈｘ，ＳＲｉｘ間の平坦部ＦＴｈｘに配置される。
図１１（ｂ）に示すように、マスクパターンＭＫｄｘをマスクとする多段加工により、露出している階段部ＳＲｉｘ〜ＳＲｋｘが更に下層の階層位置に落とし込まれる。また、これにより、階段部ＳＲｈｘに、段差のある頭頂部ＴＰｈｘを有する突起部ＥＸｈｘが形成されることとなる。
以上により、階段部ＳＲａｘ〜ＳＲｋｘの形成が終了する。上記のように、多段加工による落とし込みを３回行うことで、それぞれが異なる階層に属する階段部ＳＲａｘ〜ＳＲｋｘが形成される。また、それぞれ突起部ＥＸｄｘ，ＥＸｈｘを有する２分割された階段部ＳＲｄｘ，ＳＲｈｘが形成される。
階段部ＳＲａｘ〜ＳＲｋｘの形成方法においては、３回の落とし込みのうち、マスクパターンＭＫｂｘ，ＭＫｃｘの２回の位置合わせに平坦部ＦＴｄｘが用いられうる。しかし、そのうちの１回のマスクパターンＭＫｂｘの位置合わせを、階段部ＳＲｄｘを用いて行うことで、平坦部ＦＴｄｘを狭く設計できる。
また、階段部ＳＲａｘ〜ＳＲｋｘの形成方法においては、３回の落とし込みのうち、マスクパターンＭＫｂｘ，ＭＫｄｘの２回の位置合わせに平坦部ＦＴｈｘが用いられうる。しかし、そのうちの１回のマスクパターンＭＫｂｘの位置合わせを、階段部ＳＲｈｘを用いて行うことで、平坦部ＦＴｈｘを狭く設計できる。
（変形例２）
上述の実施形態および変形例１では、２つの正階段を１組としたうえで、そのうちの１つを落とし込み、その後は、同じ組に属する２つの正階段をまとめて落とし込んでいた。
つまり、実施形態では、階段部ＳＲａｓ〜ＳＲｇｓを階段部ＳＲａｓ，ＳＲｃｓの組と階段部ＳＲｅｓ，ＳＲｇｓの組とに分け、各組の１つの階段部ＳＲｃｓ，ＳＲｇｓを落とし込み、その後、同じ組に属する２つの階段部ＳＲｅｓ，ＳＲｇｓをまとめて落とし込む。
また、変形例１では、階段部ＳＲａｘ〜ＳＲｋｘを階段部ＳＲａｘ，ＳＲｃｘの組と階段部ＳＲｅｘ，ＳＲｇｘの組と階段部ＳＲｉｘ，ＳＲｋｘの組とに分け、各組の１つの階段部ＳＲｃｘ，ＳＲｇｘ，ＳＲｋｘを落とし込み、その後、同じ組の階段部ＳＲｅｘ，ＳＲｇｘと階段部ＳＲｉｘ，ＳＲｋｘとをまとめて落とし込み、更に、同じ組の階段部ＳＲｉｘ，ＳＲｋｘを落とし込む。
実施形態の変形例２では、３つの正階段を１組としたうえで、その組内で落とし込みを順次行い、その後、同じ組に属する３つの正階段をまとめて落とし込んでいく。
図１２〜図１４を用いて、実施形態の変形例２の半導体記憶装置の階段部ＳＲａｙ〜ＳＲｋｙの形成方法について説明する。図１２〜図１４は、実施形態の変形例２にかかる半導体記憶装置の階段部ＳＲａｙ〜ＳＲｋｙの形成方法の手順の一例を示すフロー図である。
図１２（ａ）に示すように、上述の実施形態の図４（ａ）（ｂ）に相当する処理により、積層体ＬＭｙには、同じ階層位置に階段部ＳＲａｙ〜ＳＲｋｙが形成されている。この積層体ＬＭｙ上に島状のマスクパターンＭＫｂｙを形成する。
マスクパターンＭＫｂｙのそれぞれの一端部は、所定の階段部ＳＲａｙ〜ＳＲｋｙ間の平坦部ＦＴｄｙ，ＦＴｊｙに配置される。マスクパターンＭＫｂｙの他端部は、階段部ＳＲｆｙの途中に配置される。
図１２（ｂ）に示すように、マスクパターンＭＫｂｙをマスクとする多段加工により、露出している階段部ＳＲｅｙ，ＳＲｋｙが下層の階層位置に落とし込まれる。また、階段部ＳＲｆｙの下層部分も落とし込まれ、階段部ＳＲｆｙが２分割される。
図１３（ａ）に示すように、島状のマスクパターンＭＫｃｙを形成する。マスクパターンＭＫｃｙのそれぞれの一端部は、階段部ＳＲｂｙ，ＳＲｃｙ間の平坦部ＦＴｂｙ、及び階段部ＳＲｈｙ，ＳＲｉｙ間の平坦部ＦＴｈｙに配置される。マスクパターンＭＫｃｙの他端部は階段部ＳＲｆｙの途中に配置される。
図１３（ｂ）に示すように、マスクパターンＭＫｃｙをマスクとする多段加工により、露出している階段部ＳＲｃｙ〜ＳＲｅｙ，ＳＲｉｙ〜ＳＲｋｙが更に下層の階層位置に落とし込まれる。また、２分割された階段部ＳＲｆｙの下層階段の一部が更に落とし込まれ、階段部ＳＲｆｙが３分割される。つまり、階段部ＳＲｆｙは、下層階段、中層階段、及び上層階段の３つの階段を有することとなる。
図１４（ａ）に示すように、マスクパターンＭＫｄｙを形成する。マスクパターンＭＫｄｙの一端部は、階段部ＳＲｆｙ，ＳＲｇｙ間の平坦部ＦＴｆｙに配置される。
図１４（ｂ）に示すように、マスクパターンＭＫｄｙをマスクとする多段加工により、露出している階段部ＳＲｇｙ〜ＳＲｋｙが更に下層の階層位置に落とし込まれる。また、これにより、階段部ＳＲｆｙに、段差のある頭頂部ＴＰｆｙを有する突起部ＥＸｆｙが形成されることとなる。
以上により、階段部ＳＲａｙ〜ＳＲｋｙの形成が終了する。上記のように、多段加工による落とし込みを３回行うことで、それぞれが異なる階層に属する階段部ＳＲａｙ〜ＳＲｋｙが形成される。また、３分割され、かつ突起部ＥＸｆｙを有する階段部ＳＲｆｙが形成される。
階段部ＳＲａｙ〜ＳＲｋｙの形成方法においては、３回の落とし込みにおいて、マスクパターンＭＫｂｙ〜ＭＫｄｙの３回の位置合わせに平坦部ＦＴｆｙが用いられうる。しかし、そのうちの２回のマスクパターンＭＫｂｙ，ＭＫｃｙの位置合わせを、階段部ＳＲｆｙを用いて行うことで、平坦部ＦＴｆｙを狭く設計できる。
以上のように、サブ階段部の数および落とし込みの手法によって、突起部の数、及び突起部を有するサブ階段部の分割数は変化する。つまり、実施形態および変形例１，２の例によらず、突起部の数およびサブ階段部の分割数は任意である。
なお、上述の実施形態および変形例１，２の半導体記憶装置においては、周辺回路ＣＵＡがメモリ部ＭＥＭの下方に配置されることとしたが、これに限らない。メモリ部および階段部が基板の直上に配置され、メモリ部および階段部の外側に周辺回路が配置されてもよい。あるいは、メモリ部および階段部の上方に周辺回路が配置されてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体記憶装置、ＣＣ…コンタクト、ＣＨ…プラグ、ＥＸ，ＥＸｄｘ，ＥＸｈｘ，ＥＸｆｙ…突起部、ＴＰ，ＴＰｄｘ，ＴＰｈｘ，ＴＰｆｙ…頭頂部、ＬＭ…積層体、ＭＣ…メモリセル、ＭＥＭ…メモリ部、ＯＬ…絶縁層、ＰＬ…ピラー、ＳＢ…基板、ＳＲ…階段部、ＳＲｄｃ…段差、ＳＲｄｌ…下層階段、ＳＲｄｕ…上層階段、ＷＬ…ワード線。

Claims (5)

  1. 複数の導電層が絶縁層を介して積層され、複数のメモリセルが配置されるメモリ部、および前記複数の導電層の端部が階段状となった階段部を有する積層体を備え、
    前記階段部は、
    前記メモリ部へ向かう方向とは反対の方向へと昇段する３つ以上のサブ階段部を有し、
    前記３つ以上のサブ階段部のうちの少なくとも１つのサブ階段部は、
    前記サブ階段部の各段の段差よりも大きな段差により、少なくとも上層階段と下層階段とに分割されている、
    半導体記憶装置。
  2. 前記サブ階段部の各段は互いに同数の前記導電層を有し、
    前記サブ階段部を分割する前記段差は、前記サブ階段部の各段より多くの前記導電層を有する、
    請求項１に記載の半導体記憶装置。
  3. 複数の導電層が絶縁層を介して積層され、複数のメモリセルが配置されるメモリ部、および前記複数の導電層の端部が階段状となった階段部を有する積層体を備え、
    前記階段部は、
    前記メモリ部へ向かう第１の方向へと昇段する第１の階段部と、
    前記第１の階段部に前記第１の方向側で隣接し、前記第１の方向とは反対方向の第２の方向へと昇段する第２の階段部と、を備え、
    前記第２の階段部は前記第１の階段部側に突起部を含んで形成され、前記突起部の頭頂部が段差を有している、
    半導体記憶装置。
  4. 前記頭頂部の前記段差は、前記第１の方向に面している、
    請求項３に記載の半導体記憶装置。
  5. 複数の第１の層が第２の層を介して積層される積層体を形成し、
    前記積層体上に配置した第１のマスクパターンのスリミングにより、第１の方向へと昇段する第１の階段部と、前記第１の階段部に前記第１の方向側で隣接し、前記第１の方向とは反対方向の第２の方向へと昇段する第２の階段部とを形成し、
    第２のマスクパターンで前記第１の階段部の全体と前記第２の階段部の一部とを覆いながら前記第２の階段部を落とし込み、第３のマスクパターンで前記第２の階段部の全体と前記第１の階段部および前記第２の階段部間の平坦部の一部とを覆いながら前記第１の階段部を落とし込んで、前記第１の階段部と前記第２の階段部とを互いに異なる階層に位置させるとともに、前記平坦部には頭頂部に段差を有する前記第２の階段部の突起部を形成する、
    半導体記憶装置の製造方法。
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