CN116208142B - 差分信号驱动电路及选择差分信号驱动电路的方法 - Google Patents

Abstract

本申请涉及一种差分信号驱动电路及选择差分信号驱动电路的方法，包括：第一预驱动部件、高速驱动单元和低速驱动单元；所述第一预驱动部件将两路第一差分信号预驱动后，选择所述高速驱动单元或低速驱动单元用于再次驱动；所述高速驱动单元，包括第二预驱动部件和主驱动单元；所述第二预驱动部件，用于将所述第一预驱动部件驱动后的第二差分信号再次驱动，以及还用于选择所述主驱动单元的输出模式；所述主驱动单元将所述第二预驱动部件输出的第三差分信号驱动输出；所述高速驱动单元的输出模式，包括：多种低压差输出模式；所述低速驱动单元的输出模式，包括：一种低压差输出模式。本申请具有在有限的芯片面积上，集成多种驱动输出模式的效果。

Description

差分信号驱动电路及选择差分信号驱动电路的方法

技术领域

本申请涉及驱动电路的领域，尤其是涉及一种差分信号驱动电路及选择差分信号驱动电路的方法。

背景技术

差分信号一般用在高速数据传输场合，如PCIe/USB3.0/SATA/10GbE 等等。常见的差分信号输出有LVDS(Low Voltage Differential Signaling)、LVPECL(Low VoltagePositive Emitter Couple Logic)、HCSL(High-speed Current Steering Logic)、CML(Current Mode Logic)等多种模式。这些技术都有差分信号抗干扰性及抑制EMI 的优点，但是在性能、功耗和应用场景上有很大的区别。

所以要想实现信号同时能满足这四种模式输出切换，传统的做法是片内各自做这四种电路，这样版图面积会很大，而且电路相对比较复杂。

发明内容

为了解决版图面积较大，电路相对比较复杂的问题，本申请提供了一种差分信号驱动电路及选择差分信号驱动电路的方法。

本申请提供的一种差分信号驱动电路，采用如下的技术方案：

第一方面，提供一种差分信号驱动电路，包括：第一预驱动部件、高速驱动单元和低速驱动单元；

所述第一预驱动部件用于将两路第一差分信号预驱动，并且，选择所述高速驱动单元或低速驱动单元用于再次驱动；

所述高速驱动单元，包括第二预驱动部件和主驱动单元；

所述第二预驱动部件，用于将所述第一预驱动部件驱动后的第二差分信号再次驱动，以及还用于选择所述主驱动单元的输出模式；

所述主驱动单元将所述第二预驱动部件输出的第三差分信号驱动输出；

所述主驱动单元的输出模式，包括：LVDS、HCSL、LVPECL和CML。

优选的，所述第一预驱动部件和第二预驱动部件之间，还具有第三预驱动部件；所述第三预驱动部件，用于对第二差分信号再次驱动，以满足所述第二预驱动部件对差分信号的质量要求。

优选的，所述第二预驱动部件，包括：六个选择单元T0、T1、T2、T3、T4、T5，以及电流模式驱动输出单元；

所述六个选择单元T0、T1、T2、T3、T4、T5，用于选择所述主驱动单元的输出模式；所述选择单元T0、T1、T4、T5分别连接主驱动单元；

所述电流模式驱动输出单元，包括：连接电源电压VDD的上尾电流源I0，分别与所述上尾电流源I0的输出端连接的NMOS管NM1、NM2的各自的漏极；NM1的源极通过电阻R0连接到开关S1的一端，NM2的源极通过电阻R1连接到开关S2的一端；所述开关S1、S2各自的另一端连接到地；所述NMOS管NM1的栅极连接选择单元T3的输出，所述NMOS管NM2的栅极连接选择单元T2的输出。

优选的，所述主驱动单元，包括：下尾电流源I1、I2，上尾电流源I3、I4、I5，PMOS管PM0、PM1、PM2，NMOS管NM3、NM4，共模反馈电路，开关S3、S4、S5、S6、S7、S8，电阻R2、R3；

所述开关S4、S5的各自的一端分别连接电源电压VDD，各自的另一端分别通过上尾电流源I1、I2连接PMOS管PM0、PM1各自的源极；所述开关S6的一端连接电源电压VDD，另一端连接PMOS管PM2的源极；所述上尾电流源I5一端连接电源电压VDD，另一端连接PMOS管PM0、PM1各自的源极；

所述PMOS管PM2的漏极连接PMOS管PM0、PM1各自的源极；

所述PMOS管PM0的漏极连接NMOS管NM3的漏极，所述PMOS管PM1的漏极连接NMOS管NM4的漏极；

所述NMOS管NM3的源极和NMOS管NM4的源极分别通过下尾电流源I2连接地，通过下尾电流源I1和开关S3连接地；

所述PMOS管PM0和PM1的各自的漏极之间依次连接有开关S7、电阻R2，电阻R3、开关S8；

电阻R2、R3的连接点处，还与共模反馈电路的第一输入端连接，所述共模反馈电路的第二输入端与参考电压Vref连接；所述共模反馈电路的输出端与所述PMOS管PM2的栅极连接；

所述选择单元T0的输出端连接NMOS管NM4的栅极；

所述选择单元T1的输出端连接PMOS管PM1的栅极；

所述选择单元T4的输出端连接PMOS管PM0的栅极；

所述选择单元T5的输出端连接NMOS管NM3的栅极；

所述PMOS管PM0的漏极和PMOS管PM1的漏极作为所述差分信号驱动电路的输出端。

优选的，所述选择单元T0、T1、T2、T3、T4、T5，包括三态门和/或CMOS传输门。

第二方面，还提供一种选择差分信号驱动电路的方法，应用于LVDS模式，包括：

设置第二预驱动部件的选择单元T0、T1、T4、T5处于导通状态，使得第一预驱动部件输出的两路第二差分信号分成四路信号，分别连接PMOS管PM0、PM1的栅极，以及NMOS管NMOS3、NOMS4的栅极；

设置主驱动单元的开关S6、S7、S8处于闭合导通状态；

设置第二预驱动部件的选择单元T2、T3处于断开状态；设置主驱动单元的开关S1、S2、S3、S4、S5均处于断开状态。

第三方面，还提供一种选择差分信号驱动电路的方法，应用于HCSL模式，包括：

设置第二预驱动部件的选择单元T2、T3处于导通状态，设置第二预驱动部件的开关S1、S2处于导通状态，设置主驱动单元的开关S4处于导通状态，使得电流模式驱动输出单元处于工作状态；

设置第二预驱动部件的选择单元T0、T1、T4、T5处于断开状态，设置主驱动单元的开关S3、S5、S6、S7、S8处于断开状态。

第四方面，还提供一种选择差分信号驱动电路的方法，应用于LVPECL模式，包括：

设置第二预驱动部件的选择单元T1、T4处于导通状态，设置主驱动单元的开关S5处于导通状态；

设置第二预驱动部件的选择单元T0、T2、T3、T5处于断开状态，设置主驱动单元的开关S1、S2、S3、S4、S6、S7、S8处于断开状态。

第五方面，还提供一种选择差分信号驱动电路的方法，应用于CML模式，包括：

设置第二预驱动部件的选择单元T0、T5处于导通状态，设置主驱动单元的开关S3处于导通状态；

设置第二驱动部件的选择单元T1、T2、T3、T4处于断开状态，设置第二预驱动部件的开关S1、S2处于断开状态，设置主驱动单元的开关S4、S5、S6、S7、S8处于断开状态。

第六方面，还提供一种差分信号驱动芯片，包括上述技术方案中任一所述的差分信号驱动电路。

综上所述，本申请包括以下至少一种有益技术效果：

节省芯片面积的同时，能集成多种驱动输出模式。

附图说明

图1是一种差分信号驱动电路的逻辑构成图；

图2是高速驱动单元的第一实施例构成图；

图3是高速驱动单元的第二实施例构成图；

图4是第二预驱动部件predrv2的构成图；

图5是主驱动单元的构成图；

图6是应用于LVDS模式的一种选择差分信号驱动电路的方法步骤图；

图7是应用于HCSL模式的一种选择差分信号驱动电路的方法步骤图；

图8是应用于LVPECL模式的一种选择差分信号驱动电路的方法步骤图；

图9是应用于CML模式的一种选择差分信号驱动电路的方法步骤图。

附图标记说明：1、高速驱动单元；2、低速驱动单元；3、电流模式驱动输出单元；11、主驱动单元。

具体实施方式

为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图1-9及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本申请，并不用于限定本申请。

现有技术中，LVDS、HCSL、LVPECL和CML四种差分输出结构，有一些相同点和不同点；

相同点如下：都是采用电流驱动的方式；输出级都是差分对称的形式，且端接电阻都可以片外实现；都可以采用MOS器件作为输出级；

不同点如下：各自的共模电平不一样；端接方式不一样，有的是端接到电源VDD，有的则是端接到VSS，而LVDS 本身没有端接到电源或地，又因为是差分输出所以还需要额外的CMFB(共模反馈)电路来稳定共模点；

所以要想实现信号同时能满足这四种模式输出切换，传统的做法是片内各自做这四种电路，其版图面积会很大，而且电路相对比较复杂，但基于以上考量，由于输出级都是电流模驱动，且都能用MOS 器件来实现，所以有可能将这四种结构集成到一起形成一个combo 电路，并通过逻辑控制实现不同模式的切换。因此本申请创造性地提出来一种多合一功能的combo driver 电路结构，并且除了上述四种高速差分输出结构外，还增加了LVCMOS输出，兼顾了高速和低速时钟信号输出。

本申请提供的一种差分信号驱动电路，采用如下的技术方案：

第一方面，如图1所示，提供一种差分信号驱动电路，包括：第一预驱动部件predrv1、高速驱动单元1和低速驱动单元2；

所述第一预驱动部件predrv1用于将两路第一差分信号预驱动，并且，选择所述高速驱动单元1或低速驱动单元2用于再次驱动；并且，所述第一驱动部件predrv1输出两路使能信号：HS_EN、LS_EN；用于选择是采用高速驱动单元1，或者采用低速驱动单元2用于再次驱动。

如图2所示，所述高速驱动单元1，包括第二预驱动部件predrv2和主驱动单元11；

所述第二预驱动部件predrv2，用于将所述第一预驱动部件predrv1驱动后的第二差分信号再次驱动，以及还用于选择所述主驱动单元11的输出模式；

所述主驱动单元11将所述第二预驱动部件predrv2输出的第三差分信号驱动输出；

所述主驱动单元11的输出模式，包括：LVDS、HCSL、LVPECL和CML。主驱动单元11主要由两对PMOS 和NMOS 开关实现，另外附带一个lvds_cmfb （LVDS共模反馈电路）的反馈电路，在LVDS 模式的时候开启，其他模式下均关闭,通过上下尾电流源的开启和关闭来调整各个模式输出下的摆幅。以本专利为例，LVDS 单端输出摆幅为350mV,共模电平为1.25V；HCSL、LVPECL、CML 的单端输出摆幅均设置为800mV，也可根据实际需要自行调整输出摆幅。

高速驱动单元1包含了前面所述的LVDS、HCSL、LVPECL、CML 四种模式，低速驱动单元2为LVCMOS 输出。

优选的，如图3所示，所述第一预驱动部件predrv1和第二预驱动部件predrv2之间，还具有第三预驱动部件predrv3；所述第三预驱动部件predrv3，用于对第二差分信号再次驱动，以满足所述第二预驱动部件predrv2对差分信号的质量要求。

优选的，如图4所示，所述第二预驱动部件predrv2，包括：六个选择单元T0、T1、T2、T3、T4、T5，以及电流模式驱动输出单元3；

所述六个选择单元T0、T1、T2、T3、T4、T5，用于选择所述主驱动单元的输出模式；所述选择单元T0、T1、T4、T5分别连接主驱动单元；

所述电流模式驱动输出单元3，包括：连接电源电压VDD的上尾电流源I0，分别与所述上尾电流源I0的输出端连接的NMOS管NM1、NM2的各自的漏极；NM1的源极通过电阻R0连接到开关S1的一端，NM2的源极通过电阻R1连接到开关S2的一端；所述开关S1、S2各自的另一端连接到地；所述NMOS管NM1的栅极连接选择单元T3的输出，所述NMOS管NM2的栅极连接选择单元T2的输出。

所述六个选择单元T0、T1、T2、T3、T4、T5为三态门时，采用三态门的inverter进行信号选择；即利用三态门的inverter选择三态门是导通状态，还是断开状态。

优选的，如图5所示，所述主驱动单元11，包括：下尾电流源I1、I2，上尾电流源I3、I4、I5，PMOS管PM0、PM1、PM2，NMOS管NM3、NM4，共模反馈电路，开关S3、S4、S5、S6、S7、S8，电阻R2、R3；

所述开关S4、S5的各自的一端分别连接电源电压VDD，各自的另一端分别通过上尾电流源I1、I2连接PMOS管PM0、PM1各自的源极；所述开关S6的一端连接电源电压VDD，另一端连接PMOS管PM2的源极；所述上尾电流源I5一端连接电源电压VDD，另一端连接PMOS管PM0、PM1各自的源极；

所述PMOS管PM2的漏极连接PMOS管PM0、PM1各自的源极；

所述PMOS管PM0的漏极连接NMOS管NM3的漏极，所述PMOS管PM1的漏极连接NMOS管NM4的漏极；

所述NMOS管NM3的源极和NMOS管NM4的源极分别通过下尾电流源I2连接地，通过下尾电流源I1和开关S3连接地；

所述PMOS管PM0和PM1的各自的漏极之间依次连接有开关S7、电阻R2，电阻R3、开关S8；

电阻R2、R3的连接点处，还与共模反馈电路的第一输入端连接，所述共模反馈电路的第二输入端与参考电压Vref连接；所述共模反馈电路的输出端与所述PMOS管PM2的栅极连接；

所述选择单元T0的输出端连接NMOS管NM4的栅极；

所述选择单元T1的输出端连接PMOS管PM1的栅极；

所述选择单元T4的输出端连接PMOS管PM0的栅极；

所述选择单元T5的输出端连接NMOS管NM3的栅极；

所述PMOS管PM0的漏极和PMOS管PM1的漏极作为所述差分信号驱动电路的输出端。

所述共模反馈电路为运算放大器。

优选的，所述选择单元T0、T1、T2、T3、T4、T5，包括三态门和/或CMOS传输门。

第二方面，如图6所示，还提供一种选择差分信号驱动电路的方法，应用于LVDS模式，包括：

S11：设置第二预驱动部件的选择单元T0、T1、T4、T5处于导通状态，使得第一预驱动部件输出的两路第二差分信号分成四路信号，分别连接PMOS管PM0、PM1的栅极，以及NMOS管NMOS3、NOMS4的栅极；

S12：设置主驱动单元的开关S6、S7、S8处于闭合导通状态；

S13：设置第二预驱动部件的选择单元T2、T3处于断开状态；设置主驱动单元的开关S1、S2、S3、S4、S5均处于断开状态。

第三方面，如图7所示，还提供一种选择差分信号驱动电路的方法，应用于HCSL模式，包括：

S21：设置第二预驱动部件的选择单元T2、T3处于导通状态，设置第二预驱动部件的开关S1、S2处于导通状态，设置主驱动单元的开关S4处于导通状态，使得电流模式驱动输出单元3处于工作状态；

S22：设置第二预驱动部件的选择单元T0、T1、T4、T5处于断开状态，设置主驱动单元的开关S3、S5、S6、S7、S8处于断开状态。

第四方面，如图8所示，还提供一种选择差分信号驱动电路的方法，应用于LVPECL模式，包括：

S31：设置第二预驱动部件的选择单元T1、T4处于导通状态，设置主驱动单元的开关S5处于导通状态；

S32：设置第二预驱动部件的选择单元T0、T2、T3、T5处于断开状态，设置主驱动单元的开关S1、S2、S3、S4、S6、S7、S8处于断开状态。

第五方面，如图9所示，还提供一种选择差分信号驱动电路的方法，应用于CML模式，包括：

S41：设置第二预驱动部件的选择单元T0、T5处于导通状态，设置主驱动单元的开关S3处于导通状态；

S42：设置第二驱动部件的选择单元T1、T2、T3、T4处于断开状态，设置第二预驱动部件的开关S1、S2处于断开状态，设置主驱动单元的开关S4、S5、S6、S7、S8处于断开状态。

第六方面，还提供一种差分信号驱动芯片，包括上述技术方案中任一所述的差分信号驱动电路。

综上所述，本申请包括以下至少一种有益技术效果：

节省芯片面积的同时，能集成多种驱动输出模式。

以上均为本申请的较佳实施例，并非依此限制本申请的保护范围，本说明书（包括摘要和附图）中公开的任一特征，除非特别叙述，均可被其他等效或者具有类似目的的替代特征加以替换。即，除非特别叙述，每个特征只是一系列等效或类似特征中的一个例子而已。

Claims (9)

1.一种差分信号驱动电路，其特征在于，包括：第一预驱动部件、高速驱动单元和低速驱动单元；

所述第一预驱动部件用于将两路第一差分信号预驱动，并且，选择所述高速驱动单元或低速驱动单元用于再次驱动；

所述高速驱动单元，包括第二预驱动部件和主驱动单元；

所述第二预驱动部件，用于将所述第一预驱动部件驱动后的第二差分信号再次驱动，以及还用于选择所述主驱动单元的输出模式；所述第二预驱动部件，包括：六个选择单元T0、T1、T2、T3、T4、T5，以及电流模式驱动输出单元；所述六个选择单元T0、T1、T2、T3、T4、T5，用于选择所述主驱动单元的输出模式；所述选择单元T0、T1、T4、T5分别连接主驱动单元所述电流模式驱动输出单元，包括：连接电源电压VDD的上尾电流源I0，分别与所述上尾电流源I0的输出端连接的NMOS管NM1、NM2的各自的漏极；NM1的源极通过电阻R0连接到开关S1的一端，NM2的源极通过电阻R1连接到开关S2的一端；所述开关S1、S2各自的另一端连接到地；所述NMOS管NM1的栅极连接选择单元T3的输出，所述NMOS管NM2的栅极连接选择单元T2的输出；

所述主驱动单元将所述第二预驱动部件输出的第三差分信号驱动输出；

所述主驱动单元的输出模式，包括：LVDS、HCSL、LVPECL和CML。

2.根据权利要求1所述的驱动电路，其特征在于，所述第一预驱动部件和第二预驱动部件之间，还设置有第三预驱动部件；所述第三预驱动部件，用于对第二差分信号再次驱动，以满足所述第二预驱动部件对差分信号的质量要求。

3.根据权利要求1所述的驱动电路，其特征在于，所述主驱动单元，包括：下尾电流源I1、I2，上尾电流源I3、I4、I5，PMOS管PM0、PM1、PM2，NMOS管NM3、NM4，共模反馈电路，开关S3、S4、S5、S6、S7、S8，电阻R2、R3；

所述开关S4、S5的各自的一端分别连接电源电压VDD，各自的另一端分别通过上尾电流源I3、I4连接PMOS管PM0、PM1各自的源极；所述开关S6的一端连接电源电压VDD，另一端连接PMOS管PM2的源极；所述上尾电流源I5一端连接电源电压VDD，另一端连接PMOS管PM0、PM1各自的源极；

所述PMOS管PM2的漏极连接PMOS管PM0、PM1各自的源极；

所述PMOS管PM0的漏极连接NMOS管NM3的漏极，所述PMOS管PM1的漏极连接NMOS管NM4的漏极；

所述NMOS管NM3的源极和NMOS管NM4的源极分别通过下尾电流源I2连接地，通过下尾电流源I1和开关S3连接地；

所述PMOS管PM0和PM1的各自的漏极之间依次连接有开关S7、电阻R2，电阻R3、开关S8；

电阻R2、R3的连接点处，还与共模反馈电路的第一输入端连接，所述共模反馈电路的第二输入端与参考电压Vref连接；所述共模反馈电路的输出端与所述PMOS管PM2的栅极连接；

所述选择单元T0的输出端连接NMOS管NM4的栅极；

所述选择单元T1的输出端连接PMOS管PM1的栅极；

所述选择单元T4的输出端连接PMOS管PM0的栅极；

所述选择单元T5的输出端连接NMOS管NM3的栅极；

所述PMOS管PM0的漏极和PMOS管PM1的漏极作为所述差分信号驱动电路的输出端。

4.根据权利要求1所述的驱动电路，其特征在于，所述选择单元T0、T1、T2、T3、T4、T5，包括三态门和/或CMOS传输门。

5.一种选择差分信号驱动电路的方法，应用于如权利要求3所述的驱动电路中的LVDS模式，其特征在于，包括：

设置第二预驱动部件的选择单元T0、T1、T4、T5处于导通状态，使得第一预驱动部件输出的两路第二差分信号分成四路信号，分别连接PMOS管PM0、PM1的栅极，以及NMOS管NM3、NM4的栅极；

设置主驱动单元的开关S6、S7、S8处于闭合导通状态；

设置第二预驱动部件的选择单元T2、T3处于断开状态；设置第二预驱动部件的开关S1、S2均处于断开状态；设置主驱动单元的开关S3、S4、S5均处于断开状态。

6.一种选择差分信号驱动电路的方法，应用于如权利要求3所述的驱动电路中的HCSL模式，其特征在于，包括：

设置第二预驱动部件的选择单元T2、T3处于导通状态，设置第二预驱动部件的开关S1、S2处于导通状态，设置主驱动单元的开关S4处于导通状态，使得电流模式驱动输出单元处于工作状态；

设置第二预驱动部件的选择单元T0、T1、T4、T5处于断开状态，设置主驱动单元的开关S3、S5、S6、S7、S8处于断开状态。

7.一种选择差分信号驱动电路的方法，应用于如权利要求3所述的驱动电路中的LVPECL模式，其特征在于，包括：

设置第二预驱动部件的选择单元T1、T4处于导通状态，设置主驱动单元的开关S5处于导通状态；

设置第二预驱动部件的选择单元T0、T2、T3、T5处于断开状态，设置第二预驱动部件的开关S1、S2均处于断开状态；设置主驱动单元的开关S3、S4、S6、S7、S8处于断开状态。

8.一种选择差分信号驱动电路的方法，应用于如权利要求3所述的驱动电路中的CML模式，其特征在于，包括：

设置第二预驱动部件的选择单元T0、T5处于导通状态，设置主驱动单元的开关S3处于导通状态；

设置第二驱动部件的选择单元T1、T2、T3、T4处于断开状态，设置第二预驱动部件的开关S1、S2处于断开状态，设置主驱动单元的开关S4、S5、S6、S7、S8处于断开状态。

9.一种差分信号驱动芯片，其特征在于，包括权利要求1~4中任一所述的差分信号驱动电路。