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JP2018509755A - Iii族窒化物に基づく半導体支持体の製造 - Google Patents

Iii族窒化物に基づく半導体支持体の製造 Download PDF

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Abstract

本発明は、III族窒化物に基づく半導体構造体を製造するための支持体の製造方法に関し、この方法は、基板(10)上にバッファ層(20)を形成するステップ(100)と、バッファ層上に結晶層(30)を堆積させるステップ(200)とを含み、前記バッファ層はIII族窒化物に基づく上部表面層を含み、前記結晶層は、III族窒化物に基づく上部層の表面全体を覆うようにシリコン原子から堆積される、ことを特徴とする。本発明はまた、この方法によって得られる支持体、支持体に基づく半導体構造体、及びその製造方法にも関する。

Description

本発明は、III族窒化物に基づく半導体構造体を製造するための方法及びそのような半導体構造体に関する。
窒化ガリウムGaNに基づく材料などの、周期表のIII族窒化物に基づく半導体材料は、電子工学及び光電子工学の分野において、とりわけ発光ダイオードの製造のために、益々重要な地位を占めるようになった。
例えばシリコン又はサファイアから作製された基板上に、窒化ガリウムGaNなどのIII族窒化物に基づく半導体構造体を製造するための既存の方法は、一般的に、ホスト基板とIII族窒化物に基づく半導体材料との間の格子定数の差に関連した、重要な貫通転位密度をもたらす。これらの貫通転位は、III族窒化物の半導体材料に基づいて発光デバイスを形成する半導体構造体の場合には、特に不利である、というのも、貫通転位は、漏れ電流を増加させ、これらの発光デバイスの発光出力を低下させるからである。
ELO(エピタキシャル横方向過度成長)、ナノピラーからのペンデオエピタキシー、抗界面活性剤種の追加、成長条件の変更などの、3次元エピタキシー法は、III族窒化物に基づく半導体材料において貫通転位密度を低減する有効性があることが既に証明されている。貫通転位密度を低減するためにこれらの技術により使用される手法は、(アイランドによる)3次元成長モードを開始し、次いでアイランドの合体に有利に働いて2次元の窒化ガリウムGaN層を得ることから構成される。
貫通転位密度を低減するための一般的なin−situ技術は、GaN層の下に介在性の窒化ケイ素SiNx層を挿入することから構成される。より正確には、窒化ケイ素SiNx層は、III族窒化物層上にその場(in−situ)で堆積され、次いで、窒化ガリウムGaN層が窒化ケイ素SiNx層上に堆積される。この技術は、従来のc面GaNだけでなく、半非極性配向に対しても、貫通転位密度を低減する有効性があることが証明されている。
シリコン及びアンモニアに基づく表面処理が、ナノマスクとして作用するナノ多孔性窒化ケイ素SiNx層の形成につながり、GaN成長の3次元モードを開始することを可能にすることが知られている。GaNの成長は、窒化ケイ素SiNxが位置する領域では抑制される。一方、ナノ細孔、即ちナノマスクの開口部で成長が起こる。ナノマスクの開口部の密度及び寸法は、窒化ケイ素SiNxの堆積時間により制御され、表面上のそれらの分布はランダムである。
例えば、以下の文献がこれらの主題を扱っている。
− Sakaiらによる「A New Method of Reducing Dislocation Density in GaN Layer Grown on Sapphire Substrate by MOVPE」と題された、J.Cryst.Growth、221、334(2000)の論文、
− S.Tanakaらによる「Anti−Surfactant in III−Nitride Epitaxy−Quantum Dot Formation and Dislocation Termination」と題された、Jap.J.Appl.Phys.、39、L83 1(2000)の論文、
− F.Yunらによる「Efficacy of single and double SiNx interlayers on defect reduction in GaN overlayers grown by organometallic vapor−phase epitaxy」と題された、J.Appl.Phys.、98、123502(2005)の論文、
− 独国特許出願公開第10151092号明細書、
− 国際公開第2007/133603号。
例えば、米国特許出願公開第2004/0137732号明細書は、不連続面又は開口部を有するマスクの機能を果たす窒化ケイ素の膜を基板上に堆積させ、次いで、熱アニールを行う前に薄い窒化ガリウム層の堆積を低温で行うことを提案している。アニーリングにより、後で窒化ガリウムの成長で利用する窒化ガリウムのアイランドを得るために、マスクの開口部のレベルに窒化ガリウムを局在化させることが可能になる。
この種の処理は、31/2×31/2R30°と表わされる結晶構造の形成にもつながり得ることが、特にT.Markurtらによる「Blocking Growth by Electrically Active Subsurface Layer:The Effects of Si as an Antisurfactant in the Growth of GaN」と題された、Physical Review Letters 110、036103(2013)の論文中で、近年示されている。この論文では、「開口部」と呼ばれる幾らか大きな覆われていない領域を有する、部分的に覆われた表面を得るために、結晶層が生成され、この層は「ナノ多孔性」と呼ばれる。
窒化ガリウムGaN層を堆積させるステップの間、エピタキシーした窒化ガリウムは、アイランドを形成するように、ナノ多孔性層の開口部で優先的に成長する。一旦アイランドが形成されると、成長パラメータが調節されて、その結果、窒化ガリウムGaNが、SiNxで覆われた領域を覆うように横方向に発達し、窒化ガリウムGaN層を形成する(3D成長)ために合体する。次いで、窒化ガリウム層の成長は、所望の厚さの窒化ガリウムGaNが得られる(2D成長)まで、続けられる。窒化ガリウムGaNの合体厚さは、SiNx層の挿入後に完全に合体したGaN層を得るのに必要とされる厚さとして規定される。
表面処理の持続時間の増加、従って、堆積されるSiNxの量の増加が、SiNx層のカバレッジレベルを増加させ、従って窒化ガリウムGaNアイランドの密度を低下させる効果を有し、これにより貫通転位密度を低減することが可能になることが、理解されるであろう。一方、窒化ガリウムGaNアイランドの密度が低くなるほど、合体を得るために必要な窒化ガリウムGaNの厚さが厚くなる。従って、そのような方法を産業上利用可能にするために、SiNx層の最適なカバレッジレベルを決定することが、とりわけ有利である。
更に、基板上にGaNに基づくデバイスを製造するための既存の方法は、一般的に、シリコン基板に対して例えば窒化アルミニウムAlNであり得るバッファ層を堆積させる第1のステップと、場合によってはこれに続く、窒化アルミニウムAlNバッファ層上に窒化アルミニウム及びガリウムAlGaN層を堆積させるステップと、を含む。次に、ナノマスクを、AlN層又はAlGaN層上に堆積させることがある。他の方法では、サファイア基板を使用し、GaN層をバッファ層として低温で堆積させることを規定しており、この場合にはナノマスクはGaNバッファ層上に堆積される。
SiNxのナノマスクを用いた上述の成長技術の欠点は、SiNx層によって覆われていないバッファ層の表面で酸化反応が起こることがあるという事実に関連している。とりわけ、バッファ層は、基板、バッファ層、及びSiNx層から構成される支持体が空気に曝された場合に、開口部のレベルにおいて酸化することがある。結果として、従来技術の方法では、SiNx層上に窒化ガリウム層が堆積する前に支持体が貯蔵される可能性無しに、SiNx層の形成直後に、SiNx層上に上部(又は最終)窒化ガリウムGaN層が形成される。
この技術の別の欠点は、ナノ多孔性のSiNx層を堆積させるステップの最適な持続時間を規定することを可能にする手段が存在しないという事実に関係している。開口部の寸法及び密度に関連した、この最適な持続時間は、成長のために使用される出発基板、成長のために使用される反応器の種類、ガス状前駆体の濃度などの他のパラメータなどの関数として変化する。開口部の寸法及びその密度は測定不可能な量であり、従って、ナノ多孔性SiNx層を堆積させるステップの最適な持続時間の決定は、継続的な試験を実行することによる経験的な方法でしか得られず、この試験は、成長パラメータのうちの1つ(即ち、基板、反応器、等)が変更されるたびに繰り返されなくてはならず、時間がかかり、とりわけ、一般的な方法、即ち一般的な態様で適用可能な方法を実行することができない。
本発明の目的は、前述の欠点のうちの少なくとも1つを克服することを可能にする方法を提案することである。
この点で、本発明は、III族窒化物に基づく半導体構造体を製造するための支持体の製造方法を提案し、この方法は、
− 基板上にバッファ層を形成するステップと、
− バッファ層上に結晶層を堆積させるステップとを含み、前記バッファ層はIII族窒化物に基づく上部層を含み、前記結晶層はIII族窒化物に基づく上部層の表面全体を覆うようにシリコン原子から堆積され、前記結晶層は、結晶学的方向[1−100]における電子の斜入射回折によって得られる前記結晶層の回折像が、
− 中心線(0、0)並びに整数次線(0、−1)及び(0、1)と、
− 中心線(0、0)と整数次線(0、−1)との間の2つの分数次回折線(0、−1/3)及び(0、−2/3)と、
− 中心線(0、0)と整数次線(0、1)との間の2つの分数次回折線(0、1/3)及び(0、2/3)と、を含むように、結晶学的方向[1−100]においてシリコン原子の三重の周期性を有する、ことを特徴とする。
基板上のバッファ層の表面全体を覆う結晶層を堆積させる事により、バッファ層の表面を完全に不動態化し、従ってバッファ層の酸化反応を防止することが可能になる。これにより、III族窒化物に基づく半導体構造体の堆積に先立って、基板、バッファ層、及び結晶層から構成される支持体の貯蔵が可能になる。
表面全体を覆う結晶層を堆積させるステップにより、ナノ多孔性SiNx層を堆積させるステップに基づく従来技術による方法の開発及び最適化の経験的な段階、特にナノ細孔の最適な寸法並びにナノ細孔の最適な密度の決定、を無しで済ますことが更に可能になる。
シリコンに基づく結晶層を堆積させるステップは、結晶層の上にIII族窒化物に基づく層を後で成長させることを更に可能にするが、III族窒化物に基づく上部層を覆う非晶質のナノ多孔性層は、この、後での成長が可能ではない。説明された回折像は、III族窒化物に基づく層の格子に対して30°だけ回転された、III族窒化物に基づく層の格子の格子定数よりも√3倍大きな格子定数の、六方晶系の周期的構造に対応し、これにより、結晶層のこの後での成長にとって有利に働くことが可能になる。
これ以降では、層Aが層B上にあると言及される場合、これは、層B上に直接的に存在してもよく、又は、層Bの上方に配置され、かつ1つ若しくは複数の中間層によって前記層Bから分離されていてもよいことを、理解されたい。
また、層Aが層B上にあると言及される場合、前記層は層Bの表面全体を覆っていてもよく、又は、前記層Bの一部を覆っていてもよいことを、理解されたい。
好ましくは、結晶層を堆積させるステップは、結晶学的方向[1−100]における回折像の中間の分数次線の最大光度に対応する瞬間に中断される。
本発明によるデバイスの、好ましい、非限定的な態様は、以下の通りである。
− 結晶層は、III族窒化物層とエピタキシャル関係にある。
− 結晶層は、シリコン原子、及び、例えばアンモニアによって供給される窒素原子から堆積される。
− 結晶層は、結晶学的方向[1−210]における電子の斜入射回折によって得られる前記結晶層の回折像が、中心線(0、0)並びに整数次線(0、−1)及び(0、1)を、それらの間に分数次線が存在しない状態で含むように、結晶学的方向[1−210]に単一の周期性を有する。
− 基板はシリコンに基づいており、バッファ層を形成するステップは、III族窒化物に基づく上部表面層を形成する窒化アルミニウムAlN層を堆積させることを含む。
− 基板はシリコンに基づいており、バッファ層を形成するステップは、
− 窒化アルミニウムAlN層を堆積させることと、
− 窒化アルミニウムAlN層上に、III族窒化物に基づく上部表面層を形成する窒化ガリウム及びアルミニウムAlGaN層を堆積させることと、を含む。
− バッファ層は、その形成の終了時に、10〜200nmの間の厚さを有する。
− 結晶層を堆積させるステップは、超高真空蒸着から構成される。
− 結晶層を堆積させるステップは、分子線エピタキシーによる堆積から構成される。
− この方法は、前記結晶層の回折像を得るために、結晶層を堆積させるステップの間に、結晶学的方向[1−100]において電子の斜入射回折によって結晶層を測定するステップを含み、結晶層を堆積させるステップの持続時間は、結晶学的方向[1−100]での結晶層の回折像の少なくとも1つの回折線の強度の関数である。
− 結晶学的方向[1−100]における結晶層の回折像は、
− 中心線(0、0)並びに整数次線(0、−1)及び(0、1)と、
− 中心線(0、0)と整数次線(0、−1)との間の2つの分数次回折線(0、−1/3)及び(0、−2/3)と、
− 中心線(0、0)と整数次線(0、1)との間の2つの分数次回折線(0、1/3)及び(0、2/3)と、を含み、
前記分数次線の光度が最大になるときに、結晶層を堆積させるステップは中断される。
− 結晶層を堆積させるステップは、気相堆積から構成される。
− 結晶層を堆積させるステップは、金属有機気相成長による堆積から構成される。
− 結晶層は、シリコン原子及びアンモニア分子から堆積される。
本発明は、III族窒化物に基づく半導体構造体を製造するための支持体にも関し、この支持体は、
− 基板と、
− 基板上のバッファ層と、
− バッファ層上の結晶層とを含み、バッファ層はIII族窒化物に基づく上部層を含み、前記結晶層は、シリコン原子を含み、バッファ層のIII族窒化物に基づく上部層の表面全体を覆い、前記結晶層は、方向[1−100]での電子の斜入射回折によって得られる前記結晶層の回折像が、
− 中心線(0、0)並びに整数次線(0、−1)及び(0、1)と、
− 中心線(0、0)と整数次線(0、−1)との間の2つの分数次回折線(0、−1/3)及び(0、−2/3)と、
− 中心線(0、0)と整数次線(0、1)との間の2つの分数次回折線(0、1/3)及び(0、2/3)と、を含むように、方向[1−100]においてシリコン原子の三重の周期性を有する、ことを特徴とする。
好ましくは、結晶層の状態は、特に、その下にある表面、即ちバッファ層の表面のカバレッジのレベルは、結晶学的方向[1−100]における回折像の中間の分数次線の最大光度に対応する。
本発明による支持体の、好ましい、非限定的な態様は、以下の通りである。
− 結晶層は、III族窒化物層とエピタキシャル関係にある。
− 結晶層は、窒素原子も含む。
− 結晶層は、結晶学的方向[1−210]における電子の斜入射回折によって得られる前記結晶層の回折像が、中心線(0、0)並びに整数次線(0、−1)及び(0、1)を、それらの間に分数次線が存在しない状態で含むように、結晶学的方向[1−210]に単一の周期性を有する。
− 基板は、サファイアAl、シリコンSi、シリコン・オン・インシュレーターSOI、炭化ケイ素SiC、窒化アルミニウムAlN、酸化亜鉛ZnO、又はガリウム砒素GaAsに基づいている。
− 基板はシリコンに基づいており、バッファ層は、窒化アルミニウムAlN層と、窒化アルミニウムAlN層上の窒化ガリウム及びアルミニウムAlGaN層とを含む。
− 結晶層は、2Å〜6Åの間の厚さを有する。
− バッファ層は、10〜200nmの間の厚さを有する。
本発明は、III族窒化物に基づく半導体構造体を製造する方法にも関し、本方法は、
− 本発明による支持体を供給するステップと、
− 結晶層上にIII族窒化物に基づく半導体構造体を成長させるステップと、を含む。
好ましくは、成長させるステップは、950〜1200℃、好ましくは1000℃〜1100℃の間の温度で実行される。また好ましくは、成長させるステップは、アニーリングのステップを含まない。また好ましくは、成長させるステップは、1μmよりも厚い、好ましくは2μmよりも厚い厚さを有する結晶層上にIII族窒化物に基づく層を成長させることを含む。
好ましくは、成長させるステップは、結晶層上に窒化ガリウムGaN層を堆積させるステップを含む。好ましくは、成長させるステップは、金属有機気相成長による堆積から構成される。
本発明は、III族窒化物に基づく半導体構造体にも関し、この半導体構造体は、
− 本発明による支持体と、
− 結晶層上のIII族窒化物に基づく半導体材料と、を含む。
好ましくは、結晶層上のIII族窒化物に基づく半導体材料は、窒化ガリウム層を含む。窒化ガリウムGaNは、5.10cm−2以下の貫通転位密度を有する。好ましくは、結晶層上のIII族窒化物に基づく半導体材料は、アルミニウムをベースとした層を含む。
本発明は、III族窒化物に基づく発光ダイオードにも関し、この発光ダイオードは、
− 本発明による半導体構造体と、
− III族窒化物に基づく第1の半導体層上に配置された窒化ガリウムに基づく第1のコンタクト層と、
− 窒化ガリウムに基づく第1のコンタクト層上に配置された窒化ガリウムに基づく第2のコンタクト層と、
− 窒化ガリウムに基づく第1のコンタクト層と窒化ガリウムに基づく第2のコンタクト層との間に配置された複数の量子井戸の構造を備えた活性層と、を含むことを特徴とする。
本発明による方法並びに関連する製品の他の利点及び特徴が、非限定的な例として付与される幾つかの代替的な実施形態に続く説明から、及び添付の図面から、より明らかになるであろう。
III族窒化物に基づく半導体構造体を製造するための方法の一例を示す。 図1に示した方法を実施することによって得られる製品の一例を概略的に示す。 本発明による結晶層の結晶学的方向[1−100]における回折像を示す。 本発明による結晶層の結晶学的方向[1−210]における回折像を示す。 メサ構造を有する半導体構造体を示す。 箱形構造を有する半導体構造体を示す。 結晶層を堆積させる間の、回折像の分数次線の強度の時間変化を表す曲線を示す。
異なる図面において、同じ参照符号は同様の構成要素を表わす。
本発明による方法を、支持体上での窒化ガリウムGaN層の成長を参照して、より詳細に説明する。これにより、発光ダイオードを製造することを可能にする。III族窒化物に基づく層は、厚い層(又は「テンプレート」)、又は、バルク基板とも呼ばれる自己支持層であることがある。従って、III族窒化物に基づく半導体構造体は、GaN、AlNなどの厚い層、又はGaN、AlNなどのバルク基板、又はその代わりに、エピタキシーされた構造体(又は「エピウェハ」)であることがある。
しかしながら、これ以降に説明する方法を、窒化ガリウム以外のIII族窒化物に基づく材料を成長させるために使用することができ、この材料は、発光ダイオード以外の半導体構造体を製造するために使用することができることは、当業者には明らかである。例えば、得られた構造体は、発光ダイオード、又は高電子移動度トランジスタ(HEMT)の構成を有することがある。
図1には、本発明による方法の代替的な実施形態が示されている。この方法は、
− 基板上にバッファ層を形成するステップ100と、
− バッファ層上に結晶層を堆積させるステップ200と、
− 結晶層上に窒化ガリウム層を成長させるステップ300と、からなるステップを含み、前記バッファ層はIII族窒化物に基づく上部表面層を含み、前記結晶層はシリコン原子から堆積される。
(基板)
半導体構造体を製造するために、基板10を使用して、その上で異なる堆積ステップが実施される。
使用される基板10は、サファイアAl、シリコンSi、炭化ケイ素SiC、窒化アルミニウムAlN、酸化亜鉛ZnO、又はガリウム砒素GaAsであることがある。一実施形態では、基板はシリコンである。
シリコン基板の使用は、サファイア基板の使用に比べて、多くの利点を有する。特に、
− シリコン基板は、サファイア基板よりも安価である。
− シリコン基板の寸法(一般的に、最大で12インチ、即ち30.48cm)は、サファイア基板の寸法(一般的に、最大で6インチ、即ち15.24cm)よりも大きい。従って、シリコン基板を使用して、より大きな表面積の窒化ガリウムGaN層を製造することが可能である。
− 窒化ガリウムGaN層の成長後の、部品製造の異なる成長後ステップ(後面研磨、前面転写、基板の除去、等)は、サファイア基板の場合よりも、シリコン基板を使用した場合には、より単純でより安価になる。
従って、シリコン基板の使用により、例えば発光ダイオード(LED)の製造が低製造コストで可能になり、照明分野で特に有利であり得る。
有利にも、基板10は、図5に示すように、隆起した平坦部の形状(この寸法は、10×10μm〜400×400μmまで変化し得る)を有し、かつ平坦部を囲む基板の表面をエッチングすることにより得られる、メサ構造11を含むパターン形成された基板であることがあり、又は代わりに、図6に表わされるような箱形構造体であることがあり、この箱形構造体では、この特別な場合ではAlN及びAlGaNからできている、III族窒化物に基づくバッファ層20、これを完全に覆う結晶層30、及び窒化ガリウム層40が、基板10に切り込まれた凹部12内に配置される。例えば、誘電体材料でできたマスクによる表面の部分マスキングなどの、パターンを生成するための別の方法が、有利にも使用されることがある。
そのようなパターン形成された基板の使用により、基板10上にエピタキシーされた窒化ガリウム層40の亀裂の発生を制限することが可能になり、従って、亀裂を生じることなく基板10上に堆積され得る窒化ガリウムGaNの臨界厚さを増加させることが可能になる。
例えば、200×200μmのメサ構造を含む基板を使用して、5μm厚さの亀裂のない窒化ガリウムGaN層を製造することが可能であるのに対して、構造化されていない基板を使用すると、1μm厚さの亀裂のない窒化ガリウムGaN層の製造しか可能ではない。
(バッファ層の形成)
この方法は、III族窒化物に基づく上部表面層を含むバッファ層20を形成するステップ100を含む。このバッファ層は、例えば、窒化アルミニウムAlN、窒化アルミニウムガリウムAlGaN、窒化アルミニウムガリウムホウ素AlGaBN、AlN/AlGaNのスタック、段階的なAlGaN、酸化亜鉛ZnO、又は代わりに、窒化ホウ素BN若しくは代わりに炭化ケイ素SiCの層を含むことがある。しかしながら、全ての場合で、バッファ層は、窒化アルミニウムAlN、窒化アルミニウムガリウムAlGaNなどのIII族窒化物に基づく上部層を有する。
本明細書に記載の実施例の場合には、この形成するステップ100は、基板10上に窒化アルミニウムAlN層21を堆積させること110を含む。この窒化アルミニウムAlN層21は、バッファ層20のIII族窒化物に基づく上部表面層を構成することがある。
窒化アルミニウムAlN層21を含むバッファ層20の形成により、後で堆積される窒化ガリウムGaN層40の品質を改善することが可能になる。
例えば、使用される基板10がシリコンSiである場合、シリコンSi上に直接的に窒化ガリウムGaNを成長させることは、特にガリウムGaとシリコンSiとの間の高温での高い化学反応性のために、非常に困難である。
窒化アルミニウムAlN層21を含むバッファ層20の形成により、これらの困難を克服し、従ってエピタキシーされた窒化ガリウムGaN層40の品質を改善することが可能になる。
バッファ層20は、10nm〜500nmの間、優先的には10μm〜200nmの間の厚さを有することがある。200nmより厚い厚さを有するバッファ層により、バッファ層20の良好な結晶品質を得ることが可能になり、従って、後でエピタキシーされるIII族窒化物層の結晶品質を改善することが可能になる。
しかしながら、バッファ層を完全に覆う、本発明による結晶層は、バッファ層の結晶品質が最高ではない場合でさえも、後でエピタキシーされるIII族窒化物層が良好な結晶品質であることを確実にすることができる。結果として、バッファ層20が200nmよりも厚くなることは必要ではない。従って、好ましくは、バッファ層20は、10〜200nmの間、又は更には50〜100nmの間の厚さを有する。
バッファ層20の厚さを200nm未満に制限する事により、有利にも、本方法の持続時間を低減することが可能になり、窒化アルミニウムAlN層21の成長時間が相対的に長くなる。別の利点は、結晶層によって完全に覆われた、あまり厚くないバッファ層20の場合、結晶層30によって解決されるこのバッファ層での転位の問題が益々迅速に解決され、これにより、転位が伝搬し転位を引き起こすことを防止することである。
バッファ層20を形成するステップ100はまた、窒化アルミニウムAlN層21上に窒化アルミニウム及びガリウムAlGaN層22を堆積させる任意選択的なステップ120も含むことがある。次いで、この窒化アルミニウム及びガリウムAlGaN層22は、バッファ層20のIII族窒化物に基づく上部表面層を形成する。
これにより、窒化アルミニウムAlNと窒化アルミニウム及びガリウムAlGaNとの複合バッファ層20を得ることが可能になる。
窒化アルミニウム及びガリウムAlGaN層22は、上に結晶層が堆積される層の貫通転位密度を低減することを可能にする。
有利にも、バッファ層の厚さ、従って潜在的には、窒化アルミニウムAlN並びに窒化アルミニウム及びガリウムAlGaNの層21、22の厚さの合計は、10nm〜500nmの間、好ましくは50〜200nmの間であることがあり、例えば、以下の分布を伴う。
− 25〜100nmの窒化アルミニウムAlNと、
− 25〜400nmの窒化アルミニウム及びガリウムAlGaN。
これにより、バッファ層を成長させる持続時間を低減することが可能になり、窒化アルミニウム層並びに窒化アルミニウム及びガリウム層の堆積に関係した利点が得られる。
好ましくは、上に結晶層が堆積されることになる、バッファ層の表面、即ちIII族窒化物に基づく層の表面は、できる限り滑らかに形成される。
この目的で、分子線エピタキシー反応器内で、シリコン原子の流れ及び窒素原子、例えばアンモニア分子NH、の流れの下で、950℃未満の温度で、バッファ層20の表面処理を行うことが有利である。そうすると、表面は劣化せず、滑らかなままである。
(結晶層の堆積)
この方法は、バッファ層20上にエピタキシャル結晶層30を堆積させるステップ200も含む。結晶層は、シリコンSi原子及び潜在的に窒素原子を含有する前駆体から堆積される。シリコン原子を含有する前駆体は、例えば、シランSiH、ジシランSi、又はトリメチルシランSiH(CHであることがある。窒素原子は、例えばアンモニア分子NHによって導入されることがある。
結晶層30は、例えば窒化アルミニウム層21又は窒化ガリウム層22などのIII族窒化物に基づく層の上部表面により構成されるバッファ層20の表面全体を覆うように堆積される。結晶層30は、III族窒化物層とエピタキシーになるように、即ち、III族窒化物層とエピタキシャルな関係になるように、堆積される。
結晶層30を堆積させるステップは、バッファ層20の表面上に堆積される原子の表面再構成をもたらす表面処理に相当する。
実際に、バッファ層20の表面をシリコンSi原子及び潜在的にアンモニア分子NHに曝した後で、シリコンSi原子、及び潜在的に窒素は、上に原子が堆積されるIII族窒化物に基づく層の格子と比べて30°だけ回転した、III族窒化物に基づく層の格子定数よりも√3倍大きな格子定数を有する、六方晶系構造を生成することにより、バッファ層の表面と結合する。
この表面再構成の形成は、電子回折技術によって測定可能であり、この表面再構成の特定の回折線の強度を記録することによって、表面のカバレッジレベルを定量化することが可能である。
電子の回折は、物質の研究のために使用される技術であり、これは、試料に電子を衝突させ、結果として得られる回折像を観察することから構成される。
結晶層の構造を研究するために本発明の範囲内で使用することができる電子回折技術の例としては、反射高速電子回折(RHEED)があり、これは、超真空環境において表面の結晶構造を決定することを可能にする技術である。
RHEED技術は、特に、表面再構成を決定して、成長速度を測定すること、及び表面の平坦さを定性的に評価することを可能にする。RHEED装置は、表面上に焦点の合った、10〜50keVのエネルギーの単一運動の電子ビームを生成することができる電子銃から構成される。電子に関連した波長は、0.1Å程度である。ビームは、1〜2度の角度の斜入射で、表面に到達する。この構成では、電子と表面との相互作用は、幾つかの原子面に制限される。表面原子によって反射され回折された電子は、蛍光スクリーン上に集められ、対応する回折パターンを視覚化することを可能にし、次いでこのパターンは、CCDカメラを使用してデジタル化されることができる。Ayahiko Ichimiya及びPhilip I. Cohenによる「Reflection High Energy Electron Diffraction」という、Cambridge University Press、2004の文献は、この技術について記載している。
図3及び図4を参照すると、それぞれの結晶学的方向[1−100]及び[1−210]における結晶層の2つの回折像が示されている。
図4では、方向[1−210]における結晶層の回折像は、回折線全体、即ち、中心線(0、0)42と、前記中心線42の両側に2つの整数次線(0、−1)43及び(0、1)44と、を一意的に含む。従って、整数次線(0、−1)及び(0、1)と中心線(0、0)との間に分数次線は存在しない。なお、回折線全体の間の間隙は、表面の平面における格子定数に反比例する。
一方、図3では、方向[1−100]における結晶層の回折像に対応して、表面再構成が存在すると、追加の分数次線、即ち、非整数次線が存在して、1×3と表わされる再構成に特有の特定の1/3線になる。従って、方向[1−100]における結晶層の回折像は、
− 中心線(0、0)並びに整数次線(0、−1)及び(0、1)と、
− 線(0、0)32と線(0、−1)33との間の、(0、−1/3)及び(0、−2/3)で表わされる、2つの分数次回折線31と、
− 線(0、0)32と線(0、1)34との間の、(0、1/3)及び(0、2/3)で表わされる、2つの分数次回折線35と、を含む。
この結果、方向[1−210]における回折像は、整数次線の間に1つのスペースのみを有するのに対して、方向[1−100]における回折像は、整数次線の間に3つのスペースを有し、これが、この結晶層が1×3と表わされる理由である。
従って、正確な構造及び組成が分かっていないナノ多孔性SiNx層を堆積させるステップを含む従来技術による方法とは違い、本発明による方法は、完全に規定された構造及び組成の1×3と表わされる結晶層を堆積させることを提案し、その孔密度は、可能な限り低いか、又は実質的にゼロであることが好ましい。
従って、従来技術による方法では、III族窒化物に基づく層の表面の総計カバレッジレベルを無くすことが探求される。しかしながら、本発明者らは、結晶層がIII族窒化物に基づく層の表面全体を覆う場合、貫通転位密度が最小になることを発見した。
従って、好ましくは、結晶層30を堆積させるステップ200は、結晶学的方向[1−100]における回折像の中間の分数次線の最大光度に対応する瞬間に中断される。
図7は、結晶層を堆積させる間の、回折像の分数次線の強度の時間変化を表す曲線の例を示す。なお、この強度は、まず0〜60秒の間に増加することにより始まり、次いで90秒後には低下する。従って、強度の最大レベルには、60秒〜90秒の間で到達する。
従って、図7の堆積条件では、開始後60〜90秒の間で堆積を中断することにより、結晶学的方向[1−100]における回折像の中間分数次線の最大光度に対応する瞬間に、結晶不動態化層を堆積させるステップを中断することが可能である。
なお、結晶層1×3は、シリコン原子の単層程度の、即ち2〜3Å程度の非常に薄い厚さを有することがある。従って、結晶層1×3の結晶特性を維持するために、その厚さは6Å未満であることが好ましい。
有利にも、結晶層1×3の堆積は、バッファ層の表面の不動態化を引き起こす。この不動態化により、空気への露出に対してバッファ層が不活性になり、従って、酸化反応を防止することが可能になる。
(窒化ガリウムGaNを成長させるための支持体の取得)
結晶層30を堆積させるステップ200の終了時に、窒化ガリウムGaN層などの、III族窒化物に基づく半導体構造体を成長させるための、支持体が得られる。
結晶層30が支持体の表面を不動態化するので、結晶層30を内部で形成する反応器から前記支持体を取り外して、例えば別の反応器の中に保存する又は載置することが可能である。表面が不動態化されているので、支持体を、酸化の危険性なしに自由大気に曝すことができる。
この支持体は、
− シリコンSi、炭化ケイ素SiC、窒化アルミニウムAlN、酸化亜鉛ZnO、サファイア、又はガリウム砒素GaAsからなる群から選択される基板10と、
− 例えば、100μm〜200μmの間の厚さを有することがある、III族窒化物に基づく上部層を含む、バッファ層20と、
− 厚さが2〜6Åの間、好ましくは2〜3Åの間であり得る、結晶層30と、を含む。
(窒化ガリウム層の成長)
この方法は、結晶層30上に、窒化ガリウム層の成長など、III族窒化物に基づく半導体構造体を成長させるステップも含む。
先に得られた支持体は、例えば窒化ガリウム層が内部で成長することになる反応器の中に導入されることにより、供給される。
結晶層1×3上に窒化ガリウムGaN層を成長させる原理は、以下の通りである。
結晶層1×3の堆積により、結晶層上に堆積される核種の拡散の長さ(即ち、中性子と所与の同位体との相互作用を特徴付ける拡散の振幅)を増加させることが可能になる。
エピタキシャル結晶層は、III族窒化物の2次元成長にとってエネルギー的に好ましくない表面を形成する。この抗界面活性効果は、アイランドの形成を引き起こし、アイランドの寸法及び形状は、結晶層の表面エネルギー及び成長運動によって決定される。
窒化ガリウムGaN層を堆積させるステップの間、窒化ガリウムGaNはアイランドから横方向に発達し、合体により窒化ガリウムGaN層(3D成長)を形成する。次いで、窒化ガリウム層の成長は、所望の厚さの窒化ガリウムGaN(2D成長)が得られるまで、続けられる。
好ましくは、成長させるステップ300は、1μmよりも厚い、好ましくは2μmよりも厚い厚さを有するIII族窒化物に基づく層40を、結晶層30上に成長させることを含む。
次いで、基板、バッファ層、結晶層及び窒化ガリウム層からなる層のスタックが得られる。
好ましくは、成長させるステップ300は、950〜1200℃の間、好ましくは1000℃から1100℃の間の温度で実行される。好ましくは、成長させるステップは一度の進行で実行され、従ってアニーリングのステップを含まない。
表面に現れる貫通転位密度は、TEM(透過電子顕微鏡法)により測定することができる。貫通転位密度は、5.10cm−2以下である。従って、窒化ガリウムGaNは、結晶層1×3を伴わない、従来技術の方法により形成されたGaN層と比べて、貫通転位密度が低くなる。
なお、転位曲線が観察されるレベルにおける、窒化ガリウム層での合体領域は、電子顕微鏡による観察から分かるように、結晶層30の表面から2μm未満の厚さに渡って延在する。
窒化ガリウムGaNの合体厚さは、完全に合体したGaN層を得る、即ち、連続的な表面平面を有する、のに必要な厚さとして規定される。アイランドは、最早区別することができない。
明らかに、次いで、窒化ガリウムGaN層は、基板及びバッファ層から分離されて、例えば、自己支持型窒化ガリウムGaN層を得ることができる。
(使用された成長技術)
有利にも、
− バッファ層20を形成するステップ、及び/又は、
− バッファ層20上に結晶層30を堆積させるステップは、
超高真空蒸着、好ましくは分子線エピタキシー(MBE)によって、実行されることがある。
結晶層30及び/又はバッファ層20を堆積させるステップは、気相堆積、より正確には、金属有機気相成長(MOVPE)による堆積から構成することも可能である。
分子線エピタキシーによって、従って超高真空環境において、バッファ層を形成する事は、金属有機気相成長によってバッファ層を形成する技術に比べて、多数の利点を有する。
特に、分子線エピタキシーによってバッファ層20を形成することにより、
− 一方では、一旦バッファ層20が形成されると、基板の環境における反応性ガスの痕跡を除去し、従って、基板の表面の寄生窒化反応の危険性を制限することができ、
− 他方では、成長反応器の汚れを制限し、従って、反応器の保全業務の頻度を低減することによって、生産収率を向上させることができる。
更に、分子線エピタキシーによってバッファ層20を形成することにより、非常に滑らかなIII族窒化物に基づく層の表面を得ることが可能になり、従って、結晶層30の形成を改善することができる。
更に、MBEで超高真空を使用すると、例えば電子回折による、結晶層の堆積のその場(in−situ)監視を実行することが可能になる。これにより、結晶層を堆積させるステップを、結晶層の厚さが表面を完全に覆ったときに停止するように、精密に監視することが可能になる。
従って、この方法は、前記結晶層30の回折像を得るために、結晶層30を堆積させるステップの間に、方向[1−100]における電子の斜入射回折によって結晶層30のカバレッジレベルを測定するステップを含むことがあり、結晶層を堆積させるステップの持続時間は、結晶学的方向[1−100]での電子回折によって得られる結晶層の回折像の少なくとも1つの分数次回折線の強度の関数である。
前述したように、このとき、方向[1−100]における結晶層30の回折像は、
− 中心線(0、0)並びに整数次線(0、−1)及び(0、1)と、
− 中心線(0、0)と整数次線(0、−1)との間の2つの分数次回折線(0、−1/3)及び(0、−2/3)と、
− 中心線(0、0)と整数次線(0、1)との間の2つの分数次回折線(0、1/3)及び(0、2/3)と、を含む。
好ましくは、結晶層30を堆積させるステップは、(結晶学的方向[1−100]における)回折像の中間分数次線の光度が最大になったときに中断され、これは、結晶層30による、III族窒化物に基づく層の表面の完全なカバレッジレベルに対応する。
この光度の最大値は、容易に識別可能である。実際に、CCDカメラを使用することにより、不動態化層の堆積時間の関数として、方向[1−100]における分数次回折線のうちの1つの光度プロファイルを記録することで十分である。まず、分数次回折線が現れ、次いで、堆積する間にその光度は増加して平坦部に達し、その後、次いで減少し、消滅することによって終了する。従って、光度の最大値は、この光度の安定性によって検出可能であり、これは、使用される技術に応じて、数分間又は数十秒間続くことがある。
同様に、窒化ガリウム層などの半導体構造体を成長させるステップを、MOVPEなどの気相堆積によって、実行することができる。
(製造方法の実施例)
ここで、本発明による方法の実施例を説明する。
ここでの目的は、シリコンSi基板上に薄い窒化ガリウムGaN層を生成することであり、この窒化ガリウムGaN層は、貫通転位密度が低い(TDD<5.10cm−2)。
使用されるシリコン基板は、結晶方位(111)を有する。
分子線エピタキシーにより、窒化アルミニウムAlNバッファ層をシリコン基板上に形成する。バッファ層の形成は、その厚さが10〜200nmの間であるときに中断される。
次に、結晶層1×3を堆積させるステップが実行される。分子線エピタキシーによるバッファ層の表面処理が、シリコン原子及びアンモニア分子NHを用いて実施される。この表面処理は、電子回折によって測定可能かつ識別可能な、新しい明確な結晶構造の形成をもたらす。
結晶層を堆積させる間、(結晶学的方向[1−100]における)結果として得られる回折像を観察するために、形成中の結晶層上に単一運動の電子ビームを斜入射で送信することから構成される電子回折技術によって、表面を観察する。
結晶層1×3の規則正しい周期的構造により、電子を回折させ、従って、特定の回折像を得ることが可能になる。
結晶層を堆積させるステップの持続時間は、回折像上で観察される少なくとも1つの分数次回折線の強度の関数である。
特に、結晶層を堆積させるステップは、回折像中に観察される回折線のうちの少なくとも1つの強度が最大になったときに中断され、これは、この強度の安定性により検出可能である。
次に、窒化ガリウムGaN層を成長させる。結晶層により、窒化ガリウムGaNの3D成長モードを開始することが可能になる。結晶層の表面に、窒化ガリウムGaNのアイランドが形成される。窒化ガリウムGaNのアイランドは、より大きくなり、約2μmの合体層を形成することにより終了する。
このようにして、厚さが2μmで、4.10cm−2未満の貫通転位密度の窒化ガリウムGaN層が得られる。
他の方法によって得られる窒化ガリウム層の実施例を、表示の目的で以下の表に示す。
上記の表に記されているように、窒化ガリウム層を成長させるためにシリコン基板を使用する既存の方法では、本発明による方法と同等の質の窒化ガリウム層を得ることができない。
更に、窒化ガリウム層を成長させるためにサファイア基板を使用する方法が、本発明による方法と同等の貫通転位密度を有する窒化ガリウム層を得ることが可能である場合でさえ、エピタキシーされた窒化ガリウムGaN層の厚さがより厚いことに留意されたい。
当業者であれば、本明細書で説明された新たな教示を実質的に超えることなく、上述した方法に多くの変更を加えることができることを、理解するであろう。
例えば、バッファ層を形成し、結晶層を堆積させることから構成されるステップは、MOVPEによって実行されてもよい。更に、III族窒化物に基づく半導体構造体を成長させるステップは、MBEにより実行されてもよい。
− 前述した半導体構造体と、
− III族窒化物に基づく第1の半導体層上に配置された窒化ガリウムに基づく第1のコンタクト層と、
− 窒化ガリウムに基づく第1のコンタクト層上に配置された窒化ガリウムに基づく第2のコンタクト層と、
− 窒化ガリウムに基づく第1のコンタクト層と窒化ガリウムに基づく第2のコンタクト層との間に配置された複数の量子井戸の構造を備えた活性層と、を含む、
III族窒化物に基づく発光ダイオードを得ることが可能である。
従って、与えられた実施例は、決して限定するものではない特定の例示に過ぎないことは明らかである。

Claims (30)

  1. III族窒化物に基づく半導体構造体を製造するための支持体の製造方法において、
    − 基板(10)上にバッファ層(20)を形成するステップ(100)と、
    − 前記バッファ層上に結晶層(30)を堆積させるステップ(200)と
    を含み、
    前記バッファ層はIII族窒化物に基づく上部層を含み、
    前記結晶層はIII族窒化物に基づく前記上部層の表面全体を覆うようにシリコン原子から堆積され、前記結晶層(30)は、結晶学的方向[1−100]における電子の斜入射回折によって得られる前記結晶層の回折像が、
    − 中心線(0、0)並びに整数次線(0、−1)及び(0、1)と、
    − 前記中心線(0、0)と前記整数次線(0、−1)との間の2つの分数次回折線(0、−1/3)及び(0、−2/3)と、
    − 前記中心線(0、0)と前記整数次線(0、1)との間の2つの分数次回折線(0、1/3)及び(0、2/3)と
    を含むように、前記方向[1−100]においてシリコン原子の三重の周期性を有することを特徴とする方法。
  2. 前記結晶層は、結晶学的方向[1−210]における電子の斜入射回折によって得られる前記結晶層の回折像が、中心線(0、0)並びに整数次線(0、−1)及び(0、1)を、それらの間に分数次線が存在しない状態で含むように、前記方向[1−210]に単一の周期性を有する、請求項1に記載の方法。
  3. 前記結晶層(30)を堆積させる前記ステップ(200)は、前記結晶学的方向[1−100]における回折像の前記中間の分数次線の最大光度に対応する瞬間に中断される、請求項1〜2のいずれか一項に記載の方法。
  4. 前記基板はシリコンに基づいており、前記バッファ層(20)を形成する前記ステップ(100)は、III族窒化物に基づく前記上部表面層を形成する窒化アルミニウムAlN層(21)を堆積させるステップ(110)を含む、請求項1〜3のいずれか一項に記載の方法。
  5. 前記基板はシリコンに基づいており、前記バッファ層(20)を形成する前記ステップ(100)は、
    − 窒化アルミニウムAlN層(21)を堆積させる前記ステップ(110)と、
    − 前記窒化アルミニウムAlN層(21)上にIII族窒化物に基づく前記上部表面層を形成する窒化ガリウム及びアルミニウムAlGaN層(22)を堆積させる前記ステップ(120)と
    を含む、請求項1又は3のいずれか一項に記載の方法。
  6. 前記バッファ層(20)は、その前記形成するステップの終了時に、10〜200nmの間の厚さを有する、請求項1〜5のいずれか一項に記載の方法。
  7. 前記結晶層を堆積させる前記ステップは、超高真空蒸着、優先的には分子線エピタキシーによる堆積からなる、請求項1〜6のいずれか一項に記載の方法。
  8. 前記結晶層の回折像を得るために、前記結晶層を堆積させる前記ステップの間に、結晶平面[1−100]において電子の斜入射回折によって前記結晶層を測定するステップを含み、前記結晶層(30)を堆積させる前記ステップの持続時間は、前記結晶学的方向[1−100]での前記結晶層の前記回折像の少なくとも1つの分数次回折線の強度の関数である、請求項7に記載の方法。
  9. 前記結晶層は、2〜6Åの間の厚さを有する、請求項1〜8のいずれか一項に記載の方法。
  10. 前記結晶層を堆積させる前記ステップは、気相堆積からなる、請求項1〜3のいずれか一項に記載の方法。
  11. 前記結晶層を堆積させる前記ステップは、金属有機気相成長による堆積からなる、請求項10に記載の方法。
  12. 前記結晶層は、シリコン原子及びアンモニア分子から堆積される、請求項1〜11のいずれか一項に記載の方法。
  13. III族窒化物に基づく半導体構造体を製造するための支持体において、
    − 基板(10)と、
    − 前記基板上のバッファ層(20)と、
    − 前記バッファ層上の結晶層(30)と
    を含み、
    前記バッファ層はIII族窒化物に基づく上部層を含み、
    前記結晶層は、シリコン原子を含み、前記バッファ層のIII族窒化物に基づく前記上部層の表面全体を覆い、前記結晶層(30)は、方向[1−100]での電子の斜入射回折によって得られる前記結晶層の回折像が、
    − 中心線(0、0)並びに整数次線(0、−1)及び(0、1)と、
    − 前記中心線(0、0)と前記整数次線(0、−1)との間の2つの分数次回折線(0、−1/3)及び(0、−2/3)と、
    − 前記中心線(0、0)と前記整数次線(0、1)との間の2つの分数次回折線(0、1/3)及び(0、2/3)と
    を含むように、前記方向[1−100]においてシリコン原子の三重の周期性を有することを特徴とする支持体。
  14. 前記結晶層(30)の状態は、前記結晶学的方向[1−100]における回折像の前記中間の分数次線の最大光度に対応する、請求項13に記載の支持体。
  15. 前記結晶層は、結晶学的方向[1−210]における電子の斜入射回折によって得られる前記結晶層の回折像が、中心線(0、0)並びに整数次線(0、−1)及び(0、1)を、それらの間に分数次線が存在しない状態で含むように、前記方向[1−210]に単一の周期性を有する、請求項13〜14のいずれか一項に記載の支持体。
  16. 前記基板(10)は、サファイアAl、シリコンSi、シリコン・オン・インシュレーターSOI、炭化ケイ素SiC、窒化アルミニウムAlN、酸化亜鉛ZnO、又はガリウム砒素GaAsに基づいている、請求項13〜15のいずれか一項に記載の支持体。
  17. 前記基板(10)はシリコンに基づいており、前記バッファ層は、窒化アルミニウムAlN層(21)と、前記窒化アルミニウムAlN層(21)上の窒化ガリウム及びアルミニウムAlGaN層(22)とを含む、請求項13〜16のいずれか一項に記載の支持体。
  18. 前記結晶層は、2Å〜6Åの間の厚さを有する、請求項13〜17のいずれか一項に記載の支持体。
  19. 前記バッファ層(20)は、10〜200nmの間の厚さを有する、請求項13〜18のいずれか一項に記載の支持体。
  20. III族窒化物に基づく半導体構造体を製造する方法であって、
    − 請求項13〜19のいずれか一項による支持体を供給するステップと、
    − 前記結晶層(30)上にIII族窒化物に基づく半導体構造体(40)を成長させるステップ(300)と
    を含む方法。
  21. 前記成長させるステップ(300)は、950〜1200℃の間の温度で実行される、請求項20に記載の方法。
  22. 前記成長させるステップ(300)は、アニーリングのステップを含まない、請求項20又は21のいずれか一項に記載の方法。
  23. 前記成長させるステップ(300)は、1μmよりも厚い、好ましくは2μmよりも厚い厚さを有する前記結晶層(30)上にIII族窒化物に基づく層(40)を成長させることを含む、請求項20〜22のいずれか一項に記載の方法。
  24. 前記成長させるステップ(300)は、前記結晶層(30)上に窒化ガリウムGaN層を堆積させるステップを含む、請求項20〜23のいずれか一項に記載の方法。
  25. 前記成長させるステップ(300)は、金属有機気相成長による堆積からなる、請求項20〜24のいずれか一項に記載の方法。
  26. III族窒化物に基づく半導体構造体において、
    − 請求項13〜19のいずれか一項による支持体と、
    − 前記結晶層(30)上にIII族窒化物に基づく半導体材料と
    を含むことを特徴とする構造体。
  27. 前記結晶層(30)上のIII族窒化物に基づく前記半導体材料は、窒化ガリウム層を含む、請求項26に記載の構造体。
  28. 前記窒化ガリウムGaNは、5.10cm−2以下の貫通転位密度を有する、請求項27に記載の構造体。
  29. 前記結晶層(30)上のIII族窒化物に基づく前記半導体材料は、アルミニウムをベースとした層を含む、請求項28に記載の構造体。
  30. III族窒化物に基づく発光ダイオードにおいて、
    − 請求項25〜28のいずれか一項による半導体構造体と、
    − III族窒化物に基づく前記第1の半導体層上に配置された窒化ガリウムに基づく第1のコンタクト層と、
    − 窒化ガリウムに基づく前記第1のコンタクト層上に配置された窒化ガリウムに基づく第2のコンタクト層と、
    − 窒化ガリウムに基づく前記第1のコンタクト層と窒化ガリウムに基づく前記第2のコンタクト層との間に配置された複数の量子井戸の構造を備えた活性層と
    を含むことを特徴とする発光ダイオード。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10910489B2 (en) 2019-03-07 2021-02-02 Kabushiki Kaisha Toshiba Semiconductor device

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10297445B2 (en) 2016-06-14 2019-05-21 QROMIS, Inc. Engineered substrate structure for power and RF applications
US10510582B2 (en) 2016-06-14 2019-12-17 QROMIS, Inc. Engineered substrate structure
FR3059147B1 (fr) * 2016-11-18 2019-01-25 Centre National De La Recherche Scientifique Heterostructures semi-conductrices avec structure de type wurtzite sur substrat en zno
JP6727186B2 (ja) * 2017-12-28 2020-07-22 日機装株式会社 窒化物半導体素子の製造方法
US20240355619A1 (en) * 2021-09-03 2024-10-24 Macom Technology Solutions Holdings, Inc. Semiconductor material wafers optimized for linear amplifiers
CN118186577A (zh) * 2024-03-15 2024-06-14 华厦半导体(宁波)有限公司 一种氮化镓外延结构及其制造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11265853A (ja) * 1998-01-16 1999-09-28 Mitsubishi Materials Corp 窒化物半導体層付き基板及びその製造方法
JP2001520169A (ja) * 1997-10-20 2001-10-30 サントル、ナショナール、ド、ラ、ルシェルシュ、シアンティフィク、(セーエヌエルエス) 窒化ガリウムのエピタキシャル層の製造方法
JP2004363500A (ja) * 2003-06-06 2004-12-24 Satoru Tanaka 窒化物系化合物半導体の製造方法および窒化物系化合物半導体
JP2005005658A (ja) * 2003-06-11 2005-01-06 Toshiaki Sakaida 窒化物系化合物半導体の製造方法
JP2006324622A (ja) * 2005-04-21 2006-11-30 Sharp Corp 窒化物系半導体素子の製造方法および発光素子

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7118929B2 (en) * 2000-07-07 2006-10-10 Lumilog Process for producing an epitaxial layer of gallium nitride
WO2001043174A2 (en) * 1999-12-13 2001-06-14 North Carolina State University Fabrication of gallium nitride layers on textured silicon substrates
US6610144B2 (en) * 2000-07-21 2003-08-26 The Regents Of The University Of California Method to reduce the dislocation density in group III-nitride films
DE10151092B4 (de) 2001-10-13 2012-10-04 Azzurro Semiconductors Ag Verfahren zur Herstellung von planaren und rißfreien Gruppe-III-Nitrid-basierten Lichtemitterstrukturen auf Silizium Substrat
US7687827B2 (en) 2004-07-07 2010-03-30 Nitronex Corporation III-nitride materials including low dislocation densities and methods associated with the same
JP2009536606A (ja) 2006-05-09 2009-10-15 ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア 非極性および半極性(Al、Ga、In)Nの原位置欠陥低減技術
DE102007057241A1 (de) * 2007-11-28 2009-06-04 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines Schichtenstapels auf einem kristallinen Substrat und Anordnung umfassend einen auf einem Substrat angeordneten Schichtenstapel
JP5355158B2 (ja) * 2009-03-13 2013-11-27 株式会社東芝 半導体基板及び半導体素子
EP2532022B1 (en) * 2010-02-04 2015-05-27 LG Siltron Inc. Method for manufacturing gallium nitride wafer
GB2485418B (en) 2010-11-15 2014-10-01 Dandan Zhu Semiconductor materials
JP5767015B2 (ja) * 2011-05-10 2015-08-19 出光興産株式会社 薄膜トランジスタ
JP2014009156A (ja) * 2012-06-29 2014-01-20 Samsung Corning Precision Materials Co Ltd 窒化ガリウム基板の製造方法および該方法により製造された窒化ガリウム基板

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001520169A (ja) * 1997-10-20 2001-10-30 サントル、ナショナール、ド、ラ、ルシェルシュ、シアンティフィク、(セーエヌエルエス) 窒化ガリウムのエピタキシャル層の製造方法
JPH11265853A (ja) * 1998-01-16 1999-09-28 Mitsubishi Materials Corp 窒化物半導体層付き基板及びその製造方法
JP2004363500A (ja) * 2003-06-06 2004-12-24 Satoru Tanaka 窒化物系化合物半導体の製造方法および窒化物系化合物半導体
JP2005005658A (ja) * 2003-06-11 2005-01-06 Toshiaki Sakaida 窒化物系化合物半導体の製造方法
JP2006324622A (ja) * 2005-04-21 2006-11-30 Sharp Corp 窒化物系半導体素子の製造方法および発光素子

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10910489B2 (en) 2019-03-07 2021-02-02 Kabushiki Kaisha Toshiba Semiconductor device

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