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JP2018152412A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

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康人 吉水
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義朗 下城
荒井　伸也
Shinya Arai
伸也 荒井
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Abstract

【課題】下層配線幅の縮小が可能な半導体装置及びその製造方法を提供すること。
【解決手段】電極層７０におけるビア８１の側面に対向する端面７０ａと、ビア８１の側面との間の、ビア８１の直径方向に沿った距離ｄ１は、絶縁体７２におけるビア８１の側面に対向する端面７２ａと、ビア８１の側面との間の直径方向に沿った距離ｄ２よりも大きい。
【選択図】図５

Description

実施形態は、半導体装置及びその製造方法に関する。
複数の電極層を含む積層体の上下に配置された配線間を接続するために、積層体を貫通して下層配線に達するビアの形成が求められる。
特開２０１１−３５３４３号公報
実施形態は、下層配線幅の縮小が可能な半導体装置及びその製造方法を提供する。
実施形態によれば、半導体装置は、下層配線と、上層配線と、前記下層配線と前記上層配線との間に設けられた積層体であって、絶縁体を介して積層された複数の電極層を有する積層体と、前記積層体を貫通し、前記上層配線と前記下層配線とを接続する導電性のビアと、前記ビアと前記積層体との間に設けられた絶縁膜と、を備えている。前記電極層における前記ビアの側面に対向する端面と、前記ビアの前記側面との間の、前記ビアの直径方向に沿った距離は、前記絶縁体における前記ビアの前記側面に対向する端面と、前記ビアの前記側面との間の前記直径方向に沿った距離よりも大きい。
実施形態の半導体装置の模式平面図。 実施形態の半導体装置の模式斜視図。 図１におけるＡ−Ａ断面図。 図３における一部分の拡大断面図。 図１におけるＢ−Ｂ断面図。 （ａ）は図５におけるＣ−Ｃ断面図であり、（ｂ）は図５におけるＤ−Ｄ断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の模式平面図。 図２３におけるＥ−Ｅ断面図。 図２３におけるＦ−Ｆ断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の模式平面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 図５における一部分の拡大断面図。
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
実施形態では、半導体装置として、例えば、３次元構造のメモリセルアレイを有する半導体記憶装置を説明する。
図１は、実施形態の半導体装置におけるセルアレイ領域の模式平面図である。
図２は、実施形態の半導体装置におけるメモリセルアレイ１の模式斜視図である。
図３は、図１におけるＡ−Ａ断面図である。
図１に示すように、セルアレイ領域内に、複数の柱状部ＣＬと複数のビア８１が配置されている。複数の柱状部ＣＬは、図２および図３に示す積層体１００を貫通している。複数のビア８１も、後述するように積層体１００を貫通している。
図２において、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向およびＹ方向とし、これらＸ方向およびＹ方向の双方に対して直交する方向をＺ方向（積層方向）とする。他の図のＸ方向、Ｙ方向、およびＺ方向は、それぞれ、図２のＸ方向、Ｙ方向、およびＺ方向に対応する。
メモリセルアレイ１は、ソース層ＳＬと、ソース層ＳＬ上に設けられた積層体１００と、複数の柱状部ＣＬと、複数の分離部６１と、積層体１００の上方に設けられた複数のビット線ＢＬとを有する。
図３に示すように、基板１０とソース層ＳＬとの間に回路層１１が設けられている。回路層１１は、例えば金属配線である下層配線１２を含む。下層配線１２と基板１０との間、下層配線１２とソース層ＳＬとの間、および下層配線１２どうしの間には絶縁層１３が設けられている。ソース層ＳＬは、図示しないビアを通じて下層配線１２と接続されている。
基板１０は例えばシリコン基板である。基板１０の表面には、例えばＭＯＳＦＥＴ（metal-oxide-semiconductor field effect transistor）構造のトランジスタが形成されている。回路層１１および基板１０の表面に形成されたトランジスタは、メモリセルアレイ１のセンスアンプ回路やワード線ドライバ回路などの制御回路を構成する。
柱状部ＣＬは、積層体１００内をその積層方向（Ｚ方向）に延びる略円柱状に形成されている。複数の柱状部ＣＬは、例えば千鳥配列されている。または、複数の柱状部ＣＬは、Ｘ方向およびＹ方向に沿って正方格子配列されてもよい。
分離部６１は、Ｘ方向に延び、積層体１００をＹ方向に複数のブロック（またはフィンガー部）に分離している。分離部６１は、図３に示すように、スリット内に埋め込まれた絶縁膜である。
図２に示す複数のビット線ＢＬは、Ｙ方向に延びる例えば金属膜である。複数のビット線ＢＬは、Ｘ方向に互いに分離している。
柱状部ＣＬの後述する半導体ボディ２０の上端部は、図２に示すコンタクトＣｂおよびコンタクトＶ１を介してビット線ＢＬに接続されている。
図３に示すように、ソース層ＳＬは、金属を含む層１５と半導体層１６との積層膜である。金属を含む層１５は、絶縁層１３と半導体層１６との間に設けられている。金属を含む層１５は、例えば、タングステン層またはタングステンシリサイド層である。半導体層１６は、不純物（例えばリン）を含み、導電性をもつ多結晶シリコン層である。
金属を含む層（タングステン層）１５と、半導体層（多結晶シリコン層）１６との間に金属窒化膜（窒化チタン膜）が形成されてもよい。
ソース層ＳＬ上に積層体１００が設けられている。積層体１００は、基板１０の主面に対して垂直な方向（Ｚ方向）に積層された複数の電極層７０を有する。上下で隣り合う電極層７０の間に絶縁層（絶縁体）７２が設けられている。電極層７０の間の絶縁体は空隙であってもよい。最下層の電極層７０とソース層ＳＬとの間に絶縁層７２が設けられている。最上層の電極層７０上に絶縁層４１が設けられている。ソース層ＳＬは、電極層７０の１層の厚さよりも厚い。
電極層７０は金属層である。電極層７０は、例えば、タングステンを主成分として含むタングステン層、またはモリブデンを主成分として含むモリブデン層である。絶縁層７２は、例えば、酸化シリコンを主成分として含むシリコン酸化層である。
柱状部ＣＬは積層体１００内をその積層方向に延び、柱状部ＣＬの半導体ボディ２０の下端部はソース層ＳＬの半導体層１６に接している。
図４は、図３における一部分の拡大断面図である。
柱状部ＣＬは、メモリ膜３０と、半導体ボディ２０と、絶縁性のコア膜５０とを有する。メモリ３０は、トンネル絶縁膜３１と、電荷蓄積膜（電荷蓄積部）３２と、ブロック絶縁膜３３とを有する絶縁膜の積層膜である。
図３に示すように、半導体ボディ２０は、積層体１００内を積層方向に連続して延び、ソース層ＳＬに達するパイプ状に形成されている。コア膜５０は、パイプ状の半導体ボディ２０の内側に設けられている。メモリ膜３０は、積層体１００と半導体ボディ２０との間に設けられ、半導体ボディ２０を外周側から囲んでいる。
図４に示すように、トンネル絶縁膜３１は、半導体ボディ２０と電荷蓄積膜３２との間に設けられ、半導体ボディ２０に接している。電荷蓄積膜３２は、トンネル絶縁膜３１とブロック絶縁膜３３との間に設けられている。ブロック絶縁膜３３は、電荷蓄積膜３２と電極層７０との間に設けられている。
半導体ボディ２０、メモリ膜３０、および電極層７０は、メモリセルＭＣを構成する。メモリセルＭＣは、半導体ボディ２０の周囲を、メモリ膜３０を介して、電極層７０が囲んだ縦型トランジスタ構造を有する。
その縦型トランジスタ構造のメモリセルＭＣにおいて、半導体ボディ２０は例えばシリコンのチャネルボディであり、電極層７０はコントロールゲートとして機能する。電荷蓄積膜３２は半導体ボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。
実施形態の半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
メモリセルＭＣは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜３２は、絶縁性の膜中に電荷を捕獲するトラップサイトを多数有するものであって、例えば、シリコン窒化膜を含む。または、電荷蓄積膜３２は、まわりを絶縁体で囲まれた、導電性をもつ浮遊ゲートであってもよい。
トンネル絶縁膜３１は、半導体ボディ２０から電荷蓄積膜３２に電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷が半導体ボディ２０に放出される際に電位障壁となる。トンネル絶縁膜３１は、例えばシリコン酸化膜を含む。
ブロック絶縁膜３３は、電荷蓄積膜３２に蓄積された電荷が電極層７０へ放出されるのを防止する。また、ブロック絶縁膜３３は、電極層７０から柱状部ＣＬへの電荷のバックトンネリングを防止する。
ブロック絶縁膜３３は、第１ブロック膜３４と第２ブロック膜３５とを有する。第１ブロック膜３４は、例えばシリコン酸化膜である。第２ブロック膜３５は、シリコン酸化膜よりも誘電率の高い金属酸化膜である。この金属酸化膜として、例えば、アルミニウム酸化膜、ジルコニウム酸化膜、ハフニウム酸化膜を挙げることができる。
第１ブロック膜３４は、電荷蓄積膜３２と第２ブロック膜３５との間に設けられている。第２ブロック膜３５は、第１ブロック膜３４と電極層７０との間に設けられている。
トンネル絶縁膜３１、電荷蓄積膜３２、および第１ブロック膜３４は、積層体１００の積層方向に連続して延びている。第２ブロック膜３５は、電極層７０と絶縁層７２との間にも設けられている。第２ブロック膜３５は、積層体１００の積層方向に連続せず、分離している。
または、電極層７０と絶縁層７２との間に第２ブロック膜３５を形成せずに、第２ブロック膜３５を積層方向に沿って連続して形成してもよい。または、ブロック絶縁膜３３は、積層方向に沿って連続する単層膜であってもよい。
図２に示すように、積層体１００の上層部にはドレイン側選択トランジスタＳＴＤが設けられている。積層体１００の下層部にはソース側選択トランジスタＳＴＳが設けられている。
ドレイン側選択トランジスタＳＴＤは、上層側の少なくとも１層の電極層７０をドレイン側選択ゲートとしてもつ縦型トランジスタであり、ソース側選択トランジスタＳＴＳは、下層側の少なくとも１層の電極層７０をソース側選択ゲートとしてもつ縦型トランジスタである。
半導体ボディ２０のドレイン側選択ゲートに対向する部分はチャネルとして機能し、そのチャネルとドレイン側選択ゲートとの間のメモリ膜３０はドレイン側選択トランジスタＳＴＤのゲート絶縁膜として機能する。
半導体ボディ２０のソース側選択ゲートに対向する部分はチャネルとして機能し、そのチャネルとソース側選択ゲートとの間のメモリ膜３０はソース側選択トランジスタＳＴＳのゲート絶縁膜として機能する。
図３に示すように、ドレイン側選択ゲートとして機能する電極層７０は、分離部６１に加えてさらに分離部６２によってもＹ方向に分離している。図１に示すように、分離部６２は、分離部６１と平行にＸ方向に延びている。
半導体ボディ２０を通じて直列接続された複数のドレイン側選択トランジスタＳＴＤが設けられてもよく、半導体ボディ２０を通じて直列接続された複数のソース側選択トランジスタＳＴＳが設けられてもよい。複数のドレイン側選択トランジスタＳＴＤの複数のドレイン側選択ゲートには同じゲート電位が与えられ、複数のソース側選択トランジスタＳＴＳの複数のソース側選択ゲートには同じゲート電位が与えられる。
ドレイン側選択トランジスタＳＴＤとソース側選択トランジスタＳＴＳとの間に、複数のメモリセルＭＣが設けられている。複数のメモリセルＭＣ、ドレイン側選択トランジスタＳＴＤ、およびソース側選択トランジスタＳＴＳは、柱状部ＣＬの半導体ボディ２０を通じて直列接続され、１つのメモリストリングを構成する。このメモリストリングが、ＸＹ面に対して平行な面方向に例えば千鳥配置され、複数のメモリセルＭＣがＸ方向、Ｙ方向およびＺ方向に３次元的に設けられている。
次に、ビア８１について説明する。
図５は、図１におけるＢ−Ｂ断面図である。
図６（ａ）は、図５におけるＣ−Ｃ断面図である。
図６（ｂ）は、図５におけるＤ−Ｄ断面図である。
図１に示すセルアレイ領域の一部領域には複数の柱状部ＣＬが配置されずに、複数のビア８１が配置されている。さらに、複数のビア８１のまわりには複数の柱状部ＨＲが配置されている。柱状部ＨＲは、積層体１００を貫通し、柱状部ＣＬと同様の構造であるが、ビット線ＢＬは接続されていない。または、柱状部ＨＲは絶縁膜の柱である。
図５および図６に示すように、ビア８１は、略円柱状に形成され、積層体１００、ソース層ＳＬ、およびソース層ＳＬ直下の絶縁層１３を貫通し、下層配線１２に達している。ビア８１の下端部が下層配線１２に接している。ビア８１は、導電性を有し、例えば金属ビアである。
積層体１００の上に絶縁層４２が設けられ、その絶縁層４２上に例えば金属配線である上層配線１８が設けられている。上層配線１８のまわりには絶縁層４３が設けられている。ビア８１の上端と上層配線１８との間には、絶縁層４２を貫通するビア８２が設けられている。上層配線１８と下層配線１２は、ビア８２およびビア８１を通じて電気的に接続されている。
略円柱状のビア８１の側面には、ビア８１を囲むように絶縁膜６３が設けられている。絶縁膜６３は、ビア８１の側面と電極層７０との間、ビア８１の側面と絶縁層７２との間、およびビア８１の側面とソース層ＳＬとの間に設けられている。
図６（ａ）に示すように、電極層７０は絶縁膜６３を介してビア８１のまわりを囲んでいる。図６（ｂ）に示すように、絶縁層７２は絶縁膜６３を介してビア８１のまわりを囲んでいる。ソース層ＳＬも絶縁膜６３を介してビア８１のまわりを囲んでいる。
電極層７０におけるビア８１の側面に対向する端面７０ａは、絶縁層７２におけるビア８１の側面に対向する端面７２ａよりも、ビア８１から離れるようにビア８１の直径方向に後退している。ソース層ＳＬにおけるビア８１の側面に対向する端面１５ａ、１６ａも、絶縁層７２の端面７２ａよりも、ビア８１から離れるようにビア８１の直径方向に後退している。
電極層７０の端面７０ａとビア８１の側面との間の、ビア８１の直径方向に沿った距離ｄ１は、絶縁層７２の端面７２ａとビア８１の側面との間の前記直径方向に沿った距離ｄ２よりも大きい。
ソース層ＳＬの端面１５ａ、１６ａとビア８１の側面との間の前記直径方向に沿った距離も、絶縁層７２の端面７２ａとビア８１の側面との間の前記直径方向に沿った距離ｄ２よりも大きい。
電極層７０の端面７０ａとビア８１の側面との間の絶縁膜６３の、ビア８１の直径方向に沿った厚さ（上記距離ｄ１に相当）は、絶縁層７２の端面７２ａとビア８１の側面との間の絶縁膜６３の前記直径方向に沿った厚さ（上記距離ｄ２に相当）よりも厚い。
ソース層ＳＬの端面１５ａ、１６ａとビア８１の側面との間の絶縁膜６３の前記直径方向に沿った厚さも、絶縁層７２の端面７２ａとビア８１の側面との間の絶縁膜６３の前記直径方向に沿った厚さよりも厚い。
図５に示すように、ビア８１の側面およびボトムの位置は、下層配線１２の配線幅内に収まり、下層配線１２の幅方向の端１２ａよりも外側にはみ出していない。電極層７０の端面７０ａは、ビア８１の直径方向に関して、下層配線１２の端１２ａよりも外側に位置する。ソース層ＳＬの端面１５ａ、１６ａも、ビア８１の直径方向に関して、下層配線１２の端１２ａよりも外側に位置する。
図６（ａ）に示すように、ビア８１のまわりを囲む電極層７０の端面７０ａ間の距離（ビア８１の直径方向に沿った距離Ｄ１）は、ビア８１と電極層７０との間の絶縁膜６３の外径に対応する。その距離（外径）Ｄ１は、下層配線１２の配線幅Ｗよりも大きい。
図５に示すように、積層体１００は、絶縁膜６３と絶縁層７２とが積層体１００の積層方向に交互に繰り返された部分を有する。
次に、実施形態の半導体装置の製造方法について説明する。
まず、図７〜図１５を参照して、図３に表される断面構造部に対するプロセスについて説明する。
図７に示すように、基板１０上に下層配線１２を含む回路層１１が形成され、その回路層１１上にソース層ＳＬが形成される。回路層１１の絶縁層１３上に、金属を含む層１５が形成され、その金属を含む層１５上に半導体層１６が形成される。
ソース層ＳＬ上に、第２層としての絶縁層７２と、第１層としての犠牲層７１とが交互に積層される。絶縁層７２と犠牲層７１とを交互に積層する工程が繰り返され、ソース層ＳＬ上に、複数の犠牲層７１と複数の絶縁層７２とを有する積層体１００が形成される。最上層の犠牲層７１上に絶縁層４１が形成される。例えば、犠牲層７１はシリコン窒化層であり、絶縁層７２はシリコン酸化層である。
積層体１００には、図８に示すように、複数のメモリホールＭＨが形成される。メモリホールＭＨは、図示しないマスク層を用いたＲＩＥ（reactive ion etching）法で形成される。メモリホールＭＨは、積層体１００を貫通し、ソース層ＳＬの半導体層１６に達する。
メモリホールＭＨ内には、図９に示すように、積層膜３０ａが形成される。積層膜３０ａは、メモリホールＭＨの側面およびボトムに沿ってコンフォーマルに形成される。積層膜３０ａは、例えば、図４に示すメモリ膜３０のうち、トンネル絶縁膜３１、電荷蓄積膜３２、および第１ブロック膜３４を含む。メモリホールＭＨ内に、第１ブロック膜３４、電荷蓄積膜３２、およびトンネル絶縁膜３１が順に形成される。
積層膜３０ａの内側には、カバーシリコン膜２０ａが形成される。カバーシリコン膜２０ａは、メモリホールＭＨの側面およびボトムに沿ってコンフォーマルに形成される。
そして、図１０に示すように、絶縁層４１上にマスク層１５０が形成され、ＲＩＥ法により、メモリホールＭＨのボトムに堆積したカバーシリコン膜２０ａおよび積層膜３０ａが除去される。このＲＩＥのとき、メモリホールＭＨの側面に形成された積層膜３０ａは、カバーシリコン膜２０ａで覆われて保護され、ＲＩＥのダメージを受けない。
マスク層１５０を除去した後、図１１に示すように、メモリホールＭＨ内にシリコンボディ膜２０ｂが形成される。シリコンボディ膜２０ｂは、カバーシリコン膜２０ａの側面、およびメモリホールＭＨのボトムに露出する半導体層１６上に形成される。シリコンボディ２０ｂ膜の下端部は、半導体層１６に接する。
カバーシリコン膜２０ａおよびシリコンボディ膜２０ｂは、例えばアモルファスシリコン膜として形成された後、熱処理により多結晶シリコン膜に結晶化される。
シリコンボディ膜２０ｂの内側には、コア膜５０が形成される。積層膜３０ａ、半導体ボディ２０、およびコア膜５０を含む複数の柱状部ＣＬが、積層体１００内に形成される。
例えば柱状部ＣＬと同じ膜の積層構造の柱状部ＨＲも柱状部ＣＬと同時に形成することができる。この後、柱状部ＣＬや柱状部ＨＲの形成に当って絶縁層４１上に堆積した膜は、chemical mechanical polishing（ＣＭＰ）またはエッチバックにより除去される。
柱状部ＣＬを形成した後、図１２に示すように、後の工程で、ドレイン側選択ゲートとして機能する電極層７０に置換される少なくとも最上層の犠牲層７１を分離する分離部６２が形成される。
その後、図１３に示すように、図示しないマスク層を用いたＲＩＥ法により、積層体１００に複数のスリットＳＴを形成する。スリットＳＴは、積層体１００を貫通し、ソース層ＳＬに達する。スリットＳＴはＸ方向に延び、積層体１００をＹ方向に複数のブロックに分離する。
次に、スリットＳＴを通じて供給されるエッチング液またはエッチングガスにより、犠牲層７１を除去する。例えば、燐酸を含むエッチング液を用いて、シリコン窒化層である犠牲層７１を除去する。
犠牲層７１が除去され、図１４に示すように、上下で隣接する絶縁層７２の間に空隙７５が形成される。空隙７５は、最上層の絶縁層７２と絶縁層４１との間にも形成される。
複数の柱状部ＣＬ、ＨＲが配置された領域の複数の絶縁層７２は、複数の柱状部ＣＬ、ＨＲの側面を囲むように、柱状部ＣＬ、ＨＲの側面に接している。複数の絶縁層７２は、このような複数の柱状部ＣＬ、ＨＲとの物理的結合によって支えられ、絶縁層７２間の空隙７５が保たれる。
空隙７５には、図４に示す第２ブロック膜３５を介して、図１５に示すように電極層７０が形成される。例えばＣＶＤ法により、第２ブロック膜３５および電極層７０が形成される。スリットＳＴを通じてソースガスが空隙７５に供給される。スリットＳＴの側面に形成された電極層７０は除去される。
その後、スリットＳＴ内に絶縁膜が埋め込まれ、図３に示す分離部６１が形成される。
次に、図１６〜図２１を参照して、図５に表される断面構造部に対するプロセスについて説明する。
ビア８１が配置される領域においても、図１６に示すように、基板１０上に、回路層１１、ソース層ＳＬ、および積層体１００が順に形成される。
そして、柱状部ＣＬを形成する前、または柱状部ＣＬを形成した後、図１７に示すように、ホール８０が形成される。
ホール８０は、積層体１００、ソース層ＳＬ、およびソース層ＳＬ直下の絶縁層１３を貫通して、下層配線１２に達する。ホール８０は、図示しないマスク層を用いたＲＩＥ法で形成される。積層体１００の犠牲層７１は、まだ電極層７０に置換されていない。
ホール８０の直径は下層配線１２の配線幅よりも小さく、ホール８０は下層配線１２の端１２ａよりも外側にはみ出さない。
例えばシリコン層である半導体層１６をストッパーにして、複数の犠牲層７１および複数の絶縁層７２を同じエッチングガスを用いて連続してエッチングする。次に、金属を含む１５をストッパーにして、半導体層１６をエッチングする。次に、絶縁層１３をストッパーにして金属を含む層１５をエッチングする。そして、下層配線１２をストッパーにして、絶縁層１３をエッチングする。
犠牲層７１の端面７１ａ、絶縁層７２の端面７２ａ、半導体層１６の端面１６ａ、および金属を含む層１５の端面１５ａは、それぞれ、ホール８０を囲むようにホール８０の周方向に連続し、ホール８０に露出する。
そして、犠牲層７１の端面７１ａを、ホール８０に露出する図１７に示す第１位置よりも、ホール８０の直径方向にホール８０から離れた図１８に示す第２位置に位置させる。
薬液処理やＣＤＥ（Chemical Dry Etching）などの等方性エッチングで犠牲層７１の端面７１ａを第２位置に後退させる。例えば、シリコン窒化層である犠牲層７１の端面７１ａを、燐酸を含むエッチング液を用いてエッチングして、第２位置に後退させる。
半導体層１６の端面１６ａ、および金属を含む層１５の端面１５ａも、それぞれ、等方性エッチングにより図１７に示す第１位置から、図１８に示す第２位置に後退させる。
犠牲層７１の端面７１ａ、半導体層１６の端面１６ａ、および金属を含む層１５の端面１５ａは、絶縁層４１のホール８０側の端面４１ａ、絶縁層７２のホール８０側の端面７２ａ、および絶縁層１３のホール８０側の端面１３ａよりも、ホール８０の直径方向に後退する。
後退した犠牲層７１の端面７１ａ、半導体層１６の端面１６ａ、および金属を含む層１５の端面１５ａの一部分（図１８に表された断面における両側部分）は、ホール８０の直径方向に関して、下層配線１２の配線幅方向における端１２ａよりも外側に位置する。
犠牲層７１の端面７１ａの後退により、絶縁層４１と絶縁層７２との間、および上下で隣り合う絶縁層７２どうしの間に空隙７９が形成される。ソース層ＳＬの端面（半導体層１６の端面１６ａおよび金属を含む層１５の端面１５ａ）の後退により、最下層の絶縁層７２と絶縁層１３との間に空隙７７が形成される。
ホール８０内には図１９に示すように絶縁膜６３が形成される。例えばＣＶＤ法またはＡＬＤ（atomic layer deposition）法により、絶縁膜６３がホール８０の側面およびボトムに沿ってコンフォーマルに形成される。絶縁膜６３は、犠牲層７１の端面７１ａの後退により形成された空隙７９、およびソース層ＳＬの端面の後退により形成された空隙７７にも形成される。
絶縁膜６３は、犠牲層７１とは異なる材料の膜であり、例えばシリコン酸化膜である。
ホール８０内における絶縁膜６３の内側には空洞（ホール８０の一部）が残される。そして、例えばＲＩＥ法により、ホール８０のボトムに形成された絶縁膜６３を除去する。図２０に示すように、ホール８０のボトムに下層配線１２が露出する。
その後、ホール８０内に、図２１に示すようにビア８１を形成する。ホール８０内に例えば金属材料を埋め込む。ビア８１の下端部は下層配線１２に接する。
その後、前述した図１３〜図１５に示すように、スリットＳＴの形成、およびスリットＳＴを通じた犠牲層７１の電極層７０への置換が行われる。
さらに、図５に示すように、絶縁層４１上に絶縁層４２を形成し、その絶縁層４２内にビア８１の上端に接するビア８２を形成する。その後、絶縁層４２上に絶縁層４３を形成し、その絶縁層４３内にビア８２の上端に接する上層配線１８を形成する。
実施形態によれば、下層配線１２および下層配線１２に接続するビア８１をセルアレイ領域の周辺にではなく、セルアレイ領域内に配置することで、チップ面積の縮小が可能となる。また、メモリセルアレイ１と制御回路との間の配線長の短縮が可能となり、動作速度の向上が可能となる。
導電層（電極層７０、ソース層ＳＬ）とビア８１との間には、導電層とビア８１との間の耐圧確保に十分な距離（図５、図６（ａ）に示す距離ｄ１）が求められる。比較例として、ビア８１の直径に（２×ｄ１）の幅を加えた直径のホールを形成することが考えられる。下層配線１２はホールを形成するときのエッチングストッパーとして機能し、下層配線１２からはみ出した領域でエッチングが進まないように、下層配線１２の配線幅はホールの直径よりも大きくする。導電層とビア８１との間の耐圧を確保するための距離ｄ１が増加すると、上記比較例においてはホールの直径も大きくなり、下層配線幅も大きくなる。これは、下層配線の配置スペースの増大をまねき、チップ面積の増大をまねき得る。
実施形態によれば、ビア８１の直径に（２×ｄ１）の幅を加えた直径（図６（ａ）におけるＤ１）よりも小さい直径（図６（ｂ）におけるＤ２）のホール８０を形成するので、下層配線１２の幅も縮小できる。これは、チップ面積の縮小を可能にする。
ホール８０の直径を小さくしても、ホール８０を形成した後、前述した図１８に示すように、電極層７０に置換される犠牲層７１の端面７１ａ、およびソース層ＳＬの端面１５ａ、１６ａを、ホール８０の直径方向に後退させるので、導電層（電極層７０、ソース層ＳＬ）とビア８１との間の耐圧を確保できる。
導電層の後退量、すなわち導電層とビア８１との間の絶縁膜６３の厚さ（ビア８１の直径方向に沿った厚さ）は、少なくとも導電層とビア８１との間に十分な耐圧が確保できる厚さに設定される。
また、犠牲層７１を除去するときに絶縁膜６３が多少エッチングされても上記耐圧確保に十分な膜厚の絶縁膜６３を残すことができるよう、導電層の後退量を設定することができる。
また、導電層の後退量の増大は、犠牲層７１が除去され空隙７５が形成された積層体１００におけるビア８１の周辺部分に、たわみに対する高い強度を与える。
図２２は、犠牲層７１のホール８０側の端部をエッチングではなく酸化することによって、犠牲層７１の端面７１ａを、ホール８０に露出する図１７に示す第１位置から、ホール８０の直径方向にホール８０から離れた第２位置に位置させた例を示す。
例えば酸化性雰囲気中で、シリコン窒化層である犠牲層７１のホール８０側の端部を酸化し、その端部に絶縁膜（シリコン酸化膜）６４を形成する。絶縁膜６４が犠牲層７１の端面７１ａとホール８０との間に形成され、犠牲層７１の端面７１ａは図１７に示す第１位置よりもホール８０の直径方向にホール８０から離れた第２位置に位置する。
また、シリコン層である半導体層１６のホール８０側の端部を例えば濃硝酸を用いて酸化して、その端部に絶縁膜（シリコン酸化膜）６５を形成することもできる。絶縁膜６５が半導体層１６の端面１６ａとホール８０との間に形成され、半導体層１６の端面１６ａは図１７に示す第１位置よりもホール８０の直径方向にホール８０から離れた第２位置に位置する。
また、金属を含む層１５のホール８０側の端部を酸化して、その端部に絶縁膜（金属酸化膜）６６を形成することもできる。絶縁膜６６が金属を含む層１５の端面１５ａとホール８０との間に形成され、金属を含む層１５の端面１５ａは図１７に示す第１位置よりもホール８０の直径方向にホール８０から離れた第２位置に位置する。
図２２の工程の後、図１９に示すようにホール８０の側面およびボトムに沿って絶縁膜６３が形成され、以降前述した図２０以降の工程が続けられる。
図２３は、セルアレイ領域の他の例を示す模式平面図である。
図２４は、図２３におけるＥ−Ｅ断面図である。
図２５は、図２３におけるＦ−Ｆ断面図である。
図２４に示す構造は、ソース層ＳＬと積層体１００との間に導電層７８が設けられている点で、前述した図３に示す構造と異なる。ソース層ＳＬの半導体層１６上に絶縁層４４が設けられ、その絶縁層４４上に導電層７８が設けられている。導電層７８上に絶縁層７２が設けられ、その絶縁層７２上に最下層の電極層７０が設けられている。その他の構成は図３と同様である。
柱状部ＣＬは、積層体１００、導電層７８、および絶縁層４４を貫通している。柱状部ＣＬの半導体ボディ２０は、導電層７８より下方で、ソース層ＳＬの半導体層１６に接している。分離部６１は、積層体１００および導電層７８をＹ方向に複数のブロックに分離している。
導電層７８の厚さは、電極層７０の１層の厚さ、および絶縁層７２の１層の厚さよりも厚い。導電層７８は、例えば不純物がドープされた多結晶シリコン層である。導電層７８は、ソース側選択トランジスタＳＴＳのソース側選択ゲートＳＧＳとして機能する。下層側の電極層７０は、ソース側選択ゲートとしてではなく、メモリセルＭＣのコントロールゲートとして用いることができる。
また、導電層７８は、積層体１００にホールやスリットを形成するエッチングのときのストッパー層として機能する。
図２５に示すように、導電性のビア８５が積層体１００を貫通している。ソース層ＳＬにおけるビア８５の下方の部分は、絶縁膜１４によってソース層ＳＬと分離された下層配線８７となっている。下層配線８７は、ソース層ＳＬと同様に、金属を含む層１５と半導体層１６との積層構造を有する。
ビア８５は、積層体１００、導電層７８、絶縁層４４、および下層配線８７の半導体層１６を貫通して、下層配線８７の金属を含む層１５に達している。ビア８５の下端面は金属を含む層１５に接している。ビア８５の下端部の側面は半導体層１６に接している。
下層配線８７の下に下層配線１２が位置している。下層配線８７と下層配線１２との間に、下層配線８７と下層配線１２を接続するビア８６が設けられている。上層配線１８と下層配線１２は、ビア８２、ビア８５、下層配線８７、およびビア８６を通じて電気的に接続されている。
ビア８５の側面と積層体１００との間、およびビア８５の側面と導電層７８との間には、絶縁膜９１が設けられている。絶縁膜９１は、電極層７０とビア８５との間の耐圧、および導電層７８とビア８５との間の耐圧の確保に十分な膜厚をもつ。
図２３に示すように、絶縁膜９１は、円柱状のビア８５のまわりを囲んでいる。また、複数のビア８５は図２３に示すセルアレイ領域内において、Ｘ方向に延びる分離部６１のライン上に重なって配置されている。ビア８５の直径は、分離部６１の幅よりも大きい。
ビア８５を形成するためのホール、および分離部６１を形成するためのスリットＳＴは、同時に形成される。
以下、図２６〜図３４を参照して、ビア８５および分離部６１の形成方法について説明する。
図２６（ｂ）、図２７（ｂ）、図２８（ｂ）、図２９（ｂ）、図３０（ｂ）、図３１（ｂ）、図３２（ｂ）、図３３（ｂ）および図３４（ｂ）は、図２３におけるＦ−Ｆ断面部の工程断面図である。
図２６（ａ）、図２７（ａ）、図２８（ａ）、図２９（ａ）、図３０（ａ）、図３１（ａ）、図３２（ａ）、図３３（ａ）および図３４（ａ）は、図２３におけるＧ−Ｇ断面部の工程断面図である。
これら各図において、基板１０の図示は省略している。
図２６（ａ）および（ｂ）に示す各層が順に形成される。ビア８５が形成される部分においては、図２６（ｂ）に示すように、下層配線１２上にビア８６を形成した後、ソース層ＳＬを積層し、ビア８６上のソース層ＳＬを絶縁膜１４によって分離し、下層配線１２とビア８６を介して接続された下層配線８７を形成する。
図３５（ａ）は、下層配線８７の横断面を表す。絶縁膜１４は、例えば円柱状の下層配線８７のまわりを囲んでいる。
下層配線８７およびソース層ＳＬ上には絶縁層４４を介して、導電層７８が形成される。その導電層７８上に、複数の犠牲層７１と複数の絶縁層７２を含む積層体１００が形成される。
この後、前述した実施形態と同様、積層体１００に複数の柱状部ＣＬ、ＨＲが形成される。柱状部ＣＬの半導体ボディ２０の下端部は、ソース層ＳＬの半導体層１６に接する。
この後、図２７（ａ）に示すように、積層体１００にスリットＳＴが形成される。このスリットＳＴを形成するときに同時に図２７（ｂ）に示す第１ホール８４も形成される。
複数のスリットＳＴ、および複数の第１ホール８４が、図示しないマスク層を用いた同じＲＩＥ工程で同時に形成される。スリットＳＴおよび第１ホール８４は、ともに積層体１００を貫通して、導電層７８に達する。導電層７８をストッパーにして、複数の犠牲層７１および複数の絶縁層７２が、同じガスを用いたＲＩＥ法により連続してエッチングされる。
図２３に示すように、複数の第１ホール８４が、Ｘ方向に延びるスリットＳＴのライン上に重なって配置される。
第１ホール８４の直径は、スリットＳＴの幅よりも大きい。そのため、第１ホール８４の方がスリットＳＴよりもエッチングの進行が速くなる傾向にあるが、厚い導電層７８によってスリットＳＴと第１ホール８４との間のエッチングレート差（ボトム位置のばらつき）が吸収される。さらに、複数の第１ホール８４間のエッチングレート差（ボトム位置のばらつき）も厚い導電層７８によって吸収される。導電層７８よりも下に突き抜けてしまう第１ホール８４を生じさせることなく、複数の第１ホール８４のボトムおよび複数のスリットＳＴのボトムを確実に導電層７８内に位置させることができる。
次に、絶縁層（例えばシリコン酸化層）４４をストッパーにして、スリットＳＴのボトム下に残った導電層７８、および第１ホール８４のボトム下に残った導電層７８をＲＩＥ法で同時にエッチングする。
図２８（ａ）および（ｂ）に示すように、スリットＳＴのボトムおよび第１ホール８４のボトムに、例えばシリコン酸化層である絶縁層４４が露出する。
この後、スリットＳＴおよび第１ホール８４を通じたエッチングにより、犠牲層７１を除去する。例えば、シリコン窒化層である犠牲層７１を、燐酸を含むエッチング液を用いて除去する。
図２９（ａ）および（ｂ）に示すように、上下で隣り合う絶縁層７２どうしの間、および最上層の絶縁層７２と絶縁層４１との間に空隙７５が形成される。このとき、複数の絶縁層７２は、すでに形成された柱状部ＣＬ、ＨＲによって支えられ、空隙７５が保たれる。
空隙７５には、図３０（ａ）および（ｂ）に示すように、電極層７０が形成される。電極層７０のソースガスが、スリットＳＴおよび第１ホール８４を通じて空隙７５に供給される。
その後、スリットＳＴ内および第１ホール８４内に、例えばＣＶＤ法で絶縁膜を形成する。図３１（ｂ）に示すように、第１ホール８４の側面およびボトムに、それら側面およびボトムに沿ってコンフォーマルに絶縁膜９１が形成される。第１ホール８４内における絶縁膜９１の内側には、空洞（第１ホール８４の一部）が残る。
スリットＳＴの幅は、第１ホール８４の直径よりも小さいため、図３１（ａ）に示すように、スリットＳＴ内は絶縁膜６１で埋まる。なお、絶縁膜６１および絶縁膜９１は、異なる符号で表されているが、同じ工程で同時に形成される同じ材料（例えば酸化シリコン）の膜である。
その後、下層配線８７の半導体層１６をストッパーにしたＲＩＥ法により、第１ホール８４のボトムの絶縁膜９１およびその下の絶縁層４４をエッチングする。図３２（ｂ）に示すように、第１ホール８４のボトムに半導体層１６が露出する。
このとき、絶縁層４１上に堆積した絶縁膜６１、９１は薄くなる、または消失する。図３２（ａ）に示すように、スリットＳＴ内の絶縁膜６１は残る。
そして、第１ホール８４のボトムに露出した半導体層１６を、金属を含む層１５をストッパーにしたＲＩＥ法によりエッチングする。
第１ホール８４の下の絶縁層４４および半導体層１６の除去により、図３３（ｂ）に示すように、第１ホール８４の下に、第１ホール８４よりも直径の小さい第２ホール８３が形成される。第２ホール８３は第１ホール８４につながり、第２ホール８３のボトムに、下層配線８７の金属を含む層１５が露出する。
第２ホール８３の直径は、下層配線８７の平面サイズ（直径または幅）よりも小さい。第２ホール８３の側面は、下層配線８７の端よりも外側にはみ出していない。
そして、第１ホール８４内および第２ホール８３内に、図３４（ｂ）に示すように、ビア８５を形成する。例えば金属材料が第１ホール８４内および第２ホール８３内に埋め込まれる。
その後、図２５に示すように、絶縁層４１上に絶縁層４２を形成し、その絶縁層４２内にビア８５の上端に接するビア８２を形成する。その後、絶縁層４２上に絶縁層４３を形成し、その絶縁層４３内にビア８２の上端に接する上層配線１８を形成する。
図３６〜図３８は、図２３におけるＦ−Ｆ断面部の他の例の工程断面図を表す。
図３６に示すように、第１ホール８４と下層配線１２との間には、ソース層ＳＬが設けられていない。ソース層ＳＬが形成されたレイヤーにおいて、第１ホール８４と下層配線１２との間には絶縁層１８が設けられている。
図３５（ｂ）は、絶縁層１８の横断面を表す。第１ホール８４と下層配線１２との間で、ソース層ＳＬが例えば円形状に除去されている。
前述した図３１（ｂ）に示す工程まで同様に進められ、図３６に示すように、第１ホール８４の側面およびボトムに絶縁膜９１が形成される。
そして、金属配線である下層配線１２をストッパーにしたＲＩＥ法により、第１ホール８４のボトムの絶縁膜９１、およびその下の絶縁層４４、１８、１３をエッチングする。絶縁膜９１および絶縁層４４、１８、１３は、例えばシリコン酸化膜である。
図３７に示すように、第１ホール８４の下に、第１ホール８４よりも直径の小さい第２ホール８３が形成される。第２ホール８３は第１ホール８４につながり、第２ホール８３のボトムに、下層配線１２が露出する。
第２ホール８３の直径は、下層配線１２の平面サイズ（幅）よりも小さい。第２ホール８３の側面は、下層配線１２の端よりも外側にはみ出していない。
第２ホール８３を形成するエッチングのとき、積層体１００上に堆積した絶縁膜９１上にマスク層１５１を形成しておく。例えばカバレッジの悪い成膜法で、カーボン系材料のマスク層１５１を、第１ホール８４を閉塞せずに形成することができる。図３１（ａ）に示す部分も含む積層体１００の全面にマスク層１５１が形成される。
第１ホール８４のボトムの絶縁膜９１および絶縁層４４、１８、１３のトータルの厚さが、積層体１００上に堆積した絶縁膜９１の厚さより著しく厚くても、マスク層１５１によって、積層体１００のエッチングを防ぐことができる。
そして、第１ホール８４内および第２ホール８３内に、図３８に示すように、ビア８５を形成する。例えば金属材料が第１ホール８４内および第２ホール８３内に埋め込まれる。ビア８５の下端部は下層配線１２に接する。
以上説明した第１ホール８４は、ビア８５の直径に、絶縁膜９１の膜厚（ビア８５の直径方向の厚さ）の２倍の幅を加えた直径をもつ。絶縁膜９１は、ビア８５と導電層（電極層７０、導電層７８）との間の耐圧確保に十分な膜厚をもつ。
上記耐圧確保に求められる絶縁膜９１の膜厚が増大し、第１ホール８４の直径が増大しても、第１ホール８４は下層配線８７または下層配線１２に達しないため、下層配線８７または下層配線１２の平面サイズを第１ホール８４の直径よりも大きくしなくてもよい。第１ホール８４を形成するエッチングを厚い導電層（ストッパー層）７８で確実に停止でき、第１ホール８４は下層配線８７または下層配線１２のレイヤーまで突き抜けない。
そして、第１ホール８４内に絶縁膜９１を形成した後、第１ホール８４のボトムの下方に第１ホール８４よりも直径が小さい第２ホール８３を形成する。積層体１００を貫通するビア８５のためのホールを、２段階に分けて形成することで、ビア８５と導電層（電極層７０、導電層７８）との間の耐圧距離を確保しつつ、下層配線８７または下層配線１２の平面サイズの縮小が可能になる。これは、チップ面積の縮小を可能にする。
図３９は、セルアレイ領域のさらに他の例を示す模式平面図である。
図３９に示すように、複数のビア８５（第１ホール８４）は、Ｘ方向に延びる分離部６２のライン上に重ねて配置してもよい。分離部６２を形成した後に、分離部６２ごと積層体１００をエッチングして、第１ホール８４が形成される。この場合も、スリットＳＴと第１ホール８４を同時に形成することができる。
前述した図１８に示す例では、犠牲層７１を電極層７０に置換する前に、犠牲層７１の端面７１ａをホール８０の直径方向に後退させたが、犠牲層７１を電極層７０に置換した後に電極層７０の端面をホール８０の直径方向に後退させてもよい。
以下、図４０〜図４２を参照して、電極層７０の端面を後退させるプロセスについて説明する。
複数の犠牲層７１および複数の絶縁層７２を含む積層体１００に、柱状部ＣＬ、ＨＲを形成した後、スリットＳＴとホール８０を同時に形成する。ホール８０の直径は、スリットＳＴの幅よりも大きい。
図２３に示すホール８４（ビア８５）と同様に、複数のホール８０（ビア８１）は、Ｘ方向に延びるスリットＳＴ（分離部６１）のライン上に重ねて配置することができる。または、図３９に示すホール８４（ビア８５）と同様に、複数のホール８０（ビア８１）は、Ｘ方向に延びる分離部６２のライン上に重ねて配置することができる。
その後、図４０（ａ）および（ｂ）に示すように、それらスリットＳＴとホール８０を通じて犠牲層７１を電極層７０に置換する。
そして、電極層７０のホール８０側の端面７０ａを、図４１（ｂ）に示すように、ホール８０の直径方向にホール８０から離れるように後退させる。ソース層ＳＬの端面１５ａ、１６ａも後退させる。
このとき、図４１（ａ）に示すように、電極層７０のスリットＳＴ側の端面７０ａも、スリットＳＴの幅方向にスリットＳＴから離れるように後退する。ソース層ＳＬのスリットＳＴ側の端面１５ａ、１６ａも、スリットＳＴの幅方向にスリットＳＴから離れるように後退する。
そして、図４２（ｂ）に示すように、ホール８０の側面およびボトムに、それら側面およびボトムに沿って絶縁膜６３を形成する。絶縁膜６３は、電極層７０の端面７０ａの後退で形成された空隙７９、およびソース層ＳＬの端面１５ａ、１６ａの後退で形成された空隙７７にも形成される。
このとき、図４２（ａ）に示すように、スリットＳＴ内にも絶縁膜６１が形成される。スリットＳＴの幅はホール８０の直径よりも小さいため、スリットＳＴ内は絶縁膜６１で埋まる。電極層７０およびソース層ＳＬの後退で形成された、スリットＳＴの側方の空隙７９、７７にも絶縁膜６１は形成される。
その後、図４２（ｂ）に示すホール８０のボトムの絶縁膜６３を除去した後、ホール８０内に、下層配線１２に接するビア８１が形成される。
なお、図４０（ａ）および（ｂ）の工程の後、電極層７０の端面７０ａをエッチングで後退させる代わりに、電極層７０のホール８０側の端部および電極層７０のスリットＳＴ側の端部を酸化処理で絶縁膜にしてもよい。ソース層ＳＬのホール８０側の端部およびソース層ＳＬのスリットＳＴ側の端部も酸化処理で絶縁膜にしてもよい。
図４３（ａ）および（ｂ）は、図５における一部分の拡大断面図である。
エッチングによる犠牲層７１の端面７１ａまたは電極層７０の端面７０ａの第２位置への後退量、その後退によって生じた空隙７９の容積、絶縁膜６３の膜厚などによっては、絶縁膜６３におけるビア８１側の内周面にくぼみ６３ａが形成されることがある。
くぼみ６３ａは、電極層７０の端面７０ａに対向する位置で、端面７０ａに向かう方向にくぼんでいる。ビア８１の外周面を囲む絶縁膜６３において、電極層７０に対向する部分の内径は、絶縁層７２に対向する部分の内径よりも大きくなる。
また、犠牲層７１の端面７１ａ（または電極層７０の端面７０ａ）を後退させるエッチング、犠牲層７１を除去するときのエッチング、犠牲層７０の端部（または電極層７０の端部）の酸化の条件によっては、電極層７０の端面７０ａ（電極層７０と絶縁膜６３との境界）が膜厚方向に沿ったストレート形状にならない場合がある。
図４３（ａ）は、電極層７０の端面７０ａの膜厚方向の中央部が膜厚方向の端よりも、絶縁膜６３から離れる方向に引っ込んだ形状の例を表す。
図４３（ｂ）は、電極層７０の端面７０ａの膜厚方向の中央部が膜厚方向の端よりも、絶縁膜６３側に突出した形状の例を表す。
上記実施形態では、第１層７１としてシリコン窒化層を例示したが、第１層７１として金属層、または不純物がドープされたシリコン層を用いてもよい。この場合、第１層７１がそのまま電極層７０となるので、第１層７１を電極層に置換するプロセスは不要である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１２…下層配線、１８…上層配線、６３…絶縁膜、７０…電極層、７１…第１層（犠牲層）、７２…第２層（絶縁層）、７８…導電層（ストッパー層）、８０…ホール、８１…ビア、８３…第２ホール、８４…第１ホール、８５…ビア、８７…下層配線、９１…絶縁膜、ＳＴ…スリット

Claims (5)

  1. 下層配線と、
    上層配線と、
    前記下層配線と前記上層配線との間に設けられた積層体であって、絶縁体を介して積層された複数の電極層を有する積層体と、
    前記積層体を貫通し、前記上層配線と前記下層配線とを接続する導電性のビアと、
    前記ビアと前記積層体との間に設けられた絶縁膜と、
    を備え、
    前記電極層における前記ビアの側面に対向する端面と、前記ビアの前記側面との間の、前記ビアの直径方向に沿った距離は、前記絶縁体における前記ビアの前記側面に対向する端面と、前記ビアの前記側面との間の前記直径方向に沿った距離よりも大きい半導体装置。
  2. 前記下層配線の配線幅は、前記ビアのまわりを囲む前記電極層の端面間の距離よりも小さい請求項１記載の半導体装置。
  3. 前記積層体を複数のブロックに分離する分離部をさらに備え、
    前記ビアは、前記分離部が延びるライン上に配置されている請求項１または２に記載の半導体装置。
  4. 下層配線を含む層上に、交互に積層された第１層および第２層を含む複数の第１層および複数の第２層を有する積層体を形成する工程と、
    前記積層体を貫通し、前記下層配線に達するホールを形成する工程と、
    前記ホールに露出し第１位置に位置する前記第１層の端面を、前記第１位置よりも前記ホールの直径方向に前記ホールから離れた第２位置に位置させる工程と、
    前記第１層の前記端面を前記第２位置に位置させた後、前記ホール内に絶縁膜を介して導電性のビアを形成する工程であって、前記ビアは前記下層配線に接する、工程と、
    を備えた半導体装置の製造方法。
  5. 下層配線を含む層上に、ストッパー層を形成する工程と、
    前記ストッパー層上に、交互に積層され、前記ストッパー層よりも薄い第１層および前記ストッパー層よりも薄い第２層を含む複数の第１層および複数の第２層を有する積層体を形成する工程と、
    前記積層体を貫通し、前記ストッパー層に達する第１ホールを形成する工程と、
    前記第１ホールの側面およびボトムに、前記側面および前記ボトムに沿って絶縁膜を形成する工程と、
    前記ボトムの前記絶縁膜を除去するとともに、前記ボトムの下方に、前記下層配線に達し、前記第１ホールよりも直径が小さい第２ホールを形成する工程と、
    前記絶縁膜の内側の前記第１ホール内、および前記第２ホール内に、前記下層配線に接する導電性のビアを形成する工程と、
    を備えた半導体装置の製造方法。
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