KR20220101784A - Igzo 채널층의 컨택트 저항을 개선하는 3차원 플래시 메모리 - Google Patents
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Abstract
IGZO 채널층의 컨택트 저항을 개선하는 3차원 플래시 메모리 및 그 제조 방법이 개시된다. 일 실시예에 따르면, 3차원 플래시 메모리는, 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및 상기 복수의 워드 라인들을 관통하여 상기 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 스트링-상기 적어도 하나의 스트링은 상기 수직 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 수직 방향으로 연장 형성되는 전하 저장층을 포함함-을 포함하고, 상기 적어도 하나의 스트링은, 상기 채널층에 N+ 도핑된 제1 영역 및 상기 채널층보다 컨택트 저항이 작은 물질에 N+ 도핑된 제2 영역을 포함하는 이중 구조로 형성된 드레인 정션(Drain junction)을 포함하는 것을 특징으로 할 수 있다.
Description
아래의 실시예들은 3차원 플래시 메모리에 관한 것으로, 보다 상세하게는 IGZO 채널층에서의 컨택트 저항(Contact resistance)을 개선하기 위한 기술이다.
플래시 메모리 소자는 전기적으로 소거가능하며 프로그램 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, 그 메모리는, 예를 들어, 컴퓨터, 디지털 카메라, MP3 플레이어, 게임 시스템, 메모리 스틱(Memory stick) 등에 공통적으로 이용될 수 있다. 이러한, 플래시 메모리 소자는 F-N 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어한다.
구체적으로, 기존의 3차원 플래시 메모리의 어레이를 나타낸 도 1을 참조하면, 3차원 플래시 메모리의 어레이는 공통 소스 라인(CSL), 비트 라인(BL) 및 공통 소스 라인(CSL)과 비트 라인(BL) 사이에 배치되는 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들은 2차원적으로 배열되고, 그 각각에는 복수 개의 셀 스트링들(CSTR)이 병렬로 연결된다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 이 때, 공통 소스 라인들(CSL)은 복수 개일 수 있으며, 복수 개의 공통 소스 라인들(CSL)이 2차원적으로 배열될 수 있다. 여기서, 복수 개의 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 복수 개의 공통 소스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트 라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소스 라인(CSL)과 비트 라인(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수 개의 워드 라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 전극층들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 메모리 요소(memory element)를 포함한다. 이하, 스트링 선택 라인(SSL)은 상부 선택 라인(Upper Selection Line; USL)으로 표현될 수 있으며, 접지 선택 라인(GSL)은 하부 선택 라인(Lower Selection Line; LSL)으로 표현될 수 있다.
한편, 기존의 3차원 플래시 메모리는 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 수직적으로 셀을 적층함으로써, 집적도를 증가시키고 있다.
예를 들어, 기존의 3차원 플래시 메모리의 구조를 나타낸 도 2를 참조하면, 기존의 3차원 플래시 메모리는 기판(200) 상에 층간 절연층들(211) 및 수평 구조체들(250)이 교대로 반복적으로 형성된 전극 구조체(215)가 배치되어 제조된다. 층간 절연층들(211) 및 수평 구조체들(250)은 제1 방향으로 연장될 수 있다. 층간 절연층들(211)은 일례로 실리콘 산화막일 수 있으며, 층간 절연층들(211) 중 최하부의 층간 절연층(211a)은 나머지 층간 절연층들(211)보다 얇은 두께를 가질 수 있다. 수평 구조체들(250) 각각은 제1 및 제2 블로킹 절연막들(242, 243) 및 전극층(245)을 포함할 수 있다. 전극 구조체(215)는 복수 개로 제공되며, 복수 개의 전극 구조체들(215)은 제1 방향에 교차하는 제2 방향으로 서로 마주보며 배치될 수 있다. 제1 및 제2 방향은 각각 도 2의 x축 및 y축에 해당할 수 있다. 복수 개의 전극 구조체들(215) 사이에는 이들을 이격시키는 트렌치들(240)이 제1 방향으로 연장될 수 있다. 트렌치들(240)에 의해 노출된 기판(200) 내에는 고농도로 도핑된 불순물 영역들이 형성되어 공통 소스 라인(CSL)이 배치될 수 있다. 도시하지 않았으나, 트렌치들(240)을 채우는 분리 절연막들이 더 배치될 수 있다.
전극 구조체(215)를 관통하는 수직 구조체들(230)이 배치될 수 있다. 일례로, 수직 구조체들(230)은 평면적 관점에서, 제1 및 제2 방향을 따라 정렬되어 매트릭스 형태로 배치될 수 있다. 다른 예로, 수직 구조체들(230)은 제2 방향으로 정렬되되, 제1 방향으로 지그재그 형태로 배치될 수도 있다. 수직 구조체들(230) 각각은 보호막(224), 전하 저장막(225), 터널 절연막(226), 및 채널층(227)을 포함할 수 있다. 일례로, 채널층(227)은 그 내부의 속이 빈 튜브 형태로 배치될 수 있으며, 이 경우 채널층(227)의 내부를 채우는 매립막(228)(산화물(Oxide)로 형성됨)이 더 배치될 수 있다. 채널층(227)의 상부에는 드레인 영역(D)이 배치되고, 드레인 영역(D) 상에 도전 패턴(229)이 형성되어, 비트 라인(BL)과 연결될 수 있다. 비트 라인(BL)은 수평 전극들(250)과 교차하는 방향, 예를 들어 제2 방향으로 연장될 수 있다. 일례로, 제2 방향으로 정렬된 수직 구조체들(230)은 하나의 비트 라인(BL)에 연결될 수 있다.
수평 구조체들(250)에 포함된 제1 및 제2 블로킹 절연막들(242, 243) 및 수직 구조체들(230)에 포함된 전하 저장막(225) 및 터널 절연막(226)은 3차원 플래시 메모리의 정보 저장 요소인 ONO(Oxide-Nitride-Oxide)층으로 정의될 수 있다. 즉, 정보 저장 요소 중 일부는 수직 구조체들(230)에 포함되고, 나머지 일부는 수평 구조체들(250)에 포함될 수 있다. 일례로, 정보 저장 요소 중 전하 저장막(225) 및 터널 절연막(226)은 수직 구조체들(230)에 포함되고, 제1 및 제2 블로킹 절연막들(242, 243)은 수평 구조체들(250)에 포함될 수 있다.
기판(200) 및 수직 구조체들(230) 사이에 에피택시얼 패턴들(222)이 배치될 수 있다. 에피택시얼 패턴들(222)은 기판(200)과 수직 구조체들(230)을 연결한다. 에피택시얼 패턴들(222)은 적어도 한 층의 수평 구조체들(250)과 접할 수 있다. 즉, 에피택시얼 패턴들(222)은 최하부의 수평 구조체(250a)와 접하도록 배치될 수 있다. 다른 실시예에 따르면, 에피택시얼 패턴들(222)은 복수 개의 층, 예를 들어 두 개의 층의 수평 구조체들(250)과 접하도록 배치될 수도 있다. 한편, 에피택시얼 패턴들(222)이 최하부의 수평 구조체(250a)와 접하도록 배치되는 경우, 최하부의 수평 구조체(250a)는 나머지 수평 구조체들(250)보다 두껍게 배치될 수 있다. 에피택시얼 패턴들(222)에 접하는 최하부의 수평 구조체(250a)는 도 1을 참조하여 기재한 3차원 플래시 메모리의 어레이의 접지 선택 라인(GSL)에 해당할 수 있으며, 수직 구조체들(230)에 접하는 나머지 수평 구조체들(250)은 복수 개의 워드 라인들(WL0-WL3)에 해당할 수 있다.
에피택시얼 패턴들(222) 각각은 리세스된 측벽(222a)을 갖는다. 그에 따라, 에피택시얼 패턴들(222)에 접하는 최하부의 수평 구조체(250a)는 리세스된 측벽(222a)의 프로파일을 따라 배치된다. 즉, 최하부의 수평 구조체(250a)는 에피택시얼 패턴들(222)의 리세스된 측벽(222a)을 따라 안쪽으로 볼록한 형태로 배치될 수 있다.
이와 같은 구조를 갖는 기존의 3차원 플래시 메모리와 관련하여 채널층(227)에서의 누설 전류 특성을 개선하는 것이 최근 이슈화되고 있는 바, 채널층(227)이 IGZO와 같이 In, Zn 또는 Ga 중 적어도 하나를 포함하는 물질 또는 4족 반도체 물질로 형성되는 구조가 제안되었다.
그러나 IGZO 물질은 폴리 실리콘에 비해 컨택트 저항(Contact resistance)이 큰 특성을 갖는 바, 도 3에 도시된 IGZO 물질로 형성되는 채널층(310)을 포함하는 기존의 3차원 플래시 메모리(300)는 드레인 정션(Drain junction)(311)의 면적이 작아 적어도 하나의 스트링의 상단에 위치하는 드레인 라인과 같은 배선(320)과의 컨택트 저항에 의한 문제를 갖는다.
따라서, 기존의 3차원 플래시 메모리(300)가 갖는 IGZO 채널층(310)의 컨택트 저항 문제를 해결하기 위한 기술이 제안될 필요가 있다.
일 실시예들은 우수한 누설 전류 특성을 가지나 컨택트 저항이 폴리 실리콘보다 큰 물질로 형성되는 채널층의 컨택트 저항을 개선하고자, 드레인 정션의 면적이 최대한 증가된 구조를 갖는 3차원 플래시 메모리 및 그 제조 방법을 제안한다.
일 실시예에 따르면, 3차원 플래시 메모리는, 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및 상기 복수의 워드 라인들을 관통하여 상기 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 스트링-상기 적어도 하나의 스트링은 상기 수직 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 수직 방향으로 연장 형성되는 전하 저장층을 포함함-을 포함하고, 상기 적어도 하나의 스트링은, 상기 채널층에 N+ 도핑된 제1 영역 및 상기 채널층보다 컨택트 저항이 작은 물질에 N+ 도핑된 제2 영역을 포함하는 이중 구조로 형성된 드레인 정션(Drain junction)을 포함하는 것을 특징으로 한다.
일 측면에 따르면, 상기 제2 영역은, 상기 채널층보다 컨택트 저항이 작은 물질이 내부가 빈 마카로니 형태로 형성된 상기 채널층의 내부 공간에 충진됨에 따라, 상기 제1 영역이 갖는 내부 공간에 형성되는 것을 특징으로 할 수 있다.
다른 일 측면에 따르면, 상기 채널층보다 컨택트 저항이 작은 물질은, 상기 채널층의 내부 공간 중 상단 일부분에만 충진되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 적어도 하나의 스트링은, 상기 드레인 정션이 상기 이중 구조로 형성됨에 따라 상기 드레인 정션의 면적이 최대한 증가된 구조를 갖는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 적어도 하나의 스트링은, 상기 드레인 정션이 상기 이중 구조로 형성됨에 따라 상기 채널층의 접촉 면적이 최대한 증가된 구조를 갖는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 채널층은, 누설 전류를 억제 및 차단하도록 In, Zn 또는 Ga 중 적어도 하나를 포함하는 물질 또는 4족 반도체 물질로 형성되고, 상기 채널층보다 컨택트 저항이 작은 물질은, 폴리 실리콘인 것을 특징으로 할 수 있다.
일 실시예에 따르면, 3차원 플래시 메모리의 제조 방법은, 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및 상기 복수의 워드 라인들을 관통하여 상기 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 스트링-상기 적어도 하나의 스트링은 상기 수직 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 수직 방향으로 연장 형성되는 전하 저장층을 포함함-을 포함하는 반도체 구조체를 준비하는 단계; 상기 채널층의 상단 일부분에 N+ 도핑을 하여 이중 구조의 드레인 정션에 포함되는 제1 영역을 형성하는 단계; 상기 채널층의 내부 영역 중 상단 일부분을 식각하는 단계; 및 상기 식각된 공간 내에 상기 이중 구조의 드레인 정션에 포함되는 제2 영역-상기 제2 영역은 상기 채널층보다 컨택트 저항이 작은 물질에 N+ 도핑된 영역임-을 형성하는 단계를 포함한다.
일 실시예에 따르면, 3차원 플래시 메모리는, 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및 상기 복수의 워드 라인들을 관통하여 상기 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 스트링-상기 적어도 하나의 스트링은 상기 수직 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 수직 방향으로 연장 형성되는 전하 저장층을 포함함-을 포함하고, 상기 적어도 하나의 스트링은, 상기 채널층에 N+ 도핑된 제1 영역 및 상기 적어도 하나의 스트링의 상부에 배치되는 배선을 구성하는 물질과 동일한 물질로 형성되는 제2 영역을 포함하는 이중 구조로 형성된 드레인 정션(Drain junction)을 포함하는 것을 특징으로 한다.
일 측면에 따르면, 상기 제2 영역은, 상기 배선을 구성하는 물질과 동일한 물질이 내부가 빈 마카로니 형태로 형성된 상기 채널층의 내부 공간에 충진됨에 따라, 상기 제1 영역이 갖는 내부 공간에 형성되는 것을 특징으로 할 수 있다.
다른 일 측면에 따르면, 상기 배선을 구성하는 물질과 동일한 물질은, 상기 채널층의 내부 공간 중 상단 일부분에만 충진되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 적어도 하나의 스트링은, 상기 드레인 정션이 상기 이중 구조로 형성됨에 따라 상기 드레인 정션의 면적이 최대한 증가된 구조를 갖는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 적어도 하나의 스트링은, 상기 드레인 정션이 상기 이중 구조로 형성됨에 따라 상기 채널층의 접촉 면적이 최대한 증가된 구조를 갖는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 채널층은, 누설 전류를 억제 및 차단하도록 In, Zn 또는 Ga 중 적어도 하나를 포함하는 물질 또는 4족 반도체 물질로 형성되는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 3차원 플래시 메모리의 제조 방법은, 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및 상기 복수의 워드 라인들을 관통하여 상기 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 스트링-상기 적어도 하나의 스트링은 상기 수직 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 수직 방향으로 연장 형성되는 전하 저장층을 포함함-을 포함하는 반도체 구조체를 준비하는 단계; 상기 채널층의 상단 일부분에 N+ 도핑을 하여 이중 구조의 드레인 정션에 포함되는 제1 영역을 형성하는 단계; 상기 채널층의 내부 영역 중 상단 일부분을 식각하는 단계; 및 상기 식각된 공간 내에 상기 이중 구조의 드레인 정션에 포함되는 제2 영역-상기 제2 영역은 상기 적어도 하나의 스트링의 상부에 배치되는 배선을 구성하는 물질과 동일한 물질로 형성됨-을 형성하는 단계를 포함한다.
일 실시예들은 우수한 누설 전류 특성을 가지나 컨택트 저항이 폴리 실리콘보다 큰 물질로 형성되는 채널층과 관련하여, 드레인 정션의 면적이 최대한 증가된 구조를 갖는 3차원 플래시 메모리 및 그 제조 방법을 제안함으로써, 채널층의 컨택트 저항을 개선할 수 있다.
도 1은 기존의 3차원 플래시 메모리의 어레이를 나타낸 간략 회로도이다.
도 2는 기존의 3차원 플래시 메모리의 구조를 나타낸 사시도이다.
도 3은 기존의 3차원 플래시 메모리를 나타낸 측면 단면도이다.
도 4는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 측면 단면도이다.
도 5는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 6a 내지 6d는 도 5에 도시된 제조 방법을 설명하기 위해 3차원 플래시 메모리는 나타낸 측면 단면도이다.
도 7은 다른 일 실시예에 따른 3차원 플래시 메모리를 나타낸 측면 단면도이다.
도 8은 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 9a 내지 9d는 도 8에 도시된 제조 방법을 설명하기 위해 3차원 플래시 메모리는 나타낸 측면 단면도이다.
도 2는 기존의 3차원 플래시 메모리의 구조를 나타낸 사시도이다.
도 3은 기존의 3차원 플래시 메모리를 나타낸 측면 단면도이다.
도 4는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 측면 단면도이다.
도 5는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 6a 내지 6d는 도 5에 도시된 제조 방법을 설명하기 위해 3차원 플래시 메모리는 나타낸 측면 단면도이다.
도 7은 다른 일 실시예에 따른 3차원 플래시 메모리를 나타낸 측면 단면도이다.
도 8은 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 9a 내지 9d는 도 8에 도시된 제조 방법을 설명하기 위해 3차원 플래시 메모리는 나타낸 측면 단면도이다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
이하, 3차원 플래시 메모리를 나타낸 측면 단면도에서는 설명의 편의를 위해 복수의 스트링들의 하부에 위치하는 소스 라인 등의 구성요소가 생략된 채 3차원 플래시 메모리가 도시 및 설명될 수 있다. 그러나 후술되는 3차원 플래시 메모리는 이에 제한되거나 한정되지 않고 도 2를 참조하여 도시된 기존의 3차원 플래시 메모리의 구조에 기초하여 추가적인 구성요소를 더 포함할 수 있다.
도 4는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 측면 단면도이다.
도 4를 참조하면, 일 실시예에 따른 3차원 플래시 메모리(400)는 복수의 워드 라인들(410) 및 적어도 하나의 스트링(420)을 포함한다.
복수의 워드 라인들(410)은 기판(405) 상 수평 방향으로 연장 형성된 채 순차적으로 적층되며, 각각이 W(텅스텐), Ti(티타늄), Ta(탄탈륨), Cu(구리), Mo(몰리브덴), Ru(루테늄) 또는 Au(금)과 같은 도전성 물질(설명된 금속 물질 이외에도 ALD 형성 가능한 모든 금속 물질이 포함됨)로 형성되어 각각에 대응하는 메모리 셀들로 전압을 인가하여 메모리 동작(판독 동작, 프로그램 동작 및 소거 동작 등)을 수행할 수 있다. 이러한 복수의 워드 라인들(410)의 사이에는 절연 물질로 형성되는 복수의 절연층들(411)이 개재될 수 있다.
이러한 복수의 워드 라인들(410)의 상단에는 SSL(String Selection Line)이 배치될 수 있으며, 하단에는 GSL(Ground Selection Line)이 배치될 수 있다.
적어도 하나의 스트링(420)은 복수의 워드 라인들(410)을 관통하여 기판(405) 상 수직 방향으로 연장 형성되는 가운데, 각각이 채널층(421) 및 전하 저장층(422)을 포함함으로써, 복수의 워드 라인들(410)에 대응하는 복수의 메모리 셀들을 구성할 수 있다.
전하 저장층(422)은 채널층(421)을 감싸도록 연장 형성된 채, 복수의 워드 라인들(410)을 통해 인가되는 전압에 의한 전하 또는 홀을 트랩하거나, 전하들의 상태(예를 들어, 전하들의 분극 상태)를 유지하는 구성요소로서, 3차원 플래시 메모리(400)에서 데이터 저장소의 역할을 할 수 있다. 일례로, 전하 저장층(422)으로는 ONO(Oxide-Nitride-Oxide)층 또는 강유전체층이 사용될 수 있다.
채널층(421)은 복수의 워드 라인들(410), SSL, GSL, 비트 라인을 통해 인가되는 전압에 의해 메모리 동작을 수행하는 구성요소로서, In, Zn 또는 Ga 중 적어도 하나를 포함하는 물질 또는 4족 반도체 물질과 같이 우수한 누설 전류 특성을 가지나 컨택트 저항이 폴리 실리콘보다 큰 물질로 형성될 수 있다.
이러한 채널층(421)의 내부에는 매립막(423)이 형성될 수 있다. 일례로, 채널층(421)이 내부가 빈 마카로니 형태로 구성됨에 따라 채널층(4210)의 내부 공간에는 산화물(Oxide)의 매립막(423)이 형성될 수 있다.
특히, 적어도 하나의 스트링(420)은 이중 구조로 형성된 드레인 정션(Drain junction)(430)을 포함함으로써, 드레인 정션(430)의 면적이 최대한 증가된 구조를 가질 수 있다.
보다 상세하게, 드레인 정션(430)은 채널층(421)에 N+ 도핑된 제1 영역(431) 및 채널층(421)보다 컨택트 저항이 작은 물질(일례로, 폴리 실리콘)에 N+ 도핑된 제2 영역(432)을 포함하는 이중 구조를 가질 수 있다. 따라서, 드레인 정션(430)은 이중 구조를 갖게 됨에 따라 면적이 최대한 증가된 구조를 가질 수 있고, 이를 통해 채널층(421)의 접촉 면적이 최대한 증가된 구조를 갖게 되어 채널층(421)의 큰 컨택트 저항이 개선될 수 있다(작아질 수 있다). 이하, 드레인 정션(430)이 면적이 최대한 증가된 구조를 갖는 것은, 적어도 하나의 스트링(420)에 포함되는 복수의 메모리 셀들의 개수가 계획된 개수로 구현됨을 전제로 적어도 하나의 스트링(420)에서 복수의 메모리 셀들이 구현되는 영역을 제외한 나머지 영역 상에서 드레인 정션(430)의 면적이 최대한 증가된 구조를 갖는 것을 의미한다. 마찬가지로, 채널층(421)의 접촉 면적이 최대한 증가된 구조를 갖게 되는 것은, 적어도 하나의 스트링(420)에 포함되는 복수의 메모리 셀들의 개수가 계획된 개수로 구현됨을 전제로 적어도 하나의 스트링(420)에서 복수의 메모리 셀들이 구현되는 영역을 제외한 나머지 영역 상에서 채널층(421)의 접촉 면적이 최대한 증가된 구조를 갖는 것을 의미한다.
드레인 정션(430)의 이중 구조와 관련하여, 제2 영역(432)은 도면과 같이 채널층(421)보다 컨택트 저항이 작은 물질이 내부가 빈 마카로니 형태로 형성된 채널층(421)의 내부 공간에 충진됨에 따라, 제1 영역(431)이 갖는 내부 공간에 형성될 수 있다. 일례로, 채널층(421)보다 컨택트 저항이 작은 물질은 채널층(421)의 내부 공간 중 상단 일부분에만 충진됨으로써, 제2 영역(432)은 적어도 하나의 스트링(420)의 상단 일부분에 형성될 수 있다. 마찬가지로, 제1 영역(431) 역시 적어도 하나의 스트링(420)의 상단 일부분에 형성될 수 있다.
적어도 하나의 스트링(420)의 상부에는(보다 정확하게, 드레인 정션(430)의 상부에는) 드레인 라인과 같은 배선(440)이 배치될 수 있다.
이처럼 드레인 정션(430)은, 채널층(421)에 N+ 도핑된 제1 영역(431) 및 채널층(421)보다 컨택트 저항이 작은 물질에 N+ 도핑된 제2 영역(432)을 포함하는 이중 구조를 통해 면적이 최대한 증가된 구조를 가질 수 있고, 이를 기반으로 배선(440)에 대한 채널층(421)의 컨택트 저항을 개선할 수 있다.
도 5는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 6a 내지 6d는 도 5에 도시된 제조 방법을 설명하기 위해 3차원 플래시 메모리는 나타낸 측면 단면도이다.
이하, 후술되는 제조 방법은 자동화 및 기계화된 제조 시스템에 의해 수행됨을 전제로 하며, 제조 방법을 통해 제조 완료되는 3차원 플래시 메모리는 도 4를 참조하여 설명된 구조를 갖게 될 수 있다.
도 5를 참조하면, 일 실시예에 따른 제조 시스템은 단계(S510)에서, 도 6a와 같이 반도체 구조체(600)를 준비할 수 있다.
여기서, 반도체 구조체(600)는 기판(605) 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들(610) 및 복수의 워드 라인들(610)을 관통하여 기판(605) 상 수직 방향으로 연장 형성되는 적어도 하나의 스트링(620)을 포함할 수 있다. 적어도 하나의 스트링(620)은 수직 방향으로 연장 형성되는 채널층(621) 및 채널층(621)을 감싸도록 수직 방향으로 연장 형성되는 전하 저장층(622)을 포함할 수 있다.
이 때, 채널층(621)은 In, Zn 또는 Ga 중 적어도 하나를 포함하는 물질 또는 4족 반도체 물질과 같이 우수한 누설 전류 특성을 가지나 컨택트 저항이 폴리 실리콘보다 큰 물질로 형성될 수 있으며, 채널층(621)은 내부가 빈 마카로니 형태로 형성되어 그 내부에 매립막(623)을 포함할 수 있다.
이어서 제조 시스템은 단계(S520)에서, 도 6b와 같이 채널층(621)의 상단 일부분에 N+ 도핑을 하여 이중 구조의 드레인 정션(630)에 포함되는 제1 영역(631)을 형성할 수 있다.
그 다음 제조 시스템은 단계(S530)에서, 도 6c와 같이 채널층(621)의 내부 영역 중 상단 일부분을 식각할 수 있다. 일례로, 제조 시스템은 채널층(621)의 내부에 포함된 매립막(623) 중 상단 일부분을 식각하여, 공간(621-1)을 확보할 수 있다.
그 후 제조 시스템은 단계(S540)에서, 도 6d와 같이 식각된 공간(621-2) 내에 이중 구조의 드레인 정션(630)에 포함되는 제2 영역(632)을 형성할 수 있다. 여기서, 제2 영역(632)은 채널층(621)보다 컨택트 저항이 낮은 물질(예컨대, 폴리 실리콘)에 N+ 도핑된 영역일 수 있다. 예를 들어, 제조 시스템은 식각된 공간(621-2) 내에 채널층(621)보다 컨택트 저항이 낮은 물질(예컨대, 폴리 실리콘)을 충진한 뒤, N+ 도핑을 하여 제2 영역(632)을 형성할 수 있다.
별도의 단계로 도 5에 도시되지는 않았으나, 이와 같이 단계들(S510 내지 S540)이 수행되고 나면 제조 시스템은, 도 6d와 같이 적어도 하나의 스트링(620)의 상부에 배선(640)을 배치할 수 있다.
도 7은 다른 일 실시예에 따른 3차원 플래시 메모리를 나타낸 측면 단면도이다.
도 7을 참조하면, 다른 일 실시예에 따른 3차원 플래시 메모리(700)는 도 4를 참조하여 설명된 3차원 플래시 메모리(400)와 동일한 구조(이중 구조의 드레인 정션)를 가지나, 이중 구조의 드레인 정션에 포함되는 제2 영역을 구성하는 물질이 3차원 플래시 메모리(400)와 상이하다는 점에서 차이가 있다. 이에 대한 상세한 설명은 아래에서 기재하기로 한다.
3차원 플래시 메모리(700)는 복수의 워드 라인들(710) 및 적어도 하나의 스트링(720)을 포함한다.
복수의 워드 라인들(710)은 기판(705) 상 수평 방향으로 연장 형성된 채 순차적으로 적층되며, 각각이 W(텅스텐), Ti(티타늄), Ta(탄탈륨), Cu(구리), Mo(몰리브덴), Ru(루테늄) 또는 Au(금)과 같은 도전성 물질(설명된 금속 물질 이외에도 ALD 형성 가능한 모든 금속 물질이 포함됨)로 형성되어 각각에 대응하는 메모리 셀들로 전압을 인가하여 메모리 동작(판독 동작, 프로그램 동작 및 소거 동작 등)을 수행할 수 있다. 이러한 복수의 워드 라인들(710)의 사이에는 절연 물질로 형성되는 복수의 절연층들(711)이 개재될 수 있다.
이러한 복수의 워드 라인들(710)의 상단에는 SSL(String Selection Line)이 배치될 수 있으며, 하단에는 GSL(Ground Selection Line)이 배치될 수 있다.
적어도 하나의 스트링(720)은 복수의 워드 라인들(710)을 관통하여 기판(705) 상 수직 방향으로 연장 형성되는 가운데, 각각이 채널층(721) 및 전하 저장층(722)을 포함함으로써, 복수의 워드 라인들(710)에 대응하는 복수의 메모리 셀들을 구성할 수 있다.
전하 저장층(722)은 채널층(721)을 감싸도록 연장 형성된 채, 복수의 워드 라인들(710)을 통해 인가되는 전압에 의한 전하 또는 홀을 트랩하거나, 전하들의 상태(예를 들어, 전하들의 분극 상태)를 유지하는 구성요소로서, 3차원 플래시 메모리(700)에서 데이터 저장소의 역할을 할 수 있다. 일례로, 전하 저장층(722)으로는 ONO(Oxide-Nitride-Oxide)층 또는 강유전체층이 사용될 수 있다.
채널층(721)은 복수의 워드 라인들(710), SSL, GSL, 비트 라인을 통해 인가되는 전압에 의해 메모리 동작을 수행하는 구성요소로서, In, Zn 또는 Ga 중 적어도 하나를 포함하는 물질 또는 4족 반도체 물질과 같이 우수한 누설 전류 특성을 가지나 컨택트 저항이 폴리 실리콘보다 큰 물질로 형성될 수 있다.
이러한 채널층(721)의 내부에는 매립막(723)이 형성될 수 있다. 일례로, 채널층(721)이 내부가 빈 마카로니 형태로 구성됨에 따라 채널층(7210)의 내부 공간에는 산화물(Oxide)의 매립막(723)이 형성될 수 있다.
특히, 적어도 하나의 스트링(720)은 이중 구조로 형성된 드레인 정션(Drain junction)(730)을 포함함으로써, 드레인 정션(730)의 면적이 최대한 증가된 구조를 가질 수 있다.
보다 상세하게, 드레인 정션(730)은 채널층(721)에 N+ 도핑된 제1 영역(731) 및 적어도 하나의 스트링(720)의 상부에 배치되는 배선(740)을 구성하는 물질(예컨대, W(텅스텐), Ti(티타늄), Ta(탄탈륨), Cu(구리), Mo(몰리브덴), Ru(루테늄) 또는 Au(금)과 같은 도전성 물질)과 동일한 물질로 형성되는 제2 영역(732)을 포함하는 이중 구조를 가질 수 있다. 따라서, 드레인 정션(730)은 이중 구조를 갖게 됨에 따라 면적이 최대한 증가된 구조를 가질 수 있고, 이를 통해 채널층(721)의 접촉 면적이 최대한 증가된 구조를 갖게 되어 채널층(721)의 큰 컨택트 저항이 개선될 수 있다(작아질 수 있다). 이하, 드레인 정션(730)이 면적이 최대한 증가된 구조를 갖는 것은, 적어도 하나의 스트링(720)에 포함되는 복수의 메모리 셀들의 개수가 계획된 개수로 구현됨을 전제로 적어도 하나의 스트링(720)에서 복수의 메모리 셀들이 구현되는 영역을 제외한 나머지 영역 상에서 드레인 정션(730)의 면적이 최대한 증가된 구조를 갖는 것을 의미한다. 마찬가지로, 채널층(721)의 접촉 면적이 최대한 증가된 구조를 갖게 되는 것은, 적어도 하나의 스트링(720)에 포함되는 복수의 메모리 셀들의 개수가 계획된 개수로 구현됨을 전제로 적어도 하나의 스트링(720)에서 복수의 메모리 셀들이 구현되는 영역을 제외한 나머지 영역 상에서 채널층(721)의 접촉 면적이 최대한 증가된 구조를 갖는 것을 의미한다.
드레인 정션(730)의 이중 구조와 관련하여, 제2 영역(732)은 도면과 같이 배선(740)을 구성하는 물질과 동일한 물질이 내부가 빈 마카로니 형태로 형성된 채널층(721)의 내부 공간에 충진됨에 따라, 제1 영역(731)이 갖는 내부 공간에 형성될 수 있다. 일례로, 배선(740)을 구성하는 물질과 동일한 물질은 채널층(721)의 내부 공간 중 상단 일부분에만 충진됨으로써, 제2 영역(732)은 적어도 하나의 스트링(720)의 상단 일부분에 형성될 수 있다. 마찬가지로, 제1 영역(731) 역시 적어도 하나의 스트링(720)의 상단 일부분에 형성될 수 있다.
적어도 하나의 스트링(720)의 상부에는(보다 정확하게, 드레인 정션(730)의 상부에는) 드레인 라인과 같은 배선(740)이 배치될 수 있다.
이처럼 드레인 정션(730)은, 채널층(721)에 N+ 도핑된 제1 영역(731) 및 배선(740)을 구성하는 물질과 동일한 물질로 형성되는 제2 영역(732)을 포함하는 이중 구조를 통해 면적이 최대한 증가된 구조를 가질 수 있고, 이를 기반으로 배선(740)에 대한 채널층(721)의 컨택트 저항을 개선할 수 있다.
도 8은 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 9a 내지 9d는 도 8에 도시된 제조 방법을 설명하기 위해 3차원 플래시 메모리는 나타낸 측면 단면도이다.
이하, 후술되는 제조 방법은 자동화 및 기계화된 제조 시스템에 의해 수행됨을 전제로 하며, 제조 방법을 통해 제조 완료되는 3차원 플래시 메모리는 도 7을 참조하여 설명된 구조를 갖게 될 수 있다.
도 8을 참조하면, 일 실시예에 따른 제조 시스템은 단계(S810)에서, 도 9a와 같이 반도체 구조체(900)를 준비할 수 있다.
여기서, 반도체 구조체(900)는 기판(905) 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들(910) 및 복수의 워드 라인들(910)을 관통하여 기판(905) 상 수직 방향으로 연장 형성되는 적어도 하나의 스트링(920)을 포함할 수 있다. 적어도 하나의 스트링(920)은 수직 방향으로 연장 형성되는 채널층(921) 및 채널층(921)을 감싸도록 수직 방향으로 연장 형성되는 전하 저장층(922)을 포함할 수 있다.
이 때, 채널층(921)은 In, Zn 또는 Ga 중 적어도 하나를 포함하는 물질 또는 4족 반도체 물질과 같이 우수한 누설 전류 특성을 가지나 컨택트 저항이 폴리 실리콘보다 큰 물질로 형성될 수 있으며, 채널층(921)은 내부가 빈 마카로니 형태로 형성되어 그 내부에 매립막(923)을 포함할 수 있다.
이어서 제조 시스템은 단계(S820)에서, 도 9b와 같이 채널층(921)의 상단 일부분에 N+ 도핑을 하여 이중 구조의 드레인 정션(930)에 포함되는 제1 영역(931)을 형성할 수 있다.
그 다음 제조 시스템은 단계(S830)에서, 도 9c와 같이 채널층(921)의 내부 영역 중 상단 일부분을 식각할 수 있다. 일례로, 제조 시스템은 채널층(921)의 내부에 포함된 매립막(923) 중 상단 일부분을 식각하여, 공간(921-1)을 확보할 수 있다.
그 후 제조 시스템은 단계(S840)에서, 도 9d와 같이 식각된 공간(921-2) 내에 이중 구조의 드레인 정션(930)에 포함되는 제2 영역(932)을 형성할 수 있다. 여기서, 제2 영역(932)은 적어도 하나의 스트링(920)의 상부에 배치되는 배선(940)을 구성하는 물질과 동일한 물질로 형성될 수 있다. 예를 들어, 제조 시스템은 식각된 공간(921-2) 내에 배선(940)을 구성하는 물질(예컨대, W(텅스텐), Ti(티타늄), Ta(탄탈륨), Cu(구리), Mo(몰리브덴), Ru(루테늄) 또는 Au(금)과 같은 도전성 물질)과 동일한 물질을 충진하여 제2 영역(932)을 형성할 수 있다.
별도의 단계로 도 8에 도시되지는 않았으나, 이와 같이 단계들(S810 내지 S840)이 수행되고 나면 제조 시스템은, 도 9d와 같이 적어도 하나의 스트링(920)의 상부에 W(텅스텐), Ti(티타늄), Ta(탄탈륨), Cu(구리), Mo(몰리브덴), Ru(루테늄) 또는 Au(금)과 같은 도전성 물질로 구성되는 배선(940)을 배치할 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
Claims (14)
- 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및
상기 복수의 워드 라인들을 관통하여 상기 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 스트링-상기 적어도 하나의 스트링은 상기 수직 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 수직 방향으로 연장 형성되는 전하 저장층을 포함함-
을 포함하고,
상기 적어도 하나의 스트링은,
상기 채널층에 N+ 도핑된 제1 영역 및 상기 채널층보다 컨택트 저항이 작은 물질에 N+ 도핑된 제2 영역을 포함하는 이중 구조로 형성된 드레인 정션(Drain junction)을 포함하는 것을 특징으로 하는 3차원 플래시 메모리. - 제1항에 있어서,
상기 제2 영역은,
상기 채널층보다 컨택트 저항이 작은 물질이 내부가 빈 마카로니 형태로 형성된 상기 채널층의 내부 공간에 충진됨에 따라, 상기 제1 영역이 갖는 내부 공간에 형성되는 것을 특징으로 하는 3차원 플래시 메모리. - 제2항에 있어서,
상기 채널층보다 컨택트 저항이 작은 물질은,
상기 채널층의 내부 공간 중 상단 일부분에만 충진되는 것을 특징으로 하는 3차원 플래시 메모리. - 제1항에 있어서,
상기 적어도 하나의 스트링은,
상기 드레인 정션이 상기 이중 구조로 형성됨에 따라 상기 드레인 정션의 면적이 최대한 증가된 구조를 갖는 것을 특징으로 하는 3차원 플래시 메모리. - 제4항에 있어서,
상기 적어도 하나의 스트링은,
상기 드레인 정션이 상기 이중 구조로 형성됨에 따라 상기 채널층의 접촉 면적이 최대한 증가된 구조를 갖는 것을 특징으로 하는 3차원 플래시 메모리. - 제1항에 있어서,
상기 채널층은,
누설 전류를 억제 및 차단하도록 In, Zn 또는 Ga 중 적어도 하나를 포함하는 물질 또는 4족 반도체 물질로 형성되고,
상기 채널층보다 컨택트 저항이 작은 물질은,
폴리 실리콘인 것을 특징으로 하는 3차원 플래시 메모리. - 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및 상기 복수의 워드 라인들을 관통하여 상기 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 스트링-상기 적어도 하나의 스트링은 상기 수직 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 수직 방향으로 연장 형성되는 전하 저장층을 포함함-을 포함하는 반도체 구조체를 준비하는 단계;
상기 채널층의 상단 일부분에 N+ 도핑을 하여 이중 구조의 드레인 정션에 포함되는 제1 영역을 형성하는 단계;
상기 채널층의 내부 영역 중 상단 일부분을 식각하는 단계; 및
상기 식각된 공간 내에 상기 이중 구조의 드레인 정션에 포함되는 제2 영역-상기 제2 영역은 상기 채널층보다 컨택트 저항이 작은 물질에 N+ 도핑된 영역임-을 형성하는 단계
를 포함하는 3차원 플래시 메모리의 제조 방법. - 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및
상기 복수의 워드 라인들을 관통하여 상기 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 스트링-상기 적어도 하나의 스트링은 상기 수직 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 수직 방향으로 연장 형성되는 전하 저장층을 포함함-
을 포함하고,
상기 적어도 하나의 스트링은,
상기 채널층에 N+ 도핑된 제1 영역 및 상기 적어도 하나의 스트링의 상부에 배치되는 배선을 구성하는 물질과 동일한 물질로 형성되는 제2 영역을 포함하는 이중 구조로 형성된 드레인 정션(Drain junction)을 포함하는 것을 특징으로 하는 3차원 플래시 메모리. - 제8항에 있어서,
상기 제2 영역은,
상기 배선을 구성하는 물질과 동일한 물질이 내부가 빈 마카로니 형태로 형성된 상기 채널층의 내부 공간에 충진됨에 따라, 상기 제1 영역이 갖는 내부 공간에 형성되는 것을 특징으로 하는 3차원 플래시 메모리. - 제9항에 있어서,
상기 배선을 구성하는 물질과 동일한 물질은,
상기 채널층의 내부 공간 중 상단 일부분에만 충진되는 것을 특징으로 하는 3차원 플래시 메모리. - 제8항에 있어서,
상기 적어도 하나의 스트링은,
상기 드레인 정션이 상기 이중 구조로 형성됨에 따라 상기 드레인 정션의 면적이 최대한 증가된 구조를 갖는 것을 특징으로 하는 3차원 플래시 메모리. - 제11항에 있어서,
상기 적어도 하나의 스트링은,
상기 드레인 정션이 상기 이중 구조로 형성됨에 따라 상기 채널층의 접촉 면적이 최대한 증가된 구조를 갖는 것을 특징으로 하는 3차원 플래시 메모리. - 제8항에 있어서,
상기 채널층은,
누설 전류를 억제 및 차단하도록 In, Zn 또는 Ga 중 적어도 하나를 포함하는 물질 또는 4족 반도체 물질로 형성되는 것을 특징으로 하는 3차원 플래시 메모리. - 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및 상기 복수의 워드 라인들을 관통하여 상기 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 스트링-상기 적어도 하나의 스트링은 상기 수직 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 수직 방향으로 연장 형성되는 전하 저장층을 포함함-을 포함하는 반도체 구조체를 준비하는 단계;
상기 채널층의 상단 일부분에 N+ 도핑을 하여 이중 구조의 드레인 정션에 포함되는 제1 영역을 형성하는 단계;
상기 채널층의 내부 영역 중 상단 일부분을 식각하는 단계; 및
상기 식각된 공간 내에 상기 이중 구조의 드레인 정션에 포함되는 제2 영역-상기 제2 영역은 상기 적어도 하나의 스트링의 상부에 배치되는 배선을 구성하는 물질과 동일한 물질로 형성됨-을 형성하는 단계
를 포함하는 3차원 플래시 메모리의 제조 방법.
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