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JP2022145020A - メモリシステム - Google Patents

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Abstract

【課題】大容量で低コストなストレージデバイス【解決手段】メモリシステムは、複数のメモリセルが直列に接続されたストリングを複数有するメモリセルアレイと、前記ストリング内の前記複数のメモリセルに記憶するべき、又は記憶されたデータに応じた電荷を、前記複数のメモリセル内のチャネルのポテンシャル井戸間で転送する制御を行うコントローラと、を備える。【選択図】図４

Description

本発明の一実施形態は、メモリシステムに関する。
フラッシュメモリの発明と製品化以来、大容量で低コストなメモリおよびストレージが継続して求められている。例えば、三次元型のＮＡＮＤフラッシュメモリでは、垂直方向に積み重ねるワード線の層数の増加させることで大容量化そして低コストを図ろうとしている。
米国公開公報ＵＳ２０１９／０１６４９８５ 米国特許公報ＵＳ７９１１２６５ 米国特許公報ＵＳ７３６９３７７
３Ｄ ＮＡＮＤフラッシュメモリでは、現在１００層を超えるワード線のそれぞれにコンタクトを形成して結線されており、その先でワード線制御用の回路と接続されているため、ワード線１本ずつ印可電圧が制御できるようになっている。ワード線の層数が増えていくと、ワード線へのコンタクトに必要な領域が大きくなること、および、ワード線制御用の回路が大きくなることで、チップサイズが大きくなり、コストが増大するという課題がある。また、層数の増加とともに、読み出し時のセンス電流が減少することにより、動作が難しくなるという課題がある。
本発明の一態様では、これらの課題を解決するためのデバイス構造と動作方法を提供するものである。
上記の課題を解決するために、本発明の一実施形態によれば、複数のメモリセルが直列に接続されたストリングを複数有するメモリセルアレイと、
前記ストリング内の前記複数のメモリセルに記憶するべき、又は記憶されたデータに応じた電荷を、前記複数のメモリセル内のチャネルのポテンシャル井戸間で転送する制御を行うコントローラと、を備えるメモリシステムが提供される。
一実施形態によるメモリシステムの概略構成を示すブロック図。 図１のメモリセルアレイの一例を示す回路図。 ストリングの構造を模式的に示す断面図。 図３のストリングを用いて電荷の転送を行う手順を模式的に示す図。 図３のストリング内のメモリセルに記憶されたデータを読み出す手順を模式的に示す図。 ストリング内の２以上のメモリセルのデータを並行して読み出す手順を模式的に示す図。 図６Ａに続く図。 セットアップ時間を高速化するための読出し手順を模式的に示す図。 図３のストリング内のメモリセルにデータを書き込む手順を模式的に示す図。 ストリングを構成するメモリセルＭＣの周辺の断面構造を示す図。 図９Ａの一部であるメモリセルの詳細な断面図。 ストリングの周辺の平面図を示す図。 ワード線とメモリセルのゲートとの接続部分の断面図。 本実施形態によるメモリシステムの一実装例を示す図。 第１変形例によるメモリシステムを示す図。
以下、図面を参照して、メモリシステムの実施形態について説明する。以下では、メモリシステムの主要な構成部分を中心に説明するが、メモリシステムには、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。
本実施形態によるメモリシステムは、メモリセルアレイとコントローラとを備えている。メモリセルアレイは、複数のメモリセルが直列に接続されたストリングを複数有する。コントローラは、ストリング内の複数のメモリセルに記憶するべき、又は記憶されたデータに応じた電荷を、複数のメモリセル内のチャネルのポテンシャル井戸間で転送する制御を行う。
本実施形態によるメモリセルは、不揮発メモリであり、メモリセルの一具体例として、ＮＡＮＤ型のフラッシュメモリ（以下、ＮＡＮＤフラッシュメモリと呼ぶ）に類似するデバイス構造を持っており、そのデバイス構造を用いる例を主に説明する。
本実施形態によるメモリセルは、チャネルにポテンシャル井戸を有する。ポテンシャル井戸とは、チャネルを通過する電荷を一時的に保持可能な場所であり、ゲートに印加する電圧により、ポテンシャル井戸の深さを調整できる。ゲートに印加する電圧を高くするほど、ポテンシャル井戸が深くなる。隣接するメモリセルのポテンシャル井戸よりもポテンシャル井戸を深くするほど、より多くの電荷を安定に保持可能となる。
本実施形態によるコントローラは、ストリングを単位として、データの読出しと書込を行う。ストリングは、複数のメモリセルを直列に接続したものである。本実施形態では、ストリング内の複数のメモリセルのゲートに接続される複数のワード線（第１配線）を備える。複数のワード線のそれぞれは、ストリング内の２以上のメモリセルのゲートに接続される。すなわち、本実施形態では、ワード線の本数をストリング内のメモリセルの数よりも少なくしており、１本のワード線にはストリング内の複数のメモリセルのゲートが接続されるようにしている。
ストリング内の複数のメモリセルのうち、隣接する２つのメモリセルのゲートに接続される２つのワード線の電圧を相違させることで、一方のメモリセル内のポテンシャル井戸から他方のメモリセル内のポテンシャル井戸に電荷を転送する。複数のメモリセル内のポテンシャル井戸間でデータを転送する際には、複数のメモリセルに接続される複数のワード線には、予め定めた複数の電圧レベルの電圧が順繰りに印加される。
以下、メモリセルとしてＮＡＮＤフラッシュメモリに類似したデバイス構造を用いた一実施形態によるメモリシステムの構成及び動作を詳細に説明する。
図１は一実施形態によるメモリシステム１０の概略構成を示すブロック図である。図１のメモリシステム１０は、ＮＡＮＤフラッシュメモリに類似したデバイス構造を用いたＳＳＤ（Solid State Drive）の内部構成を示している。
図１のメモリシステム１０は、ＮＡＮＤフラッシュメモリに類似したデバイス構造を持つストリングセルデバイス１００と、コントローラ２００とを備えている。後述するように、ストリングセルデバイス１００とコントローラ２００とは別々の基板に実装される場合がある。
図１のストリングセルデバイス１００は、複数のメモリセルを備え、データを不揮発に記憶する。コントローラ２００は、例えば後述する図１２に示す信号伝送ケーブル２内に設けられるバス１０１によってストリングセルデバイス１００に接続され、ホストバス１０２によってホスト機器３００に接続されるようにしてもよい。コントローラ２００は、ストリングセルデバイス１００を制御し、またホスト機器３００から受信した命令に応答して、ストリングセルデバイス１００にアクセスする。ホスト機器３００は、例えばパーソナルコンピュータ等の電子機器であり、ホストバスは、種々のインタフェースに従ったバスである。ＮＡＮＤバスは、Toggle IFなどのＮＡＮＤインタフェースに従って信号の送受信を行う。
コントローラ２００は、ホストインタフェース回路２１０、内蔵メモリ（ＲＡＭ）２２０、プロセッサ（ＣＰＵ）２３０、バッファメモリ２４０、インタフェース回路２５０、及びＥＣＣ（Error Checking and Correcting）回路２６０を備えている。
ホストインタフェース回路２１０は、ホストバスを介してホスト機器３００と接続され、ホスト機器３００から受信した命令及びデータを、それぞれＣＰＵ２３０及びバッファメモリ２４０に転送する。またＣＰＵ２３０の命令に応答して、バッファメモリ２４０内のデータをホスト機器３００へ転送する。
ＣＰＵ２３０は、コントローラ２００全体の動作を制御する。例えばＣＰＵ２３０は、ホスト機器３００から書込命令を受信した際には、それに応答して、インタフェース回路２５０に対して書込命令を発行する。読み出し及び消去の際も同様である。またＣＰＵ２３０は、ウェアレベリング等、ストリングセルデバイス１００を管理するための様々な処理を実行する。なお、以下で説明するコントローラ２００の動作はファームウェアをＣＰＵが実行することで実現されても良いし、またはハードウェアで実現されても良い。
インタフェース回路２５０は、信号伝送ケーブル２内のバスを介してストリングセルデバイス１００と接続され、ストリングセルデバイス１００との通信を司る。そしてインタフェース回路２５０は、ＣＰＵ２３０から受信した命令に基づき、種々の信号をストリングセルデバイス１００へ送信し、またストリングセルデバイス１００から受信する。バッファメモリ２４０は、書込データや読み出しデータを一時的に保持する。
ＲＡＭ２２０は、例えばＤＲＡＭやＳＲＡＭ等の半導体メモリ５であり、ＣＰＵ２３０の作業領域として使用される。そしてＲＡＭ２２０は、ストリングセルデバイス１００を管理するためのファームウェアや、各種の管理テーブル等を保持する。
ＥＣＣ回路２６０は、ストリングセルデバイス１００に記憶されるデータに関する誤り検出及び誤り訂正処理を行う。すなわちＥＣＣ回路２６０は、データの書込時には誤り訂正符号を生成して、これを書込データに付与し、データの読み出し時にはこれを復号する。
次に、ストリングセルデバイス１００の構成について説明する。図１に示すようにストリングセルデバイス１００は、メモリセルアレイ１１０、ロウデコーダ１２０、ドライバ回路１３０、カラム制御回路１４０、レジスタ群１５０、及びシーケンサ１６０を備える。
メモリセルアレイ１１０は、ロウ及びカラムに対応付けられた複数の不揮発性のメモリセルを含む複数のブロックＢＬＫを備えている。図１では一例として４つのブロックＢＬＫ０～ＢＬＫ３が図示されている。そしてメモリセルアレイ１１０は、コントローラ２００から与えられたデータを記憶する。
ロウデコーダ１２０は、ブロックＢＬＫ０～ＢＬＫ３のいずれかを選択し、更に選択したブロックＢＬＫにおけるロウ方向を選択する。ドライバ回路１３０は、選択されたブロックＢＬＫに対して、ロウデコーダ１２０を介して電圧を供給する。
カラム制御回路１４０は、データの読み出し時には、メモリセルアレイ１１０から読み出された信号をセンスし、必要な演算を行う。読み出される信号は、電圧、電荷量、もしくは電流量である。そして、カラム制御回路１４０は、メモリセルアレイ１１０から読み出した信号に応じたデータをコントローラ２００に出力する。データの書込時には、コントローラ２００から受信した書込データを、メモリセルアレイ１１０に転送する。
カラム制御回路１４０は、データの書込み時には、書き込むデータに応じた信号をビット線を介してメモリセルアレイ１１０へ送り込む。送り込まれる信号は、電圧、電荷量、もしくは電流量である。
レジスタ群１５０は、アドレスレジスタやコマンドレジスタなどを有する。アドレスレジスタは、コントローラ２００から受信したアドレスを保持する。コマンドレジスタは、コントローラ２００から受信したコマンドを保持する。
シーケンサ１６０は、レジスタ群１５０に保持された種々の情報に基づき、ストリングセルデバイス１００全体の動作を制御する。
図２は図１のメモリセルアレイ１１０の一例を示す回路図である。図２は、メモリセルアレイ１１０内の一つのブロックＢＬＫの内部構成を示している。各ブロックＢＬＫは、複数のストリング１１を有する。各ストリング１１は、直列接続された複数のメモリセルトランジスタＭＣを有する。メモリセルトランジスタＭＣによりメモリセルが構成されるため、以下では、メモリセルトランジスタＭＣを単にメモリセルＭＣと呼ぶ。ストリング１１内の複数のメモリセルＭＣの両端には選択トランジスタＱ１、Ｑ２が接続されている。
ストリング１１ごとにビット線（第２配線）が配置されている。各ビット線は、対応する選択トランジスタＱ１を介して、対応するストリング１１の一端に接続されている。各ストリング１１の他端は、対応する選択トランジスタＱ２を介して、共通のソース線ＳＬに接続されている。
通常のＮＡＮＤフラッシュメモリでは、ストリング１１内の複数のメモリセルＭＣのゲートに別々のワード線を接続しているが、図２では、３つのワード線ＷＬ０～ＷＬ２を交互に、ストリング１１内の各メモリセルＭＣのゲートに接続している。これにより、個々のワード線は、ストリング１１内の２以上のメモリセルＭＣのゲートに接続されている。このように、本実施形態によるストリング１１は、通常のＮＡＮＤフラッシュメモリのストリングよりも、ワード線の種類を削減できる。特に、ストリング１１内のメモリセルＭＣの数が多いほど、ワード線の数を削減できる。これらワード線は、図１のロウデコーダに接続されている。
（電荷転送方法）
次に、本実施形態によるストリングを用いた電荷転送方法について説明する。図３はストリングの構造を模式的に示す断面図である。図３に示すように、ストリング１１内の各メモリセルＭＣは、ゲート１２の下方に配置される浮遊ゲート１３と、浮遊ゲート１３の下方に配置されるチャネル１４とを有する。浮遊ゲート１３とチャネル１４の間にはゲート絶縁膜１５が配置される。ゲート１２の電圧に応じて、チャネル１４内のポテンシャル井戸の深さが変化する。図３はストリング１１内の各メモリセルＭＣのゲート１２が３つのワード線ＷＬ０～ＷＬ２に順繰りに接続されている例を示している。
図４は図３のストリング１１を用いて電荷の転送を行う手順を模式的に示す図である。まず、状態ＳＴ１では、ワード線ＷＬ０を所定の電圧に設定して、ワード線ＷＬ０に接続されるメモリセルＭＣ内のポテンシャル井戸１６に電荷を保持する。図４の状態ＳＴ１では、左端のワード線ＷＬ０に接続されるゲート１２の下方のポテンシャル井戸１６に２個の電荷を保持し、右端から３番目のワード線ＷＬ０に接続されるメモリセルＭＣ内のポテンシャル井戸１６に１個の電荷を保持する例を示している。電荷の数がデータの違いを表しており、図３と図４は、ポテンシャル井戸１６に１個の電荷が存在する場合、２個の電荷が存在する場合の２種類のデータを記憶する例を示している。
次に、状態ＳＴ２では、ワード線ＷＬ１をワード線ＷＬ０よりも高い電圧に設定する。これにより、ワード線ＷＬ１に接続されるメモリセルＭＣ内のポテンシャル井戸１６は、ワード線ＷＬ０に接続されるメモリセルＭＣ内のポテンシャル井戸１６よりも深くなる。よって、ワード線ＷＬ１の下方のポテンシャル井戸１６から、隣のワード線ＷＬ２の下方のポテンシャル井戸１６に電荷が転送される。これにより、図３に示すように、ワード線ＷＬ０に接続されるメモリセルＭＣ内のポテンシャル井戸１６内の電荷は、その隣のワード線ＷＬ１に接続されるメモリセルＭＣ内のポテンシャル井戸１６内に転送される。
次に、状態ＳＴ３では、ワード線ＷＬ０の電圧を状態ＳＴ２よりも低くする。これにより、ワード線ＷＬ０の下方のポテンシャル井戸１６は浅くなり、ワード線ＷＬ１の下方のポテンシャル井戸１６内の電荷は、ワード線ＷＬ０に接続されるメモリセルＭＣのポテンシャル井戸１６に移動できなくなり、安定に保持される。
次に、状態ＳＴ４では、ワード線ＷＬ１の電圧を状態ＳＴ３よりも低くする。ただし、ワード線ＷＬ１の電圧は、ワード線ＷＬ０やワード線ＷＬ２の電圧よりも高くする。これにより、状態ＳＴ３と同様に、ポテンシャル井戸１６内の電荷を保持できる。
このように、ワード線ＷＬ０～ＷＬ２に印加される電圧を、少なくとも３通りに順繰りに変化させることで、ストリング１１内の複数のメモリセルＭＣ内のポテンシャル井戸１６間で電荷の転送を継続的に行うことができ、ストリング１１内の各メモリセルＭＣのデータをビット線まで転送でき、また、ビット線からのデータをストリング１１内の任意のメモリセルＭＣまで転送することができる。よって、ストリング１１内に直列接続されるメモリセルＭＣの個数によらず、わずか３本のワード線ＷＬ０～ＷＬ２で、任意のメモリセルのチャネル部にデータとなる電荷の移動を行うことができる。
（読出し方法）
図５は図３のストリング１１内のメモリセルＭＣに記憶されたデータを読み出す手順を模式的に示す図である。図３及び図４では、ストリング１１内の、ワード線ＷＬ０～ＷＬ２のそれぞれに接続される２以上のメモリセルＭＣを並行して動作させて電荷転送を行う例を示したが、図５は、ストリング１１内の各メモリセルＭＣのゲート電圧を個別に制御する例を示している。
まず、状態ＳＴ１１では、ストリング１１内の左端から４番目のメモリセルＭＣのデータを読み出すべく、このゲート１２に接続されるワード線ＷＬ０を所定の電圧V_copyに設定して、浮遊ゲート１３内の蓄積電荷に応じた電荷をポテンシャル井戸１６に発生させる。このとき、ストリング１１内の左端から１～３番目のメモリセルＭＣのゲート１２に接続されるワード線ＷＬ０～ＷＬ２は、電荷転送用の電圧V_passに設定されており、ポテンシャル井戸１６には３つずつ電荷が保持されている例を示している。V_pass＞V_copyである。
ストリング１１内の左端から１～３番目のメモリセルＭＣは、読出し対象ではないため、読出し対象のメモリセルＭＣ内のチャネル１４の電荷転送の妨げにならないようにする必要がある。そこで、状態ＳＴ１２では、左端から１～３番目のメモリセルＭＣをオフ状態にする。これにより、これらメモリセルＭＣ内のポテンシャル井戸１６は浅くなり、ポテンシャル井戸１６に保持されていた電荷はソース線ＳＬの方向に転送されて廃棄される。ストリング１１の一端を選択トランジスタＱ１を介してビット線に接続して、ストリング１１の他端を選択トランジスタＱ２を介してソース線ＳＬに接続することで、各メモリセルＭＣのチャネル１４の基準電位が定まり、チャネル１４内に電荷が発生するまでの時間を短縮できる。
また、状態ＳＴ２では、左端から４番目の読出し対象のメモリセルＭＣのゲート１２に接続されるワード線ＷＬ０に電圧V_wellを印加する。V_well＞V_passである。これにより、このメモリセルＭＣ内のポテンシャル井戸１６は深くなり、状態ＳＴ１１で発生された電荷を安定に保持できる。
図５では、ストリング１１内の各メモリセルＭＣのゲート電圧を個別に制御する例を示したが、本実施形態では、ストリング１１内のメモリセルＭＣの数よりも少ない数のワード線を各メモリセルＭＣに接続することを念頭に置いており、これにより、ストリング１１内の２以上のメモリセルＭＣのデータを並行して読み出すことができる。
図６Ａ及び図６Ｂはストリング１１内の２以上のメモリセルＭＣのデータを並行して読み出す手順を模式的に示す図である。図６Ａ及び図６Ｂでは、ストリング１１内の複数のメモリセルＭＣのゲート１２に３本のワード線ＷＬ０～ＷＬ２が順繰りに接続される例を示している。状態ＳＴ２１では、ワード線ＷＬ０を電圧V_copyに設定し、ワード線ＷＬ１、ＷＬ２を電圧V_passに設定する。V_pass＞V_copyである。これにより、読出し対象でないワード線ＷＬ１、ＷＬ２に接続されたメモリセルＭＣ内のポテンシャル井戸１６には、同量の電荷（例えば、３個の電荷）が保持される。一方、ワード線ＷＬ０に接続されるメモリセルＭＣ内のポテンシャル井戸１６には、浮遊ゲート１３内の電荷量に応じた電荷が発生される。図６Ａは、ワード線ＷＬ０に接続される３つのメモリセルＭＣ内の浮遊ゲート１３に蓄積されていた電荷がそれぞれ異なる例を示している。左端のメモリセルＭＣ内の浮遊ゲート１３には２個の電荷が蓄積され、左端から４番目のメモリセルＭＣ内の浮遊ゲート１３には１個の電荷が蓄積され、右側３番目のメモリセルＭＣは消去状態であり、浮遊ゲート１３に電荷が蓄積されていない状態を示している。この状態で、ワード線ＷＬ０に電圧V_copyを印加すると、左端のメモリセルＭＣ内のポテンシャル井戸１６には１個の電荷が発生され、左端から４番目のメモリセルＭＣ内のポテンシャル井戸１６には２個の電荷が発生され、右端から３番目のメモリセルＭＣ内のポテンシャル井戸１６には３個の電荷が発生される。浮遊ゲート１３に蓄積される電荷量が多いほど、メモリセルＭＣの閾値電圧は低くなり、ゲートにV_copyを印加したときにチャネル１４内のポテンシャル井戸１６に発生される電荷量が少なくなる。よって、浮遊ゲート１３の蓄積電荷量に応じて、ポテンシャル井戸１６に発生される電荷量はメモリセルＭＣごとに変化する。
次に、状態ＳＴ２２では、ワード線ＷＬ０の電圧V_copyを維持した状態で、ワード線ＷＬ１、ＷＬ２が接続されるメモリセルＭＣをオフ状態にする。これにより、ワード線ＷＬ１、ＷＬ２に接続されるメモリセルＭＣ内のポテンシャル井戸１６が浅くなり、これらメモリセルＭＣ内のポテンシャル井戸１６で発生された電荷はソース線ＳＬに廃棄される。その後、図６Ｂに示した状態ＳＴ２３では、ワード線ＷＬ０の電圧をV_copyからV_wellに変えることで、ワード線ＷＬ０が接続されるメモリセルＭＣ内のポテンシャル井戸１６に電荷を安定に保持できる。このポテンシャル井戸１６に保持された電荷は、その後、ワード線ＷＬ０～ＷＬ２の電圧を順繰りに変化させることで、ビット線まで順次転送される。
図６Ａ及び図６Ｂに示すように、ストリング１１内の特定のメモリセルＭＣのデータを読み出す場合、読出し対象でないメモリセルＭＣ内のポテンシャル井戸１６の電荷を廃棄した後に、読出し対象のメモリセルＭＣ内のポテンシャル井戸１６の電荷を転送する必要がある。このため、読出し対象でないメモリセルＭＣ内のポテンシャル井戸１６の電荷を迅速に廃棄して、読出し対象のメモリセルＭＣ内のデータを読み出すためのセットアップ時間を高速化するのが望ましい。
図７はセットアップ時間を高速化するための読出し手順を模式的に示す図である。図７は、ストリング１１内の複数のメモリセルＭＣのゲート１２に５本のワード線ＷＬ０～ＷＬ４を順繰りに接続する例を示している。５本のワード線ＷＬ０～ＷＬ４のうち１本は、読出し対象でないメモリセルＭＣ内のポテンシャル井戸１６の電荷を、一つに集めるために用いられる。このためのワード線の電圧をV_collectとする。V_collect＞V_copyである。電圧V_collectが印加されるゲート１２を有するメモリセルＭＣ内のポテンシャル井戸１６はより深くなる。
図７の状態ＳＴ３１では、図６Ａの状態ＳＴ２１と同様に、読出し対象のメモリセルＭＣのゲート１２に接続されるワード線ＷＬ０を電圧V_copyに設定し、読出し対象でないメモリセルＭＣのゲート１２に接続されるワード線ＷＬ１～ＷＬ４を電圧V_passに設定する。これにより、読出し対象のメモリセルＭＣ内のポテンシャル井戸１６には、対応する浮遊ゲート１３内の蓄積電荷に応じた電荷が発生される。また、読出し対象でないメモリセルＭＣ内のポテンシャル井戸１６には、同量の電荷（例えば、３個の電荷）が保持される。
次に、状態ＳＴ３２では、読出し対象でないメモリセルＭＣのうち一つのゲート１２に接続されるワード線ＷＬ３を電圧V_collectに設定するとともに、読出し対象でない他のメモリセルＭＣをオフ状態にする。これにより、オフ状態のメモリセルＭＣのポテンシャル井戸１６が浅くなり、これらポテンシャル井戸１６に保持されていた電荷が、電圧V_collectが印加されるメモリセルＭＣ内のポテンシャル井戸１６に転送される。これにより、読出し対象でないメモリセルＭＣ内のポテンシャル井戸１６の電荷を一つのポテンシャル井戸１６に集めることができる。このポテンシャル井戸１６に集められた電荷は、順次隣接するメモリセルＭＣ内のポテンシャル井戸１６に転送されて、最終的にはビット線まで転送されて、破棄することができる。
（書込方法）
データの書込は、ストリング１１内の同一のワード線が接続されている２つ以上のメモリセルＭＣに対して、１回の書込動作で、一括（並行）して行われる。書込には、例えば、固定電荷注入（Constant Charge Injection）と呼ばれる手法を用いることができる。
図８は図３のストリング１１内のメモリセルＭＣにデータを書き込む手順を模式的に示す図である。データの書込時には、ビット線からストリング１１に転送されてきたデータに応じた電荷を、書込対象のメモリセルＭＣ内のポテンシャル井戸１６に転送する。図８は、ワード線ＷＬ０を電圧V_wellに設定し、ワード線ＷＬ０に接続される３つのメモリセルＭＣにデータを一括（並行）して書き込む例を示している。図８の例では、左端のメモリセルＭＣ内のポテンシャル井戸１６には２個の電荷が保持され、左端から４番目のメモリセルＭＣ内のポテンシャル井戸１６には１個の電荷が保持され、右端から３番目のメモリセルＭＣ内のポテンシャル井戸１６には３個の電荷が保持されている。このように、図８は多値書込を行う例を示している。
次に、状態ＳＴ４２では、ワード線ＷＬ０を電圧V_progに設定する。V_prog＞V_wellである。これにより、ポテンシャル井戸１６にあった電荷は、浮遊ゲート１３に移動し、ワード線ＷＬ０に接続される３つのメモリセルＭＣに、一括（並行）してデータが書き込まれる。
本実施形態によるメモリセルＭＣは、電荷トラップ膜ではなく、浮遊ゲート１３に電荷を蓄積している。浮遊ゲート１３に電荷を蓄積することで、チャネル１４内のポテンシャル井戸１６からの電荷を約１００％の捕獲率で浮遊ゲート１３に蓄積できる。
（メモリセルＭＣの構造）
本実施形態によるメモリセルアレイ１１０は、二次元平面上に形成してもよいし、３次元構造にしてもよい。以下では、３次元構造のメモリセルアレイ１１０の一例を説明する。図９Ａ、図９Ｂ、図１０Ａ、及び図１０Ｂは、本実施形態によるメモリセルアレイ１１０の要部の断面図である。より詳細には、図９Ａはストリング１１を構成するメモリセルＭＣの周辺の断面構造を示し、図９Ｂは図９Ａの一部であるメモリセルMCの詳細な断面図である。以下では、基板面を水平方向、基板面の法線方向を上下方向と呼ぶ。
図１０Ａに示すように、メモリセルアレイ１１０は、上下方向に延びる複数のピラーＰＬと複数のコンタクトプラグＣＣ１～ＣＣ３とを備えている。図９Ａに示すように、各ピラーＰＬの側壁部分に上下方向に複数のメモリセルＭＣが配置されている。複数のコンタクトプラグＣＣ１～ＣＣ３は、複数のワード線に対応して設けられている。図１０Ｂに示すように、各コンタクトプラグＣＣ１～ＣＣ３は、その側壁部分にて、対応するワード線に接続されている。以下、ピラーＰＬとコンタクトプラグＣＣ１～ＣＣ３の構造をより詳細に説明する。
図９Ａに示すように、各ピラーＰＬのコア層ＣＲの側壁部分には、半導体基板のｐ型ウェル領域（P-well）４０上に上下方向に複数のストリング１１が形成されている。各ストリング１１は、複数の配線層４２に接続された選択トランジスタＳＧＳと、複数の配線層（ワード線）４３に接続された複数のメモリセルトランジスタＭＴ０～ＭＴ７と、複数の配線層４４に接続された選択トランジスタＳＧＤとを上下方向に積層した構造になっている。
メモリセルＭＣは、図９Ｂに示すように、中心軸から外周側に向かって、コア層ＣＲ、チャネル１４、トンネル絶縁層４１、浮遊ゲート１３、ブロック絶縁層４５、ゲート電極となる配線層４３からなる積層構造のピラーＰＬを有する。ピラーＰＬの側壁部分には、ゲート電極４３に繋がる複数のワード線ＷＬが配置されている。。コア層ＣＲは、ストリング１１の電流経路として機能し、メモリセルトランジスタＭＣ並びに選択トランジスタＳＧＳ及びＳＧＤの動作時にチャネル１４が形成される領域となる。
また、ｐ型ウェル領域４０の表面内には、ｎ＋型不純物拡散層及びｐ＋型不純物拡散層が形成されている。ｎ＋型不純物拡散層上にはコンタクトプラグ５０が形成され、コンタクトプラグ５０上には、ソース線ＳＬとして機能する配線層が形成される。またｐ＋型不純物拡散層上にはコンタクトプラグ５１が形成され、コンタクトプラグ５１上には、ウェル配線ＣＰＷＥＬＬとして機能する配線層が形成される。ウェル配線ＣＰＷＥＬＬは消去電圧を印加するために用いられる。
図９Ａに示したメモリセルアレイ１１０は、図９Ａの紙面の奥行き方向に複数配列されており、奥行き方向に一列に並ぶ複数のストリング１１の集合によって、１つのフィンガーが形成される。他のフィンガーは例えば図９Ａの左右方向に形成されている。
メモリセルＭＣの上方には、ビット線ＢＬが配置され、その先に図１に示すカラム制御回路１４０が配置されている。カラム制御回路１４０には、読出し／書込み回路が内蔵されている。読出し／書込み回路により、メモリセルアレイ１１０をシフトレジスタ型メモリとして動作させることができる。シフトレジスタ型メモリとは、図４～図８で説明したように、各メモリセルＭＣ内のポテンシャル井戸１６に保持された電荷を順次転送可能なＮＡＮＤフラッシュメモリに類似したデバイス構造を持つストリングセルデバイスである。
このように、ビット線ＢＬの先に設けられるカラム制御回路１４０内に読出し／書込み回路を設けることにより、微弱な信号の転送と、その信号の読出しが可能となる。また、シフトレジスタ型メモリにおけるワード線は、通常のＮＡＮＤメモリ等のように、１ビットごとの書込及び読出しの制御は行うのではなく、隣り合うメモリセルＭＣ間での電荷転送を行う。このため、隣り合うワード線間で電位変調ができればよく、例えば、互いに隣り合わない複数のワード線をいくつかの組に束ねてロウデコーダ１２０に接続することができる。また、選択ゲートＳＴＤに接続される選択ゲート線ＳＧＤも、ロウデコーダ１２０に接続される。
コンタクトプラグＣＣ１～ＣＣ３は、図１０Ａの例では、複数のピラーＰＬによるメモリセルアレイ１１０の形成領域の外側に配置されている。コンタクトプラグＣＣ１～ＣＣ３の上端は、不図示の上層配線等を介してドライバ回路１３０に接続されている。コンタクトプラグＣＣ１～ＣＣ３の周囲を取り巻くように、ワード線ＷＬ０～ＷＬ６が基板面の法線方向に配置されている。
図１０Ｂに示すように、コンタクトプラグＣＣ１は、ワード線ＷＬ２、ＷＬ６の高さ位置にあるフランジＦ１を介してワード線ＷＬ２、ＷＬ６と接続され、その他のワード線には接続されていない。コンタクトプラグＣＣ２は、ワード線ＷＬ１、ＷＬ５の高さ位置にあるフランジＦ２を介してワード線ＷＬ１、ＷＬ５と接続され、その他のワード線には接続されていない。コンタクトプラグＣＣ３は、ワード線ＷＬ０、ＷＬ４の高さ位置にあるフランジＦ３を介してワード線ＷＬ０、ＷＬ４と接続され、その他のワード線には接続されていない。
このように、ワード線ＷＬ０～ＷＬ６は、コンタクトプラグＣＣ１～ＣＣ３のいずれかに接続されている。また、積層方向に隣接するワード線同士は、３つのコンタクトプラグＣＣ１～ＣＣ３のうち、互いに異なるコンタクトプラグＣＣ１～ＣＣ３に接続されている。
本実施形態では、メモリセルＭＣ内のポテンシャル井戸１６に保持されている電荷を、隣接するメモリセルＭＣのポテンシャル井戸１６間で順次転送することにより、データの書込と読出しを行う。ポテンシャル井戸１６に保持される電荷量は微細化が進むほど少なくなり、また、多値レベルが高くなるほど、ポテンシャル井戸１６に保持される電荷量の差分量は小さくなる。このため、メモリセルＭＣ内の浮遊ゲート１３やポテンシャル井戸１６内の電荷が熱やリーク等により消失することがないような環境下でデータの書込や読出しを行う必要がある。
メモリセルＭＣ内の浮遊ゲート１３やポテンシャル井戸１６に電荷を安定に蓄積及び保持するために、メモリセルアレイ１１０を極低温の環境下に置くこともできる。これにより、浮遊ゲート１３やポテンシャル井戸１６内の電荷がリークで消失しにくくなる。なお、極低温とは、例えば－４０℃以下の温度である。
図１１は本実施形態によるメモリシステム１０の一実装例を示す図である。図１１のメモリシステム１０は、信号伝送ケーブル２で互いに接続された第１基板３及び第２基板４を備えている。第１基板３及び第２基板４の種類は特に問わないが、例えばプリント配線板やガラス基板などである。信号伝送ケーブル２の種類及び長さも問わないが、信号伝送ケーブル２は例えば数十ｃｍ以上の長さを有する。信号伝送ケーブル２は、例えば、ＦＰＣ（Flexible Printed Circuit）でもよいし、その他の信号伝送ケーブル２、例えばＵＳＢ（Universal Serial Bus）信号伝送ケーブル２などでもよい。信号ケーブルを数十ｃｍ以上とするのは、第１基板３と第２基板４との間での熱の伝達を防止するためである。
第１基板３上には図１のストリングセルデバイス１００が実装されており、－４０℃以下に設定される。なお、温度計や温度センサは環境条件等により測定誤差を含むため、本明細書における「－４０℃以下」とは、目標温度を「－４０℃以下」にする趣旨であり、温度センサ等による測定誤差に起因して、－４０℃よりも若干高い温度に設定される場合もありうる。
第２基板４上にはコントローラ２００が実装されており、－４０℃以上に設定される。コントローラ２００は、ホスト機器からの指示に応じて、メモリ５に対するデータの書込、読み出し又は消去を制御する。コントローラ２００は、ＣＭＯＳ回路によって構成されており、動作保証範囲は一般的に－４０℃～１２５℃であるため、従来のＳＳＤ製品に使われている技術で製造されたものを使用することができる。
図１の例では、メモリ５が実装された第１基板３を例えば液体窒素の中に浸すこともできる。液体窒素は、工業的に安価なコストで製造できるため、液体窒素の中に第１基板３を浸すこと自体は、それほどコストをかけずに実現可能である。なお、第１基板３は、－４０℃以下の温度に設定すればよいため、液体窒素以外の冷媒を用いて、冷媒中に第１基板３を配置すればよい。
メモリ５が実装された第１基板３を－４０℃以下に設定する具体的な一例として、図１２に示す第１変形例によるメモリシステム１０のように、－４０℃以下の冷媒７が収納された筐体８の中に第１基板３を入れることが考えられる。冷媒７としては、例えば液体窒素や液体二酸化炭素などの沸点が－４０℃以下の液体である。また、冷媒７は、人間に無害の物質である必要があることに加えて、安価に入手できるものが望ましい。筐体８は、冷媒７が大気に触れて冷媒７の温度が上昇することを防止し、かつ冷媒７が大気中に拡散して冷媒７の量が減ることを防止するために、できるだけ開口部を小さくした断熱容器等が考えられる。
一方、コントローラ２００が実装された第２基板４は、－４０℃以上に設定すればよいため、冷媒７や冷却部材を用いずに例えば室温に設定してもよい。ただし、コントローラ２００が発熱するおそれがある場合は、ヒートシンクなどの冷却部材をコントローラ２００に接触させる等の放熱対策が適宜行われる。
このように、本実施形態では、メモリセルＭＣ内のチャネル１４に形成されるポテンシャル井戸１６に保持される電荷を、隣接するメモリセルＭＣ内のポテンシャル井戸１６に順次転送することにより、ストリング１１内の複数のメモリセルＭＣに対するデータの書込と読出しを行う。したがって、ストリング１１内の複数のメモリセルＭＣに接続されるワード線の本数を減らすことができ、メモリセルアレイ１１０の構成を簡略化できる。また、ポテンシャル井戸１６は複数の電荷を保持でき、ポテンシャル井戸１６が保持する電荷量を個々のメモリセルＭＣごとに任意に変えられるため、多値データの書込及び読出しも行うことができる。
本実施形態によるメモリシステム１０は、メモリセルアレイ１１０を極低温下に配置した状態でデータの書込と読出しを行うこともできる。メモリセルアレイ１１０を極低温下に配置することで、メモリセルＭＣ内の浮遊ゲート１３とポテンシャル井戸１６内の電荷のリークや消失を抑えることができ、安定した電荷転送を行うことができる。
本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
２ 信号伝送ケーブル、３ 第１基板、４ 第２基板、７ 冷媒、８ 筐体、１０ メモリシステム、１１ ストリング、１２ ゲート、１３ 浮遊ゲート、１４ チャネル、１５ ゲート絶縁膜、１６ ポテンシャル井戸、１００ ＮＡＮＤフラッシュメモリ、１０１ ＮＡＮＤバス、１０２ ホストバス、１１０ メモリセルアレイ、１２０ ロウデコーダ、１３０ ドライバ回路、１４０ カラム制御回路、１５０ レジスタ群、１６０ シーケンサ、２００ コントローラ、２１０ ホストインタフェース回路、２２０ 内蔵メモリ（ＲＡＭ）、２３０ プロセッサ（ＣＰＵ）、２４０ バッファメモリ、２５０ ＮＡＮＤインタフェース回路、２６０ ＥＣＣ回路、３００ ホスト機器、

Claims (20)

  1. 複数のメモリセルが直列に接続されたストリングを複数有するメモリセルアレイと、
    前記ストリング内の前記複数のメモリセルに記憶するべき、又は記憶されたデータに応じた電荷を、前記複数のメモリセル内のチャネルのポテンシャル井戸間で転送する制御を行うコントローラと、を備える、メモリシステム。
  2. 前記ストリング内の前記複数のメモリセルのゲートに接続される複数の第１配線を備え、
    前記複数の第１配線のそれぞれは、前記ストリング内の２以上の前記メモリセルのゲートに接続される、請求項１に記載のメモリシステム。
  3. 前記複数の第１配線は、前記ストリング内の前記複数のメモリセルの接続順に、順繰りに対応するゲートに接続される、請求項２に記載のメモリシステム。
  4. 前記ストリング内の前記複数のメモリセルのうち、隣接する２つのメモリセルのゲートに接続される２つの前記第１配線の電圧を相違させることで、一方のメモリセル内のポテンシャル井戸から他方のメモリセル内のポテンシャル井戸に電荷を転送する、請求項２又は３に記載のメモリシステム。
  5. 前記複数のメモリセル内のポテンシャル井戸間でデータを転送する際には、前記複数のメモリセルに接続される前記複数の第１配線には、予め定めた複数の電圧レベルの電圧が順繰りに印加される、請求項２乃至４のいずれか一項に記載のメモリシステム。
  6. 前記メモリセルは、
    前記複数の第１配線のいずれかが接続されるゲートと、
    前記ゲートと前記チャネルとの間に配置される浮遊ゲートと、を有し、
    前記チャネルは、前記ゲートの電圧に応じて深さが調整される前記ポテンシャル井戸を有し、
    前記ストリングを構成する前記複数のメモリセルのそれぞれが有する前記ポテンシャル井戸は、それぞれ繋がっている、請求項２乃至５のいずれか一項に記載のメモリシステム。
  7. 前記浮遊ゲートは、多値データに応じた電荷を蓄積し、
    前記ポテンシャル井戸は、多値データに応じた電荷を転送する、請求項６に記載のメモリシステム。
  8. 前記コントローラは、データ読出し時に前記浮遊ゲートの蓄積電荷をポテンシャル井戸に移動させる際にゲートに印加させる電圧を、データ転送時に隣接する前記メモリセルのポテンシャル井戸から電荷の転送を受ける際に前記ゲートに印加される電圧よりも低くする、請求項６又は７に記載のメモリシステム。
  9. データ読出し時に前記浮遊ゲートから前記ポテンシャル井戸に移動する電荷は、前記浮遊ゲートの蓄積電荷が多い程少ない、請求項６乃至８のいずれか一項に記載のメモリシステム。
  10. 前記コントローラは、前記ストリング内の同一の前記第１配線が接続されるゲートを有する２以上の前記メモリセル内の前記浮遊ゲートの蓄積電荷を、並行して対応する前記ポテンシャル井戸にそれぞれ移動させる、請求項６乃至９のいずれか一項に記載のメモリシステム。
  11. 前記コントローラは、読出し対象でない前記メモリセルをオフさせることにより、オフ状態の前記メモリセル内の前記ポテンシャル井戸中の電荷を廃棄する、請求項６乃至１０のいずれか一項に記載のメモリシステム。
  12. 前記ストリング内の前記複数のメモリセルは、前記ストリング内のオフ状態の前記メモリセル内の前記ポテンシャル井戸中の電荷を集約させるポテンシャル井戸を有する電荷集約用のメモリセルを有し、
    前記電荷集約用のメモリセルのゲートに接続される前記第１配線は、電荷集約用の所定の電圧に設定される、請求項６乃至１１のいずれか一項に記載のメモリシステム。
  13. 前記コントローラは、前記メモリセル内の前記複数のメモリセルのうち、書込対象の全メモリセルの前記ポテンシャル井戸に電荷を転送した後、前記書込対象の全メモリセルのゲートに接続される特定の前記第１配線にデータ転送時の電圧よりも高いプログラム電圧を印加して、前記書込対象の全メモリセルの前記浮遊ゲートに、対応する前記ポテンシャル井戸から電荷を転送する、請求項６乃至１２のいずれか一項に記載のメモリシステム。
  14. 前記コントローラは、一回の書込動作で、前記プログラム電圧が印加される前記第１配線に接続されるすべての前記メモリセルについて、一括して対応する前記ポテンシャル井戸から前記浮遊ゲートに電荷を転送する、請求項１３に記載のメモリシステム。
  15. 複数の前記ストリングの一端側に配置される複数の第２配線を備え、
    前記複数のメモリセルのそれぞれが有するチャネルのポテンシャル井戸間で転送されるデータは、前記複数の第２配線にて送受される、請求項１乃至１４のいずれか一項に記載のメモリシステム。
  16. 前記複数の第２配線上の信号を読み出すとともに、前記複数の第２配線にデータ書き込みための信号を送出する読出し／書き込み制御回路を備える、請求項１５に記載のメモリシステム。
  17. 前記メモリセルアレイ内の前記ストリングは、ＮＡＮＤフラッシュメモリ内のストリングと同じ回路構成を有する、請求項１乃至１６のいずれか一項に記載のメモリシステム。
  18. 基板上に積層される複数の第１導電層と、
    前記複数の第１導電層の間にそれぞれ積層される複数の第２導電層と、
    前記複数の第１導電層及び前記複数の第２導電層の積層方向に延び、前記複数の第１導電層及び前記複数の第２導電層の交差部に前記複数のメモリセルを形成するピラーと、
    前記複数の第１導電層及び前記複数の第２導電層の積層方向に延び、前記複数の第１導電層に接続される第１コンタクトプラグと、
    前記複数の第１導電層及び前記複数の第２導電層の積層方向に延び、前記複数の第２導電層に接続される第２コンタクトプラグと、を備える、請求項１乃至１７のいずれか一項に記載のメモリシステム。
  19. 前記メモリセルアレイが実装されて－４０℃以下に設定される第１基板と、
    前記コントローラが実装されて－４０℃以上の温度に設定され、前記第１基板と信号伝送ケーブルを介して信号の送受を行う第２基板と、を備える、請求項１乃至１８のいずれか一項に記載のメモリシステム。
  20. 前記第１基板は、液体窒素中に配置される、請求項１９に記載のメモリシステム。
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