Nothing Special   »   [go: up one dir, main page]

JP2016167554A - 高電子移動度トランジスタ及び高電子移動度トランジスタの製造方法 - Google Patents

高電子移動度トランジスタ及び高電子移動度トランジスタの製造方法 Download PDF

Info

Publication number
JP2016167554A
JP2016167554A JP2015047322A JP2015047322A JP2016167554A JP 2016167554 A JP2016167554 A JP 2016167554A JP 2015047322 A JP2015047322 A JP 2015047322A JP 2015047322 A JP2015047322 A JP 2015047322A JP 2016167554 A JP2016167554 A JP 2016167554A
Authority
JP
Japan
Prior art keywords
gan layer
layer
thickness
gan
electron mobility
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2015047322A
Other languages
English (en)
Other versions
JP6668597B2 (ja
Inventor
健 中田
Takeshi Nakada
健 中田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Priority to JP2015047322A priority Critical patent/JP6668597B2/ja
Priority to US15/065,532 priority patent/US20160268411A1/en
Publication of JP2016167554A publication Critical patent/JP2016167554A/ja
Application granted granted Critical
Publication of JP6668597B2 publication Critical patent/JP6668597B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02502—Layer structure consisting of two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/854—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs further characterised by the dopants

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

【課題】リーク電流の増加の抑制とピット密度の低減との両立が可能な高電子移動度トランジスタ及び高電子移動度トランジスタの製造方法を提供する。
【解決手段】高電子移動度トランジスタは、基板１１上に設けられるＡｌＮ層１２と、ＡｌＮ層１２上に設けられ、炭素濃度が１×１０１６ａｔｏｍｓ／ｃｍ３未満である第１のＧａＮ層１３と、第１のＧａＮ層１３上に設けられ、炭素濃度が２×１０１６ａｔｏｍｓ／ｃｍ３以上である第２のＧａＮ層１４と、を備え、第１のＧａＮ層１３の厚さと第２のＧａＮ層１４の厚さとの合計値が４００ｎｍ以上、１０００ｎｍ以下である。
【選択図】図１

Description

本発明は、高電子移動度トランジスタ及び高電子移動度トランジスタの製造方法に関する。
近年、高出力及び高耐圧を有する窒化ガリウム（ＧａＮ）系材料を用いた半導体装置として、高電子移動度トランジスタ（ＨＥＭＴ）が知られている。このＨＥＭＴは、例えば結晶成長用基板上に順にエピタキシャル成長した、バッファ層、チャネル層及び電子供給層を有している。例えば、上記特許文献１に開示されるＨＥＭＴには、バッファ層としてＡｌＧａＮ層又は鉄（Ｆｅ）がドープされたＧａＮ層が用いられている。上記特許文献１では、バッファ層としてＦｅがドープされたＧａＮ層が用いられる場合、該Ｆｅの電気的影響を抑制するためにチャネル層であるｉ型のＧａＮ層の厚さを２．５μｍとしている。
また、上記特許文献２に開示されるＨＥＭＴには、バッファ層として順に積層されたＡｌＧａＮ／ＩｎＧａＮ層、ＡｌＮ層、及びＧａＮ層が用いられている。上記特許文献２では、ＧａＮ層の炭素濃度は３×１０１６ａｔｏｍｓ／ｃｍ３〜２×１０１７ａｔｏｍｓ／ｃｍ３であり、該ＧａＮ層の電気抵抗率は１×１０７Ω・ｃｍ以上である。
また、上記特許文献３に開示されるＨＥＭＴには、バッファ層としてのアンドープＡｌＮ層及びアンドープ第１ＧａＮ層、チャネル層としてのアンドープ第２ＧａＮ層、並びに電子供給層としてのＡｌＧａＮ層が、同じ圧力（１００Ｔｏｒｒ）の条件下にて基板上に順に成長している。上記特許文献２では、ＡｌＮ層の厚さは０．３μｍ、第１ＧａＮ層の厚さは２μｍ、第２ＧａＮ層の厚さは０．１μｍとなっている。
特開２００８−２５１９６６号公報 特開２００９−０２１２７９号公報 特開２００６−１１４６５２号公報 特開２０１１−０２３６７７号公報
ところで、上述したＨＥＭＴには特性向上（例えば高出力化及び高周波化）のため、リーク電流の低減が求められている。このリーク電流の低減を実現するために、バッファ層を高抵抗化することが知られている。例えば上記特許文献１のようにＧａＮ層にＦｅをドープすること、上記特許文献２のようにＧａＮ層の炭素濃度を高めること、又は上記特許文献３のようにＡｌＮ層を厚くすることにより、バッファ層の高抵抗化が行われている。加えて、これらの特許文献ではＧａＮ層やＡｌＧａＮ層を厚くする対策が行われている。この対策では、一般的には結晶成長における成長時間及び原料使用量が増加し、且つ、エピタキシャル成長後のウェハの反りが大きくなるので、製造コスト及び歩留まりの観点からは好ましい解決方法ではない。ＨＥＭＴのリーク電流の低減には、エピタキシャル成長層の膜厚を薄くすることによる対策が望ましい。
その一方で、ＨＥＭＴの特性向上及び歩留まり向上のため、該ＨＥＭＴのエピタキシャル成長層中に形成される凹状の欠陥の密度（ピット密度）の低減が求められている。このピット密度はエピタキシャル成長層の成長条件によって変化する。例えば、成長条件をエピタキシャル成長層の膜厚を小さくする条件に設定すると、ピット密度の低減は困難である。したがって、膜厚を大きくする条件に設定し、エピタキシャル成長層内の欠陥を埋め込み、ピット密度を低減することが行われる。しかしながら、エピタキシャル成長層の膜厚が大きくなるほど、ＨＥＭＴのリーク電流が増加してしまう。
また、エピタキシャル成長層の成長条件を、エピタキシャル成長層における膜厚方向と交差及び直交する方向への成長を大きくする条件、エピタキシャル成長層の成長時の温度を高くする条件、又はエピタキシャル成長層の成長時の圧力を高くする条件の少なくとも何れかに設定した場合も、エピタキシャル成長層内の欠陥が埋め込まれ、ピット密度が低減する。しかしながら、上記条件に設定した場合、エピタキシャル成長層の炭素濃度の低下を引き起こし、ＨＥＭＴのリーク電流が増加してしまう。以上より、ＨＥＭＴにおいて、リーク電流の増加の抑制とピット密度の低減との両立は困難である。
本発明は、リーク電流の増加の抑制とピット密度の低減との両立が可能な高電子移動度トランジスタ及び高電子移動度トランジスタの製造方法を提供することを目的とする。
本発明の一形態に係る高電子移動度トランジスタは、基板上に設けられるＡｌＮ層と、ＡｌＮ層上に設けられ、炭素濃度が１×１０１６ａｔｏｍｓ／ｃｍ３未満である第１のＧａＮ層と、第１のＧａＮ層上に設けられ、炭素濃度が２×１０１６ａｔｏｍｓ／ｃｍ３以上である第２のＧａＮ層と、を備え、第１のＧａＮ層の厚さと第２のＧａＮ層の厚さとの合計値が４００ｎｍ以上、１０００ｎｍ以下である。
本発明の別の一形態に係る高電子移動度トランジスタの製造方法は、基板上にＡｌＮ層を成長する工程と、ＡｌＮ層上に、第１の温度及び第１の圧力で第１のＧａＮ層を成長する工程と、第１のＧａＮ層上に、第１の温度及び第２の圧力で第２のＧａＮ層を成長する工程と、を備え、第１の圧力は、第２の圧力よりも５０Ｔｏｒｒ以上高く設定されており、第１のＧａＮ層の厚さと第２のＧａＮ層の厚さとの合計値が４００ｎｍ以上、１０００ｎｍ以下である。
本発明の別の一形態に係る高電子移動度トランジスタの製造方法は、基板上にＡｌＮ層を成長する工程と、ＡｌＮ層上に、第１の温度及び第１の圧力で第１のＧａＮ層を成長する工程と、第１のＧａＮ層上に、第２の温度及び第１の圧力で第２のＧａＮ層を成長する工程と、を備え、第１の温度は、第２の温度よりも４０℃以上高く設定されており、第１のＧａＮ層の厚さと第２のＧａＮ層の厚さとの合計値が４００ｎｍ以上、１０００ｎｍ以下である。
本発明によれば、リーク電流の増加の抑制とピット密度の低減との両立が可能な高電子移動度トランジスタ及び高電子移動度トランジスタの製造方法を提供できる。
図１は、本実施形態に係るＨＥＭＴを示す断面図である。 図２の（ａ）〜（ｃ）は、本実施形態に係るＨＥＭＴ１の製造方法を説明する図である。 図３の（ａ），（ｂ）は、本実施形態に係るＨＥＭＴ１の製造方法を説明する図である。 図４は、第１のＧａＮ層の膜厚とピット密度との関係を示すグラフである。 図５は、第２のＧａＮ層の膜厚とリーク電流との関係を示すグラフである。
以下、添付図面を参照して、本発明の好適な実施形態について詳細に説明する。なお、以下の説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。
図１は、本実施形態に係るＨＥＭＴを示す断面図である。図１に示されるように、ＨＥＭＴ１は、半導体ウェハ２、ソース３、ドレイン４、ゲート５、及び絶縁膜６を備えている。半導体ウェハ２は、基板１１、ＡｌＮ層１２、第１のＧａＮ層１３、第２のＧａＮ層１４、及び電子供給層１５を有する。このような半導体ウェハ２を有するＨＥＭＴ１では、第２のＧａＮ層１４と電子供給層１５との界面に２次元電子ガス（２ＤＥＧ：2 Dimensional Electron Gas）が生じることにより、第２のＧａＮ層１４内にチャネル領域が形成される。
ソース３及びドレイン４は、半導体ウェハ２の電子供給層１５上に設けられている電極である。ソース３及びドレイン４は、オーミック電極として機能し、例えばチタン（Ｔｉ）層とアルミニウム（Ａｌ）層との積層構造を有する。
ゲート５は、半導体ウェハ２の電子供給層１５上に設けられている電極である。ゲート５は、半導体ウェハ２の厚さ方向と垂直であって、ソース３からドレイン４へ向かう方向においてソース３とドレイン４との間に設けられている。ゲート５は、例えばニッケル（Ｎｉ）層と金（Ａｕ）層との積層構造を有する。
絶縁膜６は、半導体ウェハ２の電子供給層１５上に設けられている。絶縁膜６は複数の開口部を有しており、該開口部にソース３、ドレイン４、又はゲート５が設けられている。絶縁膜６は、例えば窒化ケイ素膜である。
半導体ウェハ２の基板１１は、結晶成長用の基板である。基板１１として、例えばＳｉ基板、ＳｉＣ基板、サファイア基板、又はダイヤモンド基板が挙げられる。本実施形態では、基板１１はＳｉＣ基板である。基板１１上には、ＡｌＮ層１２、第１のＧａＮ層１３、第２のＧａＮ層１４、及び電子供給層１５が順番に積層されている。
ＡｌＮ層１２は、基板１１上に設けられる層であり、ＡｌＮ（窒化アルミニウム）を含む層である。ＡｌＮ層１２は、ＨＥＭＴ１におけるバッファ層として機能する。ＡｌＮ層１２の膜厚は、例えば５ｎｍ以上３０ｎｍ以下である。
第１のＧａＮ層１３は、ＡｌＮ層１２上に設けられる層であり、ＧａＮ（窒化ガリウム）を含む層である。第１のＧａＮ層１３の炭素濃度は、検出限界である１×１０１６ａｔｏｍｓ／ｃｍ３未満である。第１のＧａＮ層１３の厚さの下限値は、例えば５０ｎｍ、１００ｎｍ、又は２００ｎｍである。第１のＧａＮ層１３の厚さの上限値は、例えば３００ｎｍ、又は２５０ｎｍである。半導体ウェハ２のピット密度を低減する観点から、第１のＧａＮ層１３の厚さは、１００ｎｍ以上であることが好ましく、２００ｎｍ以上であることがさらに好ましい。
第２のＧａＮ層１４は、第１のＧａＮ層１３上に設けられる層であり、ＧａＮを含む層である。第２のＧａＮ層１４の炭素濃度は、２×１０１６ａｔｏｍｓ／ｃｍ３以上である。第２のＧａＮ層１４の厚さの下限値は、例えば５０ｎｍ、１００ｎｍ、又は２００ｎｍである。第２のＧａＮ層１４の厚さの上限値は、例えば４５０ｎｍ、４００ｎｍ、又は３５０ｎｍである。ＨＥＭＴ１のリーク電流を低減する観点から、第２のＧａＮ層１４の厚さは、１００ｎｍ以上であることが好ましく、２００ｎｍ以上であることがさらに好ましい。
第１のＧａＮ層１３の厚さと第２のＧａＮ層１４の厚さとの合計値は、例えば３００ｎｍ以上又は４００ｎｍ以上であり、１０００ｎｍ以下又は６００ｎｍ以下であることが好ましい。上記合計値が３００ｎｍ以上であることにより、ＧａＮ層内のピット密度が良好に低減される。また、上記合計値が１０００ｎｍ以下であることにより、ＧａＮ層を介したＨＥＭＴ１のリーク電流が低減され、上記合計値が６００ｎｍ以下であることにより、ＧａＮ層を介したＨＥＭＴ１のリーク電流が好適に低減される。
電子供給層１５は、第２のＧａＮ層１４上に設けられた層である。電子供給層１５は、第２のＧａＮ層１４よりも電子親和力が大きい窒化物半導体を有しており、例えばＡｌＧａＮ層、ＩｎＡｌＮ層、又はＩｎＡｌＧａＮ層等である。電子供給層１５の膜厚は、例えば１０ｎｍ以上３０ｎｍ以下である。
次に、図２及び図３を用いながら本実施形態に係るＨＥＭＴ１の製造方法を説明する。図２の（ａ）〜（ｃ）、及び図３の（ａ），（ｂ）は、本実施形態に係るＨＥＭＴ１の製造方法を説明する図である。
まず、図２の（ａ）に示されるように、基板１１上に、例えば有機金属気相成長法（以下、ＯＭＶＰＥ（Organometallic Vapor Phase Epitaxy）法とする）によってＡｌＮ層１２を成長する。ＡｌＮ層１２の原料は、例えばトリメチルアルミニウムガス（ＴＭＡガス）及びアンモニアガス（ＮＨ３ガス）である。ＡｌＮ層１２の成長時において、例えば温度は１０５０℃以上１２００℃以下であり、圧力は５０Ｔｏｒｒ以上１２０Ｔｏｒｒ以下である。
次に、図２の（ｂ）に示されるように、例えばＯＭＶＰＥ法によって、ＡｌＮ層１２上に第１のＧａＮ層１３を成長する。第１のＧａＮ層１３の原料は、例えばトリメチルアガリウムガス（ＴＭＧガス）及びＮＨ３ガスである。第１のＧａＮ層１３の成長温度（第１の温度）は、例えば１０５０℃以上１２００℃以下である。第１のＧａＮ層１３の成長圧力（第１の圧力）は、例えば１２５Ｔｏｒｒ以上２００Ｔｏｒｒ以下である。このとき、１０９０℃以上、又は１５０Ｔｏｒｒ以上のいずれかの条件下にて、第１のＧａＮ層１３を成長する。つまり、第１のＧａＮ層１３の成長温度が１０９０℃未満である場合、その成長圧力は１５０Ｔｏｒｒ以上である。また、成長圧力が１５０Ｔｏｒｒ未満である場合、成長温度が１０９０℃以上である。これらの場合、第１のＧａＮ層１３の炭素濃度が低減すると共に、酸素濃度とシリコン濃度が上昇する。
次に、図２の（ｃ）に示されるように、例えばＯＭＶＰＥ法によって、第１のＧａＮ層１３上に第２のＧａＮ層１４を成長する。第２のＧａＮ層１４の原料は、例えばＴＭＧガス及びＮＨ３ガスである。第２のＧａＮ層１４の成長温度（第２の温度）は、例えば１０５０℃以上１２００℃である。第２のＧａＮ層１４の成長圧力（第２の圧力）は、例えば５０Ｔｏｒｒ以上１５０Ｔｏｒｒ以下である。
第１のＧａＮ層１３の成長温度が１０９０℃以上の場合、第２のＧａＮ層１４の成長温度が第１のＧａＮ層１３の成長温度より低くなり、且つ第２のＧａＮ層１４の成長温度と第１のＧａＮ層１３の成長温度との差が４０℃以上になるように設定する。この場合、第１のＧａＮ層１３の成長圧力は、第２のＧａＮ層１４の成長圧力と同一でもよく、同一でなくてもよい。また、第１のＧａＮ層１３の成長圧力が１５０Ｔｏｒｒ以上の場合、第２のＧａＮ層１４の成長圧力が第１のＧａＮ層１３の成長圧力より低くなり、且つ第２のＧａＮ層１４の成長圧力と第１のＧａＮ層１３の成長圧力との差が５０Ｔｏｒｒ以上になるように設定する。この場合、第１のＧａＮ層１３の成長温度は、第２のＧａＮ層１４の成長温度と同一でもよく、同一でなくてもよい。つまり、第１のＧａＮ層１３及び第２のＧａＮ層１４の成長においては、第１のＧａＮ層１３の成長温度が第２のＧａＮ層１４の成長温度よりも４０℃以上高く設定されている条件、又は第１のＧａＮ層１３の成長圧力が第２のＧａＮ層１４の成長圧力よりも５０Ｔｏｒｒ以上高く設定されている条件の何れかが選択される。
次に、図３の（ａ）に示されるように、例えばＯＭＶＰＥ法によって、第２のＧａＮ層１４上に電子供給層１５を成長する。電子供給層１５の原料は、例えばＴＭＧガス、ＴＭＡガス、及びＮＨ３ガスである。以上により、基板１１上に、ＡｌＮ層１２、第１のＧａＮ層１３、第２のＧａＮ層１４、及び電子供給層１５が順番に成長される半導体ウェハ２を形成する。
次に、図３の（ｂ）に示されるように、上記半導体ウェハ２上にソース３、ドレイン４、ゲート５、及び絶縁膜６をパターニング等によって形成することにより、ＨＥＭＴ１が完成する。
以上に説明した実施形態に係る製造方法によって形成された半導体ウェハ２を用いたＨＥＭＴ１によれば、第１のＧａＮ層１３はＡｌＮ層１２直上に設けられる。ＡｌＮ層１２近傍の領域、例えば半導体ウェハ２の厚さ方向においてＡｌＮ層１２から２００ｎｍ以下の領域に位置する第１のＧａＮ層１３は、該ＡｌＮ層１２の物性、特にフェルミ準位及びバンドギャップの影響を受ける。これにより、ＡｌＮ層１２近傍の領域に位置する第１のＧａＮ層１３のバンド構造は固定されるので、上記領域に位置する第１のＧａＮ層１３の炭素濃度が変化した場合であっても、ＨＥＭＴ１のリーク電流は変化しない。このため、第１のＧａＮ層１３の成長条件をピット密度が低減する条件に設定し、その炭素濃度が１×１０１６ａｔｏｍｓ／ｃｍ３未満になる場合であっても、第１のＧａＮ層１３のリーク電流の増加が抑制される。一方、第２のＧａＮ層１４は、ＡｌＮ層１２上に第１のＧａＮ層１３を挟んで設けられているので、該ＡｌＮ層１２の物性の影響を受けにくい。よって、第２のＧａＮ層１４のバンド構造は固定されない傾向にあり、炭素濃度の変化に対する該第２のＧａＮ層１４のリーク電流の変化が大きい。このため、第２のＧａＮ層１４の成長条件をリーク電流が低減する条件に設定し、その炭素濃度を２×１０１６ａｔｏｍｓ／ｃｍ３以上にすることにより、第２のＧａＮ層１４のリーク電流を低減できる。ここで、第２のＧａＮ層１４はピット密度が低減された第１のＧａＮ層１３上に成長するので、第２のＧａＮ層１４内もピットの発生が抑えられる。以上より、上記ＨＥＭＴ１によれば、リーク電流の増加の抑制とピット密度の低減との両立が可能になる。
ここで、ピット密度を低減するための第１のＧａＮ層１３の成長条件、及びリーク電流を低減するための第２のＧａＮ層１４の成長条件として、第１のＧａＮ層１３の成長温度が第２のＧａＮ層１４の成長温度よりも４０℃以上高く設定される、又は第１のＧａＮ層１３の成長圧力が第２のＧａＮ層１４の成長圧力よりも５０Ｔｏｒｒ以上高く設定されてもよい。上記成長条件の何れかを適用することによって、上述したＨＥＭＴ１のリーク電流の増加の抑制とピット密度の低減との両立が可能になる。
また、第１のＧａＮ層１３の厚さは１００ｎｍ以上であってもよい。この場合、第１のＧａＮ層１３及び第２のＧａＮ層１４内のピット密度の増加が良好に抑制される。
また、第２のＧａＮ層１４の厚さは２００ｎｍ以上であってもよい。この場合、ＨＥＭＴ１のリーク電流が良好に低減される。
本発明による高電子移動度トランジスタ及び高電子移動度トランジスタの製造方法は、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、ピット密度を低減するための第１のＧａＮ層１３の成長条件、及びリーク電流を低減するための第２のＧａＮ層１４の成長条件として、第１のＧａＮ層１３の成長温度を第２のＧａＮ層１４の成長温度よりも４０℃以上高く設定すると共に、第１のＧａＮ層１３の成長圧力を第２のＧａＮ層１４の成長圧力よりも５０Ｔｏｒｒ以上高く設定してもよい。上記成長条件の両方を適用することによって、ＨＥＭＴ１のピット密度がより低減される。
また、上記実施形態において、半導体ウェハ２は、基板１１、ＡｌＮ層１２、第１のＧａＮ層１３、第２のＧａＮ層１４、及び電子供給層１５以外に他の構成を有してもよい。例えば、半導体ウェハ２は、電子供給層１５上に設けられるキャップ層を有してもよい。この場合、ＨＥＭＴ１もキャップ層を有してもよい。
本発明を以下の実施例によりさらに詳細に説明するが、本発明はこれらの例に限定されるものではない。
（実施例１〜５）
以下の手順で、実施例１〜５の半導体ウェハを製造した。実施例１〜５の各半導体ウェハの製造方法は、後述する第１のＧａＮ層及び第２のＧａＮ層の膜厚を変化させた以外は同様とした。まず、ＴＭＡガス及びＮＨ３ガスを用い、１１００℃の条件下のＯＭＶＰＥ法により、バッファ層として機能するＡｌＮ層を半絶縁性のＳｉＣ基板上に成長した。次に、ＴＭＧガス及びＮＨ３ガスを用い、１２５Ｔｏｒｒ、１０９０℃の条件下のＯＭＶＰＥ法により、第１のＧａＮ層をＡｌＮ層上に成長した。次に、ＴＭＧガス及びＮＨ３ガスを用い、１２５Ｔｏｒｒ、１０５０℃の条件下のＯＭＶＰＥ法により、第２のＧａＮ層を第１のＧａＮ層上に成長した。次に、ＴＭＡガス、ＴＭＧガス及びＮＨ３ガスを用い、１２５Ｔｏｒｒ、１０５０℃の条件下のＯＭＶＰＥ法により、電子供給層として機能するＡｌＧａＮ層を第２のＧａＮ層上に成長した。各実施例のＡｌＮ層の厚さは１５ｎｍとし、ＡｌＧａＮ層の厚さは２０ｎｍとした。また、各実施例の第１のＧａＮ層の厚さ及び第２のＧａＮ層の厚さは、以下の表１に示す。なお、実施例１〜４の第１のＧａＮ層の厚さと第２のＧａＮ層の厚さとの合計値は５００ｎｍであり、実施例５の第１のＧａＮ層の厚さと第２のＧａＮ層の厚さとの合計値は４００ｎｍである。
（実施例６〜１０）
第１のＧａＮ層の成長時における圧力を２００Ｔｏｒｒと設定し、成長温度を１０５０℃と設定した以外は、実施例１〜５と同様にして半導体ウェハを形成した。各実施例の第１のＧａＮ層の厚さ及び第２のＧａＮ層の厚さは、以下の表２に示す。なお、実施例６〜９の第１のＧａＮ層の厚さと第２のＧａＮ層の厚さとの合計値は５００ｎｍであり、実施例１０の第１のＧａＮ層の厚さと第２のＧａＮ層の厚さとの合計値は４００ｎｍである。
（比較例１，２）
第２のＧａＮ層を形成しなかったこと以外は実施例１〜１０と同様にして半導体ウェハを形成した。以下の表１及び表２に示すように、比較例１の第２のＧａＮ層の膜厚を５００ｎｍとし、比較例２の第２のＧａＮ層の膜厚を８００ｎｍとした。比較例１，２では、実際には第１のＧａＮ層が存在せず第２のＧａＮ層のみとなるので第１、第２を区別する必要はないが、実施例１〜１０との比較のため第２のＧａＮ層とした。
Figure 2016167554
Figure 2016167554
（ピット密度の評価）
実施例１〜１０及び比較例１，２の半導体ウェハの電子供給層の表面を、光学顕微鏡（オリンパス株式会社製ＭＸ５０）を用いて観察した。上記表面において、直径が０．２μｍ以上の大きさのピットの有無及び数を観察した。各実施例及び各比較例の１ｃｍ２あたりのピットの数（ピット密度）を表１，２に示す。また、実施例１〜１０における第１のＧａＮ層の膜厚とピット密度との関係を示すグラフを図４に示す。図４において、横軸は第１のＧａＮ層の膜厚を示し、縦軸はピット密度を示す。菱形で示されるデータＡ１〜Ａ５は、実施例１〜５の第１のＧａＮ層の膜厚に対するピット密度をそれぞれ示す。四角で示されるデータＢ１〜Ｂ５は、実施例６〜１０の第１のＧａＮ層の膜厚に対するピット密度をそれぞれ示す。
表１，２に示されるように、ＧａＮ層の膜厚が５００ｎｍである比較例２のピット密度は４０００個／ｃｍ２であった。また、ＧａＮ層の膜厚が８００ｎｍである比較例１のピット密度は１３個／ｃｍ２であった。これにより、比較例においてはＧａＮ層の厚さが大きいほどエピタキシャル成長膜中のピットが埋め込まれ、該ピット密度が低減されることが分かった。これに対して、第１のＧａＮ層の厚さと第２のＧａＮ層の厚さとの合計値は５００ｎｍである実施例１〜４，６〜９において、ピット密度の最大値は、実施例８の４１７個／ｃｍ２であった。また、実施例１〜１０において、第１のＧａＮ層の厚さが１００ｎｍ以上の場合、ピット密度の最大値は、実施例１０の３７個／ｃｍ２であり、５０個／ｃｍ２以下であった。以上より、半導体ウェハにおけるＧａＮ層の厚さを５００ｎｍとした場合、実施例１〜４，６〜９のピット密度は、比較例２よりも明らかに低減していた。また、第１のＧａＮ層が１００ｎｍ以上の場合、ピット密度が急激に低減していた。加えて、図４のデータＡ１〜Ａ５，Ｂ１〜Ｂ５より、第１のＧａＮ層の厚さが大きいほど、ピット密度が低減される傾向にあることが分かった。
（リーク電流の評価）
実施例１〜１０及び比較例１，２の半導体ウェハに対して、塩素系ガスを用いたメサアイソレーションを行った。次に、Ｔｉ膜及びＡｌ膜からなるオーミック電極、及びＮｉ膜及びＡｕ膜からなるゲートをパターン形成した。そして、窒化ケイ素からなる保護膜を形成することによって、ＨＥＭＴを作成した。また、このＨＥＭＴの作成と同時に、ギャップを４μｍ、チャネル幅Ｗを２００μｍと設定したモニタ素子を作成した。各実施例及び各比較例のモニタ素子に対して、１００Ｖのドレイン電圧を印加し、該ＨＥＭＴのリーク電流を測定した。各実施例及び各比較例のモニタ素子のリーク電流を表１，２に示す。また、実施例１〜１０における第２のＧａＮ層の膜厚とリーク電流との関係を示すグラフを図５に示す。図５において、横軸は第２のＧａＮ層の膜厚を示し、縦軸はピット密度を示す。図５において、菱形で示されるデータＣ１〜Ｃ４は、実施例１〜４の第２のＧａＮ層の膜厚に対するリーク電流をそれぞれ示す。四角で示されるデータＤ１〜Ｄ４は、実施例６〜９の第２のＧａＮ層の膜厚に対するリーク電流をそれぞれ示す。
表１，２に示されるように、ＧａＮ層の膜厚が５００ｎｍである比較例２のリーク電流は１×１０−７Ａ／ｍｍであり、ＧａＮ層の膜厚が８００ｎｍである比較例１のリーク電流は１×１０−５Ａ／ｍｍであった。これにより、比較例ではＧａＮ層の厚さが大きいほどリーク電流が増加することが分かった。これに対して、第１のＧａＮ層の厚さと第２のＧａＮ層の厚さとの合計値は５００ｎｍである実施例１〜４，６〜９において、リーク電流の最大値は、実施例９の６×１０−７Ａ／ｍｍであり、最小値は、実施例８の７×１０−８Ａ／ｍｍであった。これにより、実施例１〜４，６〜９のリーク電流は、同じ膜厚である比較例２のリーク電流と同程度であり、且つ実施例１〜４，６〜９のピット密度が比較例２よりも明らかに低減していることが確認された。また、図５のデータＣ１〜Ｃ４，Ｄ１〜Ｄ４より、第２のＧａＮ層の厚さが大きいほどリーク電流が低減することが分かった。
１…ＨＥＭＴ、２…半導体ウェハ、３…ソース、４…ドレイン、５…ゲート、６…絶縁膜、１１…基板、１２…ＡｌＮ層、１３…第１のＧａＮ層、１４…第２のＧａＮ層、１５…電子供給層。

Claims (9)

  1. 基板上に設けられるＡｌＮ層と、
    前記ＡｌＮ層上に設けられ、炭素濃度が１×１０１６ａｔｏｍｓ／ｃｍ３未満である第１のＧａＮ層と、
    前記第１のＧａＮ層上に設けられ、炭素濃度が２×１０１６ａｔｏｍｓ／ｃｍ３以上である第２のＧａＮ層と、
    を備え、
    前記第１のＧａＮ層の厚さと前記第２のＧａＮ層の厚さとの合計値が４００ｎｍ以上、１０００ｎｍ以下である、
    高電子移動度トランジスタ。
  2. 前記第１のＧａＮ層の厚さは１００ｎｍ以上である、請求項１に記載の高電子移動度トランジスタ。
  3. 前記第２のＧａＮ層の厚さは２００ｎｍ以上である、請求項１又は２に記載の高電子移動度トランジスタ。
  4. 基板上にＡｌＮ層を成長する工程と、
    前記ＡｌＮ層上に、第１の温度及び第１の圧力で第１のＧａＮ層を成長する工程と、
    前記第１のＧａＮ層上に、前記第１の温度及び第２の圧力で第２のＧａＮ層を成長する工程と、
    を備え、
    前記第１の圧力は、前記第２の圧力よりも５０Ｔｏｒｒ以上高く設定されており、
    前記第１のＧａＮ層の厚さと前記第２のＧａＮ層の厚さとの合計値が４００ｎｍ以上、１０００ｎｍ以下である、
    高電子移動度トランジスタの製造方法。
  5. 前記第１の温度は１０５０℃である、請求項４に記載の高電子移動度トランジスタの製造方法。
  6. 前記第１のＧａＮ層の厚さは１００ｎｍ以上であり、
    前記第２のＧａＮ層の厚さは２００ｎｍ以上である、請求項４又は５に記載の高電子移動度トランジスタの製造方法。
  7. 基板上にＡｌＮ層を成長する工程と、
    前記ＡｌＮ層上に、第１の温度及び第１の圧力で第１のＧａＮ層を成長する工程と、
    前記第１のＧａＮ層上に、第２の温度及び前記第１の圧力で第２のＧａＮ層を成長する工程と、
    を備え、
    前記第１の温度は、前記第２の温度よりも４０℃以上高く設定されており、
    前記第１のＧａＮ層の厚さと前記第２のＧａＮ層の厚さとの合計値が４００ｎｍ以上、１０００ｎｍ以下である、
    高電子移動度トランジスタの製造方法。
  8. 前記第１の圧力は１２５Ｔｏｒｒである、請求項７に記載の高電子移動度トランジスタの製造方法。
  9. 前記第１のＧａＮ層の厚さは１００ｎｍ以上であり、
    前記第２のＧａＮ層の厚さは２００ｎｍ以上である、請求項７又は８に記載の高電子移動度トランジスタの製造方法。
JP2015047322A 2015-03-10 2015-03-10 高電子移動度トランジスタ及び高電子移動度トランジスタの製造方法 Active JP6668597B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2015047322A JP6668597B2 (ja) 2015-03-10 2015-03-10 高電子移動度トランジスタ及び高電子移動度トランジスタの製造方法
US15/065,532 US20160268411A1 (en) 2015-03-10 2016-03-09 High electron mobility transistor (hemt) and method of producing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015047322A JP6668597B2 (ja) 2015-03-10 2015-03-10 高電子移動度トランジスタ及び高電子移動度トランジスタの製造方法

Publications (2)

Publication Number Publication Date
JP2016167554A true JP2016167554A (ja) 2016-09-15
JP6668597B2 JP6668597B2 (ja) 2020-03-18

Family

ID=56887986

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015047322A Active JP6668597B2 (ja) 2015-03-10 2015-03-10 高電子移動度トランジスタ及び高電子移動度トランジスタの製造方法

Country Status (2)

Country Link
US (1) US20160268411A1 (ja)
JP (1) JP6668597B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016201433A (ja) * 2015-04-09 2016-12-01 三菱電機株式会社 ヘテロ接合電界効果型トランジスタおよびその製造方法
JP2018116971A (ja) * 2017-01-16 2018-07-26 住友電工デバイス・イノベーション株式会社 半導体基板の製造方法
JP2021002616A (ja) * 2019-06-24 2021-01-07 株式会社サイオクス Ｉｉｉ族窒化物積層体

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11848362B2 (en) * 2019-04-18 2023-12-19 Intel Corporation III-N transistors with contacts of modified widths

Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003059948A (ja) * 2001-08-20 2003-02-28 Sanken Electric Co Ltd 半導体装置及びその製造方法
JP2006128626A (ja) * 2004-10-29 2006-05-18 Samsung Electro Mech Co Ltd 窒化物系半導体装置及びその製造方法
JP2006332367A (ja) * 2005-05-26 2006-12-07 Sumitomo Electric Ind Ltd 高電子移動度トランジスタ、電界効果トランジスタ、エピタキシャル基板、エピタキシャル基板を作製する方法およびｉｉｉ族窒化物系トランジスタを作製する方法
WO2007122790A1 (ja) * 2006-03-28 2007-11-01 Nec Corporation 電界効果トランジスタ
JP2008251966A (ja) * 2007-03-30 2008-10-16 Fujitsu Ltd 半導体エピタキシャル基板、化合物半導体装置、およびそれらの製造方法
JP2009021279A (ja) * 2007-07-10 2009-01-29 Hitachi Cable Ltd 半導体エピタキシャルウエハ
JP2009231561A (ja) * 2008-03-24 2009-10-08 Nippon Telegr & Teleph Corp <Ntt> 窒化物半導体結晶薄膜およびその作製方法、半導体装置およびその製造方法
JP2010123725A (ja) * 2008-11-19 2010-06-03 Sanken Electric Co Ltd 化合物半導体基板及び該化合物半導体基板を用いた半導体装置
JP2010258442A (ja) * 2009-03-31 2010-11-11 Furukawa Electric Co Ltd:The 電界効果トランジスタ、電界効果トランジスタの製造方法、および溝の形成方法
JP2011023677A (ja) * 2009-07-21 2011-02-03 Hitachi Cable Ltd 化合物半導体エピタキシャルウェハおよびその製造方法
JP2013008836A (ja) * 2011-06-24 2013-01-10 Sharp Corp 窒化物半導体装置
JP2013008938A (ja) * 2011-02-22 2013-01-10 Covalent Materials Corp 窒化物半導体基板及びその製造方法
JP2013211481A (ja) * 2012-03-30 2013-10-10 Fujitsu Ltd 化合物半導体装置及びその製造方法
WO2014041736A1 (ja) * 2012-09-13 2014-03-20 パナソニック株式会社 窒化物半導体構造物
JP2014057020A (ja) * 2012-09-14 2014-03-27 Oki Electric Ind Co Ltd 窒化物半導体装置及びその作製条件特定方法
JP2014072430A (ja) * 2012-09-28 2014-04-21 Fujitsu Ltd 半導体装置

Patent Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003059948A (ja) * 2001-08-20 2003-02-28 Sanken Electric Co Ltd 半導体装置及びその製造方法
JP2006128626A (ja) * 2004-10-29 2006-05-18 Samsung Electro Mech Co Ltd 窒化物系半導体装置及びその製造方法
JP2006332367A (ja) * 2005-05-26 2006-12-07 Sumitomo Electric Ind Ltd 高電子移動度トランジスタ、電界効果トランジスタ、エピタキシャル基板、エピタキシャル基板を作製する方法およびｉｉｉ族窒化物系トランジスタを作製する方法
WO2007122790A1 (ja) * 2006-03-28 2007-11-01 Nec Corporation 電界効果トランジスタ
JP2008251966A (ja) * 2007-03-30 2008-10-16 Fujitsu Ltd 半導体エピタキシャル基板、化合物半導体装置、およびそれらの製造方法
JP2009021279A (ja) * 2007-07-10 2009-01-29 Hitachi Cable Ltd 半導体エピタキシャルウエハ
JP2009231561A (ja) * 2008-03-24 2009-10-08 Nippon Telegr & Teleph Corp <Ntt> 窒化物半導体結晶薄膜およびその作製方法、半導体装置およびその製造方法
JP2010123725A (ja) * 2008-11-19 2010-06-03 Sanken Electric Co Ltd 化合物半導体基板及び該化合物半導体基板を用いた半導体装置
JP2010258442A (ja) * 2009-03-31 2010-11-11 Furukawa Electric Co Ltd:The 電界効果トランジスタ、電界効果トランジスタの製造方法、および溝の形成方法
JP2011023677A (ja) * 2009-07-21 2011-02-03 Hitachi Cable Ltd 化合物半導体エピタキシャルウェハおよびその製造方法
JP2013008938A (ja) * 2011-02-22 2013-01-10 Covalent Materials Corp 窒化物半導体基板及びその製造方法
JP2013008836A (ja) * 2011-06-24 2013-01-10 Sharp Corp 窒化物半導体装置
JP2013211481A (ja) * 2012-03-30 2013-10-10 Fujitsu Ltd 化合物半導体装置及びその製造方法
WO2014041736A1 (ja) * 2012-09-13 2014-03-20 パナソニック株式会社 窒化物半導体構造物
JP2014057020A (ja) * 2012-09-14 2014-03-27 Oki Electric Ind Co Ltd 窒化物半導体装置及びその作製条件特定方法
JP2014072430A (ja) * 2012-09-28 2014-04-21 Fujitsu Ltd 半導体装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016201433A (ja) * 2015-04-09 2016-12-01 三菱電機株式会社 ヘテロ接合電界効果型トランジスタおよびその製造方法
JP2018116971A (ja) * 2017-01-16 2018-07-26 住友電工デバイス・イノベーション株式会社 半導体基板の製造方法
JP2021002616A (ja) * 2019-06-24 2021-01-07 株式会社サイオクス Ｉｉｉ族窒化物積層体
JP7384580B2 (ja) 2019-06-24 2023-11-21 住友化学株式会社 Ｉｉｉ族窒化物積層体
JP7602603B2 (ja) 2019-06-24 2024-12-18 住友化学株式会社 Ｉｉｉ族窒化物積層体

Also Published As

Publication number Publication date
JP6668597B2 (ja) 2020-03-18
US20160268411A1 (en) 2016-09-15

Similar Documents

Publication Publication Date Title
US10026814B2 (en) P-doping of group-III-nitride buffer layer structure on a heterosubstrate
JP5634681B2 (ja) 半導体素子
JP5810293B2 (ja) 窒化物半導体装置
JP5799604B2 (ja) 半導体装置
CN102623490A (zh) 用于氮化镓增强型晶体管的低栅极-泄漏结构和方法
US20090045439A1 (en) Heterojunction field effect transistor and manufacturing method thereof
JP2009206163A (ja) ヘテロ接合型電界効果トランジスタ
JP2017059671A (ja) 高電子移動度トランジスタ、及び高電子移動度トランジスタの製造方法
CN107743655A (zh) 外延ⅲ族氮化物中的掺杂阻挡层
TWI693678B (zh) 半導體元件用基板、半導體元件、及半導體元件的製造方法
JP2010232610A (ja) 半導体装置及びその製造方法
JP2016207748A (ja) 半導体装置の製造方法および半導体装置
JP2010199597A (ja) 化合物半導体装置の製造方法
JP5870574B2 (ja) 半導体装置、及び半導体装置の製造方法
JP6668597B2 (ja) 高電子移動度トランジスタ及び高電子移動度トランジスタの製造方法
US10332975B2 (en) Epitaxial substrate for semiconductor device and method for manufacturing same
JP2018093076A (ja) 半導体装置の製造方法
TWM508782U (zh) 半導體裝置
KR20190112523A (ko) 이종접합 전계효과 트랜지스터 및 그 제조 방법
JP2009239144A (ja) 窒化ガリウム系化合物半導体からなる半導体素子及びその製造方法
JP2007250727A (ja) 電界効果トランジスタ
JP2015008244A (ja) ヘテロ接合電界効果型トランジスタおよびその製造方法
JP6838257B2 (ja) 半導体装置
JP2016219590A (ja) 半導体基板の製造方法、及び半導体装置の製造方法
JP2019192795A (ja) 高電子移動度トランジスタ

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180122

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20181030

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20181031

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20181212

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190514

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20190709

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20190805

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190911

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200128

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200210

R150 Certificate of patent or registration of utility model

Ref document number: 6668597

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250