JP2014142989A - ワード線／行ドライバのためのバイアス電圧を用いるフラッシュメモリ - Google Patents

Abstract

【課題】不揮発性メモリの書き込み動作の速度を増大させるためにバイアス電圧を安定化するのに必要とされる時間を低減する方法を提供する。
【解決手段】メモリデバイス１００は、ワード線ドライバ回路１１６と、ワード線ドライバ回路に結合されているメモリセルに対する書き込み動作の間にワード線ドライバに書き込み電圧を提供するための書き込み電圧生成器１０８と、ワード線ドライバ回路に結合されているメモリセルに対する書き込み動作の間に書き込み電圧とは異なる書き込みバイアス電圧をワード線ドライバ回路に提供するための出力ノードを含む書き込みバイアス生成器１０６とを含む。
【選択図】図１

Description

本発明は、概して不揮発性メモリに関し、より詳細には、ワード線／行ドライバのためのバイアス電圧を生成することに関する。

電気的消去可能プログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）およびフラッシュのような不揮発性メモリ（ＮＶＭ）は、読み出し動作、書き込み動作、消去動作、および書き込み検証動作の間に、第１の電流電極および第２の電流電極ならびに制御ゲートにおいて異なるレベルの電圧を使用する。一般的に書き込み動作の間には最高レベルの電圧が使用される。ＮＶＭデバイスにおける電圧は、電圧生成器によって生成され、メモリセルのアレイ内の選択されたメモリセルに結合されているドライバ回路に供給される。ドライバ回路は負荷デバイスに対して電流を引き込む。

米国特許第５８２８６０７号明細書

負荷は、ドライバ回路に対するバイアス電圧をミラーリングすることによって制限されている。バイアス電圧を駆動するための設定時間によって過渡が発生し、一方でミラーは電流が安定化するための時間を必要とし、それによって、ワード線電圧が安定化するためにさらなる時間が必要となる。書き込み動作の速度を増大させるためにバイアス電圧を安定化するのに必要とされる時間を低減することが望ましい。

第１の実施形態によると、メモリにおいて、
ワード線ドライバ回路と、
前記ワード線ドライバ回路に結合されているメモリセルに対する書き込み動作の間に前記ワード線ドライバに書き込み電圧を提供するための書き込み電圧生成器と、
前記ワード線ドライバ回路に結合されているメモリセルに対する書き込み動作の間に前記書き込み電圧とは異なる書き込みバイアス電圧を前記ワード線ドライバ回路に提供するための出力ノードを有した書き込みバイアス生成器とを備え、前記書き込みバイアス電圧は、前記ワード線ドライバ回路に結合されているメモリセルに対する書き込み動作の間に前記ワード線ドライバ回路によって前記書き込み電圧生成器から引き込まれる電流を低減するのに使用され、前記書き込みバイアス生成器は、
前記書き込み電圧を受け取るための第１の電流端子、および前記出力ノードに接続されている第２の電流端子を有したダイオード構成トランジスタと、
前記出力ノードに接続されている第１の電流端子、第２の電流端子、および制御端子を有する第１のトランジスタと、
前記書き込み電圧を受け取るための第１の電流端子、前記第１のトランジスタの前記制御端子に接続されている第２の電流端子、および前記出力ノードに接続されている制御端子を有する第２のトランジスタとを含んでなり、書き込みモードの間、前記第２のトランジスタの導電性は、前記出力ノードの前記電圧を調整するために前記第１のトランジスタの導電性を制御する、メモリを要旨とする。

第２の実施形態は、第１の実施形態において、前記書き込みバイアス生成器は電流源をさらに備え、書き込みモードの間、前記出力ノードと前記電流源との間で前記第１のトランジスタを通じて流れる電流の量を制御するために前記第１のトランジスタの導電性が制御されることを要旨とする。

第３の実施形態は、第２の実施形態において、前記電流源と並列に位置する第２の電流源をさらに備え、読み出し回復モードの間、前記第２の電流源は、前記第１の電流源と並列の前記ダイオード接続トランジスタの前記第２の電流端子に電流を提供し、書き込みモードの間、前記第２の電流源は利用されないことを要旨とする。

第４の実施形態は、第２の実施形態において、第２の電流源をさらに備え、該第２の電流源は、書き込みモードの間、前記第２のトランジスタの前記第２の電流端子に電流を提供することを要旨とする。

第５の実施形態は、第４の実施形態において、前記第２の電流源は、書き込みモードの間、前記出力ノードにおける電圧を提供するのに利用されないことを要旨とする。
第６の実施形態は、第１の実施形態において、前記書き込みバイアス生成器は、前記第１のダイオード構成トランジスタと並列に位置する第２のダイオード構成トランジスタをさらに有し、該第２のダイオード構成トランジスタは、書き込み動作の間に前記書き込み電圧を受け取るための第１の電流端子、および、前記出力ノードに接続されている第２の電流端子を有することを要旨とする。

第７の実施形態は、第６の実施形態において、前記第２のダイオード構成トランジスタは、読み出し回復モードの間、前記出力ノードにおける電圧を提供するのに利用されないことを要旨とする。

第８の実施形態は、第１の実施形態において、読み出し回復モードの間、前記第２のトランジスタは、前記出力ノードの前記電圧を制御するのに利用されないことを要旨とする。

第９の実施形態は、第１の実施形態において、読み出しバイアス生成器をさらに備え、該読み出しバイアス生成器は、読み出し電圧を受け取るための第１の電流端子、および、読み出しバイアス電圧を提供するように構成されている第２の電流端子を有する第２のダイオード構成トランジスタを含んでなり、前記ダイオード構成トランジスタは、該第２のダイオード構成トランジスタとほぼ同じサイズであることを要旨とする。

第１０の実施形態は、第１の実施形態において、読み出しバイアス生成器をさらに備え、該読み出しバイアス生成器は、読み出し電圧を受け取るための第１の電流端子、および、読み出しバイアス電圧を提供するように構成されている第２の電流端子を有する第２のダイオード構成トランジスタを含んでなり、
前記書き込みバイアス生成器は、第１の電流源をさらに備え、書き込みモードの間、前記出力ノードと前記第１の電流源との間で前記第１のトランジスタを通じて流れる電流の量を制御するために前記第１のトランジスタの導電性が制御され、
前記読み出しバイアス生成器は、前記第２のダイオード構成トランジスタの前記第２の電流端子に結合されている第２の電流源をさらに備え、
前記第１の電流源は、前記第２の電流源よりも少ない電流を提供するようなサイズにされることを要旨とする。

第１１の実施形態は、第１０の実施形態において、前記第１の電流源と並列に位置する第３の電流源をさらに備え、読み出し回復モードの間、前記第３の電流源は、前記第１の電流源と並列の前記ダイオード構成トランジスタの第２の電流端子に電流を提供し、書き込みモードの間、前記第３の電流源は利用されないことを要旨とする。

第１２の実施形態は、第１１の実施形態において、前記第１の電流源および前記第３の電流源はともに、前記第２の電流源とほぼ同じ量の電流を提供するようなサイズにされることを要旨とする。

第１３の実施形態は、第１の実施形態において、読み出しバイアス生成器であって、該読み出しバイアス生成器は読み出しバイアス電圧を提供するための出力ノードを含む、読み出しバイアス生成器と、
前記書き込みバイアス生成器の前記出力ノードに結合されている第１の入力、および、前記読み出しバイアス生成器の前記出力ノードに結合されている第２の入力を有する選択回路とをさらに備え、該選択回路は、前記ワード線ドライバ回路の制御端子に結合されている出力を有し、前記制御端子は、前記ワード線ドライバ回路に結合されているメモリセルに対する動作の間に前記ワード線ドライバ回路によって引き込まれる電流を低減するのに使用されることを要旨とする。

第１４の実施形態は、第１３の実施形態において、読み出し電圧を提供するための読み出し電圧生成器と、
前記書き込み電圧生成器に結合されている第１の入力、および、前記読み出し電圧生成器に結合されている第２の入力を有する第２の選択回路とをさらに備え、前記第２の選択器回路の前記出力は、前記メモリのメモリ動作の間に前記ワード線ドライバ回路の前記出力に接続されているワード線をバイアスするための電圧を提供することを要旨とする。

第１５の実施形態は、第１３の実施形態において、前記ワード線ドライバ回路に結合されているメモリセルへの書き込みの間、前記書き込みバイアス生成器の前記出力ノードは前記書き込みバイアス電圧を提供し、前記選択回路はその第１の入力をその出力に結合し、前記書き込み動作の後、前記書き込みバイアス生成器は、該書き込みバイアス電圧の前記電圧が前記読み出しバイアス生成器の前記出力ノードの電圧にほぼ等しい電圧に移行される読み出し回復モードに入り、前記書き込みバイアス生成器の前記出力ノードの前記電圧が前記読み出しバイアス生成器の前記出力ノードの前記電圧にほぼ等しくなった後、前記選択回路はその第２の入力をその出力に結合することを要旨とする。

第１６の実施形態は、第１の実施形態において、前記書き込み電圧生成器は正電圧ノードであり、書き込み動作の間、前記書き込みバイアス生成器の前記出力は正書き込みバイアス電圧を提供し、前記メモリは、
書き込み負電圧生成器と、
前記ワード線ドライバ回路に結合されているメモリセルに対する書き込み動作の間、前記書き込み負電圧とは異なる書き込みバイアス負電圧を前記ワード線ドライバ回路に提供するための出力ノードを含む負の書き込みバイアス生成器とをさらに備え、前記書き込みバイアス負電圧は、前記ワード線ドライバ回路に結合されているメモリセルに対する書き込み動作の間に前記ワード線ドライバ回路によって前記書き込み負電圧生成器から引き込まれる電流を低減するために使用されることを要旨とする。

第１７の実施形態は、第１６の実施形態において、前記負の書き込みバイアス生成器は、
前記書き込み負電圧を受け取るための第１の電流端子、および、前記負の書き込みバイアス生成器の前記出力ノードに接続されている第２の電流端子を含む第２のダイオード構成トランジスタと、
前記負の書き込みバイアス回路の前記出力ノードに接続されている第１の電流端子、第２の電流端子、および制御端子を有する第３のトランジスタと、
前記書き込み負電圧を受け取るための第１の電流端子、前記第３のトランジスタの前記制御端子に接続されている第２の電流端子、および、前記負の書き込みバイアス回路の前記出力ノードに接続されている制御端子を有する第４のトランジスタとを含み、書き込みモードの間、前記第４のトランジスタの導電性は、前記負の書き込みバイアス生成器の前記出力ノードの前記電圧を調整するために前記第３のトランジスタの導電性を制御することを要旨とする。

第１８の実施形態は、第１の実施形態において、複数のワード線ドライバ回路をさらに備え、前記複数のうちの各ワード線ドライバ回路について、前記書き込み電圧生成器は、前記複数のうちのワード線ドライバ回路に結合されているメモリセルに対する書き込み動作の間、前記複数のうちの前記ワード線ドライバ回路に書き込み電圧を提供し、
前記複数のうちの各ワード線ドライバ回路について、前記出力ノードは、前記複数のうちのワード線ドライバ回路に結合されているメモリセルに対する書き込み動作の間、前記複数のうちの前記ワード線ドライバ回路に書き込みバイアス電圧を提供し、前記書き込みバイアス電圧は、前記複数のうちの前記ワード線ドライバ回路に結合されているメモリセルに対する書き込み動作の間に前記複数のうちの前記ワード線ドライバ回路によって前記書き込み電圧生成器から引き込まれる電流を低減するのに使用されることを要旨とする。

第１９の実施形態は、ワード線ドライバを動作させる方法において、
ワード線ドライバに結合されているメモリセルに対する書き込み動作を実行するステップであって、該書き込み動作を実行するステップは、
書き込み電圧生成器の出力から書き込み電圧を前記ワード線ドライバに提供するステップと、
書き込みバイアス生成器の出力から前記ワード線ドライバに書き込みバイアス電圧を提供するステップとを含んでなり、前記ワード線ドライバは、前記ワード線ドライバ回路に結合されている前記メモリセルに対する前記書き込み動作の間に前記ワード線ドライバ回路によって前記書き込み電圧生成器の出力から引き込まれる電流を低減するために前記書き込みバイアス電圧を使用し、前記書き込みバイアス電圧を前記提供するステップは、前記書き込みバイアス生成器が、前記書き込み電圧生成器の前記出力から前記書き込み電圧を受け取るステップと、前記書き込み電圧からの前記書き込みバイアス電圧の生成において第１のトランジスタおよび第２のトランジスタを使用するステップとを含んでなる、書き込み動作を実行するステップと、
前記書き込み動作に続いて読み出し回復モードにおいて動作するステップであって、該読み出し回復モードにおいて動作するステップは、
前記書き込みバイアス生成器によって、前記書き込み電圧生成器の前記出力から電圧を受けるステップと、
前記書き込みバイアス生成器によって、前記第１のトランジスタおよび前記第２のトランジスタを使用することなく、前記書き込みバイアス生成器の前記出力においてバイアス電圧を生成するために前記書き込み電圧生成器の前記出力によって提供される前記電圧を使用するステップとを含んでなる、読み出し回復モードにおいて動作するステップとを備えることを要旨とする。

第２０の実施形態は、第１９の実施形態において、前記読み出し回復モードにおいて前記動作するステップは、
最初に、前記ワード線ドライバの端子に前記書き込みバイアス生成器の前記出力の前記電圧を提供するステップと、
前記書き込みバイアス生成器に対する前記出力の前記電圧を、読み出しバイアス生成器の出力の電圧に整合させるステップと、
前記書き込み電圧生成器の前記出力の前記電圧を、読み出し電圧生成器の出力の電圧に整合させるステップと、
前記整合させるステップおよび整合させるステップの後に、前記読み出しバイアス生成器の前記出力の前記電圧を前記ワード線ドライバの前記端子に提供するステップとを含んでなることを要旨とする。

第２１の実施形態は、第１９の実施形態において、前記第１のトランジスタは、前記書き込みバイアス生成器の前記出力に接続されている第１の電流端子を有し、
前記書き込み電圧からの前記書き込みバイアス電圧の生成において第１のトランジスタおよび第２のトランジスタを使用するステップは、
第２のトランジスタの第１の電流端子によって前記書き込み電圧を受け取るステップであって、前記第２のトランジスタの第２の電流端子は前記第１のトランジスタの制御端子に接続されており、前記第２のトランジスタの制御端子は前記書き込みバイアス生成器の前記出力に接続されている、受け取るステップと、
前記書き込みバイアス生成器の前記出力の前記電圧を調整するステップであって、該調整するステップは、前記第２のトランジスタの導電性が、前記第１のトランジスタの導電性を制御するステップを含む、調整するステップとを含んでなることを要旨とする。

本開示に応じた不揮発性メモリ（ＮＶＭ）デバイスの一実施形態のブロック図。 図１のＮＶＭデバイス内で使用されることができるさまざまな回路の実施形態の概略を示す図。 書き込み動作モードの間の図２の正書き込みバイアス電圧生成器回路の構成の概略を示す図。 読み出し回復動作モードの間の図２の正書き込みバイアス電圧生成器回路の構成の概略を示す図。 図２の負書き込みバイアス電圧生成器回路の一実施形態の概略を示す図。

本開示は例として示されており、添付の図面によって限定されない。図面において、同様の参照符号は類似の要素を示す。図面内の要素は簡潔かつ明瞭にするために示されており、必ずしも原寸に比例して描かれてはいない。

書き込み動作中にワード線ドライバ内の電流を制限するための書き込みバイアス電圧を提供するデバイスおよび方法の実施形態が開示される。書き込みバイアス電圧は、ワード線ドライバ回路内で、ワード線信号を所望の電圧により迅速に安定化させ、結果としてメモリセルのより高速な動作を可能にするために使用される。

図１は、読み出し電圧生成器またはノード１０２と、読み出しバイアス生成器またはノード１０４と、調整フィードバックを有する書き込みバイアス生成器またはノード１０６と、正の書き込み電圧を生成する書き込み正電圧生成器またはノード１０８と、アドレスデコーダ１１０と、コントローラ１１２と、正ブロック選択スイッチ１１４と、ワード線ドライバ１１６と、不揮発性メモリアレイ１１８と、負の書き込みバイアス生成器またはノード１２０と、負ブロック選択スイッチ１２２と、負の書き込み電圧を生成する書き込み負電圧生成器またはノード１２４とを含んでなる、本発明による不揮発性メモリ（ＮＶＭ）デバイス１００の一実施形態のブロック図である。

読み出し電圧生成器１０２は、読み出しバイアス生成器１０４および正ブロック選択スイッチ１１４に読み出し電圧を供給するように結合されている。読み出し電圧生成器１０２は、チャージポンプまたは他の適切なデバイスを使用して実装されてもよい。

読み出しバイアス生成器１０２は、正ブロック選択スイッチ１１４に読み出しバイアス電圧を供給するように結合されている。
調整フィードバックを有する書き込みバイアス生成器１０６は、正ブロック選択スイッチ１１４に書き込みバイアス信号を供給し、書き込み正電圧生成器１０８から書き込み正電圧を受信し、コントローラ１１２から制御信号を受信するように結合されている。

書き込み正電圧生成器１０８は、書き込み正電圧生成器１０８からの書き込み正電圧を提供し、コントローラ１１２から制御信号を受信するように結合されている。書き込み正電圧生成器１０８は、チャージポンプ、リニアレギュレータ、または他の適切なデバイスを使用して実装されてもよい。

アドレスデコーダ１１０はコントローラ１１２から制御信号を受信し、行および列選択信号を正ブロック選択スイッチ１１４およびワード線ドライバ１１６に供給する。
コントローラ１１２は、書き込み正電圧生成器１０８、正ブロック選択スイッチ１１４、負ブロック選択スイッチ１２２、調整フィードバックを有する書き込みバイアス生成器１０６、およびアドレスデコーダ１１０に、制御信号を提供する。

正ブロック選択スイッチ１１４は、読み出し電圧生成器１０２からの読み出し電圧、読み出しバイアス生成器１０４からの読み出しバイアス電圧、書き込み正電圧生成器１０８からの書き込み正電圧、コントローラ１１２からの制御信号、アドレスデコーダ１１０からの行および列選択信号、ならびに、調整フィードバックを有する書き込みバイアス生成器１０６からの書き込みバイアス電圧を受信するように結合されている。正ブロック選択スイッチ１１４は、書き込み動作中は正の書き込みバイアス電圧および書き込み正電圧のような正ブロック選択信号を、ならびに、読み出し動作中は読み出し電圧および読み出しバイアス電圧をワード線ドライバ１１６に提供するように結合されている。

ワード線ドライバ１１６は、正ブロック選択スイッチ１１４からの正ブロック選択信号、および負ブロック選択スイッチ１２２からの負ブロック選択信号を受信する。ワード線ドライバ１１６は、ＮＶＭアレイ１１８内のメモリセルの対応するグループまたはブロックにワード線信号を供給する。

不揮発性メモリアレイ１１８は、メモリセルの行および列を成して配列されるメモリセルのアレイである。メモリセルは、ビット線または列ドライバ信号に結合されている１つの電流端子、グランドまたは負電圧に結合されている第２の電流端子、および、ワード線または列ドライバ信号に結合されている制御ゲートを含むＭＯＳＦＥＴトランジスタを用いて実装されることができる。各個々のメモリセルは、アレイ内の対応する行および列を選択することによってアドレス指定されることができる。メモリセルのサブセットは、ブロックにグループ化されることができ、各ブロックは、ブロック消去のようなメモリ動作のために他のブロックから独立して選択されることができる。

負書き込みバイアス生成器１２０は、書き込み負電圧生成器１２４から書き込み負電圧を受信し、負ブロック選択スイッチ１２２に負の書き込みバイアス電圧を提供する。
負ブロック選択スイッチ１２２は、コントローラ１１２からの制御信号、書き込み負電圧生成器１２４からの書き込み負電圧、および負の書き込みバイアス生成器１２０からの書き込みバイアス負電圧を受信し、ワード線ドライバ１１６の各々にブロック選択信号を提供する。

書き込み負電圧生成器１２４は、負書き込みバイアス生成器１２０および負ブロック選択スイッチ１２２に書き込み負電圧を提供する。書き込み負電圧生成器１２４は、チャージポンプ、リニアレギュレータ、または他の適切なデバイスを使用して実装されてもよい。

書き込み動作中、調整フィードバックを有する書き込みバイアス生成器１０６は、ワード線ドライバ回路１１６によって引き込まれる電流を低減するのに使用される書き込みバイアス電圧を生成する。書き込み動作の設定時間中に電流を低減することによって、ブロック選択スイッチ１１４、１２２によってワード線電圧がより速く選択されることが可能になり、従って、ＮＶＭデバイス１００の性能が改善する。

図２は、図１のＮＶＭデバイス内のさまざまな構成要素を実装するために使用することができる回路の実施形態を示す概略図である。読み出しバイアス生成器１０４の一例は、読み出し電圧生成器１０２から読み出し電圧を受信するように結合されているソースまたは電流端子、電流源２０４の第１の端子に結合されているドレインまたは電流端子、および、ドレイン端子に結合されている制御ゲートまたは端子を有するダイオードとして構成されているＰチャネルトランジスタ２０２を有する。電流源２０４の第２の端子はグランドに結合されている。トランジスタ２０２の制御ゲートは正ブロック選択スイッチ１１４内の第１のマルチプレクサ２３６に対する第１の入力に結合されている。

正ブロック選択スイッチ１１４の一例は、第１のマルチプレクサまたは選択回路２３４と、第２のマルチプレクサまたは選択回路２３６とを有する。第１のマルチプレクサ２３４は、読み出し電圧生成器１０２からの読み出し電圧、および書き込み正電圧生成器１０８からの書き込み正電圧を受信するように結合されている。第２のマルチプレクサ２３６は、トランジスタ２０２の制御ゲートからの読み出しバイアス電圧、および、調整フィードバックを有する書き込みバイアス生成器１０６からの書き込みバイアス電圧を受信するように結合されている。マルチプレクサ２３４、２３６に対する入力の間で選択するように結合されているそれぞれの制御信号が、コントローラ１１２（図１）によって提供される。読み出し動作中、読み出し電圧および読み出しバイアス電圧が、それぞれのマルチプレクサ２３４、２３６の出力として選択される。書き込み動作中、書き込み正電圧および書き込みバイアス正電圧が、それぞれのマルチプレクサ２３４、２３６の出力として選択される。

調整フィードバックを有する書き込みバイアス生成器１０６の一例は、スイッチ２０６と、Ｐチャネルトランジスタ２０８と、スイッチ２１０と、電流源２１２と、スイッチ２１４と、Ｐチャネルトランジスタ２１６と、Ｐチャネルトランジスタ２１８と、スイッチ２２０と、スイッチ２２２と、電流源２２４と、スイッチ２２６と、電流源２２８と、スイッチ２３０と、Ｐチャネルトランジスタ２３２とを有する。Ｐチャネルトランジスタ２０８および２１８、スイッチ２１０、２１４、２２０、ならびに電流源２１２は調整カスコード回路として構成される。Ｐチャネルトランジスタ２０８は、書き込み正電圧生成器１０８に結合されているソース端子、スイッチ２１０を介して電流源２１２の第１の端子に結合可能なドレイン端子、および、Ｐチャネルトランジスタ２１６のドレイン端子とトランジスタ２１８のソース端子との間に結合されているゲート端子を有する。

スイッチ２０６は、ノードＣと書き込み正電圧生成器１０８との間に結合されている。スイッチ２０６の一方の端子、トランジスタ２１８のゲート、トランジスタ２０８のドレイン端子、およびスイッチ２１０の一方の端子がノードＣに結合されている。トランジスタ２１８のソース端子はトランジスタ２１６のドレイン端子に結合されている。トランジスタ２１８のソース端子は、スイッチ２２０を介してトランジスタ２１８のドレイン端子にも結合されることができる。トランジスタ２１８のドレイン端子は、電流源２２４、２２８の第１の端子にも、それぞれのスイッチ２２２、２２６を介して結合可能である。スイッチ２２２および電流源２２４はスイッチ２２６および電流源２２８と並列に接続されている。スイッチ２２４、２２８の第２の端子は共通のグランドに結合されている。

トランジスタ２１６は、書き込み正電圧生成器１０８に結合されているソース端子、およびトランジスタ２１６のドレイン端子に結合されているゲート端子を有するダイオードとして構成される。トランジスタ２１６のドレイン端子はトランジスタ２１８のソース端子に結合されている。トランジスタ２１６のゲート端子はトランジスタ２３２のゲート端子にも結合されている。

トランジスタ２３２は、書き込み正電圧生成器１０８に結合されているソース端子、およびトランジスタ２１６のゲート端子に結合されているゲート端子を有する。トランジスタ２３２のドレイン端子は、トランジスタ２１６のドレイン端子とトランジスタ２１８のソース端子との間に出力される正の書き込みバイアス信号に結合される。

図２に示すような１つのワード線ドライバ１１６の一例は、Ｐチャネルトランジスタ２３８、２４０およびＮチャネルトランジスタ２４２、２４４、２４６、２４８、２５０を有する。Ｐチャネルトランジスタ２３８、２４０のソース端子は互いに、およびマルチプレクサ２３４の出力に結合されている。トランジスタ２３８のドレイン端子は、トランジスタ２４６のドレイン端子ならびにトランジスタ２４０および２４２のゲート端子に結合されている。トランジスタ２３８のゲート端子はマルチプレクサ２３６の出力に結合されている。トランジスタ２３８、２４０の基板本体は、互いに、およびトランジスタ２４０のソース端子に結合されている。

トランジスタ２４２および２４４は互いに、およびトランジスタ２４０と直列に結合されている。トランジスタ２４０のドレイン端子はトランジスタ２４２のドレイン端子に結合されている。トランジスタ２４２のソース端子はトランジスタ２４４のドレイン端子に結合されている。トランジスタ２４４のソース端子は、負ブロック選択スイッチ１２２内の負マルチプレクサ２５４の出力に結合されている。

トランジスタ２４２のゲート端子はトランジスタ２４６のドレイン端子に結合されている。トランジスタ２４４のゲート端子は、負ブロック選択スイッチ１２２内のマルチプレクサまたは選択回路２５６の出力に結合されている。トランジスタ２４２、２４４の基板本体は、互いに、およびトランジスタ２４４のソース端子に結合されている。

トランジスタ２４６〜２５０は直列に結合されており、トランジスタ２４６のソース端子はトランジスタ２４８のドレイン端子に結合されている。トランジスタ２４８のソース端子はトランジスタ２５０のドレイン端子に結合されている。トランジスタ２５０のソース端子はグランドに結合されている。トランジスタ２４６のゲート端子は、低電圧保護バイアス生成器（図示せず）によって出力される低電圧保護信号に結合される。低電圧保護信号は、トランジスタ２４６を制御してトランジスタ２４８および２５０を高い正電圧から保護するのに使用される。トランジスタ２４８、２５０のゲート端子はアドレスデコーダ１１０からのアドレス復号信号に結合される。

トランジスタ２４０のドレイン端子とトランジスタ２４２のドレイン端子との間にワード線信号が出力される。
図２に示すような１つの負ブロック選択スイッチ１２２の一例は、負マルチプレクサまたは選択回路２５４およびマルチプレクサ２５６を有する。負マルチプレクサ２５４は、Ｖｓｓとして示す第１の供給電圧に結合されている第１の入力、および、書き込み負電圧生成器１２４の出力に結合されている第２の入力を有する。負マルチプレクサ２５４の出力は、トランジスタ２４４のソース端子に結合されている。マルチプレクサ２５６は、ＶＤＤとして示す第２の供給電圧に結合されている第１の入力、および、負書き込みバイアス生成器１２０の出力に結合されている第２の入力を有する。電圧ＶＤＤは電圧ＶＳＳよりも大きい。ＶＳＳはグランドまたは負基準電圧であってもよい。マルチプレクサ２５６の出力は、トランジスタ２４４のゲート端子に結合されている。負マルチプレクサ２５４およびマルチプレクサ２５６はコントローラ１１２からそれぞれの制御入力を受信する。

図示されている実施形態において、トランジスタ２３２のサイズはトランジスタ２１６のサイズの２倍である。トランジスタ２１６のサイズはトランジスタ２３８のサイズと同じである。電流源２２４によって引き込まれる電流の量は電流源２１２によって引き込まれる電流の量の３倍であり、電流源２２８によって引き込まれる電流の量は電流源２１２によって引き込まれる電流の量の２倍である。トランジスタ２０８および２１８は任意の適切なサイズを有することができる。

スイッチ２０６、２１０、２１４、２２０、２２２、２２６、および２３０はコントローラ１１２によって、書き込みバイアス生成器１０６を、書き込み動作のためには書き込みバイアス正電圧を、および、読み出し回復動作のためには読み出しバイアス電圧を生成するように構成するようにセットされる。負の書き込みバイアス生成器１２０は、ソフトプログラム、ソフトプログラム検証、および消去検証のような特定の書き込み動作のための書き込みバイアス負電圧を生成するのに使用される。スイッチ２０６は、書き込みモードでも読み出し回復モードでもないときに、書き込みバイアス生成回路をディセーブルして安全状態に置くために閉じていることができる。スイッチ２０６が閉じているとき、スイッチ２１０および２２２は開いて、それぞれの電流源２１２および２２４をオフにする。

図２および図３を参照して、図３は、その間に選択されたメモリセルがプログラムされる正の書き込み動作モードの間の図２の書き込みバイアス正電圧生成器回路１０６の構成を示す概略図である。スイッチ２１０、２１４、２２２および２３０は閉じており（導電状態）、スイッチ２０６および２２６は開いている（非導電状態）。正の書き込み動作中、マルチプレクサ２３４、２３６は、それぞれ書き込み正電圧および書き込みバイアス正電圧を出力する。書き込み正電圧はワード線供給ノードＢ（図２）に進み、書き込みバイアス正電圧はトランジスタ２３８に進む。書き込み正電圧と書き込みバイアス正電圧との間の関係は、書き込みバイアス生成器１０６によって、ワード線ノードＢにおける電流がワード線選択に必要とされるレベルになるように調整される。書き込み正電圧は、たとえば、２〜９ボルトに及ぶことができ、書き込みバイアス電圧は、トランジスタ２４０における電流レベルが迅速かつ正確に書き込み電圧に従うように調整される。電流源２１２、２２４は、ワード線ドライバ１１６によって必要とされる電圧を整合させるのに必要とされるバイアス電圧を提供するようなサイズにされる。

書き込み動作中、書き込み電圧はハイにポンピングされ、非導電性トランジスタ２１８は電流源２２４をバイアスノードＡから分離する。書き込み電圧が増大すると、トランジスタ２０８のゲート−ソース電圧によってトランジスタ２０８が導電性になり、ノードＣにおける電圧がより高く引き上げられ、一方で電流源２１２を通じて制限された量の電流が放電される。ゲート型ダイオード（トランジスタ）２１６および２３２を通じてバイアスノードＡにおける電圧が増大して書き込み電圧に従う。トランジスタ２３２はトランジスタ２１６の２倍のゲート幅を有し、従って、より多くの電流が流れることを可能にし、従って書き込みバイアス電圧が迅速に引き上げられて書き込み電圧レベルに従う。バイアスノードＡにおける電圧が所定のレベルに達すると、トランジスタ２０８、２１６および２３２は非導電性になり、バイアスノードＡにおける電圧は所定のレベルのままになる。書き込み正電圧が閾値レベルを上回って上昇すると、トランジスタ２１８が導電し始め、バイアスノードＡにおいて電圧を放電する。バイアスノードＡにおける電圧が閾値レベルを下回って放電すると、トランジスタ２０８、２１６および２３２は導電性になる。このように、トランジスタ２０８および２１８は、正の書き込み動作の間にワード線ドライバ１１６のトランジスタ２３８において提供される書き込みバイアス電圧のレベルを調整する。

追加の特徴として、ワード線ドライバ１１６内のトランジスタ２４８および２５０を含んでなるアドレス復号経路が目標ワード線ドライバ上の正書き込みバイアス電圧と対抗し、それによって、目標ワード線が容易に選択されることができる。ワード線ドライバ１１６はレベルシフタとしても作用する。復号動作は１．２ボルトである論理レベルにあるが、ワード線は、たとえば、書き込み正電圧のレベルに基づいて最大９ボルトのようなはるかに高い電圧において駆動される場合がある。

正書き込み動作が完了すると、ＮＶＭデバイス１００は読み出し動作を実行するために電圧を回復するように再構成されることができる。図２および図４を参照して、図４は、読み出し回復動作モードの間の図２の書き込みバイアス正電圧生成器回路１０６の構成を示す概略図である。スイッチ２１４、２２０、２２２、および２２６は閉じており（導電状態）、スイッチ２０６、２１０および２３０は開いており（非導電状態）、ゲート型ダイオード（トランジスタ）２１６は書き込み正電圧生成器１０８と、並列の電流源２２４、２２８との間で結合されたままになっている。読み出し回復中、書き込み正電圧および書き込みバイアス正電圧は読み出し電圧レベルにされている。電流源２０４のサイズは電流源２２４および２２８の合計とほぼ同じサイズであり、ダイオード構成トランジスタ２０２のサイズはダイオード構成トランジスタ２１６とほぼ同じサイズである。電流源２２４、２２８によって、ゲート型ダイオード２１６が、選択されたワード線ドライバ１１６における電圧を読み出し電圧レベルに整合させるための読み出しバイアス電流レベルを有するようになる。たとえば、読み出し電圧は４．５ボルトにセットすることができ、バイアス電流は約４０マイクロアンペアにセットすることができる。

図５は、図２の書き込みバイアス負電圧生成器回路１２０の一実施形態を示す概略図である。ワード線ドライバ１１６内のトランジスタ２４４のゲートは、負ブロックスイッチ１２２内のマルチプレクサ２５６からの書き込みバイアス負電圧またはＶＤＤのいずれかを受け取る。トランジスタ２４４のソースは、負マルチプレクサ２５４からのＶＳＳまたは書き込み負電圧のいずれかを受け取る。ソフトプログラム、ソフトプログラム検証、および消去検証のような負の書き込み動作中、ワード線ノードＢにおける選択解除負電圧はたとえば、−４．５ボルトであってもよい。読み出しおよび正の書き込み動作中、マルチプレクサ２５４は、トランジスタ２４４のソースにＶＳＳを出力するように動作し、マルチプレクサ２５６はトランジスタ２４４のゲートにＶＤＤを出力するように動作する。負の書き込み動作中、マルチプレクサ２５４は、トランジスタ２４４のソースに書き込み負電圧を出力するように動作し、マルチプレクサ２５６はトランジスタ２４４のゲートに書き込みバイアス負電圧を出力するように動作する。マルチプレクサ２５６によって提供されるトランジスタ２４４のバイアスは、ワード線ノードＢにおける電圧が、負の書き込み動作中、対応するワード線を選択解除するのに必要とされるレベルになるのを促進する。

上記のいくつかの実施形態において、ワード線ドライバ回路と、ワード線ドライバ回路に結合されているメモリセルに対する書き込み動作の間にワード線ドライバに書き込み電圧を提供するための書き込み電圧生成器と、ワード線ドライバ回路に結合されているメモリセルに対する書き込み動作の間に書き込み電圧とは異なる書き込みバイアス電圧をワード線ドライバ回路に提供するための出力ノードを有する書き込みバイアス生成器とを備えるメモリが提供されたことを諒解されたい。書き込みバイアス電圧は、ワード線ドライバ回路に結合されているメモリセルに対する書き込み動作の間にワード線ドライバ回路によって書き込み電圧生成器から引き込まれる電流を低減するのに使用される。書き込みバイアス生成器は、書き込み電圧を受け取るための第１の電流端子、および出力ノードに接続されている第２の電流端子を有するダイオード構成トランジスタと、出力ノードに接続されている第１の電流端子、第２の電流端子、および制御端子を有する第１のトランジスタと、書き込み電圧を受け取るための第１の電流端子、第１のトランジスタの制御端子に接続されている第２の電流端子、および出力ノードに接続されている制御端子を有する第２のトランジスタとを有することができる。書き込みモードの間、第２のトランジスタの導電性が、出力ノードの電圧を調整するために第１のトランジスタの導電性を制御する。

別の態様において、書き込みバイアス生成器は電流源をさらに備えることができ、書き込みモードの間、出力ノードと電流源との間で第１のトランジスタを通じて流れる電流の量を制御するために第１のトランジスタの導電性が制御される。

別の態様において、メモリは、上記電流源と並列に位置する第２の電流源をさらに備えることができ、読み出し回復モードの間、第２の電流源は、第１の電流源と並列のダイオード接続トランジスタの第２の電流端子に電流を提供し、書き込みモードの間、第２の電流源は利用されない。

別の態様において、メモリは第２の電流源をさらに備えることができ、第２の電流源は、書き込みモードの間、第２のトランジスタの第２の電流端子に電流を提供することができる。

別の態様において、第２の電流源は、書き込みモードの間、出力ノードにおける電圧を提供するのに利用されなくてもよい。
別の態様において、書き込みバイアス生成器は、第１のダイオード構成トランジスタと並列に位置する第２のダイオード構成トランジスタをさらに有していてもよい。第２のダイオード構成トランジスタは、書き込み動作の間に書き込み電圧を受け取るための第１の電流端子、および、出力ノードに接続されている第２の電流端子を有していてもよい。

別の態様において、第２のダイオード構成トランジスタは、読み出し回復モードの間、出力ノードにおける電圧を提供するのに利用されなくてもよい。
別の態様において、読み出し回復モードの間、第２のトランジスタは、出力ノードの電圧を制御するのに利用されなくてもよい。

別の態様において、メモリは読み出しバイアス生成器をさらに備えることができ、読み出しバイアス生成器は、読み出し電圧を受け取るための第１の電流端子、および、読み出しバイアス電圧を提供するように構成されている第２の電流端子を有する第２のダイオード構成トランジスタを有する。上記ダイオード構成トランジスタは、第２のダイオード構成トランジスタとほぼ同じサイズであることができる。

別の態様において、メモリは、読み出し電圧を受け取るための第１の電流端子、および、読み出しバイアス電圧を提供するように構成されている第２の電流端子を有する第２のダイオード構成トランジスタを有した読み出しバイアス生成器をさらに備えることができる。書き込みバイアス生成器は、第１の電流源をさらに備えることができる。書き込みモードの間、出力ノードと第１の電流源との間で第１のトランジスタを通じて流れる電流の量を制御するために第１のトランジスタの導電性が制御されることができる。読み出しバイアス生成器は、第２のダイオード構成トランジスタの第２の電流端子に結合されている第２の電流源をさらに備えることができる。第１の電流源は、第２の電流源よりも少ない電流を提供するようなサイズにされることができる。

別の態様において、メモリは、第１の電流源と並列に位置する第３の電流源をさらに備えることができる。読み出し回復モードの間、第３の電流源は、第１の電流源と並列のダイオード構成トランジスタの第２の電流端子に電流を提供する。書き込みモードの間、第３の電流源は利用されなくてもよい。

別の態様において、第１の電流源および第３の電流源はともに、第２の電流源とほぼ同じ量の電流を提供するようなサイズにされることができる。
別の態様において、メモリは、読み出しバイアス生成器であって、当該読み出しバイアス生成器は読み出しバイアス電圧を提供するための出力ノードを有した、読み出しバイアス生成器と、書き込みバイアス生成器の出力ノードに結合されている第１の入力、および、読み出しバイアス生成器の出力ノードに結合されている第２の入力を有する選択回路とをさらに備えることができる。選択回路は、ワード線ドライバ回路の制御端子に結合されている出力を有することができる。制御端子は、ワード線ドライバ回路に結合されているメモリセルに対する動作の間にワード線ドライバ回路によって引き込まれる電流を低減するのに使用されることができる。

別の態様において、メモリは、読み出し電圧を提供するための読み出し電圧生成器と、書き込み電圧生成器に結合されている第１の入力、および、読み出し電圧生成器に結合されている第２の入力を有する第２の選択回路とをさらに備えることができる。第２の選択器回路の出力は、メモリのメモリ動作の間にワード線ドライバ回路の出力に接続されているワード線をバイアスするための電圧を提供することができる。

別の態様において、ワード線ドライバ回路に結合されているメモリセルへの書き込みの間、書き込みバイアス生成器の出力ノードは書き込みバイアス電圧を提供し、選択回路はその第１の入力をその出力に結合し、書き込み動作の後、書き込みバイアス生成器は、書き込みバイアス電圧の電圧が読み出しバイアス生成器の出力ノードの電圧にほぼ等しい電圧に移行される読み出し回復モードに入り、書き込みバイアス生成器の出力ノードの電圧が読み出しバイアス生成器の出力ノードの電圧にほぼ等しくなった後、選択回路はその第２の入力をその出力に結合する。

別の態様において、書き込み電圧生成器は正電圧ノードであることができ、書き込み動作の間、書き込みバイアス生成器の出力は書き込みバイアス正電圧を提供することができる。メモリは、負書き込み電圧生成器と、ワード線ドライバ回路に結合されているメモリセルに対する書き込み動作の間、書き込み負電圧とは異なる書き込みバイアス負電圧をワード線ドライバ回路に提供するための出力ノードを有する負の書き込みバイアス生成器とをさらに備えることができる。負書き込みバイアス電圧は、ワード線ドライバ回路に結合されているメモリセルに対する書き込み動作の間にワード線ドライバ回路によって負書き込み電圧生成器から引き込まれる電流を低減するのに使用されることができる。

別の態様において、負の書き込みバイアス生成器は、書き込み負電圧を受け取るための第１の電流端子、および、負の書き込みバイアス生成器の出力ノードに接続されている第２の電流端子を含んでなる第２のダイオード構成トランジスタと、負の書き込みバイアス回路の出力ノードに接続されている第１の電流端子、第２の電流端子、および制御端子を有する第３のトランジスタと、書き込み負電圧を受け取るための第１の電流端子、第３のトランジスタの制御端子に接続されている第２の電流端子、および、負の書き込みバイアス回路の出力ノードに接続されている制御端子を有する第４のトランジスタとを有することができる。書き込みモードの間、第４のトランジスタの導電性が、負書き込みバイアス生成器の出力ノードの電圧を調整するために第３のトランジスタの導電性を制御することができる。

別の態様において、メモリは、複数のワード線ドライバ回路をさらに備えることができる。複数のうちの各ワード線ドライバ回路について、書き込み電圧生成器は、複数のうちのワード線ドライバ回路に結合されているメモリセルに対する書き込み動作の間、複数のうちのワード線ドライバ回路に書き込み電圧を提供することができる。複数のうちの各ワード線ドライバ回路について、出力ノードは、複数のうちのワード線ドライバ回路に結合されているメモリセルに対する書き込み動作の間、複数のうちのワード線ドライバ回路に書き込みバイアス電圧を提供することができる。書き込みバイアス電圧は、複数のうちのワード線ドライバ回路に結合されているメモリセルに対する書き込み動作の間に複数のうちのワード線ドライバ回路によって書き込み電圧生成器から引き込まれる電流を低減するのに使用される。

さらに別の態様において、ワード線ドライバを動作させる方法は、ワード線ドライバに結合されているメモリセルに対する書き込み動作を実行するステップを備えることができる。書き込み動作を実行するステップは、書き込み電圧生成器の出力から書き込み電圧をワード線ドライバに提供するステップと、書き込みバイアス生成器の出力からワード線ドライバに書き込みバイアス電圧を提供するステップとを備えることができる。ワード線ドライバは、ワード線ドライバ回路に結合されているメモリセルに対する書き込み動作の間にワード線ドライバ回路によって書き込み電圧生成器出力から引き込まれる電流を低減するために書き込みバイアス電圧を使用することができる。書き込みバイアス電圧を提供するステップは、書き込みバイアス生成器が、書き込み電圧生成器の出力から書き込み電圧を受け取るステップと、書き込み電圧からの書き込みバイアス電圧の生成において第１のトランジスタおよび第２のトランジスタを使用するステップと、書き込み動作に続いて読み出し回復モードにおいて動作するステップを備えることができる。読み出し回復モードにおいて動作するステップは、書き込みバイアス生成器によって、書き込み電圧生成器の出力から電圧を受け取るステップと、書き込みバイアス生成器によって、第１のトランジスタおよび第２のトランジスタを使用することなく、書き込みバイアス生成器の出力においてバイアス電圧を生成するために書き込み電圧生成器の出力によって提供される電圧を使用するステップとを備えることができる。

別の実施形態において、読み出し回復モードにおいて動作するステップは、最初に、ワード線ドライバの端子に書き込みバイアス生成器の出力の電圧を提供するステップと、書き込みバイアス生成器に対する出力の電圧を、読み出しバイアス生成器の出力の電圧に整合させるステップと、書き込み電圧生成器の出力の電圧を、読み出し電圧生成器の出力の電圧に整合させるステップと、上記整合させるステップおよび整合させるステップの後に、読み出しバイアス生成器の出力の電圧をワード線ドライバの端子に提供するステップとを備えることができる。

別の態様において、第１のトランジスタは、書き込みバイアス生成器の出力に接続されている第１の電流端子を有することができる。書き込み電圧からの書き込みバイアス電圧の生成において第１のトランジスタおよび第２のトランジスタを使用するステップは、第２のトランジスタの第１の電流端子によって書き込み電圧を受け取るステップを備えることができる。第２のトランジスタの第２の電流端子は第１のトランジスタの制御端子に接続されることができ、第２のトランジスタの制御端子は書き込みバイアス生成器の出力に接続されることができる。書き込みバイアス生成器の出力の電圧は、第１のトランジスタの導電性を制御するために第２のトランジスタの導電性を使用することによって調整されることができる。

本発明による装置は、大部分について、当業者に既知の電子コンポーネントおよび回路から成っているため、本開示の基礎となる概念の理解および評価のために、ならびに本開示の教示を分かりにくくせず当該教示から注意を逸らさせないために、回路の詳細は上記で例示されているように必要と考えられる範囲を超えては説明されない。

本発明は特定の導電型または電位の極性に関して記載されているが、当業者には導電型および電位の極性は逆になってもよいことが理解される。
その上、本明細書および特許請求の範囲における「正面（ｆｒｏｎｔ）」、「裏（ｂａｃｋ）」、「上部（ｔｏｐ）」、「底（ｂｏｔｔｏｍ）」、「上（ｏｖｅｒ）」、「下（ｕｎｄｅｒ）」などの用語は、存在する場合、説明を目的として使用されており、必ずしも永久的な相対位置を記述するために使用されてはいない。このように使用される用語は、本明細書に記載されている本開示の実施形態がたとえば、本明細書において例示または他の様態で記載されている以外の方向で動作することが可能であるように、適切な状況下で置き換え可能であることが理解される。

さらに、上述の動作の機能間の境界は例示にすぎないことを当業者は認識しよう。複数の動作の機能を単一の動作に組み合わせてもよく、かつ／または単一の動作の機能を追加の動作に分散させてもよい。その上、代替的な実施形態は、特定の動作の複数のインスタンスを含んでもよく、動作の順序はさまざまな他の実施形態においては変更してもよい。

本明細書において、具体的な実施形態を参照して本開示を説明したが、添付の特許請求の範囲に明記されているような本開示の範囲から逸脱することなくさまざまな改変および変更を為すことができる。従って、本明細書および図面は限定的な意味ではなく例示とみなされるべきであり、すべてのこのような改変が本開示の範囲内に含まれることが意図されている。本明細書において具体的な実施形態に関して記載されているいかなる利益、利点、または問題に対する解決策も、任意のまたはすべての請求項の重要な、必要とされる、または基本的な特徴または要素として解釈されるようには意図されていない。

本明細書において使用される場合、「結合されている」という用語は、直接結合または機械的結合に限定されるようには意図されていない。
さらに、本明細書において使用される場合、「１つ（“ａ” ｏｒ “ａｎ”）」という用語は、１つまたは２つ以上として定義される。さらに、特許請求の範囲における「少なくとも１つの」および「１つ以上の」のような前置きの語句の使用は、不定冠詞「１つの（“ａ” ｏｒ “ａｎ”）」による別の請求項要素の導入が、このように導入された請求項要素を含む任意の特定の請求項を、たとえ同じ請求項が前置きの語句「１つ以上の」または「少なくとも１つの」および「１つの（“ａ” ｏｒ “ａｎ”）」のような不定冠詞を含む場合であっても、１つだけのこのような要素を含む開示に限定することを暗示するように解釈されるべきではない。同じことが、定冠詞の使用についても当てはまる。

別途記載されない限り、「第１の」および「第２の」のような用語は、そのような用語が説明する要素間で適宜区別するように使用される。従って、これらの用語は必ずしも、このような要素の時間的なまたは他の優先順位付けを示すようには意図されていない。

１…メモリ、１１６…ワード線ドライバ回路、書き込み電圧、１０８，１２４…書き込み電圧生成器、１２０…書き込みバイアス生成器、２０２，２１６…ダイオード構成トランジスタ。

Claims (21)

1. メモリにおいて、
   ワード線ドライバ回路と、
   前記ワード線ドライバ回路に結合されているメモリセルに対する書き込み動作の間に前記ワード線ドライバに書き込み電圧を提供するための書き込み電圧生成器と、
   前記ワード線ドライバ回路に結合されているメモリセルに対する書き込み動作の間に前記書き込み電圧とは異なる書き込みバイアス電圧を前記ワード線ドライバ回路に提供するための出力ノードを有した書き込みバイアス生成器とを備え、前記書き込みバイアス電圧は、前記ワード線ドライバ回路に結合されているメモリセルに対する書き込み動作の間に前記ワード線ドライバ回路によって前記書き込み電圧生成器から引き込まれる電流を低減するのに使用され、前記書き込みバイアス生成器は、
   前記書き込み電圧を受け取るための第１の電流端子、および前記出力ノードに接続されている第２の電流端子を有したダイオード構成トランジスタと、
   前記出力ノードに接続されている第１の電流端子、第２の電流端子、および制御端子を有する第１のトランジスタと、
   前記書き込み電圧を受け取るための第１の電流端子、前記第１のトランジスタの前記制御端子に接続されている第２の電流端子、および前記出力ノードに接続されている制御端子を有する第２のトランジスタとを含んでなり、書き込みモードの間、前記第２のトランジスタの導電性は、前記出力ノードの前記電圧を調整するために前記第１のトランジスタの導電性を制御する、メモリ。
2. 前記書き込みバイアス生成器は電流源をさらに備え、書き込みモードの間、前記出力ノードと前記電流源との間で前記第１のトランジスタを通じて流れる電流の量を制御するために前記第１のトランジスタの導電性が制御される、請求項１に記載のメモリ。
3. 前記電流源と並列に位置する第２の電流源をさらに備え、読み出し回復モードの間、前記第２の電流源は、前記第１の電流源と並列の前記ダイオード接続トランジスタの前記第２の電流端子に電流を提供し、書き込みモードの間、前記第２の電流源は利用されない、請求項２に記載のメモリ。
4. 第２の電流源をさらに備え、該第２の電流源は、書き込みモードの間、前記第２のトランジスタの前記第２の電流端子に電流を提供する、請求項２に記載のメモリ。
5. 前記第２の電流源は、書き込みモードの間、前記出力ノードにおける電圧を提供するのに利用されない、請求項４に記載のメモリ。
6. 前記書き込みバイアス生成器は、前記第１のダイオード構成トランジスタと並列に位置する第２のダイオード構成トランジスタをさらに有し、該第２のダイオード構成トランジスタは、書き込み動作の間に前記書き込み電圧を受け取るための第１の電流端子、および、前記出力ノードに接続されている第２の電流端子を有する、請求項１に記載のメモリ。
7. 前記第２のダイオード構成トランジスタは、読み出し回復モードの間、前記出力ノードにおける電圧を提供するのに利用されない、請求項６に記載のメモリ。
8. 読み出し回復モードの間、前記第２のトランジスタは、前記出力ノードの前記電圧を制御するのに利用されない、請求項１に記載のメモリ。
9. 読み出しバイアス生成器をさらに備え、該読み出しバイアス生成器は、読み出し電圧を受け取るための第１の電流端子、および、読み出しバイアス電圧を提供するように構成されている第２の電流端子を有する第２のダイオード構成トランジスタを含んでなり、前記ダイオード構成トランジスタは、該第２のダイオード構成トランジスタとほぼ同じサイズである、請求項１に記載のメモリ。
10. 読み出しバイアス生成器をさらに備え、該読み出しバイアス生成器は、読み出し電圧を受け取るための第１の電流端子、および、読み出しバイアス電圧を提供するように構成されている第２の電流端子を有する第２のダイオード構成トランジスタを含んでなり、
    前記書き込みバイアス生成器は、第１の電流源をさらに備え、書き込みモードの間、前記出力ノードと前記第１の電流源との間で前記第１のトランジスタを通じて流れる電流の量を制御するために前記第１のトランジスタの導電性が制御され、
    前記読み出しバイアス生成器は、前記第２のダイオード構成トランジスタの前記第２の電流端子に結合されている第２の電流源をさらに備え、
    前記第１の電流源は、前記第２の電流源よりも少ない電流を提供するようなサイズにされる、請求項１に記載のメモリ。
11. 前記第１の電流源と並列に位置する第３の電流源をさらに備え、読み出し回復モードの間、前記第３の電流源は、前記第１の電流源と並列の前記ダイオード構成トランジスタの第２の電流端子に電流を提供し、書き込みモードの間、前記第３の電流源は利用されない、請求項１０に記載のメモリ。
12. 前記第１の電流源および前記第３の電流源はともに、前記第２の電流源とほぼ同じ量の電流を提供するようなサイズにされる、請求項１１に記載のメモリ。
13. 読み出しバイアス生成器であって、該読み出しバイアス生成器は読み出しバイアス電圧を提供するための出力ノードを含む、読み出しバイアス生成器と、
    前記書き込みバイアス生成器の前記出力ノードに結合されている第１の入力、および、前記読み出しバイアス生成器の前記出力ノードに結合されている第２の入力を有する選択回路とをさらに備え、該選択回路は、前記ワード線ドライバ回路の制御端子に結合されている出力を有し、前記制御端子は、前記ワード線ドライバ回路に結合されているメモリセルに対する動作の間に前記ワード線ドライバ回路によって引き込まれる電流を低減するのに使用される、請求項１に記載のメモリ。
14. 読み出し電圧を提供するための読み出し電圧生成器と、
    前記書き込み電圧生成器に結合されている第１の入力、および、前記読み出し電圧生成器に結合されている第２の入力を有する第２の選択回路とをさらに備え、前記第２の選択器回路の前記出力は、前記メモリのメモリ動作の間に前記ワード線ドライバ回路の前記出力に接続されているワード線をバイアスするための電圧を提供する、請求項１３に記載のメモリ。
15. 前記ワード線ドライバ回路に結合されているメモリセルへの書き込みの間、前記書き込みバイアス生成器の前記出力ノードは前記書き込みバイアス電圧を提供し、前記選択回路はその第１の入力をその出力に結合し、前記書き込み動作の後、前記書き込みバイアス生成器は、該書き込みバイアス電圧の前記電圧が前記読み出しバイアス生成器の前記出力ノードの電圧にほぼ等しい電圧に移行される読み出し回復モードに入り、前記書き込みバイアス生成器の前記出力ノードの前記電圧が前記読み出しバイアス生成器の前記出力ノードの前記電圧にほぼ等しくなった後、前記選択回路はその第２の入力をその出力に結合する、請求項１３に記載の回路。
16. 前記書き込み電圧生成器は正電圧ノードであり、書き込み動作の間、前記書き込みバイアス生成器の前記出力は正書き込みバイアス電圧を提供し、前記メモリは、
    書き込み負電圧生成器と、
    前記ワード線ドライバ回路に結合されているメモリセルに対する書き込み動作の間、前記書き込み負電圧とは異なる書き込みバイアス負電圧を前記ワード線ドライバ回路に提供するための出力ノードを含む負の書き込みバイアス生成器とをさらに備え、前記書き込みバイアス負電圧は、前記ワード線ドライバ回路に結合されているメモリセルに対する書き込み動作の間に前記ワード線ドライバ回路によって前記書き込み負電圧生成器から引き込まれる電流を低減するために使用される、請求項１に記載のメモリ。
17. 前記負の書き込みバイアス生成器は、
    前記書き込み負電圧を受け取るための第１の電流端子、および、前記負の書き込みバイアス生成器の前記出力ノードに接続されている第２の電流端子を含む第２のダイオード構成トランジスタと、
    前記負の書き込みバイアス回路の前記出力ノードに接続されている第１の電流端子、第２の電流端子、および制御端子を有する第３のトランジスタと、
    前記書き込み負電圧を受け取るための第１の電流端子、前記第３のトランジスタの前記制御端子に接続されている第２の電流端子、および、前記負の書き込みバイアス回路の前記出力ノードに接続されている制御端子を有する第４のトランジスタとを含み、書き込みモードの間、前記第４のトランジスタの導電性は、前記負の書き込みバイアス生成器の前記出力ノードの前記電圧を調整するために前記第３のトランジスタの導電性を制御する、請求項１６に記載のメモリ。
18. 複数のワード線ドライバ回路をさらに備え、前記複数のうちの各ワード線ドライバ回路について、前記書き込み電圧生成器は、前記複数のうちのワード線ドライバ回路に結合されているメモリセルに対する書き込み動作の間、前記複数のうちの前記ワード線ドライバ回路に書き込み電圧を提供し、
    前記複数のうちの各ワード線ドライバ回路について、前記出力ノードは、前記複数のうちのワード線ドライバ回路に結合されているメモリセルに対する書き込み動作の間、前記複数のうちの前記ワード線ドライバ回路に書き込みバイアス電圧を提供し、前記書き込みバイアス電圧は、前記複数のうちの前記ワード線ドライバ回路に結合されているメモリセルに対する書き込み動作の間に前記複数のうちの前記ワード線ドライバ回路によって前記書き込み電圧生成器から引き込まれる電流を低減するのに使用される、請求項１に記載のメモリ。
19. ワード線ドライバを動作させる方法において、
    ワード線ドライバに結合されているメモリセルに対する書き込み動作を実行するステップであって、該書き込み動作を実行するステップは、
    書き込み電圧生成器の出力から書き込み電圧を前記ワード線ドライバに提供するステップと、
    書き込みバイアス生成器の出力から前記ワード線ドライバに書き込みバイアス電圧を提供するステップとを含んでなり、前記ワード線ドライバは、前記ワード線ドライバ回路に結合されている前記メモリセルに対する前記書き込み動作の間に前記ワード線ドライバ回路によって前記書き込み電圧生成器の出力から引き込まれる電流を低減するために前記書き込みバイアス電圧を使用し、前記書き込みバイアス電圧を前記提供するステップは、前記書き込みバイアス生成器が、前記書き込み電圧生成器の前記出力から前記書き込み電圧を受け取るステップと、前記書き込み電圧からの前記書き込みバイアス電圧の生成において第１のトランジスタおよび第２のトランジスタを使用するステップとを含んでなる、書き込み動作を実行するステップと、
    前記書き込み動作に続いて読み出し回復モードにおいて動作するステップであって、該読み出し回復モードにおいて動作するステップは、
    前記書き込みバイアス生成器によって、前記書き込み電圧生成器の前記出力から電圧を受けるステップと、
    前記書き込みバイアス生成器によって、前記第１のトランジスタおよび前記第２のトランジスタを使用することなく、前記書き込みバイアス生成器の前記出力においてバイアス電圧を生成するために前記書き込み電圧生成器の前記出力によって提供される前記電圧を使用するステップとを含んでなる、読み出し回復モードにおいて動作するステップとを備える、方法。
20. 前記読み出し回復モードにおいて前記動作するステップは、
    最初に、前記ワード線ドライバの端子に前記書き込みバイアス生成器の前記出力の前記電圧を提供するステップと、
    前記書き込みバイアス生成器に対する前記出力の前記電圧を、読み出しバイアス生成器の出力の電圧に整合させるステップと、
    前記書き込み電圧生成器の前記出力の前記電圧を、読み出し電圧生成器の出力の電圧に整合させるステップと、
    前記整合させるステップおよび整合させるステップの後に、前記読み出しバイアス生成器の前記出力の前記電圧を前記ワード線ドライバの前記端子に提供するステップとを含んでなる、請求項１９に記載の方法。
21. 前記第１のトランジスタは、前記書き込みバイアス生成器の前記出力に接続されている第１の電流端子を有し、
    前記書き込み電圧からの前記書き込みバイアス電圧の生成において第１のトランジスタおよび第２のトランジスタを使用するステップは、
    第２のトランジスタの第１の電流端子によって前記書き込み電圧を受け取るステップであって、前記第２のトランジスタの第２の電流端子は前記第１のトランジスタの制御端子に接続されており、前記第２のトランジスタの制御端子は前記書き込みバイアス生成器の前記出力に接続されている、受け取るステップと、
    前記書き込みバイアス生成器の前記出力の前記電圧を調整するステップであって、該調整するステップは、前記第２のトランジスタの導電性が、前記第１のトランジスタの導電性を制御するステップを含む、調整するステップとを含んでなる、請求項１９に記載の方法。