JP2005085404A - 半導体記憶装置 - Google Patents

Abstract

【課題】読み出し動作の高速性を損なうことなく、貫通電流の発生を防止し、ピーク電流を低減する。
【解決手段】ＣＭＯＳインバータ（ＭＰ０とＭＮ０等）を用いて構成される複数のワード線駆動用要素回路と電源電位（Ｖｃｃ）との間に、少なくとも一つのトランジスタ（ＭＰＸ）を接続する。このトランジスタ（ＭＰＸ）は、ワード線駆動用要素回路の制御信号（ＡＢ-０〜ＡＢ-ｎ）とは別の制御信号（ＤＥＣＥＮＢ）によって独立に制御され、タイミング調整による貫通電流防止機能と、電流制限によるピーク電流の低減機能の双方を有する。全ワード線（ＳＷＬ０〜ＳＷＬｎ）が同時に駆動される場合でも、電流制限がなされ、ピーク電流が抑制される。
【選択図】 図１

Description

本発明はＩＣカード等に搭載される半導体記憶装置に関し、特に、動作時に発生する貫通電流を無くし、ピーク電流を低減する技術に係る。

半導体記憶装置には低消費電力性が厳しく求められる。特にＩＣカード等に搭載される半導体記憶装置では、動作時のピーク電流や消費電流の増大がＩＣカードの発熱や電源電圧の急激な低下による誤動作等の問題の原因となるおそれがあり、近年、ピーク電流の削減や消費電流の低減が大きな課題となっている。

従来の半導体記憶装置について、ＥＥＰＲＯＭ（電気的に消去やプログラムが可能な不揮発性メモリ）を一例に上げ、図面を参照して以下に説明する。図３は特許文献１に記載されるＥＥＰＲＯＭ（記憶素子）の構造を示す素子断面図である。図３に示す記憶素子は、ｐ型層５に複数のｎ型層１０ａ、１０ｂ、１０ｃが形成されると共に、基板上に絶縁膜（酸化膜）６ａ，６ｂ，８およびゲート電極７ａ，７ｂ，９が積層形成されている。そして、電極９が制御ワード線１の接続端子となり、電極７ａが選択ワード線２の接続端子となり、ｎ型層１０ａ、１０ｂが、それぞれ、ソース３およびドレイン４として機能する。

この記憶素子にデータの書き込みを行う場合には、制御ワード線（制御ゲート）１に昇圧された書き込み電位Ｖｐｐ（＝１０V程度）を印加し、またＰ型層５とソース３、ドレイン４に負昇圧された負の書き込み中間電位Ｖｅｅｌ（＝−５V程度）を印加する。これにより、薄い酸化膜６ｂには１５V程度の電圧が印加され、この薄い酸化膜６ｂを通して電子が浮遊ゲート７ｂに電子が注入される。また、この時のワード線（選択ゲート）２の電位は接地電位となっている。

また、この記憶素子のデータを消去する場合には、制御ワード線（制御ゲート）１に負昇圧された消去電位Ｖｅｅｈ（=−１０V程度）を印加し、またＰ型層５に正昇圧された消去電位Ｖｐｐ（＝１０V程度）を印加する。これにより、薄い酸化膜６ａを通して電子が浮遊ゲート７ｂからＰ型層５に引き抜かれる。この時、ワード線（選択ゲート）２の電位は電源電位Ｖｃｃであり、ソース３とドレイン４はオープンである。

この記憶素子は、書き込み及び消去ともに薄い酸化膜６ｂを通し、チャネル全面ＦＮトンネル現象を用いて行うために低消費電力での書き込み及び消去を行うことができる。また、この記憶素子の読み出し時には、読み出したいワード線（選択ゲート）２に電源電位Ｖｃｃを印加し、ドレイン４に電源電位の約半部の電圧Ｖｃｃ／２を印加、さらにソース３と制御ワード線（制御ゲート）１を接地して、ドレイン４とソース３の間に流れる電流量の違いによって、“０”データ、または“１”データに対応させる。

このように、この記憶素子は、読み出し時に高い電圧を昇圧回路により発生させる必要がないために、ＩＣカード等の低消費電流動作が求められる半導体記憶素子に適している。

図１３は従来の選択ワード線駆動回路（ワード線ドライバ）の一例の構成を示すブロック図である。図１３において、アドレスデコーダ１１０には、動作開始信号ＴＲＧ（このＴＲＧ信号の立ち上がりを受けて読み出し動作や消去動作が行われる）と、読み出し動作時の入力信号選択のためのＲＥＡＤ信号と、消去動作時の入力信号制御を行うＥＲＡＳＥ信号と、アドレス信号ＡＩＮ［ｍ：０］とが入力される。

アドレスデコーダ１１０は、アドレス信号ＡＩＮ［ｍ：０］に基づき、制御信号ＡＢ０〜ＡＢｎを発生させる。ワード線駆動回路１２０（ワード線ドライバ）は、各ワード線に対応して設けられた、ＣＭＯＳインバータドライバ（ワード線駆動用要素回路）を備える。各ＣＭＯＳインバータドライバは、コンプリメンタリ接続されたｐチャネルＭＯＳトランジスタ（ＭＰ０〜ＭＰｎ）およびｎチャネルＭＯＳトランジスタ（ＭＮ０〜ＭＮｎ）からなる。各ＣＭＯＳインバータドライバは、アドレスデコーダ１１０から出力される制御信号（ＡＢ_０〜ＡＢ_ｎ）を受けて、動作モードに応じたワード線（ＳＷＬ０〜ＳＷＬｎ）を、選択的に駆動する。

以上のように構成されたワード線駆動回路について、以下、その動作を図１４（ａ）、（ｂ）のタイミング図を参照して説明する。図１４（ａ）は読み出し動作を行う場合のタイミング図である。読み出し動作を行う場合には、まず、ＲＥＡＤ信号がアドレスデコーダ１１０に入力され（時刻ｔ８０）、その後、読み出しを行うアドレスを指定するアドレス信号ＡＩＮ［ｍ：０］が入力される（時刻ｔ８１）。

ＴＲＧ信号がＬからＨに遷移したタイミングで（時刻ｔ８２）、各ワード線制御信号（ＡＢ_０〜ＡＢ_ｎ）のうちの選択されたワード線を指定する信号が、ＨからＬに遷移する（時刻ｔ８３）。図１では、ワード線ＳＷＬ０を指定するために、Ａ_０信号がＨからＬに遷移している。

制御信号ＡＢ_０がＨからＬに遷移すると（時刻ｔ８３）、ワード線ＳＷＬ０には電源電位が流れ込み、読み出し動作が行われるが、この時、ワード線ＳＷＬ０を駆動するためのＰチャネルＭＯＳトランジスタＭＰ０とＮチャネルＭＯＳトランジスタＭＮ０が一瞬、同時オン状態となり、電源電位Ｖｃｃから接地電位Ｖｓｓに貫通電流が流れる。また、ワード線ＳＷＬ０を電源電位Ｖｃｃにするためにピーク電流が発生する。

読み出し動作が終了しＴＲＧ信号がＨからＬに遷移すると（時刻ｔ８４）、ワード線制御信号Ａ_０がＬからＨに遷移し（時刻ｔ８５）、これにより、電源電位になっていたワード線ＳＷＬ０は、ワード線駆動回路１２０により接地電位Ｖｓｓになる。

この過程で、同様に、ワード線ＳＷＬ０を駆動するためのＰチャネルＭＯＳトランジスタＭＰ０とＮチャネルＭＯＳトランジスタＭＮ０が一瞬、同時オン状態となり、電源電位Ｖｃｃから接地電位Ｖｓｓに貫通電流が流れる。また、ワード線ＳＷＬ０をワード線ＳＷＬ０を接地電位Ｖｓｓに落とすためにピーク電流が発生する。

図１４（ｂ）は消去動作を行う場合のタイミング図である。消去動作を行う場合には、ＥＲＡＳＥ信号がアドレスデコーダ１１０に入力され（時刻ｔ９０）、そのＥＲＡＳＥ信号を受けて、ワード線制御信号ＡＢ_０〜ＡＢ_ｎの全部が、ＨからＬに遷移する（時刻ｔ９１）。

この時、すべてのワード線（ＳＷＬ０〜ＳＷＬｎ）に対して、同時に電源電圧が与えられる。この過程で、各ワード線（ＳＷＬ０〜ＳＷＬｎ）の各々を駆動するための各ＣＭＯＳインバータドライバにおいて、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタの同時オン状態が生じて、電源電位Ｖｃｃから接地電位Ｖｓｓに貫通電流が流れる。また、全ワード線を電源電位Ｖｃｃにするためにピーク電流が発生する。

また消去動作が終了すると、ＥＲＡＳＥ信号がＬからＨに遷移し（時刻ｔ９２）、ワード線制御信号（ＡＢ_０〜ＡＢ_ｎ）の全部が、ＨからＬに遷移する（時刻ｔ９３）。そして、全部のワード線（ＳＷＬ０〜ＳＷＬｎ）の電位は接地電位Ｖｓｓとなる。

この時、同様に、各ＣＭＯＳインバータドライバにおいて貫通電流が流れると共に、全ワード線（ＳＷＬ０〜ＳＷＬｎ）の電源電位Ｖｃｃから接地電位Ｖｓｓへの電位変化に伴い、ピーク電流が発生する。

貫通電流やピーク電流を低減する技術としては、例えば、特許文献２に開示されるものがある。この技術は、複数の出力バッファ回路に負荷ＭＯＳトランジスタを設けて電流制限を行うことにより、複数のＣＭＯＳ出力バッファが同時に出力反転動作した場合に、各ＣＭＯＳ出力バッファに供給される電流量を制限し、過渡応答動作時の貫通電流を全体として低減することができる、というものである。

特開平１１−１７７０６８号公報 特開２０００−１２４７８２号公報

特許文献２に記載の技術は、負荷トランジスタのゲートが常に開状態であり、したがって、貫通電流を完全になくすことはできない。また、この技術は出力バッファ回路に限定される技術であり、本発明の対象であるワード線駆動回路のように、読み出しモードや消去モードに対応して、負荷（駆動対象のワード線の数）が異なる場合には適用できない。

すなわち、ＥＥＰＲＯＭでは、読み出し時には、読み出したいワード線に電源電圧Ｖｃｃを印加する必要があり、しかも、ある一定期間内に記憶素子に記憶されたデータを読み出す必要があり、速やかにワード線を電源電位Ｖｃｃにするために、できるだけの電流供給能力のあるトランジスタが必要となる。しかし、ワード線の駆動用トランジスタに電流供給能力が大きなトランジスタを用いると、貫通電流の電流量も増大してしまう。

さらに、消去時にはすべての記憶素子に接続されている全ワード線を電源電位Ｖｃｃにする必要があり、消去動作に入った瞬間に全てのワード線に対して一度に電源電位Ｖｃｃが供給されるため、ワード線を駆動するワード線駆動回路において貫通電流が一斉に流れると共に、急激に電流が全ワード線に流れ込むため、大きなピーク電流が発生し、その場合には、電源電位が低下して半導体記憶装置が誤動作を起こす危険がある。

このように、高速読み出しの要請に応えるために電流供給能力の大きなトランジスタを使用することと、貫通電流やピーク電流を抑制することを、両立させることは困難である。

本発明はこのような問題に鑑みてなされたものであり、高速読み出しの要請と貫通電流やピーク電流の抑制とを両立させ、読み出しモード時等、一本のワード線に電源電位を供給するような場合には、ワード線の高速な駆動を維持しつつ貫通電流を無くして低消費電流化すると共に、消去モード時など、ある動作時に一度に全選択ゲートに電源電位を供給するような場合には、貫通電流の防止のみならずピーク電流も低減して電源電位等の変動を抑え、半導体記憶装置をより安定して動作させることを目的とする。

本発明の半導体記憶装置は、ワード線およびビット線の交点に設けられたメモリセルを有する記憶素子部と、前記記憶素子部における前記ワード線を駆動するためのワード線駆動部とを備える半導体記憶装置であって、前記ワード線駆動部は、導電型が異なる２つのＭＯＳトランジスタの共通接続されたドレインに一本の前記ワード線が接続され、かつ、前記２つのＭＯＳトランジスタの共通接続されたゲートに第１の制御信号が供給される構成の複数のワード線駆動用要素回路と、前記ワード線駆動用要素回路の各々と電源電位との間に設けられ、前記ワード線駆動用要素回路の各々の電流供給能力以上、かつ前記ワード線駆動用要素回路の全ての電流供給能力以下であり、前記第１の制御信号とは別の第２の制御信号によって動作が制御される少なくとも一つのトランジスタと、前記第１および第２の制御信号を発生させる制御信号発生回路とを備える。

すなわち、図１に示されるように、消去動作時等、全ワード線に対して電源電位を供給するような動作の場合には、第１の制御信号のレベルが完全に切り替わった後にトランジスタをオンさせて電源電圧を供給するようにタイミングを調整することで、２つのＭＯＳトランジスタの同時オンを防止し、貫通電流を無くすことができる。さらに、トランジスタによって全ワード線に供給される電流の量が制限されるために、ピーク電流を抑えることができる。また、貫通電流やピーク電流の発生による電源電位や接地電位の変動も抑制される。

また、本発明の半導体記憶装置は、ワード線およびビット線の交点に設けられたメモリセルを有する記憶素子部と、前記記憶素子部における前記ワード線を駆動するためのワード線駆動部とを備える半導体記憶装置であって、前記ワード線駆動部は、導電型が異なる２つのＭＯＳトランジスタの共通接続されたドレインに一本の前記ワード線が接続され、かつ、前記２つのＭＯＳトランジスタの共通接続されたゲートに第１の制御信号が供給される構成の複数のワード線駆動用要素回路と、前記ワード線駆動用要素回路の各々と電源電位との間に設けられ、前記ワード線駆動用要素回路の各々の電流供給能力以上、かつ前記ワード線駆動用要素回路の全ての電流供給能力以下であり、前記第１の制御信号とは別の第２の制御信号によって動作が制御される少なくとも一つのトランジスタと、前記ワード線駆動用要素回路の各々と接地電位との間に設けられ、前記ワード線駆動用要素回路の各々の電流供給能力以上、かつ前記ワード線駆動用要素回路の全ての電流供給能力以下であり、前記第１および第２の制御信号とは別の第３の制御信号によって動作が制限される少なくとも一つのトランジスタと、前記第１、第２および第３の制御信号を発生させる制御信号発生回路とを備える。

すなわち、図４に示されるように、第３の制御信号によって制御されるトランジスタ（接地電位側のトランジスタ）による電流制限機能により、ワード線を接地電位にするときの電圧変化を緩やかにすることができ、ピーク電流をより低減することができる。

また、本発明の半導体記憶装置は、ワード線およびビット線の交点に設けられたメモリセルを有する記憶素子部と、前記記憶素子部の前記ワード線を駆動するためのワード線駆動部とを備える半導体記憶装置であって、前記ワード線駆動部は、第１導電型で電流供給能力が異なる、電源電位側の第１および第２のＭＯＳトランジスタの各ドレインと、第２導電型で接地電位側の第３のＭＯＳトランジスタのドレインとが共通接続され、その共通接続点に一本の前記ワード線が接続され、かつ、前記第１、第２および第３のＭＯＳトランジスタの各ゲートにそれぞれ、第１、第２および第３の制御信号が入力される構成を有する複数のワード線駆動用要素回路と、前記第１、第２および第３の制御信号を発生させる制御信号発生回路と備え、前記制御信号発生回路は、前記記憶素子部の動作の違いに応じて前記第１および第２の制御信号を発生し、前記第１および第２のＭＯＳトランジスタを切り替える。

すなわち、図６に示されるように、ワード線駆動用要素回路を構成する各ＭＯＳトランジスタ（電源電位側の第１および第２のＭＯＳトランジスタ、接地電位側の第３のＭＯＳトランジスタ）の各々の動作を独立して制御できるようにし、かつ、第１および第２のＭＯＳトランジスタの電流供給能力を異ならせ、例えば、一本のワード線を高速に駆動する必要のある読み出し動作時には、電流容量が大きい方のＭＯＳトランジスタを使用し、一方、全ワード線を駆動する必要がある消去動作時には、消費電力の低減を優先させて、電流供給能力が小さい方のＭＯＳトランジスタを使用することで、読み出し動作の高速性を維持しつつ、ピーク電流をより低減することができる。

また、本発明の半導体記憶装置は、ワード線およびビット線の交点に設けられたメモリセルを有する記憶素子部と、前記記憶素子部の前記ワード線を駆動するためのワード線駆動部とを備える半導体記憶装置であって、前記ワード線駆動部は、導電型が異なる２つのＭＯＳトランジスタの共通接続されたドレインにワード線が接続され、前記ＭＯＳトランジスタの各々のゲートに互いに異なる第１および第２の制御信号を入力することで前記ＭＯＳトランジスタの各々の動作を独立に制御することが可能な構成を有する複数のワード線駆動用要素回路と、前記ワード線駆動用要素回路の各々における前記第１および第２の制御信号を発生させる制御信号発生回路とを備え、前記制御信号発生回路は、前記記憶素子部の動作の違いに応じて前記第１および第２の制御信号の立ち上がり速度、または立ち下がり速度を変化させる。

すなわち、図８に示されるように、ワード線駆動用要素回路を構成する２つのＭＯＳトランジスタの各々の動作を独立に制御できるようにすると共に、これらのＭＯＳトランジスタを制御する制御信号の電圧の変化の速度（立ち上がり速度、立ち下がりの速度）を調整することで、ワード線の電位変化を緩やかにすることができ、これにより、特に、消去動作時におけるピーク電流を低減することができる。

また、本発明の半導体記憶装置は、ワード線およびビット線の交点に設けられたメモリセルを有する記憶素子部と、前記記憶素子部の前記ワード線を駆動するためのワード線駆動部とを備える半導体記憶装置であって、前記ワード線駆動部は、導電型が異なる２つのＭＯＳトランジスタの共通接続されたドレインにワード線が接続され、前記ＭＯＳトランジスタの各々のゲートに互いに異なる第１および第２の制御信号を入力することで前記ＭＯＳトランジスタの各々の動作を独立に制御することが可能な構成を有する複数のワード線駆動用要素回路と、前記ワード線駆動用要素回路の各々における前記第１および第２の制御信号を発生させる制御信号発生回路とを備え、前記制御信号発生回路は、前記記憶素子部の動作の違いに応じて前記第１および第２の制御信号の電位を、電源電位および接地電位の他に、前記電源電位と接地電位との間の中間の電位に変化させる。

すなわち、図８に示されるように、ワード線駆動用要素回路を構成する２つのＭＯＳトランジスタの各々の動作を独立に制御できるようにすると共に、これらのＭＯＳトランジスタを制御する制御信号の電圧レベルを調整することで、ワード線の電位変化を緩やかにすることができ、これにより、特に、消去動作時におけるピーク電流を低減することができる。

また、本発明の半導体記憶装置は、ワード線およびビット線の交点に設けられたメモリセルを有する記憶素子部と、前記記憶素子部の前記ワード線を駆動するためのワード線駆動部とを備える半導体記憶装置であって、前記ワード線駆動部は、導電型が異なる２つのＭＯＳトランジスタの共通接続されたドレインに一本の前記ワード線が接続され、かつ、前記ＭＯＳトランジスタの各ゲートに第１の制御信号が供給される構成の複数のワード線駆動用要素回路と、前記ワード線駆動用要素回路の各々と電源電位との間に設けられ、前記ワード線駆動用要素回路の各々の電流供給能力以上、かつ前記ワード線駆動用要素回路の全ての電流供給能力以下であり、前記第１の制御信号とは異なる第２の制御信号によって動作が制御される少なくとも一つのトランジスタと、前記ワード線駆動用要素回路の各々により駆動される前記ワード線の各々に一端が接続され、前記トランジスタと異なる導電型で前記第２の制御信号によって動作が制御される電流引抜用トランジスタと、前記第１および第２の制御信号を発生させる制御信号発生回路とを備え、前記制御信号発生回路は、前記第１および第２の制御信号を発生させるための基礎となるアドレス制御信号の下位ビットを前記第１の制御信号に対応させ、その上位ビットを前記第２の制御信号に対応させる。

すなわち、図１１に示されるように、第１の制御信号と第２の制御信号を別個に生成する必要がなくなるため、複雑な制御信号を利用する必要がなくなり、制御信号発生回路の構成を簡素化できる。また、各ワード線に電流引抜用トランジスタを備えることで、ワード線の電位を早く接地電位にすることができ、回路動作を高速化することができる。

本発明によれば、高速性を損なうことなく、貫通電流の発生を防止することができ、また、ピーク電流の低減を図ることができる。したがって、読み出し動作時の高速性を維持しつつ、特に、消去動作時において、全ワード線を電源電位にするときに生じる貫通電流を無くし、かつそのときのピーク電流も低減することができる。したがって、高速性と低消費電力性とを両立させた半導体記憶装置を得ることができる。

以下、本発明の実施形態に係る半導体記憶装置について、図面を参照しながら説明する。

（実施の形態１）
図１は、実施の形態１にかかる半導体記憶装置におけるワード線駆動回路の構成を示す回路図である。本実施形態では、各ワード線を駆動するためのワード線駆動用要素回路とは別に、タイミング調整および電流制限の双方の機能をもつトランジスタを設け、貫通電流の防止およびピーク電流の低減を図る。なお、本発明のワード線駆動回路により駆動される半導体素子は、例えば、図３に示されるＥＥＰＲＯＭである。ＥＥＰＲＯＭの構成については、先に説明したため、ここでは、説明を省略する。また、ワード線駆動回路が駆動するワード線は、図３において、参照符号１で示される「選択ワード線」である。選択ワード線１は、制御ワード線２と異なり、特別な昇圧が不要のワード線である。

図１において、アドレスデコーダ１１０には、ＴＲＧ信号、ＲＥＡＤ信号、ＥＲＡＳＥ信号、アドレス信号ＡＩＮ［ｍ：０］が入力され、これらをデコードすることにより、制御信号（ＤＥＣＥＮＢ、ＡＢ_０〜ＡＢ_ｎ）が生成される。アドレスデコーダ１１０は、アドレス信号ＡＩＮ［ｍ：０］により、指定されたアドレスの各ワード線を立ち上げる。ＲＥＡＤ信号は、読み出し動作時の入力信号選択を行う信号である。ＥＲＡＳＥ信号は、消去動作時の入力信号制御を行う信号である。ＴＲＧ信号は動作開始信号であり、ＴＲＧ信号の立ち上がりを受けて読み出し動作や消去動作を行う。

ワード線駆動部１２０は、アドレスデコーダ１１０からの各制御信号（ＡＢ_０〜ＡＢ_ｎ）を受けて、各動作モードに対応したワード線駆動を行う。ワード線駆動部１２０は、各ワード線（ＳＷＬ０〜ＳＷＬｎ）に対応して設けられた、ＣＭＯＳインバータドライバ（ＰｃｈＭＯＳトランジスタＭＰ０〜ＭＰｎの各々と、ＮｃｈＭＯＳトランジスタＭＮ０〜ＭＮｎの各々の、ゲートおよびドレインを共通接続して構成される）からなる、複数のワード線駆動用要素回路を備える。

また、図１のワード線駆動回路では、各ワード線を駆動するためのワード線駆動用要素回路とは別に、タイミング調整および電流制限の双方の機能をもつＰｃｈＭＯＳトランジスタ（以下、単に、ｐｃｈトランジスタという）ＭＰＸが設けられている。

ＰｃｈトランジスタＭＰＸは、各ワード線駆動用要素回路を構成するＰｃｈトランジスタ（ＭＰ０〜ＭＰｎ）の電源電位側に接続されるトランジスタであり、その電流供給能力は、一つのワード線駆動用要素回路が有する電流供給能力以上であり、また、全ワード線駆動用要素回路の電流供給能力を合算した電流供給能力以下とする。ここでは、ＰｃｈトランジスタＭＰＸの電流供給能力は、全ワード線駆動用要素回路の電流供給能力を合算した電流供給能力より、十分に小さいものとし、これにより、全ワード線（ＳＷＬ０〜ＳＷＬｎ）が選択されるときに、電流量が制限されることになる。ＰｃｈトランジスタＭＰＸは、アドレスデコーダ１１０から出力されるＤＥＣＥＮＢ信号によって制御される。なお、ＰｃｈトランジスタとＮｃｈトランジスタを使用しているが、効果が同じであれば、特に、トランジスタの種類を限定するものではない。

以下、図１のワード線駆動回路の動作を、図２のタイミング図を参照して説明する。図２（ａ）はワード線駆動回路の読み出し動作時のタイミング図である。読み出し動作を行う場合には、まず、ＲＥＡＤ信号がアドレスデコーダ１１０に入力され（時刻ｔ０）、その後、読み出しを行うアドレスを指定するアドレス信号ＡＩＮ［ｍ：０］が入力される（時刻ｔ１）。

アドレス信号ＡＩＮ［ｍ：０］を受けて、選択するワード線（ＳＷＬ０〜ＳＷＬｎ）に対応する制御信号ＡＢ_０〜ＡＢ_ｎ（つまり、これらの中の一つ）がＨからＬに遷移する（時刻ｔ２）。図２（ａ）では、ワード線（ＳＷＬ０）を指定するために、制御信号ＡＢ_０がＨからＬに遷移している。この時点では、ＰｃｈトランジスタＭＰＸに入力される制御信号ＤＥＣＥＮＢはＨのため、選択されたワード線ＳＷＬ０には電源電位Ｖｃｃは供給されていない。

次に、動作開始信号であるＴＲＧ信号がＬからＨに遷移することにより（時刻ｔ３）、ＤＥＣＥＮＢ信号はＨからＬに遷移し（時刻ｔ４）、ワード線ＳＷＬ０には電源電位Ｖｃｃが流れ込み、この時点から読み出し動作が開始される。

従来であればこの時にＰｃｈトランジスタＭＰ０とＮｃｈトランジスタＭＮ０に貫通電流が流れるが、本実施形態では、読み出し動作が開始されるのは、制御信号ＡＢ_０がＨからＬに完全に遷移した後（つまり、ＮｃｈトランジスタＭＮ０が既にオフした後）であるため、貫通電流はまったく流れない。したがって、ＰｃｈトランジスタＭＰＸから供給される電流は、すべてワード線ＳＷＬ０に流れ込む。

また、読み出し動作が終了しＴＲＧ信号がＨからＬに遷移すると（時刻ｔ５）、ＤＥＣＥＮＢ信号がＬからＨに遷移し（時刻ｔ６）、その後、制御信号ＡＢ_０がＨレベルに立ち上がる（時刻ｔ７）。そして、電源電位（Ｖｃｃ）になっていたワード線ＳＷＬ０が接地電位Ｖｓｓに遷移する。

このときも、ＤＥＣＥＮＢ信号がＬからＨに遷移して、ｐｃｈトランジスタＭＰＸからの電源電圧の供給が停止した後に、制御信号ＡＢ_０がＨレベルに立ち上がるため、トランジスタＭＰ０とＭＮ０は同時オン状態とはならず、貫通電流はまったく流れない。したがって、低消費電流特性に優れた半導体記憶装置（ワード線駆動回路）が実現される。また、ｐｃｈトランジスタＭＰＸの電流供給能力は、１本のワード線を駆動するのに十分であるため、読み出し動作の高速性はそのまま維持される。

図２（ｂ）は消去動作時のタイミング図である。消去動作を行う場合には、まず、ＥＲＡＳＥ信号がアドレスデコーダ１１０に入力される（時刻ｔ８）。ＥＲＡＳＥ信号を受けて、制御信号（ＡＢ_０〜ＡＢ_ｎ）のすべてが、ＨからＬに遷移し（時刻ｔ９）、その後、ＰｃｈトランジスタＭＰＸの制御信号であるＤＥＣＥＮＢ信号がＨからＬに遷移する（時刻ｔ１０）。

このＤＥＣＥＮＢ信号がＨからＬに遷移することにより、全ワード線（ＳＷＬ０〜ＳＷＬｎ）に対して電源電圧が供給されるが、このとき、各ワード線駆動用要素回路におけるＮｃｈトランジスタは、時刻ｔ９の時点で既にオフしており、したがって、電源電位Ｖｃｃと接地電位Ｖｓｓとの間に貫通電流が流れることはない。

さらに、ＰｃｈトランジスタＭＰＸの電流供給能力は、例えば、各ワード線駆動用要素回路におけるＰｃｈトランジスタ（ＭＰ０〜ＭＰｎ）程度の電流供給能力しか持っていないために電流制限がなされ、この結果、全ワード線（ＳＷＬ０〜ＳＷＬｎ）は、ゆっくりと電源電位Ｖｃｃに遷移する。したがって、大きな過渡電流が流れることがなく、ピーク電流を低減することができる。

また、消去動作が終了すると、ＥＲＡＳＥ信号がＨからＬに遷移し（時刻ｔ１２）、ＤＥＣＥＮＢ信号がＬからＨに遷移し（時刻ｔ１３）、その後、全ワード線駆動用要素回路によって、全ワード線（ＳＷＬ０〜ＳＷＬｎ）の電位が電源電位Ｖｃｃから接地電位Ｖｓｓに落とされる（時刻ｔ１４）。

このように、ワード線駆動用要素回路の各々におけるＰｃｈトランジスタとＮｃｈトランジスタとの間に貫通電流が流れることはなく、また、ピーク電流も低減でき、低消費電力特性に優れた半導体記憶装置（ワード線駆動回路）が実現される。

（実施の形態２）
図４および図５を用いて、本実施形態の半導体記憶装置におけるワード線駆動回路の構成と動作を説明する。なお、図４において、図１の回路と同じ機能を有する部分には同一の符号を付して説明する。

本実施形態のワード線駆動回路の基本的構成は、図１の回路と同じであるが、図４の場合、接地電位側にも、電流制限用のＮｃｈトランジスタＭＮＸが設けられている点が異なる。これにより、ワード線の電位が接地電位Ｖｓｓに戻るまでの電位変化が緩やかになり、ピーク電流のさらなる低減を図ることができる。すなわち、図４では、複数のワード線駆動用要素回路の各Ｎｃｈトランジスタ（ＭＮ０〜ＭＮｎ）の接地端子側に、１個以上のＮｃｈトランジスタ（ＭＮＸ）が設けられている。

Ｎｃｈトランジスタ（ＭＮＸ）の電流供給能力は、一つのワード線駆動用要素回路におけるＮｃｈトランジスタ（ＭＮ０〜ＭＮｎ）が有する電流供給能力以上であって、かつ、全てのワード線駆動用要素回路のトータルの電流供給能力以下に設定されている。Ｎｃｈトランジスタ（ＭＮＸ）は、アドレスデコーダ１１０からのＤＩＳＣＨ信号により制御される。なお、ＰｃｈトランジスタとＮｃｈトランジスタを使用して説明したが、効果が同じであれば、特にトランジスタの種類を限定するものではない。

以下、図４の回路の動作を図５のタイミング図を参照して説明する。図５は消去動作を行う場合のタイミング図である。なお、読み出し時の動作は、前掲の実施形態と同じであるため、説明を省略する。

消去動作を行う場合は、まず、ＥＲＡＳＥ信号が入力され（時刻ｔ８）、制御信号（ＡＢ_０〜ＡＢ_ｎ）の全部がＨからＬに遷移するタイミングでＤＩＳＣＨ信号もＨからＬに遷移し（時刻ｔ９）、その後、ＤＥＣＥＮＢ信号がＨからＬに変化する（時刻ｔ１０）。実施形態１と同様に、貫通電流は生じない。また、消去動作終了時には、ＥＲＡＳＥ信号がＨからＬに遷移し（時刻ｔ１２）、次に、ＤＥＣＥＮＢ信号がＨからＬに遷移し（時刻ｔ１３）、その後、ＤＩＳＣＨ信号と制御信号（ＡＢ_０〜ＡＢ_ｎ）がＬからＨに遷移する（時刻ｔ１４）。

これにより、全ワード線（ＳＷＬ０〜ＳＷＬｎ）の電位は電源電位Ｖｃｃから接地電位Ｖｓｓに落とされるが、この時、Ｎｃｈトランジスタ（ＭＮＸ）の電流供給能力は小さいので、全ワード線の電位はゆっくりと接地電位Ｖｓｓに落ちることになる（時刻ｔ１４〜ｔ１５）。したがって、貫通電流を防止できるだけでなく、さらに、ピーク電流も削減することができ、よりピーク電流および消費電流の少ない安定した半導体記憶装置（ワード線駆動回路）を提供することができる。

（実施の形態３）
本実施の形態は、実施の形態１、２とは異なり、ワード線を駆動するワード線駆動用要素回路を構成するトランジスタ自体の動作を独立に制御可能とし、また、電源電位側（電源側）のトランジスタとして、電流供給能力の異なる２つのトランジスタを設け、これらのトランジスタを適宜、切り換えて使用することで、貫通電流の防止およびピーク電流の低減を図る。

図６に示されるように、ワード線駆動部１２０における１つのワード線駆動用要素回路は、電流供給能力が異なる２つのＰｃｈトランジスタ（ＭＰＲ０，ＭＰＥ０等）と、１つのＮｃｈトランジスタ（ＭＮ０等）のドレインを共通接続して構成される。したがって、本実施形態のワード線駆動用要素回路はＣＭＯＳプッシュプルドライバである。また、３つのトランジスタの各々のゲートには、それぞれ、独立の制御信号（ＲＡ_０、ＥＡ_０、ＥＮ_０等）が入力される構成であり、これにより、各トランジスタの動作を独立に制御可能である。

ここでは、２つのＰｃｈトランジスタ（ＭＰＲ０，ＭＰＥ０等）のうち、左側のトランジスタ（ＭＰＲ０等）の方が、トランジスタのサイズが大きく、その電流供給能力が高いものとし、この電流供給能力が高い方のトランジスタを読み出し動作時に使用し、電流供給能力の低い方のトランジスタを消去動作時に使用する。

以下、上記構成の回路の動作を説明する。図７（ａ）は読み出し動作時のタイミング図である。読み出し動作を行う場合には、まず、ＲＥＡＤ信号がアドレスデコーダ１１０に入力され（時刻ｔ１６）、その後、読み出しを行うアドレスを指定するアドレス信号ＡＩＮ［ｍ：０］が入力される（時刻ｔ１７）。ここではワード線ＳＷＬ０を選択したとして説明する。アドレス信号ＡＩＮ［ｍ：０］を受けて、アドレスデコーダ１１０は選択されたアドレスに対応するＮｃｈトランジスタ（ＥＮ_０）をＨからＬに遷移させる（時刻ｔ１８）。

次に、動作開始信号ＴＲＧ信号がＬからＨに遷移することにより（時刻ｔ１９）、読み出し動作が開始され、制御信号ＲＡ_０がＨからＬに遷移し、電流供給能力の大きい方のトランジスタ（ＭＰＲ０）を介してワード線（ＳＷＬ０）に電源電位Ｖｃｃが供給される。

この時、他のワード線に対応する制御信号（ＲＡ_１〜ＲＡ_ｎ、ＥＡ１〜ＥＡ_ｎ）、およびワード線ＳＷＬ１に対応する、電流供給能力の低い方のＰｃｈトランジスタＭＰＥ０の制御信号ＥＡ０はＨ固定である。

また、時刻ｔ２０において、ＴＲＧ信号がＨからＬに変化し、ＲＡ_０信号がＬからＨに変化し（これにより、ＰｃｈトランジスタＭＰＲＯはオフする）、その後に、ＥＮ_０がＬからＨに変化する（時刻ｔ２２）。

このように、読み出し動作の開始時には、Ｎｃｈトランジスタ（ＭＮ０）がオフした後に、電流供給能力の大きいＰｃｈトランジスタ（ＭＰＲ０）がオンするため、貫通電流が生じない。また、読み出し動作の終了時には、Ｐｃｈトランジスタ（ＭＰＲＯ）がオフした後に、Ｎｃｈトランジスタ（ＭＮ０）がオンするため、同様に貫通電流が生じない。また、並列に２つ用意されているＰｃｈトランジスタのうち、電流供給能力の大きい方のトランジスタでワード線を駆動するため、読み出し動作の高速性は維持される。

図７（ｂ）は消去動作時のタイミング図である。消去動作の開始時には、まずＥＲＡＳＥ信号がアドレスデコーダ１１０に入力され（時刻ｔ２３）、制御信号（ＥＮ_０〜ＥＮ_ｎ）のすべてがＨからＬに遷移する（時刻ｔ２４）。その後、電流供給能力の小さいＰｃｈトランジスタを制御する信号である（ＥＡ_０〜ＥＡ_ｎ）のすべてがＨからＬに遷移し（時刻ｔ２５）、これにより、全ワード線の電位が電源電位Ｖｃｃまで上昇する。消去動作の終了時にはＥＲＡＳＥ信号が立ち下がり（時刻ｔ２６）、制御信号（ＥＡ_０〜ＥＡ_ｎ）のすべてがＬからＨに遷移し（時刻ｔ２７）、その後、制御信号（ＥＮ_０〜ＥＮ_ｎ）のすべてがＬからＨに遷移する（時刻ｔ２８）。

このように、ＰｃｈトランジスタとＮｃｈトランジスタが同時オンしないように動作タイミングをずらしており、これにより、貫通電流が流れない。また、全ワード線を電源電位Ｖｃｃにするときには、電流供給能力の小さいＰｃｈトランジスタ（ＭＰＥ０等）を使用するため、トータルの電流量が低減され、ピーク電流を抑えることができる。なお、ＰｃｈトランジスタとＮｃｈトランジスタを使用して説明したが、効果が同じであれば、特に、トランジスタの種類は限定されない。

（実施の形態４）
実施の形態３では、電流供給能力が異なる２つのＰｃｈトランジスタを切り換えて使用することにより電流供給能力を変化させていたが、本実施形態では、１つのＰｃｈトランジスタの制御電圧の変化率（変化の速度）を可変とし、これにより、トランジスタの電流供給能力を、適宜、変化させ、特に、消去動作時におけるピーク電流の低減を図る。なお、２つのトランジスタの同時オンを防止して、貫通電流が生じないようにするのは前掲の実施形態と同様である。

図８は本実施形態に係る半導体記憶装置におけるワード線駆動回路の構成を示す回路図である。図８に示されるように、一本のワード線を駆動するためのワード線駆動用要素回路は、Ｐｃｈトランジスタ（ＭＰ０等）およびＮｃｈトランジスタ（ＭＮ０等）からなり、各トランジスタのドレインが共通接続され、その共通接続点にワード線（ＳＷＬ０等）が接続されると共に、各トランジスタ（ＭＰ０やＭＮ０等）のゲートに、独立の制御信号（ＥＮＰ_０やＥＮ_０等）が入力される。

図９（ａ）は読み出し動作時のタイミング図である。読み出し動作を行う場合には、まず、ＲＥＡＤ信号が、アドレスデコーダ１１０に入力され（時刻ｔ３０）、その後、読み出しを行うアドレスを指定するアドレス信号ＡＩＮ［ｍ：０］が入力される（時刻ｔ３１）。ここではワード線ＳＷＬ０を選択したものとして説明する。

アドレス信号ＡＩＮ［ｍ：０］を受けて、アドレスデコーダ１１０は、選択されたアドレスに対応するＮｃｈトランジスタに対応する制御信号（ＥＮ_０）をＨからＬに遷移させる（時刻ｔ３２）。これにより、Ｎｃｈトランジスタ（ＭＮ０）がオフする。

次に、動作開始を示すＴＲＧ信号がＬからＨに遷移する（時刻ｔ３３）。これにより、読み出し動作が開始され、制御信号（ＥＮＰ_０）がＨからＬに遷移し（時刻ｔ３４）、これによってＰｃｈトランジスタ（ＭＰ０）がオンし、ワード線（ＳＷＬ０）に電源電位Ｖｃｃが供給される。この時、他のワード線駆動回路１２０のＥＮ_１からＥＮ_ｎ、ＥＮＰ_１からＥＮＰ_ｎはＨ固定である。前掲の実施形態と同様に、Ｎｃｈトランジスタ（ＭＮ０）が閉じた後に、Ｐｃｈトランジスタ（ＭＰ０）が開くために、貫通電流が生じない。

図９（ｂ）は消去動作時のタイミング図である。消去動作時には、まず、ＥＲＡＳＥ信号がアドレスデコーダ１１０に入力され（時刻ｔ４０）、制御信号（ＥＮ_０〜ＥＮ_ｎ）のすべての信号がＨからＬに遷移する（時刻ｔ４１）。その後、Ｐｃｈトランジスタを制御する信号である（ＥＮＰ_０〜ＥＮＰ_ｎ）がＨからＬに、ゆっくりと遷移する（時刻ｔ４２〜時刻ｔ４３）。

このとき、制御信号の電圧の変化が緩やかであるため、各Ｐｃｈトランジスタ（ＭＰ０〜ＭＰｎ）それぞれ、徐々に全ワード線（ＳＷＬ０〜ＳＷＬｎ）に対して電流を供給することになり、全ワード線は、電源電位Ｖｃｃに、ゆっくりと立ち上がる。したがって、大きな過渡電流が流れず、したがって、ピーク電流も抑えることができる。ＰｃｈトランジスタとＮｃｈトランジスタの同時オンが禁止されて、貫通電流が生じないのは前掲の実施形態と同様である。

また、消去動作の終了時にはＥＲＡＳＥ信号がＨからＬに立ち下がり（時刻ｔ４４）、Ｐｃｈトランジスタの制御信号（ＥＮＰ_０〜ＥＮＰ_ｎが）ＬからＨに遷移する（時刻ｔ４５）。その後、Ｎｃｈトランジスタの制御信号（ＥＮ_０〜ＥＮ_ｎ）がＬからＨにゆっくりと遷移する（時刻ｔ４６〜ｔ４７）。これにより、大きな過渡電流が流れることがなく、ピーク電流を低減できる。また、前掲の実施形態と同様に、ＰｃｈトランジスタとＮｃｈトランジスタの同時オンが禁止されるため、貫通電流が生じない。なお、ＰｃｈトランジスタとＮｃｈトランジスタを使用しているが、効果が同じであれば、特に、トランジスタの種類は限定されない。

以上のように、１つのＰｃｈトランジスタの制御電圧の変化率（変化の速度）を可変とし、トランジスタの電流供給能力を、適宜、変化させることで、特に、消去動作時におけるピーク電流の低減を図ることができる。

（実施の形態５）
本実施形態にかかるワード線駆動回路の構成は実施の形態４（図８）と同じである。但し、実施の形態４では制御信号の電圧変化の速度を調整することでピーク電流を低減したが、本実施形態では制御信号の電圧レベルを調整することにより、ピーク電流の低減効果を得る。

図１０は消去動作時のタイミング図である。消去動作時には、まず、ＥＲＡＳＥ信号がアドレスデコーダ１１０に入力され（時刻ｔ４０）、Ｎｃｈトランジスタの制御信号（ＥＮ_０〜ＥＮ_ｎ）のすべてがＨからＬに遷移する（時刻ｔ４１）。その後、Ｐｃｈトランジスタの制御信号（ＥＮＰ_０〜ＥＮＰ_ｎ）が、電源電位（Ｖｃｃ）と接地電位（Ｖｓｓ）との中間の電位（ここでは、Ｐｃｈトランジスタのしきい値Ｖｔｐに所定電圧αを加算した電圧）となる（時刻ｔ４２）。

中間電位が与えられることにより、Ｐｃｈトランジスタ（ＭＰ０〜ＭＰｎ）の電流供給能力は低下し、各ワード線に対して電流をゆっくりと供給することになる。したがって、各ワード線（ＳＷＬ０〜ＳＷＬｎ）の電位は緩やかに立ち上がる（時刻ｔ４２〜ｔ５０）。これにより、大きな過渡電流が生じない。よって、ワード線を電源電位Ｖｃｃにするときにも、ピーク電流を低減することができる。

また、同様に消去動作終了時にはＥＲＡＳＥ信号が立ち下がり（時刻ｔ４４）、Ｐｃｈトランジスタの制御信号（ＥＡ_０〜ＥＡ_ｎ）の電位を、Ｖｔｐ＋αから電源電位Ｖｃｃに遷移させる（時刻ｔ４５）。その後、Ｎｃｈトランジスタの制御信号（ＥＮ_０〜ＥＮ_ｎ）を、接地電位Ｖｓｓと電源電位Ｖｃｃとの間の中間の電位（ここでは、Ｎｃｈトランジスタのしきい値Ｖｔｎに所定電圧βを加算した電位）にする（時刻ｔ４６）。

これにより、各Ｎｃｈトランジスタ（ＭＮ０〜ＭＮｎ）の電流供給能力が制限されることになり、各ワード線（ＳＷＬ０〜ＳＷＬｎ）の電位は緩やかに立ち下がる（時刻ｔ５１〜ｔ５２）。したがって、大きな過渡電流が流れず、ピーク電流を低減することができる。また、前掲の実施形態と同様に、貫通電流が生じないようにすることができる。なお、ＰｃｈトランジスタとＮｃｈトランジスタを使用しているが、効果が同じであれば、特に、トランジスタの種類は限定されない。

（実施の形態６）
本実施形態では、図１のワード線駆動回路と同様に、ワード線駆動用要素回路とは別に、タイミング調整機能や電流制限機能をもつトランジスタを設ける構成とする。また、第１の制御信号（上記トランジスタを制御する）および第２の制御信号（ワード線駆動用要素回路を構成する各トランジスタを制御する）をアドレスデコーダで生成するに際し、アドレス制御信号（アドレスデコーダの内部で生成される、上記第１および第２の制御信号生成の基礎となる制御信号）の上位ビットを第１の制御信号に対応させ、また、アドレス制御信号の下位ビットを第２の制御信号に対応させる。

これにより、第２の制御信号によってワード線駆動用要素回路を構成する、いずれかのトランジスタが駆動されるときは、それらのトランジスタに対応する上記タイミング調整機能や電流制限機能をもつトランジスタを制御するための第１の制御信号も必ず出力されることになる。よって、複雑な制御信号（タイミング信号等）を生成することが不要となり、アドレスデコーダ（制御信号発生回路）の構成を簡素化することができる。また、各ワード線に電流引抜用トランジスタを備えることで、ワード線を接地電位に移行させるスピードを早め、これにより、回路動作を高速化することができる。

図１１は本実施形態にかかるワード線駆動回路の構成を示す回路図である。図１１において、ワード線駆動部１２０は、アドレスデコーダ１１０からの各制御信号（ＡＢ_ｘおよびＡＢ_０〜ＡＢ_ｎ）を受けて、各動作モードに対応したワード線（ＳＷＬ０〜ＳＷＬｎ）の駆動を行う。

ワード線駆動部１２０は、各ワード線（ＳＷＬ０〜ＳＷＬｎ）に対応して設けられたワード線駆動用要素回路（ＰｃｈＭＯＳトランジスタＭＰ０〜ＭＰｎの各々と、ＮｃｈＭＯＳトランジスタＭＮ０〜ＭＮｎの各々の、ゲートおよびドレインを共通接続して構成される）を備える。各ワード線駆動用要素回路の各々の動作は制御信号（ＡＢ_０〜ＡＢ_ｎ）により制御される。

図１１のワード線駆動部１２０において、各ワード線を駆動するためのワード線駆動用要素回路とは別に、タイミング調整および電流制限の双方の機能をもつＰｃｈトランジスタＭＰＸが設けられている。ＰｃｈトランジスタＭＰＸは、各ワード線駆動用要素回路を構成するＰｃｈトランジスタ（ＭＰ０〜ＭＰｎ）の電源電位側に接続されるトランジスタであり、その電流供給能力は、一つのワード線駆動用要素回路が有する電流供給能力以上であり、また、全ワード線駆動用要素回路の電流供給能力を合算した電流供給能力以下とする。ここでは、ＰｃｈトランジスタＭＰＸの電流供給能力は、全ワード線駆動用要素回路の電流供給能力を合算した電流供給能力より、十分に小さいものとし、これにより、全ワード線（ＳＷＬ０〜ＳＷＬｎ）が選択されるときに、電流が制限されることになる。このＰｃｈトランジスタＭＰＸは、アドレスデコーダ１１０から出力される第１の制御信号ＡＢ_ｘにより制御される。

第１の制御信号ＡＢ_ｘはアドレスデコーダ１１０の内部で生成されるアドレス制御信号の上位ビットに対応する信号であり、また、ワード線駆動用要素回路を構成する各トランジスタを制御する、第２の制御信号（ＡＢ_０〜ＡＢ_ｎ）はアドレス制御信号の下位ビットに対応する信号である。

以上の構成に加えて、図１１のワード線駆動部１２０では、各ワード線（ＳＷＬ０〜ＳＷＬｎ）には、電流引抜用のＮｃｈトランジスタ（ＭＮＸ０〜ＭＮＸ２）が接続されており、これらのＮｃｈトランジスタ（ＭＮＸ０〜ＭＮＸ２）の動作も、第１の制御信号ＡＢ_ｘ（第２の制御信号ＡＢ_０〜ＡＢ_ｎの上位の信号である）によって制御される。なお、ＰｃｈトランジスタとＮｃｈトランジスタを使用しているが、効果が同じであれば、特に、トランジスタの種類を限定するものではない。

以下、図１１のワード線駆動部の動作を、図１２を参照して説明する。図１２（ａ）は読み出し動作時のタイミング図である。読み出し動作を行う場合には、まず、ＲＥＡＤ信号がアドレスデコーダ１１０に入力され（時刻ｔ６０）、その後、読み出しを行うアドレスを指定するアドレス信号ＡＩＮ［ｍ：０］が入力される（時刻ｔ６１）。アドレス信号ＡＩＮ［ｍ：０］を受けて、アドレス制御信号の下位ビットに相当する第２の制御信号（ＡＢ_０〜ＡＢ_ｎ）のうちの選択されたワード線を指定する信号がＨからＬに遷移する（時刻ｔ６２）。ここでは、ワード線（ＳＷＬ０）を指定するために、制御信号（ＡＢ_０）がＨからＬに遷移する。この時点では、ＰｃｈトランジスタＭＰＸに入力される、アドレス制御信号の上位ビットに相当する第１の制御信号（ＡＢ_ｘ）はＨレベルであり、よって、選択されたワード線（ＳＷＬ０）には電源電位Ｖｃｃは供給されない。

次に、動作開始を示すＴＲＧ信号がＬからＨに遷移し（時刻ｔ６３）、制御信号（ＡＢ_ｘ）がＨからＬに遷移する（時刻ｔ６４）。これにより、ワード線ＳＷＬ０には電源電圧が与えられ、読み出し動作が行われる。

このとき、ＰｃｈトランジスタＭＰＸの電流供給能力は、１本のワード線を駆動するのに十分であるため、読み出し動作の高速性はそのまま維持される。

また、読み出し動作を終了する時は、時刻ｔ６５において、ＴＲＧ信号が立ち下がり、時刻ｔ６６にＡＢ_０がＨレベルになると、各ワード線に接続されている電流引抜用トランジスタ（ＭＮＸ０）が動作し、ワード線ＳＷＬ０の電位は、より急速に接地電位となる（時刻ｔ６７）。したがって、回路動作を高速化することができる。また、本実施形態では、アドレスデコーダ１１０の内部において、複雑な制御信号を用いる必要がないため、アドレスデコーダ１１０の構成を簡素化することができる。

図１２（ｂ）は消去動作時のタイミング図である。消去動作を行う場合には、ＥＲＡＳＥ信号がアドレスデコーダ１１０に入力され（時刻ｔ７０）、そのＥＲＡＳＥ信号を受けて、制御信号（ＡＢ_０〜ＡＢ_ｎ）がＨからＬに遷移し（時刻ｔ７１）、その後、ＰｃｈトランジスタＭＰＸの制御信号ＡＢ_ｘがＨからＬに遷移する（時刻ｔ７２）。制御信号ＡＢ_ｘがＨからＬに遷移することにより、全ワード線（ＳＷＬ０〜ＳＷＬｎ）に対して電源電圧が供給されるが、各ワード線駆動用要素回路のＮｃｈトランジスタは既にオフしているため、貫通電流が流れることはない。

また、ＰｃｈトランジスタＭＰＸの電流供給能力は、所定の電流供給能力に絞られているために、全ワード線はゆっくりと電源電位Ｖｃｃに遷移し（時刻ｔ７２〜ｔ７３）、大きな過渡電流が流れず、よって、ピーク電流を低減することができる。

また、消去動作を終了する場合には、時刻ｔ７４において、ＥＲＡＳＥ信号が立ち下がり、時刻ｔ７５において制御信号ＡＢ_０がＨレベルになる。これにより、各ワード線に接続されている電流引抜用トランジスタ（ＭＮＸ０〜ＭＮＸ２）が動作し、ワード線（ＳＷＬ０〜ＳＷＬｎ）の電位は、より急速に接地電位となる（時刻ｔ７６）。したがって、回路動作を高速化することができる。

本発明の半導体記憶装置は、高速性を損なうことなく、貫通電流の発生を防止することができ、また、ピーク電流の低減を図ることができるという効果を有し、ＩＣカード等に搭載される半導体記憶装置等として有用である。

本発明の実施の形態１に係る半導体記憶装置におけるワード線駆動回路の構成を示す回路図 （ａ）は図１のワード線駆動回路の、読み出しモードにおける動作を説明するためのタイミング図、（ｂ）は図１のワード線駆動回路の、消去モードにおける動作を説明するためのタイミング図 ＥＥＰＲＯＭのメモリセル（フローティングゲート型メモリセル）のデバイス構造を示す断面図 本発明の実施の形態２に係る半導体記憶装置におけるワード線駆動回路の構成を示す回路図 図４のワード線駆動回路の、消去モードにおける動作を説明するためのタイミング図 本発明の実施の形態３に係る半導体記憶装置におけるワード線駆動回路の構成を示す回路図 （ａ）は図６のワード線駆動回路の、読み出しモードにおける動作を説明するためのタイミング図、（ｂ）は図６のワード線駆動回路の、消去モードにおける動作を説明するためのタイミング図 本発明の実施の形態４に係る半導体記憶装置におけるワード線駆動回路の構成を示す回路図 （ａ）は図８のワード線駆動回路の、読み出しモードにおける動作を説明するためのタイミング図、（ｂ）は図８のワード線駆動回路の、消去モードにおける動作を説明するためのタイミング図 本発明の実施の形態５に係る半導体記憶装置におけるワード線駆動回路の、消去モードにおける動作を説明するためのタイミング図 本発明の実施の形態６に係る半導体記憶装置におけるワード線駆動回路の構成を示す回路図 （ａ）は図１１のワード線駆動回路の、読み出しモードにおける動作を説明するためのタイミング図、（ｂ）は図１１のワード線駆動回路の、消去モードにおける動作を説明するためのタイミング図 従来のワード線駆動回路の一例の構成を示す回路図 （ａ）は従来のワード線駆動回路の、読み出しモードにおける動作を説明するためのタイミング図、（ｂ）は従来のワード線駆動回路の、消去モードにおける動作を説明するためのタイミング図

符号の説明

１１０ アドレスデコーダ
１２０ ワード線駆動部
ＴＲＧ 動作開始信号
ＲＥＡＤ 読み出し信号
ＥＲＡＳＥ 消去信号
ＡＩＮ［m:0］ アドレス信号
ＤＥＣＥＮＢ，ＡＢ_０〜ＡＢ_ｎ 制御信号
ＭＰＸ タイミング調整および電流制限機能をもつＰｃｈトランジスタ
ＭＰ０〜ＭＰｎ ワード線駆動用要素回路を構成するＰｃｈトランジスタ
ＭＮ０〜ＭＮｎ ワード線駆動用要素回路を構成するＮｃｈトランジスタ
ＳＷＬ０〜ＳＷＬｎ ワード線

Claims (6)

1. ワード線およびビット線の交点に設けられたメモリセルを有する記憶素子部と、前記記憶素子部における前記ワード線を駆動するためのワード線駆動部とを備える半導体記憶装置であって、前記ワード線駆動部は、
   導電型が異なる２つのＭＯＳトランジスタの共通接続されたドレインに一本の前記ワード線が接続され、かつ、前記２つのＭＯＳトランジスタの共通接続されたゲートに第１の制御信号が供給される構成の複数のワード線駆動用要素回路と、
   前記ワード線駆動用要素回路の各々と電源電位との間に設けられ、前記ワード線駆動用要素回路の各々の電流供給能力以上、かつ前記ワード線駆動用要素回路の全ての電流供給能力以下であり、前記第１の制御信号とは別の第２の制御信号によって動作が制御される少なくとも一つのトランジスタと、
   前記第１および第２の制御信号を発生させる制御信号発生回路と、
   を備える半導体記憶装置。
2. ワード線およびビット線の交点に設けられたメモリセルを有する記憶素子部と、前記記憶素子部における前記ワード線を駆動するためのワード線駆動部とを備える半導体記憶装置であって、前記ワード線駆動部は、
   導電型が異なる２つのＭＯＳトランジスタの共通接続されたドレインに一本の前記ワード線が接続され、かつ、前記２つのＭＯＳトランジスタの共通接続されたゲートに第１の制御信号が供給される構成の複数のワード線駆動用要素回路と、
   前記ワード線駆動用要素回路の各々と電源電位との間に設けられ、前記ワード線駆動用要素回路の各々の電流供給能力以上、かつ前記ワード線駆動用要素回路の全ての電流供給能力以下であり、前記第１の制御信号とは別の第２の制御信号によって動作が制御される少なくとも一つのトランジスタと、
   前記ワード線駆動用要素回路の各々と接地電位との間に設けられ、前記ワード線駆動用要素回路の各々の電流供給能力以上、かつ前記ワード線駆動用要素回路の全ての電流供給能力以下であり、前記第１および第２の制御信号とは別の第３の制御信号によって動作が制限される少なくとも一つのトランジスタと、
   前記第１、第２および第３の制御信号を発生させる制御信号発生回路と、
   を備える半導体記憶装置。
3. ワード線およびビット線の交点に設けられたメモリセルを有する記憶素子部と、前記記憶素子部の前記ワード線を駆動するためのワード線駆動部とを備える半導体記憶装置であって、前記ワード線駆動部は、
   第１導電型で電流供給能力が異なる、電源電位側の第１および第２のＭＯＳトランジスタの各ドレインと、第２導電型で接地電位側の第３のＭＯＳトランジスタのドレインとが共通接続され、その共通接続点に一本の前記ワード線が接続され、かつ、前記第１、第２および第３のＭＯＳトランジスタの各ゲートにそれぞれ、第１、第２および第３の制御信号が入力される構成を有する複数のワード線駆動用要素回路と、
   前記第１、第２および第３の制御信号を発生させる制御信号発生回路と、を備え、
   前記制御信号発生回路は、前記記憶素子部の動作の違いに応じて前記第１および第２の制御信号を発生し、前記第１および第２のＭＯＳトランジスタを切り替える半導体記憶装置。
4. ワード線およびビット線の交点に設けられたメモリセルを有する記憶素子部と、前記記憶素子部の前記ワード線を駆動するためのワード線駆動部とを備える半導体記憶装置であって、前記ワード線駆動部は、
   導電型が異なる２つのＭＯＳトランジスタの共通接続されたドレインにワード線が接続され、前記ＭＯＳトランジスタの各々のゲートに互いに異なる第１および第２の制御信号を入力することで前記ＭＯＳトランジスタの各々の動作を独立に制御することが可能な構成を有する複数のワード線駆動用要素回路と、
   前記ワード線駆動用要素回路の各々における前記第１および第２の制御信号を発生させる制御信号発生回路と、を備え、
   前記制御信号発生回路は、前記記憶素子部の動作の違いに応じて前記第１および第２の制御信号の立ち上がり速度、または立ち下がり速度を変化させる半導体記憶装置。
5. ワード線およびビット線の交点に設けられたメモリセルを有する記憶素子部と、前記記憶素子部の前記ワード線を駆動するためのワード線駆動部とを備える半導体記憶装置であって、前記ワード線駆動部は、
   導電型が異なる２つのＭＯＳトランジスタの共通接続されたドレインにワード線が接続され、前記ＭＯＳトランジスタの各々のゲートに互いに異なる第１および第２の制御信号を入力することで前記ＭＯＳトランジスタの各々の動作を独立に制御することが可能な構成を有する複数のワード線駆動用要素回路と、
   前記ワード線駆動用要素回路の各々における前記第１および第２の制御信号を発生させる制御信号発生回路と、を備え、
   前記制御信号発生回路は、前記記憶素子部の動作の違いに応じて前記第１および第２の制御信号の電位を、電源電位および接地電位の他に、前記電源電位と接地電位との間の中間の電位に変化させる半導体記憶装置。
6. ワード線およびビット線の交点に設けられたメモリセルを有する記憶素子部と、前記記憶素子部の前記ワード線を駆動するためのワード線駆動部とを備える半導体記憶装置であって、前記ワード線駆動部は、
   導電型が異なる２つのＭＯＳトランジスタの共通接続されたドレインに一本の前記ワード線が接続され、かつ、前記ＭＯＳトランジスタの各ゲートに第１の制御信号が供給される構成の複数のワード線駆動用要素回路と、
   前記ワード線駆動用要素回路の各々と電源電位との間に設けられ、前記ワード線駆動用要素回路の各々の電流供給能力以上、かつ前記ワード線駆動用要素回路の全ての電流供給能力以下であり、前記第１の制御信号とは異なる第２の制御信号によって動作が制御される少なくとも一つのトランジスタと、
   前記ワード線駆動用要素回路の各々により駆動される前記ワード線の各々に一端が接続され、前記トランジスタと異なる導電型で前記第２の制御信号によって動作が制御される電流引抜用トランジスタと、
   前記第１および第２の制御信号を発生させる制御信号発生回路と、を備え、
   前記制御信号発生回路は、前記第１および第２の制御信号を発生させるための基礎となるアドレス制御信号の下位ビットを前記第１の制御信号に対応させ、その上位ビットを前記第２の制御信号に対応させる半導体記憶装置。

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