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JP2014075582A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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崇一 吉田
Toshihito Kamei
敏仁 亀井
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Abstract

【課題】同一半導体基板に、最適な電気的特性でＩＧＢＴとダイオードとが形成された半導体装置および半導体装置の製造方法を提供すること。
【解決手段】同一半導体基板に、ＩＧＢＴ領域２１とＦＷＤ領域２２とが設けられる。ｎ-型半導体基板のおもて面には、所定の間隔で複数のトレンチ２が設けられる。隣り合うトレンチ２間には、トレンチ２の長手方向に所定の間隔でｐチャネル領域５−１が設けられＭＯＳゲートを構成する。ＩＧＢＴ領域２１には、トレンチ２の長手方向にｐチャネル領域５−１とｎ-ドリフト領域１とが交互に配置される。ＦＷＤ領域２２には、トレンチ２の長手方向にｐチャネル領域５−１とｐ-間引き領域５−２とが交互に配置される。ＩＧＢＴ領域２１におけるｐチャネル領域５−１の、トレンチ２長手方向の第１ピッチｘ１１は、ＦＷＤ領域２２におけるｐチャネル領域５−１の、トレンチ２長手方向の第２ピッチｘ２１よりも狭い。
【選択図】図１

Description

この発明は、半導体装置および半導体装置の製造方法に関する。
近年、パワーエレクトロニクス分野における電源機器の小型化、高性能化への要求を受けて、電力用半導体装置では、高耐圧化、大電流化とともに、低損失化、高破壊耐量化、高速化に対する性能の改善に力が注がれている。そして、大電流化、低損失化が可能な電力用半導体装置として、ＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）により駆動される縦型ＭＯＳパワーデバイスが提案されている。
このＭＯＳパワーデバイスのＭＯＳゲート構造として、半導体基板上に平板状にＭＯＳゲートを設けたプレーナゲート構造、および、半導体基板に形成したトレンチ内にＭＯＳゲートを埋め込んだトレンチゲート構造の２種類の構造が広く知られている。最近の縦型パワーデバイスにおいては、構造的に低オン抵抗特性を得やすいことから、トレンチゲート構造が注目されている。
トレンチゲート構造の縦型ＭＯＳパワーデバイスとして、並列トレンチ間の長手方向にｐ型チャネル領域とｎ型半導体基板の各表面が交互に現われるように配設され、該ｐ型チャネル領域の表面層に選択的に形成されるｎ+型エミッタ領域の表面形状が、前記トレンチ側で広く、トレンチ間の中央側で狭くなっている装置が提案されている（例えば、下記特許文献１参照。）。
また、別のトレンチゲート構造の縦型ＭＯＳパワーデバイスとして、平行な溝間に形成され、隣接する平行な溝の双方に側面で接するとともに、同一の平行な溝の間に位置する第１導電型ベース領域間に離間する第１導電型の異なる半導体領域が周辺構造部に近い平行な溝間に優先的に配置され、かつ、エミッタ電極膜と導電接触している装置が提案されている（例えば、下記特許文献２参照。）。
下記特許文献１，２に開示されているトレンチゲート構造の縦型ＭＯＳパワーデバイスの構造の一例を図２６，２７に示す。図２６は、従来のトレンチゲート構造の縦型半導体装置の構成を示す断面図である。図２７は、図２６の縦型半導体装置のセル部の平面構造を拡大して示す平面図である。図２６，２７は、下記特許文献１の図９，１３に示すトレンチゲート構造の縦型半導体装置である。セル部とは、最小機能単位となる素子部である。
図２６，２７に示すように、従来のトレンチゲート構造の縦型半導体装置には、ｎ-ドリフト領域１０１となるｎ-型半導体基板のおもて面に所定の間隔でトレンチ１０２が設けられている。トレンチ１０２は、トレンチ１０２が並ぶ方向（以下、短手方向とする）と直交する方向（以下、長手方向とする）に延びるストライプ状に配置される。トレンチ１０２の内部には、ゲート絶縁膜１０３およびゲート電極１０４からなるＭＯＳゲートが埋め込まれている。
隣り合うトレンチ１０２の間には、トレンチ１０２の長手方向にｐチャネル領域１０５が選択的（以下、島状とする）に配置されている。これにより、ｎ-型半導体基板のおもて面には、ｐチャネル領域１０５とｎ-ドリフト領域１０１とが交互に露出されている。ｐチャネル領域１０５の内部には、ｎ+エミッタ領域１０６およびｐ+ボディ領域１０７が選択的に設けられている。
エミッタ電極１０９は、コンタクトホール（不図示）を介してｎ+エミッタ領域１０６およびｐ+ボディ領域１０７に接する。ｎ-型半導体基板の裏面には、ｎ+バッファ層１１０およびｐ+コレクタ層１１１が設けられている。コレクタ電極１１３は、ｐ+コレクタ層１１１に接する。このような構造のＩＧＢＴでは、ターンオフ耐量向上および大電流密度化が実現可能となる。
また、高電流密度で使用される電力用半導体装置として、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）と還流ダイオード（ＦＷＤ：Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ）とが同一の半導体基板に形成されてなる逆導通型ＩＧＢＴ（ＲＣ−ＩＧＢＴ：Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ ＩＧＢＴ）が公知である。
また、従来のＲＣ−ＩＧＢＴとして、絶縁ゲートトレンチによりベース層が分断され、エミッタ電極に接続されるボディ領域とエミッタ電極に接続されないフローティング領域とが構成されてなる間引きチャネル型ＩＧＢＴと、前記ＩＧＢＴに逆並列に接続されたダイオードとが、同じ半導体基板に形成されてなり、ＩＧＢＴセル領域が、単位セル領域と、ダイオードセル領域に隣接する境界セル領域とからなり、境界セル領域における隣り合った絶縁ゲートトレンチの間隔が、単位セル領域においてフローティング領域を構成する絶縁ゲートトレンチの間隔に較べて狭い装置が提案されている（例えば、下記特許文献３参照。）。
また、従来の別のＲＣ−ＩＧＢＴとして、同一半導体基板にＩＧＢＴ素子領域とダイオード素子領域が混在している逆導通型の半導体装置において、ダイオード素子領域の第２トレンチゲート電極がアノード層から突出している長さが、ＩＧＢＴ素子領域の第１トレンチゲート電極がボディ層から突出している長さよりも長い装置が提案されている（例えば、下記特許文献４参照。）。
従来の別のＲＣ−ＩＧＢＴとして、次の装置が提案されている。半導体基板の第１主面側の第１領域にエミッタ層が設けられ、第２領域にはエミッタ層が設けられない構造とする。また、半導体基板の第２主面側の第１領域にコレクタＰ層が設けられ、第２領域にカソードＮ層が設けられた構造とする。すなわち第１領域ではＩＧＢＴが構成され、第２領域ではダイオードが構成された構造とする。第２領域のＰベース層の不純物濃度は、第１領域に設けられたＰベース層の不純物濃度よりも低くなっている（例えば、下記特許文献５参照。）。
特開２００８−０３４７９４号公報 特開２００７−２２１０１２号公報 特開２００９−０２１５５７号公報 特開２００９−１７０６７０号公報 特開２００８−０５３６４８号公報
しかしながら、発明者らが鋭意研究を重ねた結果、図２６，２７に示すようなｐチャネル領域１０５を島状に配置した構造のＩＧＢＴを、ＦＷＤとともに同一の半導体基板に形成してＲＣ−ＩＧＢＴを作製する場合、ＲＣ−ＩＧＢＴの素子耐圧が１０％程度低下するなどＲＣ−ＩＧＢＴの電気的特性が劣化することが新たに判明した。
この発明は、上述した従来技術による問題点を解消するため、絶縁ゲート型バイポーラトランジスタとダイオードとが同一の半導体基板に形成されてなる逆導通型ＩＧＢＴにおいて、絶縁ゲート型バイポーラトランジスタおよびダイオードともに最適な電気的特性を有する半導体装置および半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、第１導電型半導体基板に、絶縁ゲート型バイポーラトランジスタが設けられた第１素子領域と、ダイオードが設けられた第２素子領域と、を備えた半導体装置であって、前記第１導電型半導体基板のおもて面に、前記第１素子領域と前記第２素子領域とが並ぶ方向と直交する長手方向に延びるストライプ状に、前記第１素子領域から前記第２素子領域にわたって所定の間隔で設けられた複数のトレンチと、前記トレンチの側壁および底面に沿って設けられたゲート絶縁膜と、前記トレンチの内部の、前記ゲート絶縁膜の内側に設けられたゲート電極と、隣り合う前記トレンチ間に、前記トレンチの長手方向に所定の間隔で設けられた第２導電型チャネル領域と、前記第２導電型チャネル領域の内部に選択的に設けられ、前記トレンチの側壁に設けられた前記ゲート絶縁膜に接する第１導電型エミッタ領域と、前記第２素子領域の隣り合う前記トレンチ間に、前記トレンチの長手方向に前記第２導電型チャネル領域と交互に配置された、前記第２導電型チャネル領域よりも不純物濃度が低い第２導電型間引き領域と、前記第２導電型チャネル領域、前記第１導電型エミッタ領域および前記第２導電型間引き領域に接する第１電極と、前記第１素子領域において前記第１導電型半導体基板の裏面に設けられた第２導電型コレクタ層と、前記第２素子領域において前記第１導電型半導体基板の裏面に設けられた第１導電型カソード層と、前記第２導電型コレクタ層および前記第１導電型カソード層に接する第２電極と、を備え、前記第１素子領域における前記第２導電型チャネル領域の、前記トレンチの長手方向の配置間隔は、前記第２素子領域における前記第２導電型チャネル領域の、前記トレンチの長手方向の配置間隔よりも狭いことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２導電型間引き領域は、さらに、前記第１素子領域の隣り合う前記トレンチ間において前記第２導電型チャネル領域に挟まれた部分に設けられていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１素子領域の前記第２導電型間引き領域は、前記トレンチの長手方向に隣り合う前記第２導電型チャネル領域に接することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１電極は、さらに、前記第１素子領域に配置された前記第２導電型間引き領域に接することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１素子領域の前記第２導電型間引き領域と、当該第２導電型間引き領域に前記トレンチの長手方向に隣り合う前記第２導電型チャネル領域との間に設けられた第１導電型半導体領域をさらに備えることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１導電型半導体基板のおもて面を覆う層間絶縁膜と、前記第２導電型チャネル領域、前記第１導電型エミッタ領域および前記第２導電型間引き領域の、前記第１電極に接する部分が露出するように前記層間絶縁膜に選択的に開口されたコンタクトホールと、をさらに備え、前記第２素子領域に形成される前記コンタクトホールは、前記トレンチの長手方向に前記トレンチに沿って前記第２導電型チャネル領域と前記第２導電型間引き領域とを交互に露出することを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、第１導電型半導体基板に、絶縁ゲート型バイポーラトランジスタが設けられた第１素子領域と、ダイオードが設けられた第２素子領域と、を備えた半導体装置の製造方法であって、前記第１導電型半導体基板のおもて面に、前記第１素子領域と前記第２素子領域とが並ぶ方向と直交する長手方向に延びるストライプ状に、前記第１素子領域から前記第２素子領域にわたって所定の間隔で複数のトレンチを形成する工程と、前記トレンチの内部に、ゲート絶縁膜を介してゲート電極を形成する工程と、少なくとも前記第２素子領域の隣り合う前記トレンチ間に第２導電型間引き領域を形成する工程と、隣り合う前記トレンチ間に選択的に、前記トレンチの長手方向に所定の間隔で、前記第２導電型間引き領域よりも不純物濃度が高い第２導電型チャネル領域を形成する工程と、を含み、前記第２導電型間引き領域の内部に形成される前記第２導電型チャネル領域を、前記トレンチの長手方向に前記第２導電型間引き領域と交互に配置し、前記第１素子領域における前記第２導電型チャネル領域の、前記トレンチの長手方向の配置間隔を、前記第２素子領域における前記第２導電型チャネル領域の、前記トレンチの長手方向の配置間隔よりも狭くすることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２素子領域のみに前記第２導電型間引き領域を形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１素子領域および前記第２素子領域に前記第２導電型間引き領域を形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２導電型間引き領域に接する前記第２導電型チャネル領域を形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１素子領域において、前記第２導電型チャネル領域と前記第２導電型間引き領域とを離して配置し、当該第２導電型チャネル領域と当該第２導電型間引き領域との間に第１導電型半導体領域を形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２導電型チャネル領域の内部に選択的に第１導電型エミッタ領域を形成する工程と、前記第１導電型半導体基板のおもて面を層間絶縁膜で覆う工程と、前記層間絶縁膜を選択的に開口し、前記第２導電型チャネル領域、前記第１導電型エミッタ領域および前記第２導電型間引き領域が選択的に露出されるコンタクトホールを形成する工程と、前記コンタクトホールを介して、前記第２導電型チャネル領域、前記第１導電型エミッタ領域および前記第２導電型間引き領域に接する第１電極を形成する工程と、をさらに含み、前記第２素子領域に形成される前記コンタクトホールを、前記トレンチの長手方向に前記トレンチに沿って前記第２導電型チャネル領域と前記第２導電型間引き領域とが交互に露出されるように形成することを特徴とする。
上述した発明によれば、ＦＷＤ領域（第２素子領域）にｐ-間引き領域を設けて、ＦＷＤ領域におけるｐチャネル領域をＩＧＢＴ領域（第１素子領域）におけるｐチャネル領域よりも少なくすることで、ＦＷＤ動作時のキャリアの注入を抑えることができる。これにより、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）とＦＷＤ（ダイオード）とが同一のｎ-型半導体基板に形成されたＲＣ−ＩＧＢＴにおいて、ＦＷＤ動作時のリカバリー損失を低減することができる。また、ＩＧＢＴ領域におけるｐチャネル領域をＦＷＤ領域におけるｐチャネル領域よりも多くすることで、ＩＧＢＴのチャネル密度を上げることができ、ＩＧＢＴの電力損失（ＤＣ損失）を低減することができる。
また、上述した発明によれば、ＦＷＤ領域にトレンチゲートを設けることにより、ＩＧＢＴ領域とＦＷＤ領域との境界付近における耐圧低下を防止し、ＲＣ−ＩＧＢＴ全体の耐圧を確保することができる。また、ＦＷＤ領域にＭＯＳゲートを設けることにより、ＩＧＢＴ領域のチャネル密度の低下を抑制し、同一のｎ-型半導体基板にＦＷＤが形成されることにより生じるＩＧＢＴのオン電圧劣化を抑制することができる。
本発明にかかる半導体装置および半導体装置の製造方法によれば、絶縁ゲート型バイポーラトランジスタとダイオードとが同一の半導体基板に形成されてなる逆導通型ＩＧＢＴにおいて、絶縁ゲート型バイポーラトランジスタおよびダイオードの電気的特性をともに最適な状態とすることができるという効果を奏する。
実施の形態１にかかる半導体装置の構成を示す平面図である。 図１の切断線Ａ−Ａ’における断面構造を示す断面図である。 図１の切断線Ｂ−Ｂ’における断面構造を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す説明図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す説明図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す説明図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す説明図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す説明図である。 実施の形態１にかかる半導体装置の耐圧特性を示す特性図である。 比較例の半導体装置の構成を示す断面図である。 実施の形態２にかかる半導体装置の構成を示す平面図である。 図１５の切断線Ｃ−Ｃ’における断面構造を示す断面図である。 図１５の切断線Ｄ−Ｄ’における断面構造を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す説明図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す説明図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す説明図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す説明図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す説明図である。 実施の形態３にかかる半導体装置の構成を示す断面図である。 実施の形態４にかかる半導体装置の構成を示す平面図である。 図２４の切断線Ｅ−Ｅ’における断面構造を示す断面図である。 従来のトレンチゲート構造の縦型半導体装置の構成を示す断面図である。 図２６の縦型半導体装置のセル部の平面構造を拡大して示す平面図である。
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
実施の形態１にかかる半導体装置について説明する。図１は、実施の形態１にかかる半導体装置の構成を示す平面図である。図２は、図１の切断線Ａ−Ａ’における断面構造を示す断面図である。図３は、図１の切断線Ｂ−Ｂ’における断面構造を示す断面図である。図１〜３に示すように、実施の形態１にかかる半導体装置は、ｎ-ドリフト領域１となる同一のｎ-型半導体基板上に、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）が設けられたＩＧＢＴ領域（第１素子領域）２１と、還流用ダイオード（ＦＷＤ）が設けられたＦＷＤ領域（第２素子領域）２２と、を備える。
ＦＷＤ領域２２のＦＷＤは、ＩＧＢＴ領域２１のＩＧＢＴに逆並列に接続されている。すなわち、実施の形態１にかかる半導体装置は、逆導通型ＩＧＢＴ（ＲＣ−ＩＧＢＴ）である。ＩＧＢＴ領域２１からＦＷＤ領域２２にわたって、ｎ-型半導体基板のおもて面に、所定の間隔でトレンチ２が設けられている。トレンチ２は、ＩＧＢＴ領域２１とＦＷＤ領域２２とが並ぶ方向（短手方向）と直交する方向（長手方向）に延びるストライプ状に配置されている。トレンチ２の内部には、トレンチ２の内壁に沿ってゲート絶縁膜３が設けられている。また、トレンチ２の内部には、ゲート絶縁膜３の内側にゲート電極４が設けられている。
隣り合うトレンチ２の間には、ｎ-型半導体基板のおもて面の表面層に、トレンチ２よりも浅い深さでｐチャネル領域５−１が選択的に設けられている。ｐチャネル領域５−１は、トレンチ２の長手方向に所定の間隔ｘ１１、ｘ２１で選択的（以下、島状とする）に配置されている。ＩＧＢＴ領域２１におけるｐチャネル領域５−１の、トレンチ２長手方向の第１ピッチ（配置間隔）ｘ１１は、ＦＷＤ領域２２におけるｐチャネル領域５−１の、トレンチ２長手方向の第２ピッチｘ２１よりも狭い（ｘ１１＜ｘ２１）。すなわち、ｐチャネル領域５−１は、ＦＷＤ領域２２よりもＩＧＢＴ領域２１に多く配置されている。これにより、ＩＧＢＴ領域２１におけるチャネル密度を高くすることができ、ＩＧＢＴ単体と同程度のオン電圧（Ｖｏｎ）特性が得られる。
ＩＧＢＴ領域２１におけるｎ-型半導体基板のおもて面には、トレンチ２の長手方向にｐチャネル領域５−１とｎ-ドリフト領域１とが交互に露出される。ＩＧＢＴ領域２１において、ｐチャネル領域５−１のトレンチ２長手方向の幅ｘ１２は、ｎ-ドリフト領域１のｐチャネル領域５−１に挟まれた部分のトレンチ２長手方向の幅、すなわち第１ピッチｘ１１よりも広い（ｘ１２＞ｘ１１）。ＩＧＢＴ領域２１におけるｐチャネル領域５−１のトレンチ２長手方向の幅ｘ１２は、ＦＷＤ領域２２におけるｐチャネル領域５−１のトレンチ２長手方向の幅ｘ２２と等しい（ｘ１２＝ｘ２２）。
一方、ＦＷＤ領域２２において、トレンチ２の長手方向に隣り合うｐチャネル領域５−１の間には、トレンチ２よりも浅い深さでｐ-間引き領域５−２が選択的に設けられている。すなわち、ＦＷＤ領域２２におけるｎ-型半導体基板のおもて面には、トレンチ２の長手方向にｐチャネル領域５−１とｐ-間引き領域５−２とが交互に露出される。ｐ-間引き領域５−２は、ｐチャネル領域５−１に接する。ＦＷＤ領域２２におけるｐ-間引き領域５−２のトレンチ２長手方向の幅（第２ピッチｘ２１）は、ｐチャネル領域５−１のトレンチ２長手方向の幅ｘ２２よりも広いのが好ましい。その理由は、ＦＷＤの逆回復時のホール（正孔）の引き抜きを早くすることができるからである。
ＩＧＢＴ領域２１およびＦＷＤ領域２２ともに、ｐチャネル領域５−１の内部にｎ+エミッタ領域６およびｐ+ボディ領域７が選択的に設けられている。ｎ+エミッタ領域６は、トレンチ２の側壁に設けられたゲート絶縁膜３を介してゲート電極４に対向する。ｎ+エミッタ領域６は、例えば、トレンチ２側に設けられた２つの第１ｎ+領域６−１と、ｐチャネル領域５−１の中央部側に設けられ２つの第１ｎ+領域６−１を連結する第２ｎ+領域６−２とからなる。第２ｎ+領域６−２のトレンチ２長手方向の幅は、第１ｎ+領域６−１よりもトレンチ２長手方向の幅よりも狭い。ｎ+エミッタ領域６は、２つの第１ｎ+領域６−１のみで構成されてもよい。ｐ+ボディ領域７は、ｐチャネル領域５−１の中央部に設けられ、ｎ+エミッタ領域６に接する。
このように、ＩＧＢＴ領域２１およびＦＷＤ領域２２のそれぞれに、トレンチ２、ゲート絶縁膜３、ゲート電極４、ｐチャネル領域５−１、ｎ+エミッタ領域６およびｐ+ボディ領域７からなるトレンチゲート型のＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）が設けられている。ＩＧＢＴ領域２１の各ＭＯＳゲートは、それぞれＩＧＢＴ（セル部）を構成する。ＩＧＢＴ領域２１においてトレンチ２の長手方向に隣り合うＭＯＳゲート間には、ｎ-型半導体基板のおもて面にｎ-ドリフト領域１が露出されている。一方、ＦＷＤ領域２２においてトレンチ２の長手方向に隣り合うＭＯＳゲート間には、ｎ-型半導体基板のおもて面にｐ-間引き領域５−２が露出されている。ｐ-間引き領域５−２はｐ-アノード領域として機能し、ＦＷＤ領域２２のＦＷＤ（セル部）を構成する。
また、上述したように第１ピッチｘ１１を第２ピッチｘ２１よりも狭くし（ｘ１１＜ｘ２１）、ＦＷＤ領域２２よりもＩＧＢＴ領域２１で多くなるようにｐチャネル領域５−１を配置することで、隣り合うトレンチ２間においてＭＯＳゲートの占める割合の低さ（間引き率）は、ＩＧＢＴ領域２１よりもＦＷＤ領域２２で高くなる。ＩＧＢＴ領域２１における間引き率は、１つのＭＯＳゲートおよびこのＭＯＳゲートに隣り合う他のＭＯＳゲートとの間に挟まれたｎ-ドリフト領域１の占有表面積に対する当該ＭＯＳゲートの占有表面積の比率である。具体的には、ＩＧＢＴ領域２１における間引き率は、ｐチャネル領域５−１のトレンチ２長手方向の幅ｘ１２と第１ピッチｘ１１とを総和した長さ（以下、第１セルピッチとする）ｘ１０に対する第１ピッチｘ１１の比率である（＝第１ピッチｘ１１／第１セルピッチｘ１０）。
ＦＷＤ領域２２における間引き率は、１つのＭＯＳゲートおよびこのＭＯＳゲートのトレンチ２の長手方向に隣接する１つのｐ-間引き領域５−２の占有表面積に対する当該ＭＯＳゲートの占有表面積の比率である。具体的には、ＦＷＤ領域２２における間引き率は、ｐチャネル領域５−１のトレンチ２長手方向の幅ｘ２２と第２ピッチｘ２１とを総和した長さ（以下、第２セルピッチとする）ｘ２０に対する第２ピッチｘ２１の比率である（＝第２ピッチｘ２１／第２セルピッチｘ２０）。
ｎ-型半導体基板のおもて面には、複数のコンタクトホールを有する層間絶縁膜８が設けられている。ＩＧＢＴ領域２１においては、セル部ごとに第１コンタクトホール８−１が設けられている。そして、１つの第１コンタクトホール８−１に、１つのセル部のｎ+エミッタ領域６およびｐ+ボディ領域７が露出されている。一方、ＦＷＤ領域２２においては、隣り合う各トレンチ２間にそれぞれ、トレンチ２の長手方向に沿って１つの第２コンタクトホール８−２が設けられている。第２コンタクトホール８−２には、隣り合うトレンチ２間に配置されたすべてのＭＯＳゲートおよびｐ-間引き領域５−２が露出されている。
エミッタ電極（第１電極）９は、ＩＧＢＴ領域２１からＦＷＤ領域２２にわたって設けられ、第１コンタクトホール８−１および第２コンタクトホール８−２を介してｎ+エミッタ領域６およびｐ+ボディ領域７に接する。また、エミッタ電極９は、アノード電極を兼ねており、ＦＷＤ領域２２においてｐ-間引き領域５−２に接する。エミッタ電極９は、層間絶縁膜８によってゲート電極４と電気的に絶縁されている。ｎ-型半導体基板の裏面の表面層には、ＩＧＢＴ領域２１において、ｐ+コレクタ層１１が選択的に設けられている。また、ｎ-型半導体基板の裏面の表面層には、ＦＷＤ領域２２において、ｎ+カソード層１２が選択的に設けられている。
ｎ+カソード層１２は、ｎ-型半導体基板の裏面に水平な方向に、ｐ+コレクタ層１１と並んで設けられている。ｐ+コレクタ層１１およびｎ+カソード層１２と、ｎ-ドリフト領域１との間には、ｎバッファ層１０が設けられている。ｎバッファ層１０は、オフ時に半導体基板のおもて面側のｐｎ接合から拡がる空乏層がｐ+コレクタ層１１に達しないように抑制するｎフィールドストップ層としての機能を有する。コレクタ電極（第２電極）１３は、ｐ+コレクタ層１１に接する。また、コレクタ電極１３は、カソード電極を兼ねており、ｎ+カソード層１２に接する。
次に、実施の形態１にかかる半導体装置の製造方法について説明する。図４〜７は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。図８〜１２は、実施の形態１にかかる半導体装置の製造途中の状態を示す説明図である。図８〜１２では、（ｂ）に製造途中の平面構造を示し、（ａ）に（ｂ）のＡＡ−ＡＡ’切断線における断面構造を示す。まず、図４に示すように、例えば、主面の面方位が（１００）面に等価な面で、比抵抗が５０Ωｃｍ程度の、ｎ-ドリフト領域１となるｎ-型シリコン（Ｓｉ）基板（ｎ-型半導体基板）３１を用意する。
次に、図示を省略した終端構造部において、ｎ-型半導体基板３１のおもて面側に、耐圧構造を構成する例えばｐガードリングを形成する。終端構造部とは、活性領域のｎ-ドリフト領域１にかかる電界を緩和して耐圧を保持する領域である。活性領域とは、ＲＣ−ＩＧＢＴの素子構造が形成される領域である。図１〜３，５〜２２においても同様に終端構造部を図示省略する。具体的には、終端構造部の耐圧構造を形成するにあたって、まず、ｎ-型半導体基板３１のおもて面に、ｐガードリングの形成領域が開口するレジストマスク（不図示）を形成する。
次に、レジストマスクをマスクとしてｎ-型半導体基板３１のおもて面に例えばボロン（Ｂ）などのｐ型不純物をイオン注入する。次に、レジストマスクを除去した後、熱拡散処理によりｎ-型半導体基板３１に注入したｐ型不純物を拡散させることによりｐガードリングが形成される。また、ｐガードリング形成のための熱拡散処理により、ｎ-型半導体基板３１のおもて面に酸化膜が形成される。次に、図５に示すように、フォトリソグラフィにより酸化膜を選択的に除去し、トレンチ２の形成領域が開口するマスク酸化膜３２を形成する。
次に、マスク酸化膜３２をマスクとして例えば異方性乾式エッチングを行い、ｎ-型半導体基板３１のおもて面に所定の深さでトレンチ２を形成する。次に、犠牲酸化により、トレンチ２の内壁に犠牲酸化膜（不図示）を形成した後、この犠牲酸化膜を除去することによりトレンチ２形成によりｎ-型半導体基板３１表面に生じた欠陥層を除去する。次に、活性領域に形成されているマスク酸化膜３２をすべて除去する。
次に、図６に示すように、熱酸化により、トレンチ２の内壁に沿うように、ｎ-型半導体基板３１のおもて面に例えば厚さが１００ｎｍ〜１２０ｎｍのゲート絶縁膜３を形成する。次に、例えばリン（Ｐ）やボロンがドープされた導電性多結晶シリコン膜３３を例えば０．５μｍ〜１．０μｍの厚さでｎ-型半導体基板３１のおもて面に堆積し、トレンチ２内部を導電性多結晶シリコン膜３３で埋め込む。導電性多結晶シリコン膜３３は、例えば減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：化学蒸着）法を用いて形成されてもよい。
次に、ｎ-型半導体基板３１のおもて面のゲート絶縁膜３が露出されるまで導電性多結晶シリコン膜３３をエッチバックし、トレンチ２の内部にのみゲート電極４となる導電性多結晶シリコン膜３３を残す。これにより、図７に示すように、トレンチ２の内部にゲート絶縁膜３を介してゲート電極４が形成される。次に、ｎ-型半導体基板３１のおもて面上のゲート絶縁膜３およびマスク酸化膜３２を除去する。
次に、図８に示すように、熱酸化法により、ｎ-型半導体基板３１のおもて面にスクリーン酸化膜３４を形成する。図８（ｂ）では、スクリーン酸化膜３４を図示省略する（図９〜１２それぞれの（ｂ）においても同様）。次に、フォトリソグラフィにより、ｎ-型半導体基板３１のおもて面に、ｐ-間引き領域５−２の形成領域が露出された開口部を有するレジストマスク３５を形成する。すなわち、レジストマスク３５の開口部にＦＷＤ領域２２を露出させる。
次に、レジストマスク３５をマスクとして、ｎ-型半導体基板３１のおもて面に、スクリーン酸化膜３４越しに例えばボロンなどのｐ型不純物を第１イオン注入４１する。第１イオン注入４１は、例えば、ドーズ量を１．０×１０12／ｃｍ2〜１．０×１０13／ｃｍ2とし、加速エネルギーを１００ｋｅＶ程度としてもよい。この第１イオン注入４１により、ＦＷＤ領域２２にのみ、ｎ-型半導体基板３１のトレンチ２に挟まれた部分にｐ-型不純物領域４１ａが形成される。その後、レジストマスク３５を除去する。
次に、図９に示すように、フォトリソグラフィにより、ｎ-型半導体基板３１のおもて面に、ｐチャネル領域５−１の形成領域が露出された開口部３６ａを有するレジストマスク３６を形成する。次に、レジストマスク３６をマスクとして、ｎ-型半導体基板３１のおもて面に、スクリーン酸化膜３４越しに例えばボロンなどのｐ型不純物を第２イオン注入４２する。第２イオン注入４２は、例えば、ドーズ量を２．０×１０13／ｃｍ2程度とし、加速エネルギーを１００ｋｅＶ程度としてもよい。
この第２イオン注入４２により、レジストマスク３６の開口部３６ａに露出された、ＩＧＢＴ領域２１のｎ-ドリフト領域１およびＦＷＤ領域２２のｐ-型不純物領域４１ａにｐ型不純物領域４２ａが形成される。レジストマスク３６の開口部３６ａのトレンチ２長手方向の幅ｘ３２は、後の熱拡散処理によるｐ型不純物の横方向（ｎ-型半導体基板３１の主面に平行な方向）の拡散を考慮して、ｐチャネル領域５−１のトレンチ２長手方向の幅ｘ１２より狭く設定される。その後、レジストマスク３６を除去する。
次に、図１０に示すように、例えば１１００℃の温度の熱拡散処理を行い、第１，２イオン注入４１，４２によりｎ-型半導体基板３１のおもて面の表面層に形成されたｐ-型不純物領域４１ａおよびｐ型不純物領域４２ａを熱拡散させる。これにより、ｎ-型半導体基板３１のおもて面の表面層の所定の位置にｐチャネル領域５−１およびｐ-間引き領域５−２が形成される。第１，２イオン注入４１，４２のドーズ量を適宜調整することにより、半導体装置の室温（例えば２５℃）でのしきい値を６Ｖ程度に調整することができる。
次に、図１１に示すように、フォトリソグラフィにより、ｎ-型半導体基板３１のおもて面に、ｐ+ボディ領域７の形成領域が露出された開口部を有するレジストマスク３７を形成する。次に、レジストマスク３７をマスクとして、ｎ-型半導体基板３１のおもて面に、スクリーン酸化膜３４越しに例えばボロンなどのｐ型不純物を第３イオン注入４３する。図１１（ｂ）では、レジストマスク３７を図示省略する（図１２（ｂ）においても同様にレジストマスクを図示省略する）。
第３イオン注入４３は、例えば、ドーズ量を１．０×１０15／ｃｍ2〜５．０×１０15／ｃｍ2とし、加速エネルギーを１００ｋｅＶ程度としてもよい。次に、レジストマスク３７を除去した後、例えば１０００℃の温度の熱拡散処理を行い、ｎ-型半導体基板３１に第３イオン注入４３されたｐ型不純物を拡散させる。これにより、ｐチャネル領域５−１の内部にｐ+ボディ領域７が形成される。
次に、図１２に示すように、フォトリソグラフィにより、ｎ-型半導体基板３１のおもて面に、ｎ+エミッタ領域６の形成領域が露出された開口部を有するレジストマスク３８を形成する。次に、レジストマスク３８をマスクとして、ｎ-型半導体基板３１のおもて面に、スクリーン酸化膜３４越しに例えば砒素（Ａｓ）などのｎ型不純物を第４イオン注入４４する。次に、レジストマスク３８を除去した後、熱拡散処理を行い、ｎ-型半導体基板３１に第４イオン注入４４したｎ型不純物を拡散させる。これにより、ｐチャネル領域５−１の内部にｎ+エミッタ領域６が形成される。
次に、ｎ-型半導体基板３１のおもて面全面にＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等の層間絶縁膜８を形成する。次に、フォトリソグラフィにより層間絶縁膜８を選択的に除去し、第１，２コンタクトホール８−１，８−２を形成する。次に、一般的な方法により、ｎ-型半導体基板３１のおもて面にエミッタ電極９し、裏面側にｎバッファ層１０、ｐ+コレクタ層１１、ｎ+カソード層１２およびコレクタ電極１３を形成することにより、図１〜３に示すＲＣ−ＩＧＢＴが完成する。
次に、実施の形態１にかかる半導体装置の耐圧特性について検証した。図１３は、実施の形態１にかかる半導体装置の耐圧特性を示す特性図である。図１４は、比較例の半導体装置の構成を示す断面図である。まず、上述した実施の形態１にかかる半導体装置の製造方法に従い、図１〜３に示すＲＣ−ＩＧＢＴを作製した（以下、実施例とする）。比較として、図１４に示すＦＷＤ領域１２２にＭＯＳゲートを設けない構成のＲＣ−ＩＧＢＴを作製した（以下、比較例とする）。
比較例では、ＩＧＢＴ領域１２１のみに、トレンチ１３２、ゲート絶縁膜１３３、ゲート電極１３４、ｐチャネル領域１３５、ｎ+エミッタ領域１３６、ｐ+ボディ領域１３７からなるトレンチゲート型のＭＯＳゲートが設けられている。ＦＷＤ領域１２２には、ｎ-ドリフト領域１３１となるｎ-型半導体基板のおもて面全面にｐアノード領域として機能するｐチャネル領域１３５が設けられている。図１４において符号１３８，１３９は、層間絶縁膜およびエミッタ電極である。
これら実施例および比較例について耐圧を測定した結果、図１３に示すように、比較例の耐圧は実施例の耐圧よりも５０Ｖ程度低いことが確認された。その理由は、次のとおりである。ＩＧＢＴがオフしコレクタ−エミッタ間に高電圧が印加されたときに、ｐチャネル領域１３５とｎ-ドリフト領域１３１とのｐｎ接合から空乏層１４０が拡がることにより、最もＦＷＤ領域１２２側のトレンチ１３２の底面付近１４１に電界が集中する。このため、最もＦＷＤ領域１２２側のトレンチ１３２の底面付近１４１での耐圧が低下し、比較例全体の耐圧も低下する。
このような問題は、ＩＧＢＴ領域１２１に形成されたトレンチゲート型ＩＧＢＴの構成によらず、ＦＷＤ領域１２２においてｎ-型半導体基板のおもて面全面にｐチャネル領域１３５が設けられている場合に生じる。図１３に示す結果より、実施例のようにＦＷＤ領域２２にもトレンチ２、ゲート絶縁膜３およびゲート電極４からなるトレンチゲートを設けることで、ＩＧＢＴ領域２１とＦＷＤ領域２２との境界での耐圧低下を回避することができ、ＲＣ−ＩＧＢＴの耐圧特性を向上させることができることが確認された。
以上、説明したように、実施の形態１によれば、ＦＷＤ領域にｐ-間引き領域を設けて、ＦＷＤ領域におけるｐチャネル領域をＩＧＢＴ領域におけるｐチャネル領域よりも少なくすることで、ＦＷＤ動作時のキャリアの注入を抑えることができる。これにより、ＩＧＢＴとＦＷＤとが同一のｎ-型半導体基板に形成されたＲＣ−ＩＧＢＴにおいて、ＦＷＤ動作時のリカバリー損失を低減することができる。また、ＩＧＢＴ領域におけるｐチャネル領域をＦＷＤ領域におけるｐチャネル領域よりも多くすることで、ＩＧＢＴのチャネル密度を上げることができ、ＩＧＢＴの電力損失（ＤＣ損失）を低減することができる。これにより、ＩＧＢＴとＦＷＤとが同一のｎ-型半導体基板に形成されたＲＣ−ＩＧＢＴにおいて、ＩＧＢＴのオン電圧（Ｖｏｎ）特性をＩＧＢＴ単体（ｎ-型半導体基板にＩＧＢＴのみが形成されたもの）のオン電圧特性と同程度とすることができる。したがって、ＩＧＢＴとＦＷＤとが同一の半導体基板に形成されてなるＲＣ−ＩＧＢＴにおいて、ＩＧＢＴおよびＦＷＤの電気的特性をともに最適な状態とすることができる。
また、実施の形態１によれば、ＦＷＤ領域にトレンチゲートを設けることにより、ＩＧＢＴ領域とＦＷＤ領域との境界付近における耐圧低下を防止し、ＲＣ−ＩＧＢＴ全体の耐圧を確保することができる。また、ＦＷＤ領域にＭＯＳゲートを設けることにより、ＩＧＢＴ領域のチャネル密度の低下を抑制し、同一のｎ-型半導体基板にＦＷＤが形成されることにより生じるＩＧＢＴのオン電圧劣化を抑制することができる。したがって、ＩＧＢＴ領域のＩＧＢＴおよびＦＷＤ領域のＦＷＤともに最適な電気的特性が得られる。
（実施の形態２）
実施の形態２にかかる半導体装置について説明する。図１５は、実施の形態２にかかる半導体装置の構成を示す平面図である。図１６は、図１５の切断線Ｃ−Ｃ’における断面構造を示す断面図である。図１７は、図１５の切断線Ｄ−Ｄ’における断面構造を示す断面図である。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ＩＧＢＴ領域２１においてもトレンチ２の長手方向に隣り合うＭＯＳゲート間にｐ-間引き領域５−２が設けられている点である。
図１５〜１７に示すように、実施の形態２にかかる半導体装置は、ＩＧＢＴ領域２１およびＦＷＤ領域２２ともに、ｎ-型半導体基板のおもて面にｐチャネル領域５−１とｐ-間引き領域５−２とが交互に露出された構成となっている。ＦＷＤ領域２２における間引き率は、実施の形態１と同様に、ＩＧＢＴ領域２１における間引き率よりも高い。実施の形態２において、ＩＧＢＴ領域２１における間引き率は、１つのＭＯＳゲートおよびこのＭＯＳゲートに隣り合う他のＭＯＳゲートとの間に挟まれたｐ-間引き領域５−２の占有表面積に対する当該ＭＯＳゲートの占有表面積の比率である。実施の形態２にかかる半導体装置のそれ以外の構成は、実施の形態１にかかる半導体装置と同様である。
ＩＧＢＴ領域２１にｐ-間引き領域５−２を設けることにより、ＩＧＢＴがオフしコレクタ−エミッタ間に高電圧が印加されたときにｐチャネル領域５−１とｎ-ドリフト領域１とのｐｎ接合から拡がる空乏層４０が、ｐ-間引き領域５−２とｎ-ドリフト領域１とのｐｎ接合に沿って拡がる。このため、ＭＯＳゲートが設けられていない部分においても、ＭＯＳゲートが設けられた部分とほぼ同様の深さで空乏層４０が拡がり、ＩＧＢＴ領域２１からＦＷＤ領域２２にわたって空乏層４０の拡がりをほぼ平坦にすることができ、局所的に電界が高くなる部分がなくなる。
次に、実施の形態２にかかる半導体装置の製造方法について説明する。図１８〜２２は、実施の形態２にかかる半導体装置の製造途中の状態を示す説明図である。図１８〜２２では、（ｂ）に製造途中の平面構造を示し、（ａ）に（ｂ）のＣＣ−ＣＣ’切断線における断面構造を示す。まず、図４〜７に示すように、実施の形態１と同様に、（ｎ-型半導体基板３１を用意し、耐圧構造のおもて面素子構造、トレンチ２、ゲート絶縁膜３およびゲート電極４からなるトレンチゲートを形成する。
次に、図１８に示すように、熱酸化法により、ｎ-型半導体基板３１のおもて面にスクリーン酸化膜３４を形成する。図１８（ｂ）では、スクリーン酸化膜３４を図示省略する（図１９〜２２それぞれの（ｂ）においても同様）。次に、ｎ-型半導体基板３１のおもて面全面に、スクリーン酸化膜３４越しに例えばボロンなどのｐ型不純物を第１イオン注入４１する。第１イオン注入４１の条件は、実施の形態１と同様である。この第１イオン注入４１により、ＩＧＢＴ領域２１およびＦＷＤ領域２２において、ｎ-型半導体基板３１のトレンチ２に挟まれた部分にｐ-型不純物領域４１ａが形成される。
次に、図１９，２０に示すように、実施の形態１と同様に、レジストマスク３６をマスクとして第２イオン注入４２を行うことによりｐ型不純物領域４２ａを形成した後、ｐ-型不純物領域４１ａおよびｐ型不純物領域４２ａを熱拡散させる熱拡散処理を行う。これにより、ＩＧＢＴ領域２１およびＦＷＤ領域２２にそれぞれ所定の第１，２ピッチｘ１１，ｘ２１でｐチャネル領域５−１が配置され、ｎ-型半導体基板のおもて面にｐチャネル領域５−１とｐ-間引き領域５−２とが交互に露出される。
次に、図２１，２２に示すように、実施の形態１と同様に、第３，４イオン注入４３，４４により、ｐチャネル領域５−１の内部にｐ+ボディ領域７およびｎ+エミッタ領域６を選択的に形成する。その後、実施の形態１と同様に、ｎ-型半導体基板３１のおもて面全面に層間絶縁膜８を形成する工程以降の工程を行うことにより、図１５〜１７に示すＲＣ−ＩＧＢＴが完成する。
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、ＩＧＢＴ領域にｐ-間引き領域を設けることにより、ｐチャネル領域とｎ-ドリフト領域とのｐｎ接合からオフ時に拡がる空乏層の拡がりを、ＩＧＢＴ領域からＦＷＤ領域にわたってほぼ平坦にすることができる。これにより、ＩＧＢＴ領域において局所的に電界が高くなる部分がなくなり、ブレークダウンにより破壊に至ることを回避することができる。また、実施の形態２によれば、ＩＧＢＴ領域にｐ-間引き領域を設けることで、ＩＧＢＴのミラー容量Ｃｇｃを低減することができ、ＩＧＢＴのスイッチング特性を向上させることができる。また、実施の形態２によれば、ＩＧＢＴ領域のｐ-間引き領域をエミッタ電極に接続しないことにより、ＩＧＢＴの耐圧を向上させることができる。
（実施の形態３）
実施の形態３にかかる半導体装置について説明する。図２３は、実施の形態３にかかる半導体装置の構成を示す断面図である。図２３は、図１５の切断線Ｄ−Ｄ’における断面構造と同様である。実施の形態３にかかる半導体装置が実施の形態２にかかる半導体装置と異なる点は、ＩＧＢＴ領域２１においてもｐ-間引き領域５−２がエミッタ電極９に接続されている点である。
図２３に示すように、実施の形態３にかかる半導体装置においては、ＩＧＢＴ領域２１に設けられたｐ-間引き領域５−２が、第３コンタクトホール８−３を介してエミッタ電極９に接続されている。セル部ごとにｎ+エミッタ領域６およびｐ+ボディ領域７を露出させる第１コンタクトホール８−１と、ｐ-間引き領域５−２を露出させる第３コンタクトホール８−３とは、別に設けてもよいし、ＦＷＤ領域２２の第２コンタクトホール８−２と同様にトレンチ２の長手方向に沿って設けられた１つのコンタクトホールとして設けてもよい。
ＩＧＢＴ領域２１のｐ-間引き領域５−２がエミッタ電極９に接続されることで、ＩＧＢＴのターンオフ時、ｎ-ドリフト領域１内の正孔がｐ-間引き領域５−２から第３コンタクトホール８−３を介してエミッタ電極９へ引き抜かれる（図２３には正孔の経路を点線で示す）。これにより、図２３の右側の特性図に示すように、ＩＧＢＴ領域２１におけるキャリア濃度５１を、実施の形態２にかかる半導体装置（ＩＧＢＴ領域２１のｐ-間引き領域５−２がエミッタ電極９に接続されない構成のＲＣ−ＩＧＢＴ）のキャリア濃度５２よりも低くすることができる。ＩＧＢＴ領域２１のｐ-間引き領域５−２がエミッタ電極９に接続されることでＩＧＢＴのオン電圧が高くなるが、チャネル密度を高くすることで回避することができる。
実施の形態３にかかる半導体装置のそれ以外の構成は、実施の形態２にかかる半導体装置と同様である。実施の形態３にかかる半導体装置の製造方法は、実施の形態２にかかる半導体装置の製造方法においてＩＧＢＴ領域２１の層間絶縁膜８に第１コンタクトホールを形成する際に、隣り合うトレンチ２間にそれぞれ、トレンチ２の長手方向に沿って１つの第１コンタクトホール８−１を形成すればよい。
以上、説明したように、実施の形態３によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態３によれば、実施の形態２と同様に、ＩＧＢＴ領域において局所的に電界が高くなる部分がなくなり、ブレークダウンにより破壊に至ることを回避することができる。また、実施の形態３によれば、ＩＧＢＴ領域のｐ-間引き領域をエミッタ電極に接続することで、ｐ+ボディ領域からのキャリアの注入を抑制し、かつＩＧＢＴのターンオフ時のキャリアの引き抜きを早くすることができる。これにより、ＩＧＢＴ領域におけるキャリア濃度が低くなり、ＩＧＢＴのターンオフ時間を短くすることができるとともに、ＩＧＢＴのターンオフ損失Ｅｒｒを低減することができる。
（実施の形態４）
実施の形態４にかかる半導体装置について説明する。図２４は、実施の形態４にかかる半導体装置の構成を示す平面図である。図２５は、図２４の切断線Ｅ−Ｅ’における断面構造を示す断面図である。実施の形態４にかかる半導体装置が実施の形態２にかかる半導体装置と異なる点は、ＩＧＢＴ領域２１においてトレンチ２の長手方向に隣り合うｐチャネル領域５−１とｐ-間引き領域５−２との間にｎ-型領域（第１導電型半導体領域）６１が設けられている点である。
図２４〜２５に示すように、実施の形態４にかかる半導体装置は、ＩＧＢＴ領域２１おいて、ｐチャネル領域５−１とｐ-間引き領域５−２との間にｎ-型領域６１を設け、ｐ-間引き領域５−２とｐチャネル領域５−１とが接触しない構成となっている。すなわち、ＩＧＢＴ領域２１においてｎ-型半導体基板のおもて面に交互に露出されるｐチャネル領域５−１とｐ-間引き領域５−２との間には、ｎ-型領域６１が露出されている。ｎ-型領域６１は、エミッタ電極９に接していない。
実施の形態４にかかる半導体装置のそれ以外の構成は、実施の形態１にかかる半導体装置と同様である。実施の形態４にかかる半導体装置の製造方法は、実施の形態２にかかる半導体装置の製造方法において、ＩＧＢＴ領域２１のｐチャネル領域５−１との間にｎ-型領域６１となるｎ-ドリフト領域１が残るようにｐ-間引き領域５−２を形成してもよいし、ｎ-型半導体基板のおもて面にｎ型不純物をイオン注入し、ｐ-間引き領域５−２の内部にｎ-ドリフト領域１に達する深さでｎ-型領域６１を形成してもよい。
以上、説明したように、実施の形態４によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態４によれば、ＩＧＢＴ領域においてｐチャネル領域とｐ-間引き領域との間にｎ-型領域を設けることで、ＩＧＢＴのオン動作時にｐ-間引き領域にキャリアを溜めて電子注入促進（ＩＥ）効果を高めることができ、ＤＣ損失を低減させることができる。また、実施の形態４によれば、ＩＧＢＴ領域においてｐチャネル領域とｐ-間引き領域との間にｎ-型領域を設けることで、ＩＧＢＴがオフしコレクタ−エミッタ間に高電圧が印加されたときに、ｐチャネル領域とｎ-型領域とのｐｎ接合から拡がる空乏層と、ｐ-間引き領域とｎ-型領域とのｐｎ接合から拡がる空乏層とがつながる。これにより、エミッタ電極へのキャリアの引き抜きを早くすることができる。
以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、本発明は、ＦＷＤ領域の最もＩＧＢＴ領域側の隣り合うトレンチ間に、ｐチャネル領域（ＭＯＳゲート）を設けずに、ｎ-型半導体基板のおもて面にｐ-間引き領域のみが露出される構成としてもよい。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、パワーエレクトロニクス分野における電源機器などに使用される電力用半導体装置に有用である。
１ ｎ-ドリフト領域
２ トレンチ
３ ゲート絶縁膜
４ ゲート電極
５−１ ｐチャネル領域
５−２ ｐ-間引き領域
６ ｎ+エミッタ領域
６−１ 第１ｎ+領域
６−２ 第２ｎ+領域
７ ｐ+ボディ領域
８ 層間絶縁膜
８−１ 第１コンタクトホール
８−２ 第２コンタクトホール
９ エミッタ電極（アノード電極）
１０ ｎバッファ層（ｎフィールドストップ層）
１１ ｐ+コレクタ層
１２ ｎ+カソード層
１３ コレクタ電極（カソード電極）
２１ ＩＧＢＴ領域
２２ ＦＷＤ領域
ｘ１０ ＩＧＢＴ領域における第１セルピッチ
ｘ１１ ＩＧＢＴ領域におけるｐチャネル領域の、トレンチの長手方向の第１ピッチ
ｘ１２，ｘ２２ ｐチャネル領域のトレンチ長手方向の幅
ｘ２０ ＦＷＤ領域における第２セルピッチ
ｘ２１ ＦＷＤ領域におけるｐチャネル領域の、トレンチ長手方向の第２ピッチ

Claims (12)

  1. 第１導電型半導体基板に、絶縁ゲート型バイポーラトランジスタが設けられた第１素子領域と、ダイオードが設けられた第２素子領域と、を備えた半導体装置であって、
    前記第１導電型半導体基板のおもて面に、前記第１素子領域と前記第２素子領域とが並ぶ方向と直交する長手方向に延びるストライプ状に、前記第１素子領域から前記第２素子領域にわたって所定の間隔で設けられた複数のトレンチと、
    前記トレンチの側壁および底面に沿って設けられたゲート絶縁膜と、
    前記トレンチの内部の、前記ゲート絶縁膜の内側に設けられたゲート電極と、
    隣り合う前記トレンチ間に、前記トレンチの長手方向に所定の間隔で設けられた第２導電型チャネル領域と、
    前記第２導電型チャネル領域の内部に選択的に設けられ、前記トレンチの側壁に設けられた前記ゲート絶縁膜に接する第１導電型エミッタ領域と、
    前記第２素子領域の隣り合う前記トレンチ間に、前記トレンチの長手方向に前記第２導電型チャネル領域と交互に配置された、前記第２導電型チャネル領域よりも不純物濃度が低い第２導電型間引き領域と、
    前記第２導電型チャネル領域、前記第１導電型エミッタ領域および前記第２導電型間引き領域に接する第１電極と、
    前記第１素子領域において前記第１導電型半導体基板の裏面に設けられた第２導電型コレクタ層と、
    前記第２素子領域において前記第１導電型半導体基板の裏面に設けられた第１導電型カソード層と、
    前記第２導電型コレクタ層および前記第１導電型カソード層に接する第２電極と、
    を備え、
    前記第１素子領域における前記第２導電型チャネル領域の、前記トレンチの長手方向の配置間隔は、前記第２素子領域における前記第２導電型チャネル領域の、前記トレンチの長手方向の配置間隔よりも狭いことを特徴とする半導体装置。
  2. 前記第２導電型間引き領域は、さらに、前記第１素子領域の隣り合う前記トレンチ間において前記第２導電型チャネル領域に挟まれた部分に設けられていることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１素子領域の前記第２導電型間引き領域は、前記トレンチの長手方向に隣り合う前記第２導電型チャネル領域に接することを特徴とする請求項２に記載の半導体装置。
  4. 前記第１電極は、さらに、前記第１素子領域に配置された前記第２導電型間引き領域に接することを特徴とする請求項３に記載の半導体装置。
  5. 前記第１素子領域の前記第２導電型間引き領域と、当該第２導電型間引き領域に前記トレンチの長手方向に隣り合う前記第２導電型チャネル領域との間に設けられた第１導電型半導体領域をさらに備えることを特徴とする請求項２に記載の半導体装置。
  6. 前記第１導電型半導体基板のおもて面を覆う層間絶縁膜と、
    前記第２導電型チャネル領域、前記第１導電型エミッタ領域および前記第２導電型間引き領域の、前記第１電極に接する部分が露出するように前記層間絶縁膜に選択的に開口されたコンタクトホールと、
    をさらに備え、
    前記第２素子領域に形成される前記コンタクトホールは、前記トレンチの長手方向に前記トレンチに沿って前記第２導電型チャネル領域と前記第２導電型間引き領域とを交互に露出することを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
  7. 第１導電型半導体基板に、絶縁ゲート型バイポーラトランジスタが設けられた第１素子領域と、ダイオードが設けられた第２素子領域と、を備えた半導体装置の製造方法であって、
    前記第１導電型半導体基板のおもて面に、前記第１素子領域と前記第２素子領域とが並ぶ方向と直交する長手方向に延びるストライプ状に、前記第１素子領域から前記第２素子領域にわたって所定の間隔で複数のトレンチを形成する工程と、
    前記トレンチの内部に、ゲート絶縁膜を介してゲート電極を形成する工程と、
    少なくとも前記第２素子領域の隣り合う前記トレンチ間に第２導電型間引き領域を形成する工程と、
    隣り合う前記トレンチ間に選択的に、前記トレンチの長手方向に所定の間隔で、前記第２導電型間引き領域よりも不純物濃度が高い第２導電型チャネル領域を形成する工程と、
    を含み、
    前記第２導電型間引き領域の内部に形成される前記第２導電型チャネル領域を、前記トレンチの長手方向に前記第２導電型間引き領域と交互に配置し、
    前記第１素子領域における前記第２導電型チャネル領域の、前記トレンチの長手方向の配置間隔を、前記第２素子領域における前記第２導電型チャネル領域の、前記トレンチの長手方向の配置間隔よりも狭くすることを特徴とする半導体装置の製造方法。
  8. 前記第２素子領域のみに前記第２導電型間引き領域を形成することを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 前記第１素子領域および前記第２素子領域に前記第２導電型間引き領域を形成することを特徴とする請求項７に記載の半導体装置の製造方法。
  10. 前記第２導電型間引き領域に接する前記第２導電型チャネル領域を形成することを特徴とする請求項７〜９のいずれか一つに記載の半導体装置の製造方法。
  11. 前記第１素子領域において、前記第２導電型チャネル領域と前記第２導電型間引き領域とを離して配置し、当該第２導電型チャネル領域と当該第２導電型間引き領域との間に第１導電型半導体領域を形成することを特徴とする請求項９に記載の半導体装置の製造方法。
  12. 前記第２導電型チャネル領域の内部に選択的に第１導電型エミッタ領域を形成する工程と、
    前記第１導電型半導体基板のおもて面を層間絶縁膜で覆う工程と、
    前記層間絶縁膜を選択的に開口し、前記第２導電型チャネル領域、前記第１導電型エミッタ領域および前記第２導電型間引き領域が選択的に露出されるコンタクトホールを形成する工程と、
    前記コンタクトホールを介して、前記第２導電型チャネル領域、前記第１導電型エミッタ領域および前記第２導電型間引き領域に接する第１電極を形成する工程と、
    をさらに含み、
    前記第２素子領域に形成される前記コンタクトホールを、前記トレンチの長手方向に前記トレンチに沿って前記第２導電型チャネル領域と前記第２導電型間引き領域とが交互に露出されるように形成することを特徴とする請求項７〜１１のいずれか一つに記載の半導体装置の製造方法。
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