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JP7403401B2 - 半導体装置 - Google Patents

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Description

本開示は、半導体装置に関する。
半導体装置の一種であるパワーデバイスなどの電力用半導体装置は、家電製品や自動車、鉄道など幅広い分野で用いられている。これらの分野では、パワーデバイスで構築されるインバータ回路によって、誘導モータなどの誘導性負荷を駆動する場合が多い。これらの用途のインバータ装置は、ＩＧＢＴ（ｉｎｓｕｌａｔｅｄ ｇａｔｅ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ）またはＭＯＳＦＥＴ（ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ－ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）などのスイッチング素子、及び、還流ダイオード（以下、単に「ダイオード」と記す）などの電力用半導体装置の素子を用いて構成される。
インバータ装置は、高効率かつ小電力であることが求められるため、搭載する電力用半導体装置の高性能化及び低コスト化が市場から要求されている。これらの要求に応えるため、逆導通型ＩＧＢＴ（ＲＣ－ＩＧＢＴ：Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ ＩＧＢＴ）が開発されている。ＲＣ－ＩＧＢＴでは、ＩＧＢＴとダイオードとを同一の半導体基板に内蔵して一体化したものであり、搭載素子の面積縮小、搭載素子数の削減、素子搭載面積の削減、熱抵抗の低減などが得られる（例えば特許文献１）。
特開２００８－５３６４８号公報
ＲＣ－ＩＧＢＴのＩＧＢＴ及びダイオードがそれぞれ設けられたＩＧＢＴ領域及びダイオード領域のうち、ダイオード領域では、還流時のオン状態から、オフ状態に移行する際に、リカバリー動作が発生する。ダイオードがオン状態からオフ状態に変わる際、オン時にＲＣ－ＩＧＢＴ内に蓄積された電子キャリア及びホールキャリアが排出されるため、カソード側からアノード側に逆方向電流が流れるリカバリー動作が行われる。リカバリー中に流れる逆方向の電流は、リカバリー電流と呼ばれ、リカバリー電流の電流値と、印加電圧値と、電流が流れる時間とに応じて発生する電力損失は、リカバリー損失と呼ばれる。
一般的に、低いリカバリー損失を実現するためには、還流中にＲＣ－ＩＧＢＴ内に蓄積されるキャリアを抑制し、リカバリー電流を低減することが必要である。そのような構成として、ダイオード領域の裏面の一部にｐ型ホール排出領域を設けることにより、順方向動作中に当該裏面からのホールキャリアの排出を促進してキャリア蓄積を抑制することが考えられる。しかしながら、ｐ型ホール排出領域を設けた場合でも、ダイオード領域に近接するＩＧＢＴ領域からダイオード領域へのホール流入が多い場合、効果的にリカバリー損失を低減できないという問題があった。
そこで、本開示は、上記のような問題点を鑑みてなされたものであり、リカバリー損失を効果的に低減可能な技術を提供することを目的とする。
本開示に係る半導体装置は、第１主面と、前記第１主面と逆側である第２主面とを有し、ＩＧＢＴ領域と、ダイオード領域と、前記ＩＧＢＴ領域及び前記ダイオード領域の間の境界領域とが面内方向に沿って設けられた、第１導電型の半導体基板と、前記半導体基板の前記第１主面上に設けられたエミッタ電極と、前記半導体基板の前記第２主面上に設けられたコレクタ電極とを備え、前記半導体基板は、前記ダイオード領域の前記第１主面側に設けられた、第２導電型の第１アノード層、及び、前記第１アノード層よりも第２導電型の不純物濃度が高い第２導電型の第１コンタクト層と、前記ダイオード領域の前記第２主面側に設けられた第１導電型のカソード層と、前記ダイオード領域の前記第２主面側に前記カソード層と前記面内方向で隣接して設けられた第２導電型の第１キャリア排出層と、前記境界領域の前記第１主面側に設けられた、第２導電型の第２アノード層、及び、前記第２アノード層よりも第２導電型の不純物濃度が高い第２導電型の第２コンタクト層と、前記境界領域の前記第２主面側に設けられた第２導電型のコレクタ層とを含み、前記第２アノード層の第２導電型の不純物濃度が、前記第１アノード層の第２導電型の不純物濃度よりも低い。
本開示によれば、第２アノード層の第２導電型の不純物濃度が、第１アノード層の第２導電型の不純物濃度よりも低い、または、境界領域におけるエミッタ電極が半導体基板に接している面積を基準とした第２コンタクト層の占有面積比率が、ダイオード領域におけるエミッタ電極が半導体基板に接している面積を基準とした第１コンタクト層の占有面積比率よりも小さい。このような構成によれば、リカバリー損失を効果的に低減することができる。
実施の形態１に係る半導体装置の構成を示す平面図である。 実施の形態１に係る半導体装置の別の構成を示す平面図である。 実施の形態１に係る半導体装置のＩＧＢＴ領域の構成を示す部分拡大平面図である。 実施の形態１に係る半導体装置のＩＧＢＴ領域の構成を示す断面図である。 実施の形態１に係る半導体装置のＩＧＢＴ領域の構成を示す断面図である。 実施の形態１に係る半導体装置のダイオード領域の構成を示す部分拡大平面図である。 実施の形態１に係る半導体装置のダイオード領域の構成を示す断面図である。 実施の形態１に係る半導体装置のダイオード領域の構成を示す断面図である。 実施の形態１に係る半導体装置のＩＧＢＴ領域とダイオード領域との境界領域の構成を示す部分拡大平面図である。 実施の形態１に係る半導体装置のＩＧＢＴ領域とダイオード領域との境界領域の構成を示す断面図である。 実施の形態１に係る半導体装置の終端領域の構成を示す断面図である。 実施の形態１に係る半導体装置の終端領域の構成を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態２に係る半導体装置のＩＧＢＴ領域とダイオード領域との境界領域の構成を示す部分拡大平面図である。 実施の形態３に係る半導体装置のＩＧＢＴ領域とダイオード領域との境界領域の構成を示す断面図である。 実施の形態３に係る半導体装置のシミュレーション結果を示す図である。 実施の形態４に係る半導体装置のシミュレーション結果を示す図である。 実施の形態５に係る半導体装置のダイオード領域の構成を示す部分拡大平面図である。 実施の形態６に係る半導体装置のシミュレーション結果を示す図である。 実施の形態７に係る半導体装置のＩＧＢＴ領域とダイオード領域との境界領域の構成を示す部分拡大平面図である。
以下、添付される図面を参照しながら実施の形態について説明する。以下の各実施の形態で説明される特徴は例示であり、すべての特徴は必ずしも必須ではない。また、以下に示される説明では、複数の実施の形態において同様の構成要素には同じまたは類似する符号を付し、異なる構成要素について主に説明する。また、以下に記載される説明において、「上」、「下」、「左」、「右」、「表」または「裏」などの特定の位置と方向は、実際の実施時の方向とは必ず一致しなくてもよい。また、ある部分が別部分よりも濃度が高いことは、例えば、ある部分の濃度の平均が、別部分の濃度の平均よりも高いこと、または、ある部分の濃度の最大値が、別部分の濃度の最大値よりも高いことを意味するものとする。
また、以下の説明において、ｎ及びｐは半導体の導電型を示し、本開示においては、第１導電型をｎ型、第２導電型をｐ型として説明するが、第１導電型をｐ型、第２導電型をｎ型としてもよい。また、ｎ－は不純物濃度がｎよりも低濃度であることを示し、ｎ＋は不純物濃度がｎよりも高濃度であることを示す。同様に、ｐ－は不純物濃度がｐよりも低濃度であることを示し、ｐ＋は不純物濃度がｐよりも高濃度であることを示す。
＜実施の形態１＞
図１は、本実施の形態１に係るＲＣ－ＩＧＢＴである半導体装置の構成を示す平面図である。また、図２は、本実施の形態１に係るＲＣ－ＩＧＢＴである半導体装置の別構成を示す平面図である。図１に示す半導体装置１００は、ＩＧＢＴ領域１０とダイオード領域２０とがストライプ状に並んで設けられており、以下の説明では単に「ストライプ型」と呼ぶこともある。図２に示す半導体装置１０１は、ダイオード領域２０が縦方向と横方向に複数設けられ、ダイオード領域２０の周囲にＩＧＢＴ領域１０が設けられており、以下の説明では単に「アイランド型」と呼ぶこともある。
＜ストライプ型の全体平面構造＞
図１において、半導体装置１００は、１つの半導体装置内にＩＧＢＴ領域１０とダイオード領域２０とを備えている。ＩＧＢＴ領域１０及びダイオード領域２０のそれぞれは、半導体装置１００の一端側から他端側に延設されており、ＩＧＢＴ領域１０及びダイオード領域２０の延設方向と直交する方向に交互にストライプ状に設けられている。図１では、３個のＩＧＢＴ領域１０と、２個のダイオード領域２０とが示され、全てのダイオード領域２０がＩＧＢＴ領域１０で挟まれた構成が示されている。しかしながら、ＩＧＢＴ領域１０及びダイオード領域２０の数はこれに限るものでなく、ＩＧＢＴ領域１０の数は３個以上でも３個以下でもよく、ダイオード領域２０の数も２個以上でも２個以下でもよい。また、図１のＩＧＢＴ領域１０とダイオード領域２０との場所を入れ替えた構成であってもよく、全てのＩＧＢＴ領域１０がダイオード領域２０に挟まれた構成であってもよい。また、ＩＧＢＴ領域１０とダイオード領域２０とがそれぞれ１つずつ互いに隣り合って設けられた構成であってもよい。
図１に示すように、紙面下側のＩＧＢＴ領域１０に隣接してパッド領域４０が設けられている。パッド領域４０は半導体装置１００を制御するための制御パッド４１が設けられる領域である。以下の説明では、ＩＧＢＴ領域１０及びダイオード領域２０を合わせてセル領域と呼ぶこともある。セル領域及びパッド領域４０を合わせた領域の周囲には半導体装置１００の耐圧保持のために終端領域３０が設けられている。終端領域３０には、周知の耐圧保持構造が適宜設けられてもよい。耐圧保持構造には、例えば、半導体装置１００のおもて面側である第１主面側に、ｐ型半導体のｐ型終端ウェル層でセル領域を囲ったＦＬＲ（Ｆｉｅｌｄ Ｌｉｍｍｉｔｉｎｇ Ｒｉｎｇ）や濃度勾配をつけたｐ型ウェル層でセル領域を囲ったＶＬＤ（Ｖａｒｉａｔｉｏｎ ｏｆ Ｌａｔｅｒａｌ Ｄｏｐｉｎｇ）が設けられてもよい。なお、ＦＬＲに用いられるリング状のｐ型終端ウェル層の数やＶＬＤに用いられる濃度分布は、半導体装置１００の耐圧設計によって適宜選択されればよい。また、パッド領域４０のほぼ全域に亘ってｐ型終端ウェル層を設けてもよく、パッド領域４０にＩＧＢＴセルやダイオードセルを設けてもよい。
制御パッド４１は、例えば、電流センスパッド４１ａ、ケルビンエミッタパッド４１ｂ、ゲートパッド４１ｃ、温度センスダイオードパッド４１ｄ，４１ｅの少なくともいずれか１つを含む。
電流センスパッド４１ａは、半導体装置１００のセル領域に流れる電流を検知するための制御パッドである。半導体装置１００のセル領域に電流が流れる際に、セル領域全体に流れる電流の数分の１から数万分の１の電流がセル領域の一部のＩＧＢＴセルまたはダイオードセルに流れるように、電流センスパッド４１ａは当該セルに電気的に接続される。
ケルビンエミッタパッド４１ｂ及びゲートパッド４１ｃは、半導体装置１００をオンオフ制御するためのゲート駆動電圧が印加される制御パッドである。ケルビンエミッタパッド４１ｂはＩＧＢＴセルのｐ型ベース層に電気的に接続される。ゲートパッド４１ｃはＩＧＢＴセルのゲートトレンチ電極に電気的に接続される。ケルビンエミッタパッド４１ｂとｐ型ベース層とはｐ＋型コンタクト層を介して電気的に接続されてもよい。温度センスダイオードパッド４１ｄ，４１ｅは、半導体装置１００に設けられた温度センスダイオードのアノード及びカソードに電気的に接続された制御パッドである。セル領域内に設けられた図示しない温度センスダイオードのアノードとカソードとの間の電圧が、温度センスダイオードパッド４１ｄ，４１ｅを介して測定され、当該電圧に基づいて半導体装置１００の温度が測定される。
＜アイランド型の全体平面構造＞
図２において、半導体装置１０１は、１つの半導体装置内にＩＧＢＴ領域１０とダイオード領域２０とを備えている。ダイオード領域２０は、半導体装置１０１内の縦方向及び横方向のそれぞれに複数並んで配置されており、ダイオード領域２０の周囲はＩＧＢＴ領域１０に取り囲まれている。つまり、ＩＧＢＴ領域１０内に複数のダイオード領域２０がアイランド状に設けられている。図２では、ダイオード領域２０は紙面左右方向に４列、紙面上下方向に２行のマトリクス状に設けた構成が示されている。しかしながら、ダイオード領域２０の個数及び配置はこれに限るものではなく、ＩＧＢＴ領域１０内に１つまたは複数のダイオード領域２０が点在して設けられ、それぞれのダイオード領域２０の周囲がＩＧＢＴ領域１０に囲まれた構成であればよい。
図２に示すように、ＩＧＢＴ領域１０の紙面下側に隣接してパッド領域４０が設けられている。パッド領域４０は半導体装置１０１を制御するための制御パッド４１が設けられる領域である。ここでの説明でも、ＩＧＢＴ領域１０及びダイオード領域２０を合わせてセル領域と呼ぶ。セル領域及びパッド領域４０を合わせた領域の周囲には半導体装置１０１の耐圧保持のために終端領域３０が設けられている。終端領域３０には、周知の耐圧保持構造が適宜設けられてもよい。耐圧保持構造には、例えば、半導体装置１０１のおもて面側である第１主面側に、ｐ型半導体のｐ型終端ウェル層でセル領域及びパッド領域４０を合わせた領域を囲ったＦＬＲや濃度勾配をつけたｐ型ウェル層でセル領域を囲ったＶＬＤが設けられてもよい。なお、ＦＬＲに用いられるリング状のｐ型終端ウェル層の数やＶＬＤに用いられる濃度分布は、半導体装置１０１の耐圧設計によって適宜選択されればよい。また、パッド領域４０のほぼ全域に亘ってｐ型終端ウェル層を設けてもよく、パッド領域４０にＩＧＢＴセルやダイオードセルを設けてもよい。
制御パッド４１は、例えば、電流センスパッド４１ａ、ケルビンエミッタパッド４１ｂ、ゲートパッド４１ｃ、温度センスダイオードパッド４１ｄ，４１ｅの少なくともいずれか１つを含む。
電流センスパッド４１ａは、半導体装置１０１のセル領域に流れる電流を検知するための制御パッドである。半導体装置１０１のセル領域に電流が流れる際に、セル領域全体に流れる電流の数分の１から数万分の１の電流がセル領域の一部のＩＧＢＴセルまたはダイオードセルに流れるように、電流センスパッド４１ａは当該セルに電気的に接続される。
ケルビンエミッタパッド４１ｂ及びゲートパッド４１ｃは、半導体装置１０１をオンオフ制御するためのゲート駆動電圧が印加される制御パッドである。ケルビンエミッタパッド４１ｂはＩＧＢＴセルのｐ型ベース層及びｎ＋型エミッタ層に電気的に接続される。なお、ｎ＋型エミッタ層はｎ＋型ソース層と呼ばれることもある。ゲートパッド４１ｃはＩＧＢＴセルのゲートトレンチ電極に電気的に接続される。ケルビンエミッタパッド４１ｂとｐ型ベース層とはｐ＋型コンタクト層を介して電気的に接続されてもよい。温度センスダイオードパッド４１ｄ，４１ｅは、半導体装置１０１に設けられた温度センスダイオードのアノード及びカソードに電気的に接続された制御パッドである。セル領域内に設けられた図示しない温度センスダイオードのアノードとカソードとの間の電圧が、温度センスダイオードパッド４１ｄ，４１ｅを介して測定され、当該電圧に基づいて半導体装置１０１の温度が測定される。
＜ＩＧＢＴ領域１０＞
図３は、ＲＣ－ＩＧＢＴである半導体装置のＩＧＢＴ領域１０の構成を示す部分拡大平面図である。具体的には、図３は、図１に示した半導体装置１００または図２に示した半導体装置１０１における破線８２で囲った領域を拡大して示した図である。
また、図４及び図５は、ＲＣ－ＩＧＢＴである半導体装置のＩＧＢＴ領域１０の構成を示す断面図である。具体的には、図４は、図３に示した半導体装置１００，１０１の一点鎖線Ａ－Ａにおける断面図であり、図５は、図３に示した半導体装置１００，１０１の一点鎖線Ｂ－Ｂにおける断面図である。
図３に示すように、ＩＧＢＴ領域１０には、アクティブトレンチゲート１１とダミートレンチゲート１２とがストライプ状に設けられている。半導体装置１００では、アクティブトレンチゲート１１及びダミートレンチゲート１２は、ＩＧＢＴ領域１０の長手方向に延設されており、ＩＧＢＴ領域１０の長手方向がアクティブトレンチゲート１１及びダミートレンチゲート１２の長手方向に対応している。一方、半導体装置１０１では、ＩＧＢＴ領域１０に長手方向と短手方向の区別が特段にないが、紙面左右方向がアクティブトレンチゲート１１及びダミートレンチゲート１２の長手方向に対応してもよく、紙面上下方向がアクティブトレンチゲート１１及びダミートレンチゲート１２の長手方向に対応してもよい。
アクティブトレンチゲート１１は、半導体基板のトレンチ内にゲートトレンチ絶縁膜１１ｂを介してゲートトレンチ電極１１ａが設けられて構成されている。ダミートレンチゲート１２は、半導体基板のトレンチ内にダミートレンチ絶縁膜１２ｂを介してダミートレンチ電極１２ａが設けられて構成されている。アクティブトレンチゲート１１のゲートトレンチ電極１１ａは、ゲートパッド４１ｃに電気的に接続される。ダミートレンチゲート１２のダミートレンチ電極１２ａは、半導体装置１００，１０１の第１主面上に設けられるエミッタ電極に電気的に接続される。
ｎ＋型エミッタ層１３が、アクティブトレンチゲート１１の幅方向の両側にゲートトレンチ絶縁膜１１ｂに接して設けられる。ｎ＋型エミッタ層１３は、ｎ型不純物として例えばヒ素またはリン等を有する半導体層であり、そのｎ型不純物の濃度は、例えば１．０Ｅ＋１７／ｃｍ３～１．０Ｅ＋２０／ｃｍ３である。ｎ＋型エミッタ層１３は、アクティブトレンチゲート１１の延設方向に沿って、ｐ＋型コンタクト層１４と交互に設けられる。また、ｐ＋型コンタクト層１４は、隣り合った２つのダミートレンチゲート１２の間にダミートレンチ絶縁膜１２ｂに接して設けられる。ｐ＋型コンタクト層１４は、ｐ型不純物として例えばボロンまたはアルミ等を有する半導体層であり、そのｐ型不純物の濃度は、例えば１．０Ｅ＋１５／ｃｍ３～１．０Ｅ＋２０／ｃｍ３である。
図３に示すように半導体装置１００，１０１のＩＧＢＴ領域１０では、３つのアクティブトレンチゲート１１が並んだ隣に、３つのダミートレンチゲート１２が並んでいる。そして、その３つのダミートレンチゲート１２が並んだ隣に、上記のものとは別の３つのアクティブトレンチゲート１１が並んだ構成をしている。ＩＧＢＴ領域１０は、このようにアクティブトレンチゲート１１の組とダミートレンチゲート１２の組とが交互に並んだ構成をしている。図３では、１つのアクティブトレンチゲート１１の組に含まれるアクティブトレンチゲート１１の数を３としたが、１以上であればよい。また、１つのダミートレンチゲート１２の組に含まれるダミートレンチゲート１２の数は１以上であってもよく、ダミートレンチゲート１２の数は０であってもよい。すなわち、ＩＧＢＴ領域１０に設けられるトレンチゲートの全てがアクティブトレンチゲート１１であってもよい。
図４は、半導体装置１００，１０１の図３における一点鎖線Ａ－Ａでの断面図であり、ＩＧＢＴ領域１０の断面図である。半導体装置１００，１０１は、半導体基板からなるｎ－型ドリフト層１を有している。ｎ－型ドリフト層１は、ｎ型不純物として例えばヒ素またはリン等を有する半導体層であり、そのｎ型不純物の濃度は、例えば１．０Ｅ＋１２／ｃｍ３～１．０Ｅ＋１５／ｃｍ３である。なお、上述したｎ＋型エミッタ層１３のｎ型不純物の濃度は、ｎ－型ドリフト層１のｎ型不純物の濃度よりも高い。
半導体基板の範囲は、図４においては、ｎ＋型エミッタ層１３及びｐ＋型コンタクト層１４からｐ型コレクタ層１６までの範囲である。図４においてｎ＋型エミッタ層１３及びｐ＋型コンタクト層１４の紙面上端を半導体基板の第１主面と呼び、ｐ型コレクタ層１６の紙面下端を半導体基板の第２主面と呼ぶ。半導体基板の第１主面は、半導体装置１００，１０１のおもて面側の主面であり、半導体基板の第２主面は、半導体装置１００，１０１の裏面側の主面である。半導体装置１００，１０１は、セル領域のＩＧＢＴ領域１０において、第１主面と第１主面に対向する第２主面との間にｎ－型ドリフト層１を有している。なお、半導体基板は、例えばウエハ及びエピタキシャル成長層の少なくともいずれか１つを含んで構成されてもよい。また、半導体基板は、高温下の安定動作が可能なワイドバンドギャップ半導体（炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ダイヤモンド）を含んでもよい。
図示しないが、ＩＧＢＴ領域１０のｎ－型ドリフト層１の第１主面側に、ｎ－型ドリフト層１よりもｎ型不純物の濃度が高いｎ型キャリア蓄積層が設けられてもよい。ｎ型キャリア蓄積層を設けることによって、ＩＧＢＴ領域１０に電流が流れた際の通電損失を低減することができる。ｎ型キャリア蓄積層とｎ－型ドリフト層１とを合わせてドリフト層と呼んでもよい。ｎ型キャリア蓄積層は、ｎ－型ドリフト層１を構成する半導体基板に、ｎ型不純物をイオン注入し、その後アニールによって注入したｎ型不純物をｎ－型ドリフト層１である半導体基板内に拡散させることで形成される。
ｎ－型ドリフト層１の第１主面側には、ｐ型ベース層１５が設けられている。ｎ型キャリア蓄積層が設けられている構成では、ｎ型キャリア蓄積層の第１主面側にｐ型ベース層１５が設けられる。ｐ型ベース層１５は、ｐ型不純物として例えばボロンまたはアルミ等を有する半導体層であり、そのｐ型不純物の濃度は、例えば１．０Ｅ＋１２／ｃｍ３～１．０Ｅ＋１９／ｃｍ３である。ｐ型ベース層１５はアクティブトレンチゲート１１のゲートトレンチ絶縁膜１１ｂに接している。図４の例では、ｐ型ベース層１５はダミートレンチゲート１２のダミートレンチ絶縁膜１２ｂにも接している。
ｐ型ベース層１５の第１主面側の一部の領域には、アクティブトレンチゲート１１のゲートトレンチ絶縁膜１１ｂに接するｎ＋型エミッタ層１３が設けられ、ｐ型ベース層１５の第１主面側の残りの領域には、ｐ＋型コンタクト層１４が選択的に設けられている。ｎ＋型エミッタ層１３及びｐ＋型コンタクト層１４は半導体基板の第１主面を構成している。なお、ｐ＋型コンタクト層１４は、ｐ型ベース層１５よりもｐ型不純物の濃度が高い領域である。ｐ＋型コンタクト層１４とｐ型ベース層１５とを区別する必要がある場合にはそれぞれを個別に呼んでもよいし、ｐ＋型コンタクト層１４とｐ型ベース層１５とを合わせてｐ型ベース層と呼んでもよい。ｐ＋型コンタクト層１４及びｎ＋型エミッタ層１３は、バリアメタル５を介してエミッタ電極６と接続されている。
また、半導体装置１００，１０１のｎ－型ドリフト層１の第２主面側には、ｎ－型ドリフト層１よりもｎ型不純物の濃度が高いｎ型バッファ層３が設けられている。ｎ型バッファ層３は、半導体装置１００，１０１がオフ状態のときにｐ型ベース層１５から第２主面側に伸びる空乏層がパンチスルーするのを抑制するために設けられる。ｎ型バッファ層３は、例えば、リン（Ｐ）またはプロトン（Ｈ＋）を注入して形成してよく、リン（Ｐ）及びプロトン（Ｈ＋）の両方を注入して形成してもよい。ｎ型バッファ層３のｎ型不純物の濃度は、例えば１．０Ｅ＋１２／ｃｍ３～１．０Ｅ＋１８／ｃｍ３である。なお、半導体装置１００，１０１は、ｎ型バッファ層３が設けられずに、図４で示したｎ型バッファ層３の領域にｎ－型ドリフト層１が設けられた構成であってもよい。ｎ型バッファ層３とｎ－型ドリフト層１とを合わせてドリフト層と呼んでもよい。
半導体装置１００，１０１のｎ型バッファ層３の第２主面側には、ｐ型コレクタ層１６が設けられている。すなわち、ｐ型コレクタ層１６が、ｎ－型ドリフト層１と第２主面との間に設けられている。ｐ型コレクタ層１６は、ｐ＋型コレクタ層と呼ばれてもよい。ｐ型コレクタ層１６は、ｐ型不純物として例えばボロンまたはアルミ等を有する半導体層であり、そのｐ型不純物の濃度は、例えば１．０Ｅ＋１６／ｃｍ３～１．０Ｅ＋２０／ｃｍ３である。ｐ型コレクタ層１６は半導体基板の第２主面を構成している。ｐ型コレクタ層１６は、ＩＧＢＴ領域１０だけでなく、終端領域３０にも設けられてもよい。ｐ型コレクタ層１６は、コレクタ電極７と接続されている。
図４に示すように、半導体装置１００，１０１のＩＧＢＴ領域１０には、半導体基板の第１主面からｐ型ベース層１５を貫通し、ｎ－型ドリフト層１に達するトレンチが設けられている。いくつかのトレンチ内にゲートトレンチ絶縁膜１１ｂを介してゲートトレンチ電極１１ａが設けられることでアクティブトレンチゲート１１が構成されている。ゲートトレンチ電極１１ａは、ゲートトレンチ絶縁膜１１ｂを介してｎ－型ドリフト層１に対向している。また、いくつかのトレンチ内にダミートレンチ絶縁膜１２ｂを介してダミートレンチ電極１２ａが設けられることでダミートレンチゲート１２が構成されている。ダミートレンチ電極１２ａは、ダミートレンチ絶縁膜１２ｂを介してｎ－型ドリフト層１に対向している。
アクティブトレンチゲート１１のゲートトレンチ絶縁膜１１ｂは、ｐ型ベース層１５及びｎ＋型エミッタ層１３に接している。ゲートトレンチ電極１１ａにゲート駆動電圧が印加されると、アクティブトレンチゲート１１のゲートトレンチ絶縁膜１１ｂに接するｐ型ベース層１５にチャネルが形成される。
図４に示すように、アクティブトレンチゲート１１のゲートトレンチ電極１１ａの上には層間絶縁膜４が設けられている。半導体基板の第１主面の層間絶縁膜４が設けられていない領域の上、及び層間絶縁膜４の上には、接触抵抗を低減可能なバリアメタル５が設けられている。バリアメタル５は、例えば、チタン（Ｔｉ）を含む導電体であってよく、具体的には、窒化チタンであってもよいし、チタンとシリコン（Ｓｉ）とを合金化させたＴｉＳｉであってもよい。また、バリアメタル５は、シリサイド化によって形成されてもよい。図４に示すように、バリアメタル５は、ｎ＋型エミッタ層１３、ｐ＋型コンタクト層１４及びダミートレンチ電極１２ａにオーミック接触し、ｎ＋型エミッタ層１３、ｐ＋型コンタクト層１４及びダミートレンチ電極１２ａと電気的に接続されている。一方、バリアメタル５は、層間絶縁膜４によってゲートトレンチ電極１１ａと電気的に絶縁されている。
バリアメタル５の上には、エミッタ電極６が設けられる。エミッタ電極６は、例えば、アルミニウムシリコン合金（Ａｌ－Ｓｉ系合金）などのアルミ合金で形成してもよく、アルミ合金で形成した電極上に、無電解めっき、または電解めっきでめっき膜を形成した複数層の金属膜からなる電極であってもよい。無電解めっき、または電解めっきで形成されるめっき膜は、例えば、ニッケル（Ｎｉ）めっき膜であってもよい。隣接する層間絶縁膜４の間などの微細な領域であって、エミッタ電極６では良好な埋め込みが得られない領域がある場合には、エミッタ電極６よりも埋込性が良好なタングステン膜を微細な領域に配置して、当該タングステン膜の上にエミッタ電極６を設けてもよい。なお、バリアメタル５を設けずに、ｎ＋型エミッタ層１３、ｐ＋型コンタクト層１４及びダミートレンチ電極１２ａの上にエミッタ電極６を設けてもよい。また、ｎ＋型エミッタ層１３などのｎ型の半導体層の上のみにバリアメタル５を設けてもよい。バリアメタル５とエミッタ電極６とを合わせてエミッタ電極と呼んでよい。以上のように、エミッタ電極６は、半導体基板の第１主面上に設けられればよい。
なお、図４では、ダミートレンチゲート１２のダミートレンチ電極１２ａの上には層間絶縁膜４が設けられない構成を示したが、図４の断面部分において、層間絶縁膜４はダミートレンチゲート１２のダミートレンチ電極１２ａの上に設けられてもよい。図４の断面部分において、層間絶縁膜４がダミートレンチゲート１２のダミートレンチ電極１２ａの上に設けられた場合には、別の断面部分においてエミッタ電極６とダミートレンチ電極１２ａとが電気的に接続されればよい。
ｐ型コレクタ層１６の第２主面側には、コレクタ電極７が設けられる。コレクタ電極７は、エミッタ電極６と同様、アルミ合金やアルミ合金とめっき膜との複数層で構成されていてもよい。コレクタ電極７はエミッタ電極６と異なる構成であってもよい。コレクタ電極７は、ｐ型コレクタ層１６にオーミック接触し、ｐ型コレクタ層１６と電気的に接続されている。以上のように、コレクタ電極７は、半導体基板の第２主面上に設けられればよい。
図５は、半導体装置１００，１０１の図３における一点鎖線Ｂ－Ｂでの断面図であり、ＩＧＢＴ領域１０の断面図である。図４に示した一点鎖線Ａ－Ａでの断面部分とは異なり、図５の一点鎖線Ｂ－Ｂでの断面部分では、アクティブトレンチゲート１１に接し、半導体基板の第１主面側に設けられるｎ＋型エミッタ層１３がない。つまり、図３で示したｎ＋型エミッタ層１３は、ｐ型ベース層の第１主面側に選択的に設けられる。なお、ここでいうｐ型ベース層とは、ｐ型ベース層１５とｐ＋型コンタクト層１４とを含む。
＜ダイオード領域２０＞
図６は、ＲＣ－ＩＧＢＴである半導体装置のダイオード領域２０の構成を示す部分拡大平面図である。具体的には、図６は、図１に示した半導体装置１００，１０１における破線８３で囲った領域を拡大して示した図である。
また、図７及び図８は、ＲＣ－ＩＧＢＴである半導体装置のダイオード領域２０の構成を示す断面図である。具体的には、図７は、図６に示した半導体装置１００，１０１の一点鎖線Ｃ－Ｃにおける断面図であり、図８は、図６に示した半導体装置１００，１０１の一点鎖線Ｄ－Ｄにおける断面図である。
ダイオードトレンチゲート２１は、半導体装置１００，１０１の第１主面に沿ってセル領域のダイオード領域２０の一端側から対向する他端側に向かって延設されている。ダイオードトレンチゲート２１は、ダイオード領域２０のトレンチ内にダイオードトレンチ絶縁膜２１ｂを介してダイオードトレンチ電極２１ａが設けられることで構成される。ダイオードトレンチ電極２１ａはダイオードトレンチ絶縁膜２１ｂを介してｎ－型ドリフト層１に対向している。
隣接する２つのダイオードトレンチゲート２１の間には、ｐ＋型コンタクト層２４と、それよりもｐ型不純物の濃度が低いｐ型アノード層２５とが設けられている。ｐ＋型コンタクト層２４は、ｐ型不純物として例えばボロンまたはアルミ等を有する半導体層であり、そのｐ型不純物の濃度は、例えば１．０Ｅ＋１５／ｃｍ３～１．０Ｅ＋２０／ｃｍ３である。ｐ型アノード層２５は、ｐ型不純物として例えばボロンまたはアルミ等を有する半導体層であり、そのｐ型不純物の濃度は、例えば１．０Ｅ＋１２／ｃｍ３～１．０Ｅ＋１９／ｃｍ３である。ｐ＋型コンタクト層２４とｐ型アノード層２５とはダイオードトレンチゲート２１の長手方向に交互に設けられている。
図７は、半導体装置１００，１０１の図６における一点鎖線Ｃ－Ｃでの断面図であり、ダイオード領域２０の断面図である。半導体装置１００，１０１は、ダイオード領域２０においてもＩＧＢＴ領域１０と同じく半導体基板からなるｎ－型ドリフト層１を有している。ダイオード領域２０のｎ－型ドリフト層１と、ＩＧＢＴ領域１０のｎ－型ドリフト層１とは連続して一体的に構成されており、同一の半導体基板に構成されている。
半導体基板の範囲は、図７においては、ｐ＋型コンタクト層２４からｎ＋型カソード層２６までの範囲である。図７においてｐ＋型コンタクト層２４の紙面上端を半導体基板の第１主面と呼び、ｎ＋型カソード層２６の紙面下端を半導体基板の第２主面と呼ぶ。ダイオード領域２０の第１主面とＩＧＢＴ領域１０の第１主面とは同一面に含まれ、ダイオード領域２０の第２主面とＩＧＢＴ領域１０の第２主面とは同一面に含まれる。
図７に示すように、ダイオード領域２０においてもＩＧＢＴ領域１０と同様に、ｎ－型ドリフト層１の第２主面側にｎ型バッファ層３が設けられている。なお図示しないが、ダイオード領域２０においてもＩＧＢＴ領域１０と同様に、ｎ－型ドリフト層１の第１主面側にｎ型キャリア蓄積層が設けられてもよい。
ダイオード領域２０に設けられるｎ型キャリア蓄積層及びｎ型バッファ層３は、ＩＧＢＴ領域１０に設けられるｎ型キャリア蓄積層及びｎ型バッファ層３と同一の構成であってもよい。また、ＩＧＢＴ領域１０と同じく、ｎ－型ドリフト層１、ｎ型キャリア蓄積層及びｎ型バッファ層３を合わせてドリフト層と呼んでもよい。
ｎ－型ドリフト層１の第１主面側には、第１アノード層であるｐ型アノード層２５が設けられている。ｐ型アノード層２５は、ｎ－型ドリフト層１と第１主面との間に設けられている。ｐ型アノード層２５は、バリアメタル５を介してエミッタ電極６と接続されている。ｐ型アノード層２５のｐ型不純物の濃度を、ＩＧＢＴ領域１０のｐ型ベース層１５のｐ型不純物の濃度と同じにして、ｐ型アノード層２５とｐ型ベース層１５とを同時に形成してもよい。また、ｐ型アノード層２５のｐ型不純物の濃度を、ＩＧＢＴ領域１０のｐ型ベース層１５のｐ型不純物の濃度よりも低くして、ダイオード動作時にダイオード領域２０に注入される正孔の量を減少させるように構成してもよい。ダイオード動作時に注入される正孔の量を減少させることでダイオード動作時のリカバリー損失を低減することができる。
ｐ型アノード層２５の第１主面側には、第１コンタクト層であるｐ＋型コンタクト層２４が設けられている。ｐ＋型コンタクト層２４のｐ型不純物の濃度は、ＩＧＢＴ領域１０のｐ＋型コンタクト層１４のｐ型不純物の濃度と同じでもよく、異なってもよい。ｐ＋型コンタクト層２４は半導体基板の第１主面を構成している。なお、ｐ＋型コンタクト層２４は、ｐ型アノード層２５よりもｐ型不純物の濃度が高い領域であり、ｐ＋型コンタクト層２４とｐ型アノード層２５とを区別する必要がある場合にはそれぞれを個別に呼んでもよく、ｐ＋型コンタクト層２４とｐ型アノード層２５とを合わせてｐ型アノード層と呼んでもよい。
半導体装置１００，１０１のｎ型バッファ層３の第２主面側には、ｎ＋型カソード層２６と、第１キャリア排出層であるｐ＋型キャリア排出層２７とが設けられている。すなわち、ｎ＋型カソード層２６及びｐ＋型キャリア排出層２７が、ｎ－型ドリフト層１と第２主面との間に設けられている。
ｎ＋型カソード層２６は、ｎ型不純物として例えばヒ素またはリン等を有する半導体層であり、そのｎ型不純物の濃度は、例えば１．０Ｅ＋１６／ｃｍ３～１．０Ｅ＋２１／ｃｍ３である。ｐ＋型キャリア排出層２７は、ｐ型不純物として例えばボロンまたはアルミ等を有する半導体層であり、そのｐ型不純物の濃度は、例えば１．０Ｅ＋１６／ｃｍ３～１．０Ｅ＋２０／ｃｍ３である。ｐ＋型キャリア排出層２７は、ｎ＋型カソード層２６と半導体基板の面内方向で隣接して設けられている。図７の例では、ｎ＋型カソード層２６に囲まれている。ｎ＋型カソード層２６及びｐ＋型キャリア排出層２７は半導体基板の第２主面を構成しており、コレクタ電極７と接続されている。
なお、ｐ＋型キャリア排出層２７は、フォトレジストなどを用いてダイオード領域２０の裏面にｐ型不純物を選択的に注入して形成されてもよい。または、ｐ＋型キャリア排出層２７は、ダイオード領域２０の裏面全体にｐ型不純物を注入した後、ｎ＋型カソード層２６のｎ型不純物を注入し、両者の濃度差を用いてダイオード領域２０の裏面に部分的に形成されてもよい。
図７に示すように、半導体装置１００，１０１のダイオード領域２０には、半導体基板の第１主面からｐ型アノード層２５を貫通し、ｎ－型ドリフト層１に達するトレンチが設けられている。ダイオード領域２０のトレンチ内にダイオードトレンチ絶縁膜２１ｂを介してダイオードトレンチ電極２１ａが設けられることでダイオードトレンチゲート２１が構成されている。ダイオードトレンチ電極２１ａは、ダイオードトレンチ絶縁膜２１ｂを介してｎ－型ドリフト層１に対向している。
図７に示すように、ダイオードトレンチ電極２１ａ及びｐ＋型コンタクト層２４の上にはバリアメタル５が設けられている。バリアメタル５は、ダイオードトレンチ電極２１ａ及びｐ＋型コンタクト層２４とオーミック接触し、ダイオードトレンチ電極２１ａ及びｐ＋型コンタクト層２４に電気的に接続されている。バリアメタル５は、ＩＧＢＴ領域１０のバリアメタル５と同一の構成であってもよい。
バリアメタル５の上には、エミッタ電極６が設けられる。ダイオード領域２０に設けられるエミッタ電極６は、ＩＧＢＴ領域１０に設けられたエミッタ電極６と連続して構成されている。なお、ＩＧＢＴ領域１０の場合と同様に、バリアメタル５を設けずに、ダイオードトレンチ電極２１ａ及びｐ＋型コンタクト層２４とエミッタ電極６とをオーミック接触させてもよい。つまり、エミッタ電極６は、実質的に半導体基板の第１主面上に設けられればよい。
なお、図７では、ダイオードトレンチゲート２１のダイオードトレンチ電極２１ａの上に図４のような層間絶縁膜４が設けられない構成を示したが、図７の断面部分において、層間絶縁膜４はダイオードトレンチ電極２１ａの上に設けられてもよい。図７の断面部分において、層間絶縁膜４がダイオードトレンチゲート２１のダイオードトレンチ電極２１ａの上に設けられた場合には、別の断面部分においてエミッタ電極６とダイオードトレンチ電極２１ａとが電気的に接続されればよい。エミッタ電極６と電気的に接続されなかったダイオードトレンチ電極２１ａは、ゲートパッド４１ｃと電気的に接続されてもよい。
ｎ＋型カソード層２６の第２主面側には、コレクタ電極７が設けられる。エミッタ電極６と同様、ダイオード領域２０のコレクタ電極７は、ＩＧＢＴ領域１０に設けられたコレクタ電極７と連続して構成されている。コレクタ電極７は、ｎ＋型カソード層２６にオーミック接触し、ｎ＋型カソード層２６に電気的に接続されている。つまり、コレクタ電極７は、半導体基板の第２主面上に設けられればよい。
図８は、半導体装置１００，１０１の図６における一点鎖線Ｄ－Ｄでの断面図であり、ダイオード領域２０の断面図である。図７に示した一点鎖線Ｃ－Ｃでの断面部分とは異なり、図８の一点鎖線Ｄ－Ｄでの断面部分では、ｐ型アノード層２５とバリアメタル５との間に、ｐ＋型コンタクト層２４が設けられておらず、ｐ型アノード層２５が半導体基板の第１主面である。つまり、図７で示したｐ＋型コンタクト層２４は、ｐ型アノード層２５の第１主面側に選択的に設けられる。図８において、ｐ型アノード層２５は、バリアメタル５を介してエミッタ電極６と接続されている。
＜ＩＧＢＴ領域１０とダイオード領域２０との境界領域の構成＞
図９及び図１０は、本実施の形態１に係る半導体装置のＩＧＢＴ領域１０とダイオード領域２０との間の境界領域５０の構成を示す平面図及び断面図である。具体的には、図９は、図１及び図２に示した半導体装置１００，１０１における一点鎖線Ｅ－Ｅ近傍の平面図であり、図１０は一点鎖線Ｅ－Ｅにおける断面図である。なお、ここでは説明の重複を避けるため、ＩＧＢＴ領域１０及びダイオード領域２０で説明した内容、特に構成要素の省略や呼び方などの内容を適宜省略する。
図９及び図１０には、ＩＧＢＴ領域１０及びダイオード領域２０だけでなく、ＩＧＢＴ領域１０とダイオード領域２０との間の境界領域５０も図示されている。本実施の形態１では、境界領域５０は、ＩＧＢＴ領域１０のトレンチゲートとダイオード領域２０のトレンチゲートとの間の領域である。ＩＧＢＴ領域１０と、ダイオード領域２０と、境界領域５０とは、半導体基板の面内方向に沿って半導体基板に設けられている。ここでは、境界領域５０は、隣接する一組のトレンチゲート間に設けられているが、複数のトレンチゲートに跨る領域に設けられてもよく、また隣接する一組のトレンチゲート間の一部にだけ設けられてもよい。
境界領域５０のｎ－型ドリフト層１の第１主面側には、第２アノード層であるｐ－型アノード層５５が設けられている。ｐ－型アノード層５５は、ｐ型不純物として例えばボロンまたはアルミ等を有する半導体層である。境界領域５０のｐ－型アノード層５５のｐ型不純物の濃度は、ダイオード領域２０のｐ型アノード層２５のｐ型不純物の濃度よりも低い。
ｐ－型アノード層５５の第１主面側には、第２コンタクト層であるｐ＋型コンタクト層５４が設けられている。ｐ＋型コンタクト層５４は、ｐ型不純物として例えばボロンまたはアルミ等を有する半導体層である。ｐ＋型コンタクト層５４のｐ型不純物の濃度は、ＩＧＢＴ領域１０のｐ＋型コンタクト層１４のｐ型不純物の濃度と同じでもよく、異なってもよい。なお、ｐ＋型コンタクト層５４は、ｐ－型アノード層５５よりもｐ型不純物の濃度が高い領域である。
境界領域５０のｎ－型ドリフト層１の第２主面側には、ｎ型バッファ層３が設けられている。なお、図示しないが、境界領域５０においてもＩＧＢＴ領域１０と同様に、ｎ－型ドリフト層１の第１主面側にｎ型キャリア蓄積層が設けられてもよい。
ｎ型バッファ層３の第２主面側には、コレクタ層であるｐ型コレクタ層５６が設けられている。ｐ型コレクタ層５６は、ｐ型不純物として例えばボロンまたはアルミ等を有する半導体層である。ｐ型コレクタ層５６のｐ型不純物の濃度は、ＩＧＢＴ領域１０のｐ型コレクタ層１６のｐ型不純物の濃度と同じでもよく、異なってもよい。ｐ型コレクタ層５６は、ＩＧＢＴ領域１０のｐ型コレクタ層１６と、ダイオード領域２０のｎ＋型カソード層２６と、半導体基板の面内方向で隣接して設けられている。
図１０の断面部分においては、境界領域５０の半導体基板の範囲は、ｐ＋型コンタクト層５４からｐ型コレクタ層５６までの範囲であり、ｐ＋型コンタクト層５４は半導体基板の第１主面に含まれ、ｐ型コレクタ層５６は半導体基板の第２主面に含まれる。図１０と異なる断面部分においては、境界領域５０の半導体基板の範囲は、ｐ－型アノード層５５からｐ型コレクタ層５６までの範囲であり、ｐ－型アノード層５５は半導体基板の第１主面に含まれ、ｐ型コレクタ層５６は半導体基板の第２主面に含まれる。
境界領域５０においても、エミッタ電極６は、半導体基板の第１主面上に設けられており、ｐ＋型コンタクト層５４及びｐ－型アノード層５５は、バリアメタル５を介してエミッタ電極６と接続されている。境界領域５０においても、コレクタ電極７は、半導体基板の第２主面上に設けられており、ｐ型コレクタ層５６はコレクタ電極７と接続されている。
＜終端領域３０＞
図１１及び図１２は、ＲＣ－ＩＧＢＴである半導体装置の終端領域の構成を示す断面図である。具体的には、図１１は、図１または図２における一点鎖線Ｆ－Ｆでの断面図であり、ＩＧＢＴ領域１０から終端領域３０にかけての断面図である。また、図１２は、図１における一点鎖線Ｇ－Ｇでの断面図であり、ダイオード領域２０から終端領域３０にかけての断面図である。
図１１及び図１２に示すように、半導体装置１００の終端領域３０は、半導体基板の第１主面と第２主面との間にｎ－型ドリフト層１を有している。終端領域３０の第１主面及び第２主面は、それぞれＩＧＢＴ領域１０及びダイオード領域２０の第１主面及び第２主面と同一面に含まれる。また、終端領域３０のｎ－型ドリフト層１は、ＩＧＢＴ領域１０及びダイオード領域２０のそれぞれのｎ－型ドリフト層１と同一構成であり連続して一体的に構成されている。
ｎ－型ドリフト層１の第１主面側に、すなわち半導体基板の第１主面とｎ－型ドリフト層１との間に、ｐ型終端ウェル層３１が選択的に設けられている。ｐ型終端ウェル層３１は、ｐ型不純物として例えばボロンまたはアルミ等を有する半導体層であり、そのｐ型不純物の濃度は、例えば１．０Ｅ＋１４／ｃｍ３～１．０Ｅ＋１９／ｃｍ３である。ｐ型終端ウェル層３１は、ＩＧＢＴ領域１０及びダイオード領域２０が含まれるセル領域を取り囲んで設けられている。ｐ型終端ウェル層３１は複数のリング状に設けられており、ｐ型終端ウェル層３１が設けられる数は、半導体装置１００，１０１の耐圧設計によって適宜選択される。また、ｐ型終端ウェル層３１のさらに外縁側にはｎ＋型チャネルストッパ層３２が設けられており、ｎ＋型チャネルストッパ層３２は平面視においてｐ型終端ウェル層３１を取り囲んでいる。
終端領域３０のｎ－型ドリフト層１と半導体基板の第２主面との間には、ｐ型終端コレクタ層１６ａが設けられている。ｐ型終端コレクタ層１６ａは、セル領域のＩＧＢＴ領域１０に設けられるｐ型コレクタ層１６と連続して一体的に構成されている。したがって、ｐ型終端コレクタ層１６ａを含めてｐ型コレクタ層と呼んでもよい。
図１に示した半導体装置１００のようにダイオード領域２０が終端領域３０と隣接して設けられる構成では、図１２に示すように、ｐ型終端コレクタ層１６ａは、ダイオード領域２０側の端部が距離Ｕだけダイオード領域２０にはみ出して設けられている。このような構成によれば、ダイオード領域２０のｎ＋型カソード層２６とｐ型終端ウェル層３１との距離を大きくすることができるので、ｐ型終端ウェル層３１がダイオードのアノードとして動作することを抑制することができる。距離Ｕは、例えば１００μｍであってもよい。
半導体基板の第２主面上にはコレクタ電極７が設けられている。コレクタ電極７は、ＩＧＢＴ領域１０及びダイオード領域２０を含むセル領域から終端領域３０まで連続して一体的に構成されている。
一方、終端領域３０の半導体基板の第１主面上にはセル領域から連続しているエミッタ電極６と、エミッタ電極６から構造的に分離された終端電極６ａとが設けられる。エミッタ電極６と終端電極６ａとは、半絶縁性膜３３を介して電気的に接続されている。半絶縁性膜３３は、例えば、ｓｉｎＳｉＮ（ｓｅｍｉ－ｉｎｓｕｌａｔｉｎｇ Ｓｉｌｉｃｏｎ Ｎｉｔｒｉｄｅ：半絶縁性シリコン窒化膜）であってもよい。終端電極６ａと、ｐ型終端ウェル層３１及びｎ＋型チャネルストッパ層３２のそれぞれとは、終端領域３０の第１主面上に設けられた層間絶縁膜４のコンタクトホールを介して電気的に接続されている。また、終端領域３０には、エミッタ電極６、終端電極６ａ及び半絶縁性膜３３を覆う終端保護膜３４が設けられている。終端保護膜３４は、例えば、ポリイミドである。
＜ＲＣ－ＩＧＢＴの製造方法＞
図１３～図２０は、ＲＣ－ＩＧＢＴである半導体装置の製造方法を示す断面図である。図１３～図１８は半導体装置１００，１０１の図１０の境界領域５０のおもて面側を主に形成する工程を示す図であり、図１９及び図２０は、半導体装置１００，１０１の図１０の境界領域５０の裏面側を主に形成する工程を示す図である。
まず、図１３（ａ）に示すようにｎ－型ドリフト層１を構成する半導体基板を準備する。半導体基板は、例えば、ＦＺ（Ｆｌｏａｔｉｎｇ Ｚｏｎｅ）法で作製されたＦＺウエハ、または、ＭＣＺ（Ｍａｇｎｅｔｉｃ ｆｉｅｌｄ ａｐｐｌｉｅｄ ＣＺｏｃｈｒａｌｋｉ）法で作製されたＭＣＺウエハであってもよく、ｎ型不純物を含むｎ型ウエハであってもよい。半導体基板に含まれるｎ型不純物の濃度は、作製される半導体装置の耐圧によって適宜選択される。例えば、耐圧が１２００Ｖの半導体装置では、半導体基板を構成するｎ－型ドリフト層１の比抵抗が４０～１２０Ω・ｃｍ程度となるようにｎ型不純物の濃度が調整される。図１３（ａ）に示すように、半導体基板を準備する工程では、半導体基板の全体がｎ－型ドリフト層１となっている。このような半導体基板の第１主面側または第２主面側から、ｐ型またはｎ型の不純物イオンを注入し、その後熱処理などによって半導体基板内に拡散させることで、ｐ型またはｎ型の半導体層が適宜形成され、半導体装置１００，１０１が製造される。
図１３（ａ）に示すように、ｎ－型ドリフト層１を構成する半導体基板は、ＩＧＢＴ領域１０及びダイオード領域２０になる領域と境界領域５０とを有している。また、図示しないがＩＧＢＴ領域１０及びダイオード領域２０になる領域と境界領域５０との周囲には終端領域３０などとなる領域を備えている。以下では、半導体装置１００，１０１のＩＧＢＴ領域１０、ダイオード領域２０及び境界領域５０の構成の製造方法について主として説明するが、半導体装置１００，１０１の終端領域３０などについては周知の製造方法により作製してもよい。例えば、終端領域３０に耐圧保持構造としてｐ型終端ウェル層３１を有するＦＬＲを形成する場合、半導体装置１００，１０１のＩＧＢＴ領域１０、ダイオード領域２０及び境界領域５０を加工する前にｐ型不純物イオンを注入してＦＬＲを形成してもよい。または、半導体装置１００のＩＧＢＴ領域１０、ダイオード領域２０または境界領域５０にｐ型不純物をイオン注入する際に同時にｐ型不純物イオンを注入してＦＬＲを形成してもよい。
次に図示しないが、半導体基板の第１主面側からリン（Ｐ）などのｎ型不純物を注入してｎ型キャリア蓄積層を必要に応じて形成する。また、図１３（ｂ）に示すように、半導体基板の第１主面側からボロン（Ｂ）などのｐ型不純物を注入してｐ型ベース層１５、ｐ型アノード層２５及びｐ－型アノード層５５を形成する。図示しないｎ型キャリア蓄積層と、ｐ型ベース層１５、ｐ型アノード層２５及びｐ－型アノード層５５とは、半導体基板内に不純物イオンを注入した後、熱処理により不純物イオンを拡散させることで形成される。ｎ型不純物及びｐ型不純物のイオン注入は、半導体基板の第１主面上にマスク処理を施した後に行われる。マスク処理は、半導体基板上にレジストを塗布し、写真製版技術を用いてレジストの所定の領域に開口を形成し、開口を介して半導体基板の所定の領域にイオン注入を施したり、エッチングを施したりするために、半導体基板上にマスクを形成する処理である。以上のマスク処理及びイオン注入により、図示しないｎ型キャリア蓄積層と、ｐ型ベース層１５、ｐ型アノード層２５及びｐ－型アノード層５５とが、ＩＧＢＴ領域１０及びダイオード領域２０の第１主面側に選択的に形成される。同様に、ｐ型終端ウェル層３１が、終端領域３０に選択的に形成される。
ｐ型ベース層１５及びｐ型アノード層２５のｐ型不純物は、同時にイオン注入されてもよい。この場合、ｐ型ベース層１５とｐ型アノード層２５との深さ及びｐ型不純物濃度は互いに同じとなる。また、マスク処理によりｐ型ベース層１５及びｐ型アノード層２５のｐ型不純物が別々にイオン注入されることで、ｐ型ベース層１５とｐ型アノード層２５との深さ及びｐ型不純物濃度を互いに異ならせてもよい。
ｐ型アノード層２５及びｐ－型アノード層５５の濃度が異なるｐ型不純物は、別々にイオン注入されてもよい。例えば、図１４に示すように、フォトレジスト５８を用いて、ダイオード領域２０にボロンなどのｐ型不純物を選択的に注入した後、境界領域５０にボロンなどのｐ型不純物を選択的に注入する。このとき、境界領域５０に注入されたｐ型不純物の濃度を、ダイオード領域２０に注入されたｐ型不純物の濃度よりも小さくする。続いてフォトレジスト５８などを除去した後、熱処理を行ってｐ型不純物を拡散させることにより、ｐ型アノード層２５及びｐ－型アノード層５５が形成される。
上記とは別の方法として、異なる開口率のマスクを用いて、ｐ型アノード層２５及びｐ－型アノード層５５の濃度が異なるｐ型不純物が、同時にイオン注入されてもよい。例えば、図１５に示すように、異なる開口率のマスクを用いて、境界領域５０の単位面積当たりのレジスト５８の開口率を、ダイオード領域２０の単位面積当たりのレジスト５８の開口率よりも小さくする。この場合、いずれか一方または双方のマスクをメッシュ状のマスクとして、マスクの開口率を異ならせればよい。以上により、フォトレジスト５８上からダイオード領域２０及び境界領域５０に照射されるｐ型不純物の濃度が同じであっても、境界領域５０のｐ型不純物の濃度を、ダイオード領域２０のｐ型不純物の濃度よりも小さくすることができる。続いてフォトレジスト５８などを除去した後、図１５（ｂ）に示すように熱処理を行ってｐ型不純物を拡散させることにより、ｐ型アノード層２５及びｐ－型アノード層５５が形成される。
図１３（ｂ）に図示されない終端領域３０のｐ型終端ウェル層３１及びｐ型アノード層２５のｐ型不純物は、同時にイオン注入されてもよい。この場合、ｐ型終端ウェル層３１とｐ型アノード層２５との深さ及びｐ型不純物濃度は互いに同じとなる。または、マスク処理によりｐ型終端ウェル層３１及びｐ型アノード層２５のｐ型不純物が、別々にイオン注入されることで、ｐ型終端ウェル層３１とｐ型アノード層２５との深さ及びｐ型不純物濃度を互いに異ならせてもよい。または、異なる開口率のマスクを用いて、ｐ型終端ウェル層３１及びｐ型アノード層２５のｐ型不純物が、同時にイオン注入されることで、ｐ型終端ウェル層３１とｐ型アノード層２５とのｐ型不純物濃度を互いに異ならせることも可能である。同様に、異なる開口率のマスクを用いて、ｐ型終端ウェル層３１、ｐ型ベース層１５、ｐ型アノード層２５及びｐ－型アノード層５５のｐ型不純物は、同時にイオン注入されてもよい。
次に、マスク処理及びｎ型不純物注入により、ＩＧＢＴ領域１０のｐ型ベース層１５の第１主面側にｎ＋型エミッタ層１３を選択的に形成する。注入するｎ型不純物は、例えば、砒素（Ａｓ）またはリン（Ｐ）であってもよい。また図１６（ａ）に示すように、マスク処理及びｐ型不純物注入により、ＩＧＢＴ領域１０のｐ型ベース層１５の第１主面側にｐ＋型コンタクト層１４を選択的に形成し、ダイオード領域２０のｐ型アノード層２５の第１主面側にｐ＋型コンタクト層２４を選択的に形成する。同様に、境界領域５０のｐ－型アノード層５５の第１主面側にｐ＋型コンタクト層５４を選択的に形成する。注入するｐ型不純物は、例えばボロンまたはアルミ等であってもよい。
次に、図１６（ｂ）に示すように、半導体基板の第１主面側からｐ型ベース層１５と、ｐ型アノード層２５と、ｐ－型アノード層５５とを貫通し、ｎ－型ドリフト層１に達するトレンチ８を形成する。例えば、トレンチ８は、半導体基板上にＳｉＯ２などの酸化膜を堆積させた後、マスク処理によってトレンチ８を形成する部分の酸化膜に開口を形成し、開口を形成した酸化膜をマスクとして半導体基板をエッチングすることで形成される。図１６（ｂ）では、ＩＧＢＴ領域１０、ダイオード領域２０及び境界領域５０でトレンチ８のピッチを同じにして形成しているが、ＩＧＢＴ領域１０、ダイオード領域２０及び境界領域５０で互いにトレンチ８のピッチを異ならせてもよい。トレンチ８のピッチ及び平面視におけるパターンは、マスク処理のマスクパターンにより適宜変更することができる。
次に、図１７（ａ）に示すように、酸素を含む雰囲気中で半導体基板を加熱してトレンチ８の内壁及び半導体基板の第１主面に酸化膜９を形成する。ＩＧＢＴ領域１０のトレンチ８に形成された酸化膜９がアクティブトレンチゲート１１のゲートトレンチ絶縁膜１１ｂ及びダミートレンチゲート１２のダミートレンチ絶縁膜１２ｂである。また、ダイオード領域２０のトレンチ８に形成された酸化膜９がダイオードトレンチ絶縁膜２１ｂである。半導体基板の第１主面に形成された酸化膜９は、トレンチ８に形成された部分を除いて後の工程で除去される。
次に、図１７（ｂ）に示すように、トレンチ８内の酸化膜９に、ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）などによってｎ型またはｐ型の不純物をドープしたポリシリコンを堆積させて、ゲートトレンチ電極１１ａ、ダミートレンチ電極１２ａ及びダイオードトレンチ電極２１ａを形成する。
次に、図１８（ａ）に示すように、ＩＧＢＴ領域１０のアクティブトレンチゲート１１のゲートトレンチ電極１１ａ上に層間絶縁膜４を形成する。層間絶縁膜４は、例えば、ＳｉＯ２であってもよい。堆積させた層間絶縁膜４となる絶縁膜へのコンタクトホールの形成と、半導体基板の第１主面に形成されている酸化膜９の除去とをマスク処理によって行うことで、図１８（ａ）の層間絶縁膜４などを形成する。層間絶縁膜４のコンタクトホールは、ｎ＋型エミッタ層１３上、ｐ＋型コンタクト層１４上、ｐ＋型コンタクト層２４上、ダミートレンチ電極１２ａ上及びダイオードトレンチ電極２１ａ上に形成される。
次に、図１８（ｂ）に示すように、半導体基板の第１主面及び層間絶縁膜４上にバリアメタル５を形成し、さらにバリアメタル５の上にエミッタ電極６を形成する。バリアメタル５は、窒化チタンをＰＤＶ（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）やＣＶＤによって成膜することで形成される。
エミッタ電極６は、例えば、スパッタリングや蒸着などのＰＶＤによってアルミシリコン合金（Ａｌ－Ｓｉ系合金）をバリアメタル５の上に堆積させて形成されてもよい。また、形成したアルミシリコン合金の上に、無電解めっきや電解めっきでニッケル合金（Ｎｉ合金）をさらに形成してエミッタ電極６としてもよい。エミッタ電極６をめっきで形成すると、エミッタ電極６として厚い金属膜を容易に形成することができるので、エミッタ電極６の熱容量を増加させて耐熱性を向上させることができる。なお、ＰＶＤでアルミシリコン合金からなるエミッタ電極６を形成した後に、めっき処理でニッケル合金をさらに形成する場合、ニッケル合金を形成するためのめっき処理は半導体基板の第２主面側の加工を行った後に実施されてもよい。
次に、図１９（ａ）に示すように半導体基板の第２主面側を研削し、半導体基板を設計した所定の厚さに薄板化する。研削後の半導体基板の厚さは、例えば、８０μｍ～２００μｍであってもよい。
次に、図１９（ｂ）に示すように、半導体基板の第２主面側からｎ型不純物を注入しｎ型バッファ層３を形成する。さらに、半導体基板の第２主面側からｐ型不純物を注入しｐ型コレクタ層１６を形成する。ｎ型バッファ層３はＩＧＢＴ領域１０、ダイオード領域２０、終端領域３０及び境界領域５０などに形成されてもよく、ＩＧＢＴ領域１０またはダイオード領域２０のみに形成されてもよい。ｎ型バッファ層３は、例えば、リン（Ｐ）イオンを注入して形成されてもよいし、プロトン（Ｈ＋）を注入して形成されてもよいし、プロトン及びリンの両方を注入して形成されてもよい。プロトンは比較的低い加速エネルギーで半導体基板の第２主面から深い位置にまで注入することができる。また、加速エネルギーを変えることでプロトンを注入する深さを比較的容易に変更することができる。このため、ｎ型バッファ層３をプロトンで形成する際に、加速エネルギーを変更しながら複数回注入すると、リンで形成するよりも半導体基板の厚さ方向において厚いｎ型バッファ層３を形成することができる。
また、リンはプロトンと比較して、ｎ型不純物としての活性化率を高くすることができるので、リンでｎ型バッファ層３を形成すれば、薄板化された半導体基板でも空乏層のパンチスルーを抑制することができる。半導体基板をより一層薄板化するには、プロトン及びリンの両方を注入してｎ型バッファ層３を形成するのが好ましく、この際には、プロトンはリンよりも第２主面から深い位置に注入される。
ｐ型コレクタ層１６は、例えば、ボロン（Ｂ）を注入して形成されてもよい。ｐ型コレクタ層１６は、境界領域５０にも形成され、境界領域５０のｐ型コレクタ層１６がｐ型コレクタ層５６となる。ｐ型コレクタ層１６は、終端領域３０にも形成され、終端領域３０のｐ型コレクタ層１６がｐ型終端コレクタ層１６ａとなる。半導体基板の第２主面側からイオン注入した後に、第２主面にレーザーを照射してレーザーアニールすることで、注入したボロンが活性化しｐ型コレクタ層１６が形成される。この際、半導体基板の第２主面から比較的浅い位置に注入されたリンも同時に活性化される。一方、プロトンは３８０℃～４２０℃といった比較的低いアニール温度で活性化されるので、プロトンを注入した後はプロトンの活性化のための工程以外で、半導体基板全体が３８０℃～４２０℃より高い温度にならないように留意する必要がある。レーザーアニールは、半導体基板の第２主面近傍のみを高温にできるため、プロトンを注入した後であってもｎ型不純物やｐ型不純物の活性化に用いることができる。
次に、図２０（ａ）に示すように、ダイオード領域２０の第２主面側にｎ＋型カソード層２６を選択的に形成する。ダイオード領域２０の第２主面側の部分のうち、ｎ＋型カソード層２６が形成されなかったｐ型コレクタ層１６は、ｐ＋型キャリア排出層２７となる。
ｎ＋型カソード層２６は、例えば、リン（Ｐ）を注入して形成されてもよい。ｎ＋型カソード層２６を形成するためのｎ型不純物の注入量は、ｐ型コレクタ層１６を形成するためのｐ型不純物の注入量より多い。図２０（ａ）では、第２主面からのｐ型コレクタ層１６とｎ＋型カソード層２６との深さを同じに示しているが、ｎ＋型カソード層２６の深さはｐ型コレクタ層１６の深さ以上である。ｎ＋型カソード層２６が形成される領域では、ｐ型不純物が注入された領域にｎ型不純物を注入して最終的にｎ型にする必要があるので、ｎ＋型カソード層２６が形成される領域の全てで注入されたｐ型不純物の濃度よりもｎ型不純物の濃度が高い。
次に、図２０（ｂ）に示すように、半導体基板の第２主面上にコレクタ電極７を形成する。コレクタ電極７は、第２主面のＩＧＢＴ領域１０、ダイオード領域２０、終端領域３０及び境界領域５０などの全面に亘って形成される。また、コレクタ電極７は、半導体基板であるｎ型ウエハの第２主面の全面に亘って形成されてもよい。コレクタ電極７は、スパッタリングや蒸着などのＰＶＤによって、アルミシリコン合金（Ａｉ－Ｓｉ系合金）やチタン（Ｔｉ）などを堆積させて形成されてもよく、アルミシリコン合金、チタン、ニッケルまたは金など複数の金属を積層させて形成されてもよい。また、ＰＶＤで形成した金属膜上に、無電解めっきや電解めっきで金属膜をさらに形成することによって、コレクタ電極７は形成されてもよい。
以上のような工程により半導体装置１００，１０１は作製される。複数の半導体装置１００，１０１は、１枚のｎ型ウエハなどの半導体基板にマトリクス状に一体化された状態で作製される。このため、半導体装置１００，１０１はレーザーダイシングやブレードダイシングにより個々に切り分けられる。
＜実施の形態１のまとめ＞
以上のような本実施の形態１では、ダイオード領域２０の第２主面側にｐ＋型キャリア排出層２７が設けられている。ダイオードの順方向動作時に、第１主面側のｐ型アノード層２５から注入されたホールは、第２主面側のコレクタ電極７から排出される。この際、ｎ＋型カソード層２６は、ホールに対してポテンシャルバリアとなるが、ｐ＋型キャリア排出層２７はｐ型を有するため、ホールの排出がより効率的に行われ、ｎ－型ドリフト層１内のホール蓄積量を抑えることができる。このため、リカバリー動作時にリカバリー損失を低減することができる。
ここで、ダイオード領域２０とＩＧＢＴ領域１０との間に、境界領域５０がない構造では、ダイオードの順方向動作時に、ＩＧＢＴのｐ型ベース層１５からダイオード領域２０にホールが流入するため、リカバリー動作時のリカバリー損失を効果的に低減することが難しい。これに対して本実施の形態１では、ダイオード領域２０とＩＧＢＴ領域１０との間に境界領域５０が設けられ、境界領域５０の第１表面側には、ダイオード領域２０のｐ型アノード層２５よりもｐ型不純物の濃度が低いｐ－型アノード層５５が設けられている。このため、境界領域５０でのホール注入が少なく、ダイオード領域２０へのホールの流入も抑えられるため、リカバリー損失を効果的に低減すること可能になる。
＜実施の形態２＞
図２１は、本実施の形態２に係る半導体装置のＩＧＢＴ領域１０とダイオード領域２０との間の境界領域５０の構成を示す平面図であり、具体的には図９に対応する平面図である。
ここで実施の形態１の図９の構成では、境界領域５０のｐ＋コンタクト層５４及びｐ－型アノード層５５の面積と、ダイオード領域２０のｐ＋コンタクト層２４及びｐ型アノード層２５の面積とはそれぞれ実質的に同じであった。このため、実施の形態１では、境界領域５０におけるエミッタ電極６が半導体基板に接している面積を基準としたｐ＋コンタクト層５４の占有面積比率が、ダイオード領域２０におけるエミッタ電極６が半導体基板に接している面積を基準としたｐ＋コンタクト層２４の占有面積比率と実質的に同じであった。
これに対して本実施の形態２の図２１の構成では、境界領域５０のｐ＋コンタクト層５４の面積は、ダイオード領域２０のｐ＋コンタクト層２４の面積よりも小さくなっている。そして、境界領域５０には、ｐ－型アノード層５５の代わりに、ｐ－型アノード層５５よりもｐ型不純物の濃度が高く、かつ、平面視での面積が大きいｐ型アノード層５５ａが設けられている。ｐ型アノード層５５ａのｐ型不純物の濃度は、例えばｐ型アノード層２５のｐ型不純物の濃度と同程度である。以上の結果、本実施の形態２では、境界領域５０におけるエミッタ電極６が半導体基板に接している面積を基準としたｐ＋コンタクト層５４の占有面積比率が、ダイオード領域２０におけるエミッタ電極６が半導体基板に接している面積を基準としたｐ＋コンタクト層２４の占有面積比率よりも小さくなっている。ただし、本実施の形態２に係る境界領域５０は、ｐ＋コンタクト層５４とｐ型アノード層５５ａとを含む構成に限ったものではなく、実施の形態１と同様に、ｐ＋コンタクト層５４とｐ－型アノード層５５とを含む構成であってもよい。なお、それ以外の構成については、実施の形態１の構成と同様である。
＜実施の形態２のまとめ＞
ダイオードの順方向動作時には、ダイオード領域２０の第１主面側のｐ＋コンタクト層２４は、電子に対してポテンシャルバリアとなる。そして、エミッタ電極６が半導体基板に接している面積を基準としたｐ＋コンタクト層２４の占有面積比率が大きいほど、電子の蓄積が多くなり、リカバリー損失が大きくなる。本実施の形態２では、ダイオード領域２０とＩＧＢＴ領域１０との間に境界領域５０が設けられ、境界領域５０におけるエミッタ電極６が半導体基板に接している面積を基準としたｐ＋コンタクト層５４の占有面積比率が比較的小さい。このため、境界領域５０での電子注入が少なくなり、ダイオード領域２０への電子の流入も抑えられるため、リカバリー損失を効果的に低減すること可能になる。
＜実施の形態３＞
図２２は、本実施の形態３に係る半導体装置のＩＧＢＴ領域１０とダイオード領域２０との間の境界領域５０の構成を示す断面図であり、具体的には図１０に対応する断面図である。本実施の形態３では、ｐ＋型キャリア排出層２７の面内方向における最大幅が１０μｍ以下である。なお、その他の構成については、実施の形態１または実施の形態２の構成と同様である。
実施の形態１で説明したように、ｐ＋型キャリア排出層２７により、ダイオードの順方向動作時に、ホールの排出がより効率的に行われるため、ｎ－型ドリフト層１内のホール蓄積量を抑えることができる。しかしながら、コレクタ電極７からの電子注入はｎ＋型カソード層２６からしか行われないため、ダイオード領域２０内で電流密度が多少不均一になる。このため、リカバリー動作時に局所的な高電流密度化に起因するインパクトイオン化電流が生じやすく、リカバリー損失の増加を招く要因となりうる。
図２３は、リカバリー中のインパクトイオン化電流によるリカバリー損失の増加の影響をシミュレーションにて検証した結果を示す図である。図２３の結果は、ダイオード領域２０の第２主面にてｐ＋型キャリア排出層２７とｎ＋型カソード層２６とが一定の距離間隔で繰り返される構造において、ｐ＋型キャリア排出層２７の幅であるＷｐと、繰り返しピッチとを振り分けてリカバリー損失を計算した結果である。繰り返しピッチは、図２３では示されていないが６μｍ～６０μｍの範囲である。縦軸は、インパクトイオン化を計算しない場合のリカバリー損失Ｅｒｒ１と、インパクトイオン化を計算した場合のリカバリー損失Ｅｒｒ２との比（＝Ｅｒｒ２／Ｅｒｒ１）である。Ｅｒｒ２／Ｅｒｒ１が大きいほど、インパクトイオン化電流によるリカバリー損失の増加が多いことを表す。
＜実施の形態３のまとめ＞
本実施の形態３では、ｐ＋型キャリア排出層２７の面内方向における最大幅、つまりＷｐが１０μｍ以下である。このような構成によれば、図２３の計算結果から、インパクトイオン化電流によるリカバリー損失への影響を抑えることができ、効果的にリカバリー損失を低減できる。
＜実施の形態４＞
本実施の形態４では、平面視において、ｐ＋型キャリア排出層２７の面積は、ｐ＋型キャリア排出層２７の面積とｎ＋型カソード層２６の面積との和の２０％以上である。なお、それ以外の構成については、実施の形態１～３の構成と同様である。
図２４は、本実施の形態４において、ｐ＋型キャリア排出層２７の面積とｎ＋型カソード層２６の面積との和を基準としたｐ＋型キャリア排出層２７の面積比率と、リカバリー損失との関係をシミュレーションで計算した結果である。ｐ＋型キャリア排出層２７の面積比率が大きいほどリカバリー損失は低く、ｐ＋型キャリア排出層２７の面積比率が２０％以上であれば、リカバリー損失の低減は飽和しており、ほぼ同等の損失低減効果を得ることができる。
＜実施の形態４のまとめ＞
本実施の形態４では、ｐ＋型キャリア排出層２７の面積は、ｐ＋型キャリア排出層２７の面積とｎ＋型カソード層２６の面積との和の２０％以上であるため、効果的にリカバリー損失を低減することができる。
＜実施の形態５＞
図２５（ａ）～図２５（ｃ）のそれぞれは、本実施の形態５に係る半導体装置のダイオード領域２０を拡大した平面図である。本実施の形態５では、平面視におけるｐ＋型キャリア排出層２７は、長辺Ｗｐ１と、当該長辺Ｗｐ１の長さの１／２以下の長さを有する短辺Ｗｐ２とを含む。なお、それ以外の構成については、実施の形態１～４の構成と同様である。
＜実施の形態５のまとめ＞
本実施の形態５では、ｐ＋型キャリア排出層２７の短辺Ｗｐ２が比較的短いため、ｐ＋型キャリア排出層２７の長辺Ｗｐ１を比較的長くすることによって、ｐ＋型キャリア排出層２７の面積比率を比較的大きくすることができる。これにより、リカバリー時のダイナミックアバランシェを抑制することと、順方向動作時のキャリア密度を抑制することとを両立できるため、リカバリー損失を効果的に低減できる。
＜実施の形態６＞
本実施の形態６では、ダイオード領域２０におけるエミッタ電極６が半導体基板に接している面積を基準としたｐ＋型コンタクト層２４の占有面積比率が０．８以下である。なお、それ以外の構成については、実施の形態１～５の構成と同様である。図２６は、本実施の形態５において、ダイオード領域２０におけるエミッタ電極６が半導体基板に接している面積を基準としたｐ＋型コンタクト層２４の占有面積比率と、リカバリー損失（Ｅｒｒ）との関係をシミュレーションで計算した結果である。ｐ＋型コンタクト層２４の占有面積比率が大きいほどリカバリー損失は大きく、ｐ＋型コンタクト層２４の占有面積比率が０．８（８０％）を超えると、リカバリー損失は急激に増加することが分かる。
＜実施の形態６のまとめ＞
上述したように、ダイオードの順方向動作時に、ダイオード領域２０の第１主面側のｐ＋型コンタクト層２４は、電子に対してポテンシャルバリアとなる。このため、エミッタ電極６が半導体基板に接している面積に対するｐ＋型コンタクト層２４の面積が大きいほど、電子の蓄積が多くなり、リカバリー損失が大きくなる。本実施の形態６では、ダイオード領域２０のｐ＋型コンタクト層２４の面積比率が０．８以下であるため、ダイオード領域２０でのキャリア蓄積を抑制することが可能となり、リカバリー損失を効果的に低減することができる。
＜実施の形態７＞
図２７は、本実施の形態７に係る半導体装置のＩＧＢＴ領域１０とダイオード領域２０との間の境界領域５０の構成を示す平面図であり、具体的には図９に対応する平面図である。本実施の形態７に係る半導体基板は、第２キャリア排出層であるｎ＋型キャリア排出層２８をさらに含んでいる。このｎ＋型キャリア排出層２８は、ダイオード領域２０の第１主面側にｐ型アノード層２５及びｐ＋型コンタクト層２４の少なくともいずれかと面内方向で隣接して設けられている。図２７の例では、ｎ＋型キャリア排出層２８は、ｐ型アノード層２５及びｐ＋型コンタクト層２４に囲まれている。
＜実施の形態７のまとめ＞
ダイオードの順方向動作時に、半導体基板の第１主面側のｎ＋型キャリア排出層２８は、電子に対してポテンシャルバリアとならないので、第２主面側のｎ＋型カソード層２６から注入された電子が、ｎ＋型キャリア排出層２８を通して効率的に排出される。このため、順方向動作時にダイオード領域２０における電子の蓄積が少なくなり、リカバリー損失を効果的に低減することが可能になる。
なお、各実施の形態及び各変形例を自由に組み合わせたり、各実施の形態及び各変形例を適宜、変形、省略したりすることが可能である。
６ エミッタ電極、７ コレクタ電極、１０ ＩＧＢＴ領域、２０ ダイオード領域、２４，５４ ｐ＋型コンタクト層、２５ ｐ型アノード層、２６ ｎ＋型カソード層、２７ ｐ＋型キャリア排出層、２８ ｎ＋型キャリア排出層、５０ 境界領域、５５ ｐ－型アノード層、５６ ｐ型コレクタ層。

Claims (7)

  1. 第１主面と、前記第１主面と逆側である第２主面とを有し、ＩＧＢＴ領域と、ダイオード領域と、前記ＩＧＢＴ領域及び前記ダイオード領域の間の境界領域とが面内方向に沿って設けられた、第１導電型の半導体基板と、
    前記半導体基板の前記第１主面上に設けられたエミッタ電極と、
    前記半導体基板の前記第２主面上に設けられたコレクタ電極と
    を備え、
    前記半導体基板は、
    前記ダイオード領域の前記第１主面側に設けられた、第２導電型の第１アノード層、及び、前記第１アノード層よりも第２導電型の不純物濃度が高い第２導電型の第１コンタクト層と、
    前記ダイオード領域の前記第２主面側に設けられた第１導電型のカソード層と、
    前記ダイオード領域の前記第２主面側に前記カソード層と前記面内方向で隣接して設けられた第２導電型の第１キャリア排出層と、
    前記境界領域の前記第１主面側に設けられた、第２導電型の第２アノード層、及び、前記第２アノード層よりも第２導電型の不純物濃度が高い第２導電型の第２コンタクト層と、
    前記境界領域の前記第２主面側に設けられた第２導電型のコレクタ層と
    を含み、
    前記第２アノード層の第２導電型の不純物濃度が、前記第１アノード層の第２導電型の不純物濃度よりも低い、半導体装置。
  2. 請求項１に記載の半導体装置であって、
    前記第１キャリア排出層の最大幅が１０μｍ以下である、半導体装置。
  3. 請求項１または請求項２に記載の半導体装置であって、
    平面視において、前記第１キャリア排出層の面積は、前記第１キャリア排出層の面積と前記カソード層の面積との和の２０％以上である、半導体装置。
  4. 請求項１から請求項３のうちのいずれか１項に記載の半導体装置であって、
    平面視における前記第１キャリア排出層は、長辺と、当該長辺の長さの１／２以下の長さを有する短辺とを含む、半導体装置。
  5. 請求項１から請求項４のうちのいずれか１項に記載の半導体装置であって、
    前記ダイオード領域における前記エミッタ電極が前記半導体基板に接している面積を基準とした前記第１コンタクト層の占有面積比率が０．８以下である、半導体装置。
  6. 請求項１から請求項５のうちのいずれか１項に記載の半導体装置であって、
    前記半導体基板は、
    前記ダイオード領域の前記第１主面側に前記第１アノード層及び前記第１コンタクト層の少なくともいずれかと前記面内方向で隣接して設けられた、第１導電型の第２キャリア排出層をさらに含む、半導体装置。
  7. 請求項１から請求項６のうちのいずれか１項に記載の半導体装置であって、
    前記境界領域における前記エミッタ電極が前記半導体基板に接している面積を基準とした前記第２コンタクト層の占有面積比率が、前記ダイオード領域における前記エミッタ電極が前記半導体基板に接している面積を基準とした前記第１コンタクト層の占有面積比率よりも小さい、半導体装置。
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