JP2013115931A - スイッチング素子の駆動回路 - Google Patents

Abstract

【課題】チューナ回路などのノイズの影響を受けやすい回路との通信端子を不要としながら、高効率で且つ低ノイズ化を実現できるようにしたスイッチング素子駆動回路を提供する。
【解決手段】スイッチング電源回路１の内部情報（電源電圧ＶＢの入力電圧情報）、負荷電流情報（スイッチング部ＳＷに流れ込む通電電流情報）、スイッチング部ＳＷの温度情報）を取得し、この内部情報に応じてスイッチング部ＳＷの駆動信号のスルーレートを制御する。
【選択図】図２

Description

本発明は、スイッチング素子の駆動回路に関する。

この種のスイッチング素子の駆動回路は、例えばパワーＭＯＳトランジスタを用いて構成されている。この場合、スイッチング損失はパワーＭＯＳトランジスタをターンオンまたはターンオフすることにより生じる。したがってパワーＭＯＳトランジスタを駆動する駆動回路の出力電圧のスルーレートを高くすることでスイッチング損失を低減できる。

他方、パワーＭＯＳトランジスタをターンオンまたはターンオフするとスパイク電圧やスパイク電流を生じ、これらのスパイク電圧やスパイク電流に起因したスイッチングノイズを生じる。

このスイッチングノイズを低減するためには、駆動回路の出力電圧のスルーレートを低くすると良い。したがって、駆動回路の出力電圧のスルーレートは、スイッチング損失およびスイッチングノイズの発生状況を勘案し、トレードオフで設定されるべきものであり、用途や仕様等に応じてスルーレートを最適化すると良い。

スイッチング損失の低減を図ることで高効率とし、且つ、低ノイズ化することを目的として特許文献１記載の技術が提供されている。この特許文献１では、スルーレートの異なる２つの駆動回路を備え、ノイズの影響を受けやすいチューナ回路の稼働状態に応じて駆動回路を切換えることにより、高効率で且つノイズ低減の両立化が図られている。

特開２００６−１２９５９３号公報

しかしながら、特許文献１記載の技術を適用すると、例えばチューナ回路の稼働状態を受信するための外部端子を必要とするので小型化が困難になるという問題を生じている。
また、例えばチューナ回路が非動作状態であってもスイッチング電源回路の入力電圧、負荷電流、あるいは温度が上昇したときにスイッチングノイズが増大し、他機器に与えるノイズが問題となる場合がある。このように、スイッチング損失の低減化、低スイッチングノイズの低減化が要望されている。

本発明の目的は、チューナ回路などのノイズの影響を受けやすい回路との通信端子を不要としながら、高効率で且つ低ノイズ化できるようにしたスイッチング素子の駆動回路を提供することにある。

請求項１記載の発明によれば、スルーレート制御部は、入力電圧、負荷電流、スイッチング素子の温度のうち少なくとも１以上の要素に応じて駆動信号のスルーレートを調整するが、駆動部はこの駆動信号に応じてスイッチング素子を駆動する。入力電圧、負荷電流、スイッチング素子の温度の何れかが変化すると、スイッチング損失または／およびスイッチングノイズが変化するが、これらの入力電圧、負荷電流、温度の少なくとも１以上の要素に応じて駆動信号のスルーレートを調整するため、所望のスイッチング損失、スイッチングノイズを満たして構成できるようになる。しかも、従来技術のようにノイズの影響を受けやすい回路との通信端子が不要となる。

請求項２記載の発明によれば、スルーレート制御部は、駆動信号の立上り時間と立下り時間とで独立してスルーレートを調整するため、スイッチング素子特性に依存して変化するターンオン損失、ターンオフ損失を独立して調整できる。

請求項３記載の発明によれば、駆動部は、複数並列接続された駆動素子の駆動能力を制御することによりスルーレートを調整するため、スイッチング素子のオン抵抗を変更することでスルーレートを容易に調整できる。

第１実施形態について示す全体の電気的構成図 ブロック構成図 ドライバ回路の構成例 入力パルス信号−駆動信号の関係を概略的に示すタイミングチャート 目的に応じたスルーレート制御の一例を示す説明図 ドライバ回路の変形例（その１） ドライバ回路の変形例（その２） 変形例を示す図１相当図（その１） 変形例を示す図１相当図（その２） 変形例を示す図１相当図（その３） 変形例を示す図１相当図（その４） 第２実施形態について示す図１相当図 図２相当図 変形例を示す図１２相当図（その１） 変形例を示す図１２相当図（その２） 変形例を示す図１２相当図（その３）

（第１実施形態）
以下、本発明の第１実施形態について、図１ないし図１１を参照しながら説明する。図１（ａ）はスイッチング電源回路の電気的構成を示しており、図１（ｂ）はスイッチング部を構成するトランジスタの一例を示している。

図１（ａ）に示すように、電源電圧（入力電圧）ＶＢの供給端子とグランドＧＮＤとの間には、スイッチング部ＳＷおよび逆方向のダイオードＤ１が直列接続されている。このダイオードＤ１のカソードとスイッチング部ＳＷの共通接続ノードＮ１はインダクタＬ１およびコンデンサＣ１による直列接続回路を介して出力端子ＯＵＴに接続されている。

スイッチング部ＳＷは、Ｎチャネル型のパワーＭＯＳＦＥＴを用いて構成され、このスイッチング部ＳＷの制御端子にはドライバ回路ＤＲＶから駆動信号が与えられている。このドライバ回路ＤＲＶは、外部からＰＷＭ信号（パルス信号）およびスルーレート制御ロジックＳＣＬＧからｎビットのスルーレート制御信号が与えられることに応じてスイッチング部ＳＷに駆動信号を出力する。

他方、電源電圧ＶＢの供給端子からスイッチング部ＳＷに通電する通電経路には電流検出用抵抗Ｒ１が接続されている。計測アンプＡＭＰ１はこの電流検出用抵抗Ｒ１の端子電圧を検出し、当該検出端子電圧をピークホールド回路ＰＨに出力する。

ピークホールド回路ＰＨは、電流検出用抵抗Ｒ１の端子電圧のピーク値に対応した電圧値をホールドするもので、この出力電圧はコンパレータＣＭＰ１およびＣＭＰ２に与えられている。コンパレータＣＭＰ１はピークホールド電圧を参照電圧Ｖref1と比較し、コンパレータＣＭＰ２はピークホールド電圧を参照電圧Ｖref2（＜Ｖref1）と比較し、これらの比較結果をスルーレート制御ロジックＳＣＬＧに出力する。

コンパレータＣＭＰ１およびＣＭＰ２は、ピークホールド回路ＰＨのピークホールド電圧Ｖが所定の電圧範囲（Ｖref2＜Ｖ＜Ｖref1）であるか否かを判定し、この判定結果をスルーレート制御ロジックＳＣＬＧに出力する。これにより、スルーレート制御ロジックＳＣＬＧにはスイッチング部ＳＷに流れ込む電流情報が与えられる。

また、電源電圧ＶＢは、抵抗Ｒ２，Ｒ３，Ｒ４を直列接続した分圧回路に与えられており、この分圧回路の各分圧電圧Ｖ１（Ｒ２およびＲ３の共通接続ノードの電圧）、分圧電圧Ｖ２（Ｒ３およびＲ４の共通接続ノードの電圧）は、それぞれコンパレータＣＭＰ３、ＣＭＰ４に与えられている。

コンパレータＣＭＰ３は、分圧電圧Ｖ１を参照電圧Ｖref3と比較し、コンパレータＣＭＰ４は、分圧電圧Ｖ２を参照電圧Ｖref4（＜Ｖref3）と比較する。コンパレータＣＭＰ３、ＣＭＰ４はそれぞれの比較結果をスルーレート制御ロジックＳＣＬＧに出力する。

コンパレータＣＭＰ３およびＣＭＰ４は、電源電圧ＶＢが所定の電圧範囲であるか否かを判定し、この判定結果をスルーレート制御ロジックＳＣＬＧに出力する。これにより、スルーレート制御ロジックＳＣＬＧには電源電圧（入力電圧）ＶＢの情報が与えられる。

また、抵抗Ｒ５およびサーミスタＮＴＣの直列回路に与えられている電源電圧は、入力電圧ＶＢ、負荷電流、温度に依存しない一定の電源電圧である。サーミスタＮＴＣは、スイッチング部ＳＷに隣接して配置され、スイッチング部ＳＷの温度を測定する。このサーミスタＮＴＣは、温度上昇と共に抵抗値が減少する負温度係数（Negative Temperature Coefficient）特性を有する。

コンパレータＣＭＰ５は、抵抗Ｒ５およびサーミスタＮＴＣの直列回路の分圧電圧を参照電圧Ｖref5と比較し、コンパレータＣＭＰ６は分圧電圧を参照電圧Ｖref6（＜Ｖref5）と比較する。コンパレータＣＭＰ５およびＣＭＰ６は、それぞれの比較結果をスルーレート制御ロジックＳＣＬＧに出力する。

サーミスタＮＴＣの端子電圧は、スイッチング部ＳＷの温度に依存して変動する。コンパレータＣＭＰ５およびＣＭＰ６は、スイッチング部ＳＷの温度変化に応じて変動する分圧電圧が所定の電圧範囲であるか否かを判定し、この判定結果をスルーレート制御ロジックＳＣＬＧに出力する。これにより、スルーレート制御ロジックＳＣＬＧにはスイッチング部ＳＷの温度情報が与えられる。このような形態によってスイッチング電源回路１が構成されている。

図２は、この特徴部分の構成についてブロック図により示している。
この図２に示すスルーレート制御回路ＳＣＬＣは、前述のスルーレート制御ロジックＳＣＬＧを主として構成され、負荷電流情報（図１では抵抗Ｒ１からスイッチング部ＳＷに流れ込む通電電流に応じた情報に対応）、入力電圧情報（図１では電源電圧ＶＢに応じた情報に対応）、温度情報（図１ではサーミスタＮＴＣの検出電圧に応じた情報に対応）を入力し、これらの情報に応じてドライバ回路ＤＲＶにｎビットのスルーレート制御信号を出力する。そして、ドライバ回路ＤＲＶは、このスルーレート制御信号、およびＰＷＭ信号（パルス信号）に応じて駆動信号を生成し、スイッチング部ＳＷに出力する。

図３は、ドライバ回路の電気的構成例を示している。
この図３に示すように、ドライバ回路ＤＲＶは、電源電圧ＶＢ−グランドＧＮＤの供給端子間に、上アーム側に複数のスイッチング素子Ｍ１〜Ｍ３（例えばＰチャネル型のパワーＭＯＳＦＥＴ）を並列接続して構成されると共に、下アーム側に複数のスイッチング素子Ｍ４〜Ｍ６（例えばＮチャネル型のパワーＭＯＳＦＥＴ）を並列接続して構成されている。

図３には、上アーム側、下アーム側にそれぞれ３個のスイッチング素子を構成した例を示しているが、３個である必要はなく、１又は２個、または４個以上のスイッチング素子を並列接続しても良い。以下の実施形態の説明では、スイッチング素子Ｍ１〜Ｍ３をＰチャネル型のパワーＭＯＳＦＥＴ，スイッチング素子Ｍ４〜Ｍ６をＮチャネル型のパワーＭＯＳＦＥＴを用いて構成した例について説明する。

ドライバ回路ＤＲＶは、その上アーム側の複数のスイッチング素子Ｍ１〜Ｍ３の制御端子（パワーＭＯＳＦＥＴのゲート）に、当該スイッチング素子Ｍ１〜Ｍ３の駆動回路ＤＲ１を接続して構成されている。駆動回路ＤＲ１は、各種ゲート（ＮＯＴゲートＧａ，ＡＮＤゲートＧ１ａ〜Ｇ３ａ，ＮＯＴゲートＧ１ｂ〜Ｇ３ｂ）を図示形態で接続して構成され、セレクト信号ＳＥＬ［０］，ＳＥＬ［１］，および，貫通電流防止回路ＰＴを通じて与えられる信号に応じてスイッチング素子Ｍ１〜Ｍ３を駆動する。

また、ドライバ回路ＤＲＶは、その下アーム側の複数のスイッチング素子Ｍ４〜Ｍ６の制御端子（パワーＭＯＳＦＥＴのゲート）に、当該スイッチング素子Ｍ４〜Ｍ６の駆動回路ＤＲ２を接続して構成されている。駆動回路ＤＲ２は、各種ゲート（ＡＮＤゲートＧ４ａ，ＮＡＮＤゲートＧ５ａ〜Ｇ６ａ，ＮＯＴゲートＧ４ｂ〜Ｇ６ｂ，Ｇ４ｃ）を図示形態で接続して構成され、セレクト信号ＳＥＬ［２］，ＳＥＬ［３］，および，貫通電流防止回路ＰＴを通じて与えられる信号に応じてスイッチング素子Ｍ４〜Ｍ６を駆動する。

貫通電流防止回路ＰＴは、上アーム用と下アーム用の回路に分けて構成され、下アーム用はＯＲゲートＧ７ａ，Ｇ７ｂ，および，ＮＯＴゲートＧ７ｃを組合せたＮＯＲ回路を用いて構成され、上アーム用はＡＮＤゲートＧ８ａおよびＧ８ｂを組み合わせたＡＮＤ回路を用いて構成されている。

下アーム用の貫通電流防止回路（Ｇ７ａ，Ｇ７ｂ，Ｇ７ｃ）は、その入力がスイッチング素子Ｍ４〜Ｍ６の制御端子（パワーＭＯＳＦＥＴのゲート）に接続され、スイッチング素子Ｍ４〜Ｍ６の全ての制御端子が「Ｌ」レベルとなっていることを条件として、駆動回路ＤＲ１のＡＮＤゲートＧ１ａに「Ｈ」レベルを出力する。

したがって、貫通電流防止回路（Ｇ７ａ，Ｇ７ｂ，Ｇ７ｃ）は、スイッチング素子Ｍ４〜Ｍ６の制御端子にオフ駆動制御信号「Ｌ」が与えられている間、駆動回路ＤＲ１の動作を有効化し、この有効化期間に駆動回路ＤＲ１がスイッチング素子Ｍ１〜Ｍ３の制御端子に「Ｌ」レベルを印加することに応じて当該スイッチング素子Ｍ１〜Ｍ３をオン動作させることができる。

逆に、スイッチング素子Ｍ４〜Ｍ６の何れかの制御端子が「Ｈ」レベルとなっている間、駆動回路ＤＲ１のＡＮＤゲートＧ１ａには「Ｌ」レベルが入力されるため、駆動回路ＤＲ１の動作が無効化され、スイッチング素子Ｍ４〜Ｍ６のうち何れかがオンしていると、駆動回路ＤＲ１は出力を「Ｈ」レベルに保持することで、スイッチング素子Ｍ１〜Ｍ３をオフ状態に保持する。これにより貫通電流を防止できる。

上アーム用の貫通電流防止回路（Ｇ８ａ，Ｇ８ｂ）は、その入力がスイッチング素子Ｍ１〜Ｍ３の制御端子（パワーＭＯＳＦＥＴのゲート）に接続されるため、当該制御端子が全て「Ｈ」レベルになることを条件としてＡＮＤゲートＧ４ａに「Ｈ」レベルを出力する。したがって、貫通電流防止回路（Ｇ８ａ，Ｇ８ｂ）は、スイッチング素子Ｍ１〜Ｍ３の制御端子にオフ駆動制御信号「Ｈ」が与えられている間、駆動回路ＤＲ２を有効化し、この有効化期間に駆動回路ＤＲ２がスイッチング素子Ｍ４〜Ｍ６の制御端子に「Ｈ」レベルを印加することに応じて当該スイッチング素子Ｍ４〜Ｍ６をオン動作させることができる。

逆に、スイッチング素子Ｍ１〜Ｍ３の制御端子の何れかが「Ｌ」レベルとなるときには、ＡＮＤゲートＧ４ａには「Ｌ」レベルが入力されるため駆動回路ＤＲ２の動作が無効化され、スイッチング素子Ｍ１〜Ｍ３のうち何れかがオンしていると、駆動回路ＤＲ２は出力を「Ｌ」レベルに保持することでスイッチング素子Ｍ４〜Ｍ６をオフ状態に保持できる。これにより貫通電流を防止できる。

以下、スルーレートの調整方法について説明する。以下の例では、セレクト信号ＳＥＬ［０］とＳＥＬ［３］が同一信号であると共に、セレクト信号ＳＥＬ［１］とＳＥＬ［２］が同一信号である例を示す。

セレクト信号ＳＥＬ［０］は、ＡＮＤゲートＧ２ａに入力されており、セレクト信号ＳＥＬ［１］は、ＡＮＤゲートＧ３ａに入力されている。セレクト信号ＳＥＬ［２］は、ＮＡＮＤゲートＧ６ａに入力されており、セレクト信号ＳＥＬ［３］は、ＮＡＮＤゲートＧ５ａに入力されている。

例えば、セレクト信号ＳＥＬ［０］が「Ｈ」レベルのときにはＡＮＤゲートＧ２ａ，ＮＯＴゲートＧ２ｂが有効化され、駆動回路ＤＲ１がスイッチング素子Ｍ２を駆動できる。同時に、セレクト信号ＳＥＬ［３］が「Ｈ」レベルのときには、ＮＡＮＤゲートＧ５ａ、ＮＯＴゲートＧ５ｂが有効化されるため、駆動回路ＤＲ２がスイッチング素子Ｍ５を駆動できる。

同様に、セレクト信号ＳＥＬ［１］が「Ｈ」レベルのときには、ＡＮＤゲートＧ３ａ，ＮＯＴゲートＧ３ｂが有効化され、駆動回路ＤＲ１がスイッチング素子Ｍ３を駆動できる。同時に、セレクト信号ＳＥＬ［２］が「Ｈ」レベルのときには、ＮＡＮＤゲートＧ６ａ，ＮＯＴゲートＧ６ｂが有効化されるため、駆動回路ＤＲ２がスイッチング素子Ｍ６を駆動できる。

逆に、セレクト信号ＳＥＬ［０］が「Ｌ」レベルのときには、ＮＯＴゲートＧ２ｂは強制的に「Ｈ」レベルを出力するため、スイッチング素子Ｍ２はオフ状態に保持される。同時にセレクト信号ＳＥＬ［３］が「Ｌ」レベルのときには、ＮＯＴゲートＧ５ｂは強制的に「Ｌ」レベルを出力するため、スイッチング素子Ｍ５はオフ状態に保持される。

また、セレクト信号ＳＥＬ［１］が「Ｌ」レベルのときには、ＮＯＴゲートＧ３ｂは強制的に「Ｈ」レベルを出力するため、スイッチング素子Ｍ３はオフ状態に保持される。同時にセレクト信号ＳＥＬ［２］が「Ｌ」レベルのときには、ＮＯＴゲートＧ６ｂは強制的に「Ｌ」レベルを出力するため、スイッチング素子Ｍ６はオフ状態に保持される。この例では、セレクト信号ＳＥＬ［０］とＳＥＬ［３］が同一信号であると共に、セレクト信号ＳＥＬ［１］とＳＥＬ［２］が同一信号である例を示したが、これらは互いに異なっていても良い。

仮に、セレクト信号ＳＥＬ［０］〜ＳＥＬ［３］が共に「Ｈ」レベルで与えられている場合について動作を説明する。
ＰＷＭ信号が「Ｈ」レベルになると、スイッチング素子Ｍ１〜Ｍ３の制御端子は「Ｈ」レベルとなる。するとスイッチング素子Ｍ１〜Ｍ３は全てオフする。スイッチング素子Ｍ１〜Ｍ３の制御端子が全て「Ｈ」レベルになると、ＡＮＤゲートＧ４ａには貫通電流防止回路ＰＴから「Ｈ」レベルが与えられる。すると、駆動回路ＤＲ２による駆動動作は有効化される。ＰＷＭ信号による「Ｈ」レベルがＡＮＤゲートＧ４ａに与えられるため、スイッチング素子Ｍ４〜Ｍ６の制御端子が全て「Ｈ」レベルとなる。したがって、スイッチング素子Ｍ１〜Ｍ３はオフし、スイッチング素子Ｍ４〜Ｍ６はオンする。

この後、ＰＷＭ信号が「Ｌ」レベルになると、駆動回路ＤＲ２はスイッチング素子Ｍ４〜Ｍ６の制御端子を「Ｌ」レベルにする。すると、スイッチング素子Ｍ４〜Ｍ６は全てオフする。スイッチング素子Ｍ４〜Ｍ６の制御端子が全て「Ｌ」レベルとなると、貫通電流防止回路ＰＴはＡＮＤゲートＧ１ａに「Ｈ」レベルを出力する。すると駆動回路ＤＲ１が有効化される。

なお、スイッチング素子Ｍ４〜Ｍ６の何れかの制御端子が「Ｈ」レベルとなっている間は、たとえＰＷＭ信号が「Ｌ」レベルになったとしても、貫通電流防止回路ＰＴはＡＮＤゲートＧ１ａに「Ｌ」レベルを出力するため、駆動回路ＤＲ１を無効化でき、スイッチング素子Ｍ１〜Ｍ３がオフ状態に保持されることになる。これにより、貫通電流を防止できる。

貫通電流防止回路ＰＴがＡＮＤゲートＧ１ａに「Ｈ」レベルを出力することで駆動回路ＤＲ１が有効になると、ＰＷＭ信号の「Ｌ」レベルに応じて、駆動回路ＤＲ１がスイッチング素子Ｍ１〜Ｍ３の制御端子に「Ｌ」レベルを与える。すると、スイッチング素子Ｍ１〜Ｍ３が全てオンする。この後、ＰＷＭ信号が「Ｈ」レベルになると、スイッチング素子Ｍ１〜Ｍ３の制御端子は「Ｈ」レベルとなる。すると、スイッチング素子Ｍ１〜Ｍ３はオフする。

貫通電流防止回路ＰＴは、スイッチング素子Ｍ１〜Ｍ３の制御端子が全て「Ｈ」レベルになっていることを条件として、ＡＮＤゲートＧ４ａに「Ｈ」レベルを出力する。すると駆動回路ＤＲ２の駆動動作が有効化される。ＰＷＭ信号は「Ｈ」レベルに移行するため、ＡＮＤゲートＧ４ａは「Ｈ」レベルを出力しスイッチング素子Ｍ４〜Ｍ６の制御端子は全て「Ｈ」レベルとなる。

なお、スイッチング素子Ｍ１〜Ｍ３の何れかの制御端子が「Ｌ」レベルとなっている間は、たとえＰＷＭ信号が「Ｈ」レベルになったとしても、貫通電流防止回路ＰＴはＡＮＤゲートＧ４ａに「Ｌ」レベルを出力するため、駆動回路ＤＲ２を無効化でき、スイッチング素子Ｍ４〜Ｍ６がオフ状態に保持されることになる。これにより、貫通電流を防止できる。

セレクト信号ＳＥＬ［０］〜ＳＥＬ［３］が変化すると、オンオフ駆動するスイッチング素子Ｍ１〜Ｍ３，Ｍ４〜Ｍ６の個数が変化する。このため、上アーム側、下アーム側のスイッチング素子の実効的なサイズを変化させることで駆動能力を変化させることができる。なお、これらのスイッチング素子Ｍ１〜Ｍ３、Ｍ４〜Ｍ６の各トランジスタサイズ（ゲート長、ゲート幅）等のそれぞれの諸特性は互いに変化させても良いし同一特性のものを用いても良い。また、上アームと下アームで互いに同一特性としても良いし、互いに異なる特性としても良い。

図４は、ＰＷＭ信号の波形とドライバ回路の駆動信号波形を模式的に示している。前述したように、同時駆動するスイッチング素子Ｍ１〜Ｍ３、Ｍ４〜Ｍ６の個数はセレクト信号ＳＥＬ［０］〜ＳＥＬ［３］によって制御できるため、例えば、同時駆動する上アーム側のスイッチング素子Ｍ１〜Ｍ３を少数とするときには、合成オン抵抗が比較的高くなるため、スイッチング部ＳＷの制御端子に駆動用の電荷を注入する駆動能力が低くなり、スイッチング部ＳＷのターンオン時のスルーレートを低くできる。

逆に、同時駆動する上アームのスイッチング素子Ｍ１〜Ｍ３を多数とするときには、合成オン抵抗が比較的低くなるため、スイッチング部ＳＷの制御端子に駆動用の電流を注入する駆動能力が高くなり、スイッチング部ＳＷのターンオン時のスルーレートを高くできる。

また、同時駆動する下アームのスイッチング素子Ｍ４〜Ｍ６の個数を少数とするときには、合成オン抵抗が比較的高くなるため、スイッチング部ＳＷの制御端子から駆動用の電流を引き抜く駆動能力が低くなり、ターンオフ時のスルーレートを低くできる。逆に、同時駆動する下アームのスイッチング素子Ｍ４〜Ｍ６の個数を多数とするときには、合成オン抵抗が比較的低くなるため、スイッチング部ＳＷの制御端子から駆動用の電流を引き抜く駆動能力が高くなり、ターンオフ時のスルーレートを高くできる。

＜スイッチング損失、スイッチングノイズの説明＞
スイッチング電源回路１のスイッチング損失は、背景技術欄に説明したように、スイッチング部ＳＷを駆動するための駆動回路の出力電圧のスルーレートを高くすることにより低減できる。しかしながら、このように際限なくスルーレートを高くすると、スイッチング部ＳＷが高速にターンオンまたはターンオフするため、急激な電圧変化または電流変化に伴いサージが発生し、これらのサージがノイズ発生源となる。これらのサージは、回路構成、または、回路搭載環境の変化（例えば車載電源電圧変化）に起因して発生したり、その他、寄生インダクタ、寄生キャパシタに応じて発生したりする。

特に、スイッチング部ＳＷのターンオン時、ターンオフ時には寄生キャパシタ、寄生インダクタに応じてサージ電流、サージ電圧が発生しやすい。寄生キャパシタンスをＣ、入力電圧をＶとすると、寄生キャパシタＣの蓄積エネルギーＵは、
Ｕ＝Ｃ×Ｖ² ／ ２ …（１）
となる。また、寄生キャパシタＣに流れるサージ電流をＩとすると、
Ｉ＝Ｃ×ｄＶ／ｄｔ …（２）
となる。このことから、サージ電流Ｉは、入力電圧Ｖの微小変化ｄＶ／ｄｔに比例して大きくなることがわかる。また、寄生インダクタンスをＬ、負荷電流をＩとすると、寄生インダクタンスLの蓄積エネルギーＵは、
Ｕ ＝Ｌ×Ｉ² ／ ２ …（３）
となる。このとき、寄生インダクタで発生するサージ電圧をＶとすると、
Ｖ ＝ Ｌ×ｄＩ／ｄｔ …（４）
となる。このことからサージ電圧Ｖは負荷電流の微小変化ｄＩ／ｄｔに比例して大きくなる。例えば、パワーＭＯＳＦＥＴがターンオンまたはターンオフするときには、その寄生キャパシタや寄生インダクタによるサージが発生する。

これらのサージ電流、サージ電圧の大きさに比例してスイッチングノイズが大きくなることが一般的に知られている。これらのスイッチングノイズの発生状況は、電源電圧（入力電圧）ＶＢ、負荷電流、スイッチング部ＳＷの温度など、スイッチング電源回路１の環境変化に応じて異なることが発明者らにより導出されている。そこで本実施形態では、前述したようにスルーレートを制御可能とすることで、損失低減を図りつつスイッチングノイズを調整できるようにしている。

図５は、目的に応じた制御方法の一例を示している。この図５に示すように、電源電圧（入力電圧）ＶＢが高くなったり負荷電流が大きくなったりすると、スイッチングノイズおよび損失（熱損失）が大きくなる。また、スイッチング部ＳＷの温度上昇とともにスイッチング損失が大きくなる。そのスイッチング損失によって発熱し、熱損失となる。

このような場合、スイッチングノイズを低減したいときには、電源電圧ＶＢまたは負荷電流が上昇したときにスルーレートを低く制御すると良く、また、スイッチング部ＳＷの温度が上昇したときにスルーレートを高く制御すると良い。

他方、熱損失（スイッチング損失）を低減したいときには、電源電圧ＶＢまたは負荷電流が上昇したときに、スルーレートを高く制御すると良い。また、スイッチング部ＳＷの温度が上昇したときにスルーレートを高く制御すると良い。スルーレートを制御することによりスイッチングノイズ、熱損失（スイッチング損失）の諸特性を所望の状態に制御できる。

また、これらの熱損失（スイッチング損失）およびスイッチングノイズは、スイッチング部ＳＷの素子特性（型式、素子サイズ、パッケージ、電極構成等）等に応じて異なる。そこで実用するときには、スイッチング電源回路１の製品製造時に予めスルーレートを初期値に調整し、このスルーレートが初期値に調整された状態で、スルーレート制御ロジックＳＣＬＧ（スルーレート制御回路ＳＣＬＣ）が図５に示す方向で補正制御すると良い。

＜ドライバ回路ＤＲＶの変形例＞
図６および図７は、ドライバ回路の変形例を示している。図６に示すように、上アーム側のみ複数のスイッチング素子Ｍ１〜Ｍ３を並列接続して構成し、下アーム側にはスイッチング素子Ｍ４を一つのみ設けて構成しても良い。この場合、ターンオン時のスルーレートを調整できる。また逆に、図７に示すように、下アーム側のみスイッチング素子Ｍ４〜Ｍ６を並列接続して構成し、上アーム側にはスイッチング素子Ｍ１を一つのみ設けて構成しても良い。この場合、ターンオフ時のスルーレートを調整できる。

＜参照する内部情報の変形例＞
図８ないし図１１は、参照する内部情報を変更した変形例を示している。
図８に示すように、電源電圧（入力電圧）ＶＢの情報のみに基づいてドライバ回路ＤＲＶがスイッチング部ＳＷを駆動しても良いし、図９に示すように、スイッチング部ＳＷの温度のみに基づいてドライバ回路ＤＲＶがスイッチング部ＳＷを駆動しても良い。また、図１０に示すように、スイッチング部ＳＷの通電電流のみに基づいてドライバ回路ＤＲＶがスイッチング部ＳＷを駆動しても良い。さらに、図１１に示すように、電源電圧（入力電圧）ＶＢおよびスイッチング部ＳＷの通電電流のみに基づいてドライバ回路ＤＲＶがスイッチング部ＳＷを駆動しても良い。

＜本実施形態のまとめ＞
本実施形態においては、スイッチング電源回路１の内部情報（電源電圧ＶＢの入力電圧情報、負荷電流情報（スイッチング部ＳＷへの通電電流情報）、スイッチング部ＳＷの温度情報）の一部または全部を取得し、この内部情報に応じてスイッチング部ＳＷの駆動信号のスルーレートを制御するため、従来技術で問題となっていた外部端子が不要になる。

また、スイッチング電源回路１の電源電圧（入力電圧）ＶＢ、スイッチング部ＳＷの通電電流（負荷電流）、または、スイッチング部ＳＷの温度が変化したときには、その変化に応じてスイッチング損失またはスイッチングノイズが増大する場合があるが、本実施形態では、入力電圧、負荷電流、スイッチング部ＳＷの温度の少なくとも一要素または全ての要素を検出し、これらの内部情報に応じてスルーレートを変化させることにより、スイッチング損失またはスイッチングノイズを低減できる。これにより、外部端子を不要としながら所望のスイッチング損失およびスイッチングノイズの諸特性を備えたスイッチング電源回路１を構成できる。

（第２実施形態）
図１２および図１３は、第２実施形態を示すもので、前述実施形態と異なるところは、スイッチング電源回路について同期整流方式の回路構成に適用しているところにある。前述実施形態と同一機能、類似機能を有する部分について、同一または類似符号を付して説明を省略し、以下、異なる部分について説明を行う。

図１２は、図１に代わるスイッチング電源降圧回路の電気的構成を示し、図１３は、図２に代わるブロック図を示している。
図１２に示すように、スイッチング部ＳＷは、電源電圧ＶＢの供給端子−グランドＧＮＤ間に、スイッチング部ＳＷ１およびＳＷ２を直列接続して構成されている。これは、前述実施形態のダイオードＤ１に代えてスイッチング部ＳＷ２を構成することで、同期整流型の形態を採用しているものである。

これらのスイッチング部ＳＷ１、ＳＷ２には、それぞれ、Ｎチャネル型のパワーＭＯＳＦＥＴを用いている。ドライバ回路ＤＲＶ１はスイッチング部ＳＷ１、ドライバ回路ＤＲＶ２はスイッチング部ＳＷ２をそれぞれ独立に駆動する。これらのドライバ回路ＤＲＶ１、ＤＲＶ２は、前述実施形態に示したドライバ回路ＤＲＶとほぼ同様の回路構成である。本実施形態では貫通電流防止回路ＰＴが別体に構成されている。

制御部ＣＰは、インダクタＬ１およびコンデンサＣ１の共通接続点となる出力端子ＯＵＴの出力信号を検出し、ＰＷＭ信号（パルス信号）のデューティ比を調整してＰＷＭ信号を貫通電流防止回路ＰＴに出力する。貫通電流防止回路ＰＴは、入力したＰＷＭ信号に応じて、上アーム、下アームの各スイッチング部ＳＷ１、ＳＷ２に対し、所定のデッドタイムを設けて駆動信号を出力する。

この場合、前述実施形態と同様に、スルーレート制御回路ＳＣＬＣは、負荷電流情報、電源電圧（入力電圧）ＶＢの情報、スイッチング部ＳＷの温度情報に応じて、スルーレート制御信号をドライバ回路ＤＲＶ１に出力することで、スイッチング部ＳＷ１のターンオン、ターンオフ時のスルーレートを制御する。

また同時に、スルーレート制御回路ＳＣＬＣは、スルーレート制御信号をドライバ回路ＤＲＶ２に出力することで、スイッチング部ＳＷ２のターンオン、ターンオフ時のスルーレートを制御する。すると、ドライバ回路ＤＲＶ１、ＤＲＶ２は、それぞれ、スルーレートが調整された駆動信号を用いてスイッチング部ＳＷ（スイッチング部ＳＷ１、ＳＷ２）を駆動できる。

＜ターンオン損失、ターンオフ損失の主要因＞
本実施形態における回路構成では、同期整流するように構成されているため、各スイッチング部ＳＷ１、ＳＷ２にパワーＭＯＳＦＥＴなどを適用すると、セルフターンオン現象が生じる。セルフターンオン現象は、ロウサイド側のスイッチング部ＳＷ２がオフ状態のときに、ハイサイド側のスイッチング部ＳＷ１のオン切換タイミングに生じる現象を示している。スイッチング部ＳＷ１を構成するＭＯＳＦＥＴのドレインソース間を通じて電流が負荷側に流れると、スイッチング部ＳＷ２を構成するパワーＭＯＳＦＥＴのドレインソース間電圧が上昇する。

すると、スイッチング部ＳＷ２のドレインゲート間寄生容量Ｃｄｇを通じてスイッチング部ＳＷ２の制御端子（パワーＭＯＳＦＥＴのゲート）が充電され、これにより、本来オフすべきスイッチング部ＳＷ２がターンオンする。すると、スイッチング部ＳＷ１およびＳＷ２が同時にオンすることになると過大な損失が発生し、素子が発熱し温度上昇するため効率が悪化する。

ＭＯＳＦＥＴを適用した場合、ドレインソース間電圧が急峻な立上りしたときにターンオン現象が生じやすい。これは、ＭＯＳＦＥＴを構成する半導体構造に起因するものであり、ドレインゲート間寄生容量Ｃｄｇの充電電流が寄生ＮＰＮトランジスタをターンオンさせるためのベース電流を発生させてしまうためである。また、寄生ダイオードには逆回復時間が必要となる。この逆回復時間中にターンオフ損失が大きく発生する。

スイッチング部ＳＷ１、ＳＷ２としてＩＧＢＴを適用したときには、当該ＩＧＢＴがターンオフしたときに電流テール現象が引き起こされる。ＭＯＳＦＥＴ部のチャネル導通が止まると電子の流れは止まり、ＩＧＢＴ電流は急速に落ち込むが、その後にテール電流が生じてしまう。この電流テール現象はターンオフ損失を増加させる要因となっている。

本実施形態によれば、スルーレートを調整できるため、スイッチング部ＳＷ１およびＳＷ２の各ドレインソース間電圧の時間的変化ｄＶ／ｄｔが急峻にならないよう適度に制御できセルフターンオン現象を防止できる。また、スルーレートを調整できるため、スイッチング部ＳＷ１およびＳＷ２のターンオフ時の電流変化ｄｉ／ｄｔを適度に小さくできターンオフ損失を適度に低減できる。このように、同期整流するスイッチング電源回路２においても同様に適用できる。

（第３実施形態）
図１４および図１５は、第３実施形態を示すもので、前述実施形態と異なるところは、回路形態を変更したところにある。同一または類似機能を備えた部分については同一または類似符号を付して説明を省略し、以下、異なる部分について説明する。

図１４は、図１および図１２に代わるスイッチング電源昇圧回路３の電気的構成を示している。電源電圧ＶＢがインダクタＬ１の一端子に供給されており、このインダクタＬ１の他端子がスイッチング部ＳＷを構成するスイッチング部ＳＷ１およびＳＷ２の共通接続ノードＮ２に接続されている。ノードＮ２は、スイッチング部ＳＷ１を通じてコンデンサＣ１の一端子および出力端子ＯＵＴに接続され、このコンデンサＣ１の他端子はグランドＧＮＤに接続されている。

制御部ＣＰは、出力端子ＯＵＴの出力電圧に応じて貫通電流防止回路ＰＴにＰＷＭ信号を出力し、貫通電流防止回路ＰＴはこのＰＷＭ信号に応じて貫通防止用の制御信号をドライバ回路ＤＲＶ１およびＤＲＶ２に出力する。そして、ドライバ回路ＤＲＶ１およびＤＲＶ２は、その与えられた制御信号に応じて各スイッチング部ＳＷ１、ＳＷ２にそれぞれ駆動信号を出力する。これにより、スイッチング部ＳＷ（スイッチング部ＳＷ１およびＳＷ２）をオンオフ駆動できる。

この図１４に示す回路形態では、スイッチング部ＳＷ２をオフ、ＳＷ１をオンすると、電源電圧ＶＢからインダクタＬ１に通電することでインダクタＬ１にエネルギーを蓄積し、その後、スイッチング部ＳＷ１をオフした後、スイッチング部ＳＷ２をオンすることで、インダクタＬ１の蓄積エネルギーをコンデンサＣ１に放電する。するとコンデンサＣ１にエネルギーが蓄積される。このように電力変換することによってスイッチング電源降圧回路３が動作する。

図１５は、図１、図１２または図１４に代わるスイッチング電源反転回路４の電気的構成を示している。この図１５に示す回路形態では、電源電圧ＶＢがスイッチング部ＳＷ１の一端子を通じて供給され、このスイッチング部ＳＷ１の他端子がノードＮ３に接続されている。ノードＮ３とグランドＧＮＤとの間にはインダクタＬ１が接続されており、このノードＮ３と出力端子ＯＵＴとの間にスイッチング部ＳＷ２が接続されている。出力端子ＯＵＴ−グランドＧＮＤ間にはコンデンサＣ１が接続されている。

この図１５に示す回路形態では、スイッチング部ＳＷ２をオフ、ＳＷ１をオンすると、電源電圧ＶＢからインダクタＬ１に通電することでインダクタＬ１にエネルギーを蓄積する。その後、スイッチング部ＳＷ１をオフした後、スイッチング部ＳＷ２をオンすると、インダクタＬ１の蓄積エネルギーをコンデンサＣ１に放電することでコンデンサＣ１にエネルギーを蓄積できる。このように電力変換することによってスイッチング電源反転回路４が動作する。

これらの図１４および図１５に示す回路形態を適用した場合であっても、スルーレート制御信号は各ドライバ回路ＤＲＶ１〜ＤＲＶ２に与えられるため、これらのドライバ回路ＤＲＶ１〜ＤＲＶ２は、ターンオン、ターンオフ時のスルーレート調整後の駆動信号を用いてスイッチング部ＳＷ（スイッチング部ＳＷ１およびＳＷ２）を駆動できる。

（第４実施形態）
図１６は、第４実施形態を示すもので、前述実施形態と異なるところは、モータ駆動回路に適用したところにある。同一または類似機能を備えた部分については同一または類似符号を付して説明を省略し、以下、異なる部分について説明する。

図１６は、Ｈブリッジ型のモータ駆動回路を示している。このモータ駆動回路５は、モータ巻線Ｌに対しＨブリッジ接続したスイッチング部ＳＷ１〜ＳＷ４を用いて構成されている。本実施形態において、各スイッチング部ＳＷ１、ＳＷ３にはＰチャネル型のパワーＭＯＳＦＥＴ，スイッチング部ＳＷ２、ＳＷ４にはＮチャネル型のパワーＭＯＳＦＥＴを用いて構成されている。

制御部ＣＰは、貫通電流防止回路ＰＴ１にＰＷＭ信号を出力し、貫通電流防止回路ＰＴ１は、この与えられたＰＷＭ信号に応じてドライバ回路ＤＲＶ１およびＤＲＶ２に制御信号を出力する。そして、ドライバ回路ＤＲＶ１およびＤＲＶ２は、その制御信号に応じて、Ｈブリッジを構成するスイッチング部ＳＷ１およびＳＷ２の制御端子にそれぞれ駆動信号を出力する。このことに応じてスイッチング部ＳＷ１およびＳＷ２をオンオフ動作させる。

他方、制御部ＣＰは、貫通電流防止回路ＰＴ２にＰＷＭ信号を出力すると、貫通電流防止回路ＰＴ２は、このＰＷＭ信号に応じてドライバ回路ＤＲＶ３およびＤＲＶ４に制御信号を出力する。そして、ドライバ回路ＤＲＶ３、ＤＲＶ４は、その制御信号に応じてＨブリッジを構成するスイッチング部ＳＷ３およびＳＷ４にそれぞれ駆動信号を出力する。このことに応じて、スイッチング部ＳＷ１およびＳＷ２をオンオフ動作させる。

スルーレート制御信号は、各ドライバ回路ＤＲＶ１〜ＤＲＶ４に与えられており、これらのドライバ回路ＤＲＶ１〜ＤＲＶ４は、ターンオン、ターンオフ時のスルーレートが調整された状態で各スイッチング部ＳＷ１〜ＳＷ４を駆動できる。スイッチング部ＳＷを構成するスイッチング素子は、主にパワーＭＯＳＦＥＴを適用した例を示したが、これに限られずＩＧＢＴを用いても良い。

図面中、１〜４はスイッチング電源回路（スイッチング素子の駆動回路）、５はモータ駆動回路（スイッチング素子の駆動回路）、ＳＷはスイッチング部、ＳＣＬＣはスルーレート制御回路（スルーレート制御部）、ＳＣＬＧはスルーレート制御ロジック（スルーレート制御部）、ＤＲＶはドライバ回路（駆動部）を示す。

Claims (4)

1. スイッチング部を駆動する駆動回路において、
   入力電圧、負荷電流、前記スイッチング部の温度のうち少なくとも１以上の要素に応じて駆動信号のスルーレートを調整するスルーレート制御部と、
   前記スルーレート制御部によりスルーレートが調整された駆動信号に応じて前記スイッチング部を駆動する駆動部を備えたことを特徴とするスイッチング素子駆動回路。
2. 前記スルーレート制御部は、前記スルーレートを前記駆動信号の立上り時間と立下り時間とで独立して調整することを特徴とする請求項１記載のスイッチング素子駆動回路。
3. 前記スイッチング素子は、複数並列接続して構成され、
   前記駆動部は、前記複数並列接続されたスイッチング素子がオンオフする個数を制御することによりスルーレートを調整して駆動信号に応じて前記スイッチング部を駆動することを特徴とする請求項１または２記載のスイッチング素子駆動回路。
4. スイッチング電源回路またはモータ駆動回路に適用したことを特徴とする請求項１ないし３の何れかに記載のスイッチング素子駆動回路。

Images