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TWI675375B - 記憶體裝置及其電壓控制方法 - Google Patents

記憶體裝置及其電壓控制方法 Download PDF

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TWI675375B
TWI675375B TW107128657A TW107128657A TWI675375B TW I675375 B TWI675375 B TW I675375B TW 107128657 A TW107128657 A TW 107128657A TW 107128657 A TW107128657 A TW 107128657A TW I675375 B TWI675375 B TW I675375B
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李文明
Wen-Ming Lee
張全仁
Chuan-Jen Chang
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Abstract

本發明提出一種記憶體裝置及其電壓控制方法。所述記憶體裝置包括同步電路、時脈樹與記憶體控制器。同步電路接收參考時脈並產生時脈訊號。時脈樹分配時脈訊號至多個訊號路徑。記憶體控制器耦接至同步電路，並根據記憶體裝置的操作模式控制同步電路以調整時脈訊號的頻率。

Description

記憶體裝置及其電壓控制方法
本發明是關於一種電子裝置，且特別是關於一種記憶體裝置及其電壓控制方法。
積體電路為了節能而使用不同電源模式的設計方式已被廣泛地採用。一般來說，在正常操作模式下積體電路的內部電路可操作在最高電壓，而在省電模式下降低操作電壓，以達成節能效果。
在記憶體領域中，時脈樹(Clock Tree)一般用來傳送系統時脈至積體電路的各部元件。當記憶體裝置從省電模式切換到正常操作模式以存取資料時，可能要花大量的時間降低時脈樹在省電模式下的電源電壓，以提升延遲鎖定迴路電路(Delay Locked Loop Circuit，DLL circuit)所鎖定的電壓。因為時脈樹的電源電壓對時脈樹的效能有顯著的影響，因此當記憶體裝置切換至正常操作模式以存取資料時，省電模式下時脈樹電源電壓中過大的電壓降(Voltage Drop)可能使系統時脈無法在預定時間內提升至預期電壓，導致資料存取錯誤。
本發明提供一種記憶體裝置及其電壓控制方法，能夠在無資料存取錯誤的情況下達成節能的效果。
本發明提供一種記憶體裝置，包括同步電路、時脈樹與記憶體控制器。同步電路接收參考時脈並產生時脈訊號。時脈樹分配時脈訊號至多個訊號路徑。記憶體控制器耦接至同步電路，並根據記憶體裝置的操作模式，控制同步電路以調整時脈訊號的頻率。
在本發明的一實施例中，當記憶體裝置在省電模式時，記憶體控制器控制同步電路以降低時脈訊號的頻率。
在本發明的一實施例中，所述同步電路包括延遲鎖定迴路電路、除頻器與多工器。延遲鎖定迴路電路接收參考時脈並產生時脈訊號。除頻器耦接至所述延遲鎖定迴路電路，並對時脈訊號進行除頻以產生除頻訊號。多工器耦接至記憶體控制器、延遲鎖定迴路電路與除頻器。記憶體控制器根據操作模式控制多工器以輸出時脈訊號或除頻訊號至時脈樹。
在本發明的一實施例中，當記憶體裝置在省電模式時，記憶體控制器控制多工器以輸出除頻訊號至時脈樹。
在本發明的一實施例中，除頻訊號的頻率是時脈訊號的頻率的一半。
本發明亦提供一種記憶體裝置的電壓控制方法。記憶體裝置包括時脈樹。記憶體裝置的電壓控制方法包括：決定記憶體裝置的操作模式；根據記憶體裝置的操作模式調整時脈樹接收的時脈訊號的頻率。
在本發明的一實施例中，當記憶體裝置在省電模式時，降低時脈訊號的頻率。
在本發明的一實施例中，記憶體裝置更包括用以產生時脈訊號的延遲鎖定迴路電路，記憶體裝置的電壓控制方法包括：提供除頻器對時脈訊號進行除頻以產生除頻訊號；根據記憶體裝置的操作模式輸出除頻訊號或時脈訊號至時脈樹。
在本發明的一實施例中，記憶體裝置的所壓控制方法包括：當記憶體裝置在省電模式時，輸出除頻訊號至時脈樹。
在本發明的一實施例中，除頻訊號的頻率是時脈訊號的頻率的一半。
基於上述，本發明實施例根據記憶體裝置的操作模式調整時脈樹接收的時脈訊號的頻率，以降低省電模式下的功率消耗並降低時脈樹電源電壓的電壓降。因為降低省電模式下時脈樹電源電壓的電壓降(也就是說，穩定時脈樹的電源電壓)，當記憶體裝置的操作模式從省電模式切換至正常操作模式時，可以使記憶體裝置避免資料存取錯誤，並在無資料存取錯誤的情況下達成節能的效果。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
以下提出多個實施例來說明本發明，然而本發明不限於所例示的多個實施例。又實施例之間也允許有適當的結合。在本案說明書全文（包括申請專利範圍）中所使用的「耦接」一詞可指任何直接或間接的連接手段。舉例而言，若文中描述第一裝置耦接至第二裝置，則應該被解釋成該第一裝置可以直接連接於該第二裝置，或者該第一裝置可以透過其他裝置或某種連接手段而間接地連接至該第二裝置。此外，「訊號」一詞可指至少一電流、電壓、電荷、溫度、資料、或任何其他一或多個訊號。
圖1是依照本發明一實施例繪示的記憶體裝置的電路示意圖。如圖1所示，記憶體裝置包括同步電路102、時脈樹104與記憶體控制器106。同步電路102耦接至時脈樹104與記憶體控制器106。同步電路102接收參考時脈CLKIN並產生時脈訊號CLK。時脈樹104分配時脈訊號CLK至多個訊號路徑108以提供時脈訊號CLK至對應多個訊號路徑108的電路元件(例如記憶體陣列(Memory Array)、列解碼器電路(Row Decoder Circuit)、行解碼器電路(Column Decoder Circuit)、位址暫存器(Location Register)、控制邏輯電路(Control Logic Circuit)，但不限於此)。記憶體控制器106根據記憶體裝置的操作模式控制同步電路102以調整時脈樹104接收的時脈訊號CLK的頻率，使得省電模式下的功率消耗能夠減少，且當記憶體裝置的操作模式從省電模式切換至正常操作模式以存取資料時，亦能避免記憶體裝置的資料存取錯誤。
例如，當記憶體控制器106未收到存取指令，換言之，記憶體裝置不在正常操作模式，此時記憶體裝置可進入省電模式。當記憶體裝置在省電模式時，記憶體控制器106控制同步電路102以降低時脈樹104接收到的時脈訊號CLK的頻率。例如，記憶體控制器106可以控制同步電路102以將時脈訊號CLK的頻率降低為一半，如此可使電源電壓VDD稍微降低，例如是正常操作模式下標準電源電壓VDD的0.9倍。因為降低的電源電壓(0.9倍VDD)接近正常操作模式下的電源電壓VDD，所以當記憶體裝置的操作模式從省電模式切換至正常操作模式以存取資料時，降低的電源電壓可迅速地爬升至正常操作模式下的標準電壓，因此時脈樹104提供的時脈訊號CLK可以在預定的時間內爬升至預期電壓以避免資料存取錯誤。
必需注意的是，降低的時脈訊號CLK的頻率不限於正常操作模式下時脈訊號CLK的頻率的一半，在其他實施例中，時脈訊號CLK的頻率可以降低成其他的頻率值。
圖2是依照本發明一實施例繪示的記憶體裝置的另一電路示意圖。本實施例的圖2中的同步電路102包括延遲鎖定迴路電路202、多工器204與除頻器206，其中延遲鎖定迴路電路202耦接至多工器204的一輸入端，除頻器206耦接至延遲鎖定迴路電路202與多工器204的另一輸入端，多工器204的控制端耦接至記憶體控制器106，多工器204的輸出端耦接至時脈樹104。延遲鎖定迴路電路202根據參考時脈CLKIN與時脈樹104輸出的回授訊號FB1以產生時脈訊號CLK至多工器204。除頻器206對時脈訊號CLK進行除頻並產生除頻訊號DCLK至多工器204，除頻訊號DCLK的頻率例如是但不限於時脈訊號CLK頻率的4分之1。記憶體控制器106根據記憶體裝置的操作模式來控制多工器204以輸出時脈訊號CLK或除頻訊號DCLK至時脈樹104。例如，當記憶體裝置在省電模式時，記憶體控制器106控制多工器204以輸出除頻訊號DCLK，以減少功率消耗；而當記憶體裝置從省電模式切換至正常操作模式以存取資料時，記憶體控制器106控制多工器204以輸出時脈訊號CLK。由於時脈訊號CLK的頻率降低(例如除頻訊號DCLK)，電源電壓的電壓降較小(舉例來說，電源電壓VDD降低為正常操作模式下標準電源電壓VDD的0.95倍)，因此當記憶體裝置從省電模式切換至正常操作模式以存取資料時，時脈樹104的電源電壓VDD能迅速地爬升至由延遲鎖定迴路電路202鎖住的標準電源電壓VDD。因此時脈樹104提供的時脈訊號CLK能在預定的時間內爬升至預期電壓以避免資料存取錯誤。
圖3是依照本發明一實施例繪示的記憶體裝置的電壓控制方法的流程圖。參照圖3，根據前述的實施例可知，記憶體裝置的電壓控制方法的流程包括以下步驟：首先決定記憶體裝置的操作模式(步驟S302)；接著根據記憶體裝置的操作模式調整時脈樹接收的時脈訊號的頻率(步驟S304)。舉例來說，如圖4所示，當記憶體裝置在步驟S402中被判定為運作在正常操作模式時，就持續運作在正常操作模式；相反地，當記憶體裝置在步驟S402中被判定為運作在省電模式時，則可降低時脈訊號的頻率(步驟S404)，例如是但不限於降低至正常操作模式下時脈訊號的頻率的一半，以降低省電模式下時脈樹電源電壓的電壓降。因此，當記憶體裝置的操作模式從省電模式切換至正常操作模式以存取資料時，降低的電源電壓能迅速地爬升至正常操作模式的標準電壓，因此時脈樹提供的時脈訊號能在預定的時間內爬升至預期電壓以避免資料存取錯誤。在一些實施例中，步驟S304可以包括提供除頻器對時脈訊號進行除頻以產生除頻訊號，並根據記憶體裝置的操作模式輸出除頻訊號或時脈訊號至時脈樹。同樣地，步驟S404可以包括提供除頻器對時脈訊號進行除頻以產生除頻訊號，並輸出除頻訊號至時脈樹。
綜上所述，基於本發明的實施例，根據記憶體裝置的操作模式調整時脈樹接收的時脈訊號的頻率，以降低省電模式下的功率消耗並降低時脈樹電源電壓的電壓降。由於降低省電模式下時脈樹電源電壓的電壓降(也就是說，穩定時脈樹的電源電壓)，當記憶體裝置的操作模式從省電模式切換至正常操作模式以進行資料存取時，可以使記憶體裝置避免資料存取錯誤，並在無資料存取錯誤的情況下達成節能的效果。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
102‧‧‧同步電路
104‧‧‧時脈樹
106‧‧‧記憶體控制器
108‧‧‧多個訊號路徑
202‧‧‧延遲鎖定迴路
204‧‧‧多工器
206‧‧‧除頻器
S302、S304、S402、S404‧‧‧步驟
CLKIN‧‧‧參考時脈
CLK‧‧‧時脈訊號
DCLK‧‧‧除頻訊號
FB1‧‧‧回授訊號
VDD‧‧‧電源電壓
圖1是依照本發明一實施例繪示的記憶體裝置的電路示意圖。 圖2是依照本發明一實施例繪示的記憶體裝置的另一電路示意圖。 圖3是依照本發明一實施例繪示的記憶體裝置的電壓控制方法的流程圖。 圖4是依照本發明一實施例繪示的記憶體裝置的電壓控制方法的另一流程圖。

Claims (10)

  1. 一種記憶體裝置，包括：一同步電路，接收一參考時脈並產生一時脈訊號；一時脈樹，接收所述時脈訊號以及一電源電壓，依據所述時脈訊號以及所述電源電壓產生一第一時脈訊號，並分配所述第一時脈訊號至多個訊號路徑；以及一記憶體控制器，耦接所述同步電路，並根據所述記憶體裝置的一操作模式控制所述同步電路以調整所述時脈訊號的頻率。
  2. 如申請專利範圍第1項所述的記憶體裝置，其中當所述記憶體裝置在一省電模式時，所述記憶體控制器控制所述同步電路以降低所述時脈訊號的頻率。
  3. 如申請專利範圍第1項所述的記憶體裝置，其中所述同步電路包括：一延遲鎖定迴路電路，接收所述參考時脈並產生所述時脈訊號；一除頻器，耦接所述延遲鎖定迴路電路，並除頻所述時脈訊號以產生一除頻訊號；以及一多工器，耦接所述記憶體控制器、所述延遲鎖定迴路電路以及所述除頻器，其中所述記憶體控制器根據所述記憶體裝置的所述操作模式控制所述多工器以輸出所述時脈訊號或所述除頻訊號至所述時脈樹。
  4. 如申請專利範圍第3項所述的記憶體裝置，其中當所述記憶體裝置在一省電模式時，所述記憶體控制器控制所述多工器以輸出所述除頻訊號至所述時脈樹。
  5. 如申請專利範圍第3項所述的記憶體裝置，其中所述除頻訊號的頻率為所述時脈訊號的頻率的一半。
  6. 一種記憶體裝置的電壓控制方法，其中所述記憶體裝置包括一時脈樹，所述時脈樹接收一時脈訊號以及一電源電壓，依據所述時脈訊號以及所述電源電壓產生一第一時脈訊號，並分配所述第一時脈訊號至多個訊號路徑，所述記憶體裝置的電壓控制方法包括：決定所述記憶體裝置的一操作模式；以及根據所述記憶體裝置的所述操作模式調整所述時脈樹接收的所述時脈訊號的頻率。
  7. 如申請專利範圍第6項所述的記憶體裝置的電壓控制方法，其中當所述的記憶體裝置在一省電模式時，降低所述時脈訊號的頻率。
  8. 如申請專利範圍第6項所述的記憶體裝置的電壓控制方法，其中所述記憶體裝置更包括用以產生所述時脈訊號的一延遲鎖定迴路電路，所述記憶體裝置的電壓控制方法包括：提供一除頻器對所述時脈訊號進行除頻以產生一除頻訊號；以及根據所述記憶體裝置的所述操作模式輸出所述除頻訊號或所述時脈訊號至所述時脈樹。
  9. 如申請專利範圍第8項所述的記憶體裝置的電壓控制方法，包括：當所述記憶體裝置在一省電模式時，輸出所述除頻訊號至所述時脈樹。
  10. 如申請專利範圍第8項所述的記憶體裝置的電壓控制方法，其中所述除頻訊號的頻率是所述時脈訊號的頻率的一半。
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