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JP2009081261A - 半導体パッケージ及びこれを用いたパッケージオンパッケージ構造体 - Google Patents

半導体パッケージ及びこれを用いたパッケージオンパッケージ構造体 Download PDF

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Abstract

【課題】 小型で接続信頼性に優れた半導体パッケージ及びこれを用いたパッケージオンパッケージ構造体を提供する。
【解決手段】 上面と下面に外部接続端子を備えた半導体パッケージであって、少なくとも前記外部接続端子が、各面の半導体素子搭載領域に1以上形成された半導体パッケージ及び複数の半導体パッケージが上下に積み重ねられ、且つ電気的に接続したパッケージオンパッケージ構造であって、上側の半導体パッケージの下面に設けられた外部接続端子と下側の半導体パッケージの上面に設けられた外部接続端子がはんだを介して電気的に接続されており、少なくとも前記外部接続端子は、上下の各面の半導体素子搭載領域に1以上形成されたパッケージオンパッケージ構造体。
【選択図】 図1

Description

本発明は、多層化実装可能な小型の半導体パッケージ及びこれを用いたパッケージオンパッケージ構造体に関する。
近年の情報化社会の発展は目覚しく、民生機器ではパソコン、携帯電話等の小型化、軽量化、高性能化、高機能化が進められ、産業用機器としては無線基地局、光通信装置、サーバ、ルータ等のネットワーク関連機器など、大型、小型を問わず、同じように機能の向上が求められている。
また、情報伝達量の増加に伴い、年々扱う信号の高周波化が進む傾向にあり、高速処理および高速伝送技術の開発が進められている。
実装関係についてみると、CPU、DSPや各種のメモリなどのLSIの高速化、高機能化と共に、新たな高密度実装技術としてシステムオンチップ(SoC)、システムインパッケージ(SiP)などの開発が盛んに行われている。特にシステムインパッケージは、スタックドCSPに代表されるように、複数の半導体素子を2次元又は3次元的に多層化実装して1個の半導体パッケージとするもので、既にメモリを中心に量産化も進んでいる。
しかし、組み合わせる半導体素子の種類や各半導体素子の大きさなどに制限が多く、多層化する際の問題となっている。これらの制限を緩和できる技術として、薄い半導体パッケージを多層化して実装するパッケージオンパッケージ(PoP)が提案されている。
PoPの従来技術としては、特許文献1に示すような半導体パッケージ構造が提案されている。これは、図6に示すような薄型の半導体パッケージを作製し、図7に示すように、複数の半導体パッケージを、半導体素子搭載領域の外側に形成された外部接続端子にはんだボールを溶融して接続し、多層化する構造を特徴としている。
従来技術のPoP構造体では、外部接続端子を半導体素子搭載領域の外側に形成する。このため、半導体素子に比べて半導体パッケージが大きくなり、小型化できないという課題があった。
また、外部接続端子を半導体チップ搭載領域の外側にのみ形成しているため、多ピンの半導体パッケージでは外部接続端子を大きくできないことから、半導体パッケージ間の接続信頼性が劣るという課題があった。
特開平11−330306号公報
本発明は、小型で接続信頼性に優れた半導体パッケージ及びこれを用いたパッケージオンパッケージ構造体を提供することを目的とするものである。
上記目的を達成するために、本願発明は、上面と下面に外部接続端子を備えた半導体パッケージであって、少なくとも前記外部接続端子は、各面の半導体素子搭載領域に1以上形成される半導体パッケージ及びこの半導体パッケージを複数個多層化して形成されるPoP構造体を基本とし、次のように構成される。即ち、本発明は、次の事項に関する。
(1)上面と下面に外部接続端子を備えた半導体パッケージであって、少なくとも前記外部接続端子が、各面の半導体素子搭載領域に1以上形成された半導体パッケージ。
(2)半導体素子の片面のみにワイヤボンディング接続用の電極及びフリップチップ接続用の電極を有し、前記フリップチップ接続用の電極は、前記半導体素子の外縁に対して、前記ワイヤボンディング接続用の電極より内側に形成されており、前記半導体素子の電極を有した面に配置された第2配線基板と半導体素子の逆の面に配置された第1の配線基板を有し、前記第1の配線基板は、ワイヤボンディング端子と、外部接続端子とを配線の一部とした配線パターンを備え、前記ワイヤボンディング端子は、前記半導体素子が搭載される領域の外側の配線に設けられ、前記外部接続端子は前記半導体素子が搭載される領域内に設けられ、前記ワイヤボンディング端子と前記ワイヤボンディング接続用の電極がワイヤを介して接続され、また前記第2の配線基板は、フリップチップ端子と、外部接続端子とを配線の一部とした配線パターンを備え、前記プリップチップ端子は、前記半導体素子が搭載される領域の内側の配線に設けられ、前記外部接続端子は前記フリップチップ端子より内側に設けられ、前記半導体素子のフリップチップ接続用の電極と前記フリップチップ端子がフリップチップ接続された上記(1)記載の半導体パッケージ。
(3)複数の半導体パッケージが上下に積み重ねられ、且つ電気的に接続したパッケージオンパッケージ構造であって、上側の半導体パッケージの下面に設けられた外部接続端子と下側の半導体パッケージの上面に設けられた外部接続端子がはんだを介して電気的に接続されており、少なくとも前記外部接続端子は、上下の各面の半導体素子搭載領域に1以上形成されたパッケージオンパッケージ構造体。
(4)半導体パッケージが、半導体素子の片面のみにワイヤボンディング接続用の電極及びフリップチップ接続用の電極を有し、前記フリップチップ接続用の電極は、前記半導体素子の外縁に対して、前記ワイヤボンディング接続用の電極より内側に形成されており、前記半導体素子の電極を有した面に配置された第2配線基板と半導体素子の逆の面に配置された第1の配線基板を有し、前記第1の配線基板は、ワイヤボンディング端子と、外部接続端子とを配線の一部とした配線パターンを備え、前記ワイヤボンディング端子は、前記半導体素子が搭載される領域の外側の配線に設けられ、前記外部接続端子は、前記半導体素子が搭載される領域内に設けられ、前記ワイヤボンディング端子と前記ワイヤボンディング接続用の電極がワイヤを介して接続され、また前記第2の配線基板は、フリップチップ端子と、外部接続端子とを配線の一部とした配線パターンを備え、前記プリップチップ端子は、前記半導体素子が搭載される領域の内側の配線に設けられ、前記外部接続端子は前記フリップチップ端子より内側に設けられ、前記半導体素子のフリップチップ接続用の電極と前記フリップチップ端子がフリップチップ接続された上記(3)記載のパッケージオンパッケージ構造体。
(5)上下に積み重ねられた複数の半導体パッケージのうち、最上段の半導体パッケージの上面には、外部接続端子がない上記(3)又は(4)記載のパッケージオンパッケージ構造体。
(6)上下に積み重ねられた複数の半導体パッケージのうち、最下段の半導体パッケージの外部接続端子には、はんだボールが設けられた上記(3)、(4)又は(5)記載のパッケージオンパッケージ構造体。
本発明によれば、小型で接続信頼性に優れた半導体パッケージ及びPoP構造体を製造することができる。
以下、図面を引用して発明を実施するための最良の形態について説明する。
(半導体パッケージの構造)
図1及び図2に本発明の半導体パッケージの断面図の一例を示す。図1は半導体素子のフェース面(電極形成面)と裏面に2枚の配線基板を配置した半導体パッケージの構成例であり、図2はワイヤボンディング接続用電極が形成されるウエハレベルCSPとその裏面に配線基板を配置した構成例である。
図1の例では、半導体素子の片面のみにワイヤボンディング接続用の電極及びフリップチップ接続用の電極を有し、フリップチップ接続用の電極は半導体素子の外縁に対して、ワイヤボンディング接続用の電極より内側に形成されているものを使用する。半導体パッケージの構造は、半導体素子の電極を有した面に第2配線基板、半導体素子の逆の面に第1の配線基板が接着剤で接着されている。
第1の配線基板は、ワイヤボンディング端子と、外部接続端子とを配線の一部とした配線パターンを備えており、ワイヤボンディング端子は半導体素子が搭載される領域の外側の配線に設けられ、前記外部接続端子は前記半導体素子が搭載される領域内に設けられる。第2の配線基板のワイヤボンディング端子と半導体素子のワイヤボンディング接続用の電極は、ワイヤで電気的に接続される。
また、第2の配線基板は、フリップチップ端子と、外部接続端子とを配線の一部とした配線パターンを備えており、プリップチップ端子は半導体素子が搭載される領域の内側の配線に設けられ、外部接続端子はフリップチップ端子より内側に設けられる。半導体素子のフリップチップ接続用の電極と第2の配線基板のフリップチップ端子は、バンプ等によりフリップチップ接続される。
図2の例では、半導体素子の周辺部にワイヤボンディング接続用の電極を形成したウエハレベルCSPを、外部接続端子が形成された逆の面で配線基板に接着剤で接着される。配線基板は、ワイヤボンディング端子と、外部接続端子とを配線の一部とした配線パターンを備えており、ワイヤボンディング端子は半導体素子が搭載される領域の外側の配線に設けられ、前記外部接続端子は前記半導体素子が搭載される領域内に設けられる。配線基板のワイヤボンディング端子と半導体素子のワイヤボンディング接続用の電極は、ワイヤで電気的に接続される。
図1及び図2では外部接続端子が全て半導体素子搭載領域に配置した例を示したが、必要に応じてワイヤボンディング端子の外側に配置することも可能である。
(PoPの構造)
図3に、本発明のPoP構造の断面図の一例を示す。図1又は図2に示す半導体パッケージを複数個はんだボールを介して多層化実装した構造となる。図3では図1の半導体パッケージを多層化した例を示しているが、はんだボールで接続される外部接続端子の配置が同じであれば、これらを混在することも可能であり、また大きさの異なる半導体パッケージを多層化してPoP構造とすることも可能である。
さらに、図3では最上段の半導体パッケージの上面にも外部接続端子が形成された例を示したが、最上段の半導体パッケージは、従来のCSPのような上面に外部接続端子のない半導体パッケージを多層化するのが絶縁信頼性を向上できるため好ましい。また、最下段の半導体パッケージの下面の外部接続端子にもはんだボールを設けておくことが、マザーボードへの実装性が向上し好ましい。
(配線基板)
本発明に使用する配線基板には、一般的な半導体素子搭載基板を使用することができるが、半導体パッケージの厚みを薄くするためには、使用する配線基板の厚みが薄いものが好ましく、特に図4に示すようなポリイミドフィルムを用いた配線1層の配線基板が好ましい。
また、図5にワイヤボンディングタイプの配線基板の平面図の一例を示す。図に示すように、配線は外部接続端子、ワイヤボンディング端子及び展開配線を含んだ配線パターンとして形成される。
また、外部接続端子は半導体素子搭載領域に配置し、ワイヤボンディング端子は半導体素子搭載領域の外側に配置して、両端子は展開配線により接続される。フリップチップタイプの基板もフリップチップ端子が半導体素子搭載領域に形成される点が違うが、同様の構成とすることができる。
(配線基板の製造方法)
図4を用いて、配線基板の製造方法の一例を説明する。絶縁基材の配線を形成する側に接着剤(不図示)を形成し(図4(a))、ドリル、パンチ等で外部接続端子が形成される位置に開口を形成する(図4(b))。この時点では開口は貫通穴となる。次に、銅箔を、接着剤を形成した面側にプレス又はラミネートなどにより接着し(図4(c))、既存のエッチグ法を用いて銅箔をエッチングして配線を形成する。最後に配線の表面にニッケル、金めっき(不図示)を施す(図4(d))。
(半導体パッケージ及びPoP構造の製造方法)
図8を用いて、半導体パッケージの製造方法の一例を説明する。前述の方法で製造した第1の配線基板及び第2の配線板を用意し、バンプ付の半導体素子を第2の配線基板に接着剤を用いて搭載する。このとき半導体素子のフリップチップ接続用の電極と第2の配線基板のフリップチップ端子はバンプを介して電気的にフリップチップ接続される。
次に、第1の配線基板に第2の配線基板を接着した半導体素子を、接着剤を用いて搭載する。その後、金ワイヤを用いて半導体素子のワイヤボンディング接続用の電極と第1の配線基板のワイヤボンディング端子をワイヤボンディングし、電気的に接続する。
その後、半導体素子が搭載された配線基板を封止用金型に装填し、トレスファーモールドで樹脂封止後、半導体パッケージの下面の外部接続端子にはんだボールを溶融して半導体パッケージが完成する。さらに、複数個の半導体パッケージを重ねて、はんだボールを溶融して各半導体パッケージを接続してPoP構造が完成する。
以下、図面を引用して本発明の実施例を説明するが、本発明はこれに制限するものではない。
(実施例1)
本発明を適用した半導体パッケージ及びPoP構造体を、以下のように作製した。
(配線基板の製造)
図4に示す工程で第1及び第2の配線基板を作製した。具体的には、 厚さ0.075mmのポリイミドフィルム:カプトン300EN(東レデュポン(株)製、商品名)に、ポリイミド系接着剤:N4(日立化成工業(株)製、商品名)を塗布した後、乾燥してN4をBステージ状態にした(図4(a))。
次に、直径0.4mmのドリルを用いて外部接続端子が形成される位置に開口(貫通穴)を形成し(図4(b))、厚み18μmの電解銅箔:SLPをカプトン300ENのN4を塗布した面にプレスにより接着した(図4(c))。
その後、感光性ドライフィルムレジスト:フォテックHN340(日立化成工業(株)製、商品名)をラミネートし、配線パターンを露光、現像して、エッチングレジストを形成した。続いて、銅箔をエッチングし、レジストを剥離し、配線パターンを形成した後、配線の表面に無電解のニッケル、パラジウム、金めっきを順次施した。
以上により、外部接続端子数:100ピン、外部接続端子ピッチ0.8mm、外部接続端子開口径0.4mm、基板サイズ11.5mm角のワイヤボンディングタイプの第1の配線基板と、外部接続端子数:100ピン、外部接続端子ピッチ0.8mm、外部接続端子開口径0.4mm、基板サイズ9.5mm角のフリップチップタイプの第2の配線基板を製造した。
(半導体パッケージ及びPoP構造体の製造方法)
図8に示す工程で半導体パッケージを製造した。前述の方法で製造した第1の配線基板及び第2の配線板を用意し(図8(a))、ワイヤボンディング接続用電極及びのバンプ付のフリップチップ接続用電極が各100ピン形成された10mm角サイズの半導体素子を、第2の配線基板にフリップチップ用接着フィルムを用いてフリップチップボンダで搭載した(図8(b))。このとき半導体素子のフリップチップ接続用の電極と第2の配線基板のフリップチップ端子はバンプを介して電気的にフリップチップ接続される。
次に、第1の配線基板に、第2の配線基板を接着した半導体素子を、ダイボンドフィルム:DF−402(日立化成工業(株)製、商品名)を用いて搭載し、次いで、金ワイヤを用いて半導体素子のワイヤボンディング接続用の電極と第1の配線基板のワイヤボンディング端子をワイヤボンディングし、電気的に接続した(図8(c))。
次に、半導体素子が搭載された配線基板を封止用金型に装填し、封止樹脂:CEL−9200(日立化成工業(株)製、商品名)を用いてトランスファーモールド法で樹脂封止し(図8(d))、11.5mm角サイズの半導体パッケージを製造した。
その後、半導体パッケージの下面の外部接続端子に直径0.45mmの鉛・錫の共晶はんだボールを、Nリフロー装置を用いて溶融した。さらに、3個の半導体パッケージを重ね、IRリフロー装置を用いてはんだボールを溶融し、各半導体パッケージを電気的に接続して図3に示すPoP構造体を製造した。
(実施例2)
実施例1と同様にして外部接続端子数:100ピン、外部接続端子ピッチ0.8mm、外部接続端子開口径0.4mm、基板サイズ11.5mm角のワイヤボンディングタイプの配線基板を製造した。
また、ワイヤボンディング接続用電極100ピン、外部接続端子数:100ピン、外部接続端子ピッチ0.8mm、外部接続端子開口径0.4mmが形成された10mm角サイズのウエハレベルCSPを別途製造し、配線基板にウエハレベルCSPをダイボンドフィルム:DF−402(日立化成工業(株)製、商品名)を用いて搭載した。
その後、金ワイヤを用いてウエハレベルCSPのワイヤボンディング接続用の電極と配線基板のワイヤボンディング端子をワイヤボンディングし、電気的に接続した。次に、ウエハレベルCSPが搭載された配線基板を封止用金型に装填し、封止樹脂:CEL−9200(日立化成工業(株)製、商品名)を用いてトランスファーモールド法で樹脂封止し、11.5mm角サイズの半導体パッケージを製造した。
次に、半導体パッケージの下面の外部接続端子に直径0.45mmの鉛・錫の共晶はんだボールを、Nリフロー装置を用いて溶融した。さらに、3個の半導体パッケージを重ね、IRリフロー装置を用いてはんだボールを溶融し、各半導体パッケージを電気的に接続してPoP構造体を製造した。
(比較例1)
(配線基板の製造)
厚さ0.2mmの両面銅箔付積層板:MCL−E−679F(日立化成工業(株)製、商品名)に層間接続用穴をドリルで形成し、無電解銅めっき及び電気銅めっきを順次施し、層間接続部を形成した。
次に、感光性ドライフィルムレジスト:フォテックHN340(日立化成工業(株)製、商品名)を両面にラミネートし、配線パターンを露光、現像して、エッチングレジストを形成し、次いで、銅箔をエッチングし、レジストを剥離し、配線パターンを形成した後、基板表面の必要な部分にソルダレジストを形成した。
その後、配線の表面に無電解のニッケル、パラジウム、金めっきを順次施し、配線基板の半導体素子が搭載される箇所にサイズ10.5mm角のデバイスホールをルータで形成した。
最後に配線基板の下面側から粘着テープを貼り付け、外部接続端子数:100ピン、外部接続端子ピッチ0.5mm、外部接続端子開口径0.25mm、基板サイズ14mm角のワイヤボンディングタイプの配線基板を製造した。
(半導体パッケージ及びPoP構造体の製造方法)
前述の方法で製造した配線基板を用意し、ワイヤボンディング接続用電極100ピンが形成された10mm角サイズの半導体素子を、デバイスホール部の粘着テープに貼り付け、金ワイヤを用いて半導体素子のワイヤボンディング接続用の電極と配線基板のワイヤボンディング端子をワイヤボンディングし、電気的に接続した。
次に、半導体素子が搭載された配線基板を封止用金型に装填し、封止樹脂:CEL−9200(日立化成工業(株)製、商品名)を用いてトランスファーモールド法で樹脂封止した。
その後、粘着テープを剥離した後、半導体パッケージ下面の外部接続端子に直径0.3mmの鉛・錫の共晶はんだボールを、Nリフロー装置を用いて溶融し、図6に示す14mm角サイズの半導体パッケージを製造した。
さらに、3個の半導体パッケージを重ね、IRリフロー装置を用いてはんだボールを溶融し、各半導体パッケージを電気的に接続して図7に示すPoP構造体を製造した。
(PoP構造体の接続信頼性試験)
実施例1、2及び比較例1で製造したPoP構造体各22個を、厚み0.8mmtのマザーボードに実装し、−55℃、30分〜125℃、30分の条件で温度サイクル試験を行い、200サイクル毎にはんだボールの接続信頼性を調べた。その結果を表1に示す。
Figure 2009081261
表1に示されるように、温度サイクル試験結果から、本発明を適用した実施例1及び2のPoP構造体では、外部接続端子径を0.4mmに設計することが可能であり、優れたはんだボールの接続信頼性が得られることが明らかである。
これに対し、比較例1では、外部接続端子径が0.25mmと小径であるため、はんだボールの破断が発生した。また同じ10mm角の半導体素子を搭載した場合でも、実施例1及び実施例2では半導体パッケージサイズは11.5mm角であったが、比較例1では14mm角となった。
本発明の一実施形態になる半導体パッケージの断面図である。 本発明の一実施形態になる半導体パッケージの断面図である。 本発明の一実施形態になるPoP構造体の断面図である。 本発明に使用する配線基板の製造プロセスの断面図である。 本発明に使用する配線基板の平面図である。 従来技術の半導体パッケージの断面図である。 従来技術のPoP構造体の断面図である。 本発明の一実施形態になるPoP構造体の製造プロセスの断面図である。
符号の説明
1 半導体素子
2 絶縁基材
3 配線
4 ソルダレジスト
5 封止樹脂
6 金ワイヤ
7 ワイヤボンディング端子
8 外部接続端子
9 バンプ
10 はんだボール
11 開口
12 接着剤(ダイボンディング材)
13 配線基板
14 絶縁基材
16 ワイヤボンディング端子
17 ダイボンドフィルム接着領域(ワイヤボンドタイプ)
18 半導体素子搭載領域(ワイヤボンドタイプ)
19 外部接続端子
20 展開配線
21 フリップチップ端子
23 配線基板
24 第1の配線基板
25 第2の配線基板
26 ウエハレベルCSP
27 層間接続部
28 半導体パッケージの上面
29 半導体パッケージの下面
30 銅箔
31 半導体パッケージ

Claims (6)

  1. 上面と下面に外部接続端子を備えた半導体パッケージであって、少なくとも前記外部接続端子が、各面の半導体素子搭載領域に1以上形成された半導体パッケージ。
  2. 半導体素子の片面のみにワイヤボンディング接続用の電極及びフリップチップ接続用の電極を有し、前記フリップチップ接続用の電極は、前記半導体素子の外縁に対して、前記ワイヤボンディング接続用の電極より内側に形成されており、前記半導体素子の電極を有した面に配置された第2配線基板と半導体素子の逆の面に配置された第1の配線基板を有し、前記第1の配線基板は、ワイヤボンディング端子と、外部接続端子とを配線の一部とした配線パターンを備え、前記ワイヤボンディング端子は、前記半導体素子が搭載される領域の外側の配線に設けられ、前記外部接続端子は前記半導体素子が搭載される領域内に設けられ、前記ワイヤボンディング端子と前記ワイヤボンディング接続用の電極がワイヤを介して接続され、また前記第2の配線基板は、フリップチップ端子と、外部接続端子とを配線の一部とした配線パターンを備え、前記プリップチップ端子は、前記半導体素子が搭載される領域の内側の配線に設けられ、前記外部接続端子は前記フリップチップ端子より内側に設けられ、前記半導体素子のフリップチップ接続用の電極と前記フリップチップ端子がフリップチップ接続された請求項1記載の半導体パッケージ。
  3. 複数の半導体パッケージが上下に積み重ねられ、且つ電気的に接続したパッケージオンパッケージ構造であって、上側の半導体パッケージの下面に設けられた外部接続端子と下側の半導体パッケージの上面に設けられた外部接続端子がはんだを介して電気的に接続されており、少なくとも前記外部接続端子は、上下の各面の半導体素子搭載領域に1以上形成されたパッケージオンパッケージ構造体。
  4. 半導体パッケージが、半導体素子の片面のみにワイヤボンディング接続用の電極及びフリップチップ接続用の電極を有し、前記フリップチップ接続用の電極は、前記半導体素子の外縁に対して、前記ワイヤボンディング接続用の電極より内側に形成されており、前記半導体素子の電極を有した面に配置された第2配線基板と半導体素子の逆の面に配置された第1の配線基板を有し、前記第1の配線基板は、ワイヤボンディング端子と、外部接続端子とを配線の一部とした配線パターンを備え、前記ワイヤボンディング端子は、前記半導体素子が搭載される領域の外側の配線に設けられ、前記外部接続端子は、前記半導体素子が搭載される領域内に設けられ、前記ワイヤボンディング端子と前記ワイヤボンディング接続用の電極がワイヤを介して接続され、また前記第2の配線基板は、フリップチップ端子と、外部接続端子とを配線の一部とした配線パターンを備え、前記プリップチップ端子は、前記半導体素子が搭載される領域の内側の配線に設けられ、前記外部接続端子は前記フリップチップ端子より内側に設けられ、前記半導体素子のフリップチップ接続用の電極と前記フリップチップ端子がフリップチップ接続された請求項3記載のパッケージオンパッケージ構造体。
  5. 上下に積み重ねられた複数の半導体パッケージのうち、最上段の半導体パッケージの上面には、外部接続端子がない請求項3又は4記載のパッケージオンパッケージ構造体。
  6. 上下に積み重ねられた複数の半導体パッケージのうち、最下段の半導体パッケージの外部接続端子には、はんだボールが設けられた請求項3、4又は5記載のパッケージオンパッケージ構造体。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109755235A (zh) * 2017-11-03 2019-05-14 三星电子株式会社 层叠封装半导体封装件、堆叠半导体封装件及电子系统
US12092272B2 (en) 2015-03-10 2024-09-17 Jiaxing Super Lighting Electric Appliance Co., Ltd. LED tube lamp

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12092272B2 (en) 2015-03-10 2024-09-17 Jiaxing Super Lighting Electric Appliance Co., Ltd. LED tube lamp
CN109755235A (zh) * 2017-11-03 2019-05-14 三星电子株式会社 层叠封装半导体封装件、堆叠半导体封装件及电子系统
CN109755235B (zh) * 2017-11-03 2024-04-30 三星电子株式会社 层叠封装半导体封装件、堆叠半导体封装件及电子系统
US12033991B2 (en) 2017-11-03 2024-07-09 Samsung Electronics Co., Ltd. Package-on-package (PoP) semiconductor package and electronic system including the same

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