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CN109755235A - 层叠封装半导体封装件、堆叠半导体封装件及电子系统 - Google Patents

层叠封装半导体封装件、堆叠半导体封装件及电子系统 Download PDF

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CN109755235A CN201811302367.3A CN201811302367A CN109755235A CN 109755235 A CN109755235 A CN 109755235A CN 201811302367 A CN201811302367 A CN 201811302367A CN 109755235 A CN109755235 A CN 109755235A
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semiconductor devices
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Samsung Electronics Co Ltd
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Abstract

提供了一种层叠封装(PoP)半导体封装件、一种堆叠半导体封装件和一种电子系统。PoP半导体封装件包括上封装件和下封装件。下封装件包括位于第一区域中的第一半导体器件、位于第二区域中的第二半导体器件、以及与第一区域相邻的指令和地址垂直互连件、数据输入‑输出垂直互连件和存储器管理垂直互连件。

Description

层叠封装半导体封装件、堆叠半导体封装件及电子系统
相关申请的交叉引用
通过引用将于2017年11月3日提交的题为“Package-On-Package(PoP)Semiconductor Package and Electronic System Including the Same(层叠封装(PoP)半导体封装件及包括其的电子系统)”的第10-2017-0146171号韩国专利申请的全部内容并入本文。
技术领域
在此描述的一个或更多个实施例涉及层叠封装(PoP)半导体封装件和包括PoP半导体封装件的电子系统。
背景技术
对薄型电子设备的需求持续增长。为了满足这种需求，正在尝试减小半导体封装件的厚度并改善其电性能。然而，减小半导体封装件的厚度会使其容易发生翘曲和其他形式的机械变形。
发明内容
根据一个或更多个实施例，一种层叠封装(PoP)半导体封装件包括上封装件和下封装件，下封装件包括：第一半导体器件，位于第一区域中；第二半导体器件，位于第二区域中；和与第一区域相邻的指令和地址垂直互连件、数据输入-输出垂直互连件和存储器管理垂直互连件。
根据一个或更多个其他实施例，一种堆叠半导体封装件包括上封装件和下封装件，下封装件包括：应用处理器(AP)芯片；电源管理集成电路芯片；以及与AP芯片的侧表面相邻的指令和地址(CA)垂直互连件和数据输入-输出垂直互连件，其中，AP芯片和电源管理集成电路芯片并排地布置。
根据一个或更多个其他实施例，一种层叠封装(PoP)半导体封装件包括上封装件和下封装件，下封装件包括：应用处理器(AP)芯片，位于第一区域中；电源管理集成电路芯片，位于第二区域中；以及指令和地址垂直互连件和存储器管理垂直互连件中的至少一个，位于AP芯片和电源管理集成电路芯片之间。
根据一个或更多个其他实施例，一种电子系统包括控制器、用于输入或输出数据的输入-输出端、用于存储数据的存储器、用于在电子系统和电子系统外部的装置之间传递数据的接口、以及用于将控制器、输入-输出端、存储器和接口彼此连接以允许它们之间进行通信的总线，其中，控制器和存储器中的至少一个包括根据本文描述的任何实施例的层叠封装(PoP)半导体封装件。
附图说明
通过参考附图详细描述示例性实施例，特征对于本领域技术人员而言将变得显而易见，在附图中：
图1示出了PoP半导体封装件的实施例；
图2A示出了根据实施例的PoP半导体封装件的侧截面图，图2B示出了图2A的PoP半导体封装件的下封装件的俯视图；
图3示出了下封装件的另一实施例；
图4A示出了根据另一实施例的PoP半导体封装件的侧截面图，图4B示出了图4A的PoP半导体封装件的下封装件的中心截面的平面图；
图5A示出了根据另一实施例的PoP半导体封装件的侧截面图，图5B示出了图5A的PoP半导体封装件的下封装件的中心截面的俯视图；
图6示出了根据另一实施例的PoP半导体封装件的下封装件的中心截面的平面图；
图7A至图7C示出了用于制造PoP半导体封装件的方法的实施例的各个阶段；
图8A至图8D示出了用于制造PoP半导体封装件的方法的另一实施例的各个阶段；和
图9示出了电子系统的实施例。
具体实施方式
图1示出了层叠封装(PoP)半导体封装件1的实施例，PoP半导体封装件1可以包括控制器20和存储元件40，存储元件40包括第一存储器装置41、第二存储器装置45和存储器控制器43。PoP半导体封装件1还可以包括用于向控制器20、第一存储器装置41、第二存储器装置45和存储器控制器43提供用于操作电压的电流的电源管理集成电路(PMIC)22。操作电压可以彼此相同或不同。
PoP半导体封装件1可以包括在例如个人计算机(PC)或移动装置中。移动装置的示例包括膝上型计算机、移动电话、智能电话、平板PC、个人数字助理(PDA)、企业数字助理(EDA)、数字静态相机、数字视频相机、便携式多媒体播放器(PMP)、个人导航装置或便携式导航装置(PND)、手持游戏机、移动互联网装置(MID)、可穿戴式计算机、物联网(IoT)装置、万物互联(IoE)装置、无人机或其他类型的移动或静止装置。
控制器20可控制第一存储器装置41、第二存储器装置45和存储器控制器43的操作。例如，控制器20可以包括集成电路(IC)、片上系统(SoC)、应用处理器(AP)、移动AP、芯片组或一组芯片。例如，控制器20可以包括中央处理单元(CPU)、图形处理单元(GPU)和/或调制解调器。在一些实施例中，控制器20可以执行调制解调器的功能和AP的功能。
存储器控制器43可根据控制器20的控制来控制第二存储器装置45。第一存储器装置41、第二存储器装置45和存储器控制器43中的每一个可以包括半导体芯片或裸片(die)。第一存储器装置41可以包括易失性存储器装置。易失性存储器装置可以包括随机存取存储器(RAM)、动态RAM(DRAM)、静态RAM(SRAM)或其他类型的存储器。
第一存储器装置41可以包括Wide I/O DRAM、PDDR2DRAM、LPDDR4DRAM、LPDDR5DRAM或其他类型的存储器。第一存储器装置41可用作例如缓冲器或缓冲器DRAM。
第二存储器装置45可以包括存储存储器装置，其可以包括具有非易失性存储器单元的非易失性存储器装置。非易失性存储器的示例包括电可擦除可编程只读存储器(EEPROM)、闪存、磁性RAM(MRAM)、自旋转移矩MRAM、铁电RAM(FeRAM)、相变RAM(PRAM)、电阻式RAM(RRAM)、纳米管RRAM、聚合物RAM(PoRAM)、纳米浮栅存储器(NFGM)、全息存储器、分子电子存储器装置或绝缘体阻变存储器。
存储存储器装置可以包括闪存型存储器装置或其他类型的存储器。第二存储器装置45可以包括例如NAND型存储器装置。NAND型存储器装置可以包括二维存储器单元阵列或三维存储器单元阵列。二维存储单元阵列或三维存储单元阵列可以包括多个存储器单元。多个存储器单元中的每一个可以存储1位信息或者2位或更多位信息。
当第二存储器装置45包括闪存型存储器装置时，存储器控制器43可使用(或支持)多媒体卡(MMC)接口、嵌入式MMC(eMMC)接口、或通用闪存(UFS)接口、或其他类型的接口。
图2A示出了根据实施例的PoP半导体封装件100的侧截面图。图2B示出了从上方观察的图2A的PoP半导体封装件100的下封装件100B的俯视图。图2A的截面图可以是沿着图2B的线A-A′所截取的。
参照图2A和图2B，下封装件100B可以包括安装在下封装基板101上的第一半导体器件110和第二半导体器件120。第一半导体器件110可以在下封装件100B的第一区域A1中。第二半导体器件120可以在下封装件100B的第二区域A2中。
第一半导体器件110可以是例如参考图1所描述的控制器20，例如应用处理器(AP)。第二半导体器件120可以是例如电源管理集成电路22。
第一半导体器件110可以经由第一导电凸起111安装在下封装基板101上。第二半导体器件120可以经由第二导电凸起121安装在下封装基板101上。第一导电凸起111可以与第二导电凸起121基本相同。第一导电凸起111和第二导电凸起121中的每个可以包括例如无铅的锡基焊料球。
第一半导体器件110和第二半导体器件120可以由封装材料105封装。封装材料105可以是例如环氧模塑化合物(EMC)。
第一半导体器件110和第二半导体器件120可以并排地布置。多个垂直互连件140可以围绕其布置。多个垂直互连件140可延伸穿过封装材料105。
垂直互连件140可以指用于将下封装件100B电连接到上封装件100T的任意导体，其中下封装件100B和上封装件100T垂直堆叠。在一些实施例中，垂直互连件140可以是焊料凸起。在一些实施例中，垂直互连件140可以是导电插塞。
上封装件100T可以包括安装在上封装基板151上的存储器装置131。存储器装置131可以包括垂直堆叠的第一存储器芯片131a和第二存储器芯片131b。存储器装置131可以例如经由接合线133电连接到上封装基板151。
图2A示出了两个存储器芯片堆叠的示例。在另一实施例中，可堆叠三个或更多存储器芯片。多个存储器芯片可以通过硅通孔(TSV)彼此电连接。此外，如参考图1所描述，多个存储器芯片中的每一个可以包括第一存储器装置41、第二存储器装置45或两者。
上封装件100T还可以包括用于根据第一半导体器件110的控制直接控制存储器装置131的存储器控制器160。存储器装置131可由封装材料155(例如，环氧模塑化合物)封装。第一半导体器件110可以包括数据输入-输出物理层DQ，其是传递数据的物理层。此外，第一半导体器件110可以包括指令和地址(CA)输入-输出物理层CA，其是传递指令和地址的物理层。
数据输入-输出物理层DQ可以包括用于发送和接收数据的接口(例如，焊盘或引脚)。CA输入-输出物理层CA可以包括用于发送和接收指令和地址的接口(例如，焊盘或引脚)。数据输入-输出物理层DQ和CA输入-输出物理层CA可以指信道。
第一半导体器件110还可以包括存储器管理物理层MMU，其是传递用于管理存储器并且例如用于管理上封装件100T的存储器装置131的信号的物理层。在一个实施例中，存储器管理物理层MMU可以是用于处理中央处理单元对存储器装置131的访问的组件。例如，存储器管理物理层MMU可以基于来自中央处理单元、图形处理单元、显示控制器和/或图形引擎的请求将虚拟地址转换为物理地址。此外，存储器管理物理层MMU可以执行诸如高速缓存控制、总线仲裁、存储体切换和/或其他功能之类的功能。
存储器管理物理层MMU可以包括用于发送和接收用于管理存储器的信号的接口(例如，焊盘或引脚)。
数据输入-输出物理层DQ可以经由第一导电凸起111和下封装基板101连接到数据输入-输出垂直互连件140D。此外，数据输入-输出物理层DQ可经由数据输入-输出垂直互连件140D向存储器装置131发送数据和从存储器装置131接收数据。
CA输入-输出物理层CA可以经由第一导电凸起111和下封装基板101连接到CA垂直互连件140C。此外，CA输入-输出物理层CA可经由CA垂直互连件140C向存储器装置131发送CA信号和从存储器装置131接收CA信号。
存储器管理物理层MMU可以经由第一导电凸起111和下封装基板101连接到存储器管理垂直互连件140M。此外，存储器管理物理层MMU可以经由存储器管理垂直互连件140M向存储器装置131发送存储器管理信号和从存储器装置131接收存储器管理信号。
数据输入-输出垂直互连件140D可以与第一半导体器件110相邻。例如，多个数据输入-输出垂直互连件140D中的至少一半可以构成沿第一半导体器件110的侧表面布置成一行或更多行的一些垂直互连件。
在一些实施例中，CA垂直互连件140C可以与第一半导体器件110相邻。在一些实施例中，存储器管理垂直互连件140M可以与第一半导体器件110相邻。
当数据输入-输出垂直互连件140D、CA垂直互连件140C和存储器管理垂直互连件140M与第一半导体器件110相邻时，可以获得PoP半导体封装件100的改进的电特性，因为可以减小基于相应垂直互连件的功能的相应垂直互连件到上封装件100T的连接路径之间的偏差。
当CA垂直互连件140C或存储器管理垂直互连件140M相对于第二半导体器件120与第一半导体器件110相对布置而不是与第一半导体器件110相邻时，由于信号行进所经历的路径变得太长，所以PoP半导体封装件的电性能和性质可能不足。
根据一个或更多个实施例，数据输入-输出垂直互连件140D、CA垂直互连件140C和存储器管理垂直互连件140M中的至少一个可以在第一半导体器件110和第二半导体器件120之间。图2B示出存储器管理垂直互连件140M位于第一半导体器件110和第二半导体器件120之间。在另一实施例中，存储器管理垂直互连件140M可以位于不同的位置处。
第一半导体器件110可以具有第一侧表面110a和平行于第一侧表面110a的第二侧表面110b。第一半导体器件110可以具有第三侧表面110c和平行于第三侧表面110c的第四侧表面110d。第一侧表面110a(或第二侧表面110b)可以基本上垂直于第三侧表面110c(或第四侧表面110d)。此外，第二侧表面110b可以面向第二半导体器件120。
数据输入-输出垂直互连件140D可以与第一半导体器件110的第一侧表面110a相邻。以这种方式，由于到上封装件100T中的存储器装置131的数据传输路径可以尽可能地减小，所以可以实现数据的高速高效传输。
此外，CA垂直互连件140C可以与第一半导体器件110的第三侧表面110c相邻。这样，由于可以尽可能地减小用于在CA垂直互连件140C和第一半导体器件110之间传递CA信号的路径，因此可以实现CA信号的高速高效传递。
图2B示出了CA垂直互连件140C与第三侧表面110c相邻。在另一实施例中，CA垂直互连件140C可与第四侧表面110d相邻。
存储器管理垂直互连件140M可以与第二侧表面110b相邻。例如，存储器管理垂直互连件140M可以在第一半导体器件110和第二半导体器件120之间。这样，由于可以尽可能地减小用于在存储器管理垂直互连件140M和第一半导体器件110之间传递存储器管理信号的路径，所以可以实现存储器管理信号的高速高效传递。
在一些实施例中，虚设垂直互连件DMY可与第二半导体器件120相邻。虚设垂直互连件DMY可以是仅有助于下封装件100B和上封装件100T之间的结合而不明显地有助于电操作的垂直互连件。在一些实施例中，虚拟垂直互连件DMY可以与第二半导体器件120的侧表面中的不面向第一半导体器件110的侧表面相邻。
图2B示出虚设垂直互连件DMY仅在整个下封装件100B的部分区域中。在一个实施例中，虚设垂直互连件DMY可以均匀地布置在整个下封装件100B中。
在一些实施例中，接地垂直互连件GND可以与第二半导体器件120相邻。接地垂直互连件GND可以提供到上封装件100T和/或下封装件100B的接地端子的连接路径。在一些实施例中，接地垂直互连件GND可以与第二半导体器件120的侧表面中的不面向第一半导体器件110的侧表面相邻。例如，在第二半导体器件120的侧表面中，接地垂直互连件GND可以相邻于与面对第一半导体器件110的侧表面处于相对侧的侧表面。
在一些实施例中，电源垂直互连件PWR可以与第二半导体器件120相邻。电源垂直互连件PWR可以提供用于为上封装件100T和/或下封装件100B供电的路径。在一些实施例中，电源垂直互连件PWR可以与第二半导体器件120的侧表面中的不面向第一半导体器件110的侧表面相邻。例如，电源垂直互连件PWR可以相邻于第二半导体器件120的侧表面中的与面向第一半导体器件110的侧表面处于相对侧的侧表面。
图2B示出了接地垂直互连件GND和电源垂直互连件PWR仅布置在整个下封装件100B中的部分区域中。在一个实施例中，接地垂直互连件GND和/或电源垂直互连件PWR可以布置在整个下封装件100B中。
如图2B所示，多个垂直互连件140可以沿着下封装件100B的外周边定位，例如沿着下封装基板101的边缘定位。多个垂直互连件140可以包括数据输入-输出垂直互连件140D、CA垂直互连件140C、存储器管理垂直互连件140M、虚设垂直互连件DMY、接地垂直互连件GND和电源垂直互连件PWR，并且还可以包括执行其他功能的垂直互连件。此外，多个垂直互连件140可以在第一半导体器件110和第二半导体器件120之间的空间中。
图2B的所有垂直互连件140可以有助于上封装件100T和下封装件100B之间的机械连接和结合。如上所述，由于多个垂直互连件140也位于第一半导体器件110和第二半导体器件120之间的空间中，因此PoP半导体封装件100可以具有减小的翘曲，并且还可以表现出连接端子的改进的机械性质。
图3示出了下封装件100B′的实施例的平面图，其与图2B的实施例的不同之处仅在于CA垂直互连件140C和存储器管理垂直互连件140M的布置。
参照图3，CA垂直互连件140C可以与第二侧表面110b相邻。例如，CA垂直互连件140C可以在第一半导体器件110和第二半导体器件120之间。以这种方式，由于可以尽可能地减小用于在CA垂直互连件140C和第一半导体器件110之间传递CA信号的路径，所以可以实现CA信号的高速高效传递。
此外，存储器管理垂直互连件140M可以与第三侧表面110c相邻。这样，由于可以尽可能地减小用于在存储器管理垂直互连件140M和第一半导体器件110之间传递存储器管理信号的路径，所以可以实现存储器管理信号的高速高效传递。
图3示出存储器管理垂直互连件140M与第三侧表面110c相邻。在一个实施例中，存储器管理垂直互连件140M可以与第四侧表面110d相邻。
图4A示出了根据另一实施例的PoP半导体封装件200的侧截面图。图4B示出了图4A的PoP半导体封装件200的下封装件200B的中心截面的平面图。具体地，图4A示出了沿着图4B的线A-A′的截面图。
参照图4A和4B，PoP半导体封装件200可以包括上封装件200T和下封装件200B。上封装件200T可以与参考图2A描述的上封装件100T基本相同。
下封装件200B可以包括埋置在下封装基板205中的第一半导体器件210和第二半导体器件220。图4A示出了第一半导体器件210和第二半导体器件220中每一个的厚度等于下封装基板205的厚度。然而，在另一实施例中，这些厚度可以不同。第一半导体器件210和第二半导体器件220可以分别与第一半导体器件110和第二半导体器件120基本相同。
下封装件200B可以包括分别与其上表面和下表面相邻的上再分布层203和下再分布层201。上再分布层203和下再分布层201可以将第一半导体器件210的连接端子211和第二半导体器件220的连接端子221电连接到上封装件200T或PoP半导体封装件200外部的装置。图4A示出了上再分布层203和下再分布层201中的每一个包括一个层。在一个实施例中，上再分布层203和下再分布层201中的每一个可以包括多个层。
另外，由于上述的再分布允许用于连接到PoP半导体封装件200外部的端子的两个连接端子290之间的间隔大于第一半导体器件210的连接端子211与第二半导体器件220的连接端子221之间的间隔，因此可以实现到外部装置的稳定连接。上述的扇出型再分布也可以同样地作用于与上封装件200T的连接。
上再分布层203和下再分布层201中的每一个可以通过执行沉积工艺获得，该沉积工艺包括形成作为绝缘体的钝化层，以及然后通过图案化或镀覆来形成导电布线。在一个实施例中，上再分布层203和下再分布层201中的每一个可以以自下而上的方式制造。因此，上再分布层203和下再分布层201可以不同于图2A的下封装基板101，例如印刷电路板。
在下封装基板205中，可以提供将上再分布层203的端子连接到下再分布层201的端子的通路结构作为垂直互连件240。图4A示出通路结构的垂直互连件240具有柱形。在一个实施例中，垂直互连件240可以具有锥形形状、多个层(包括两个或更多层)彼此组合的形状或其他形状。
图4B示出了垂直互连件240的布局，并且还示出了沿图4A的线B-B′截取的截面。图4B示出了垂直互连件240具有等边三角形的规则布置的示例。当垂直互连件240具有等边三角形的规则布置时，PoP半导体封装件200可具有减小的平面面积，因为与当如在图2B的情况下垂直互连件240具有正方形的规则布置时相比，PoP半导体封装件200可具有更紧凑的构造。
类似于第一半导体器件110，第一半导体器件210可以具有第一侧表面210a、第二侧表面210b、第三侧表面210c和第四侧表面210d。第二侧表面210b可以是面向第二半导体器件220的侧表面。
数据输入-输出垂直互连件240D可以与第一半导体器件210的第一侧表面210a相邻。以这种方式，可以实现高速高效的数据传递，因为可以尽可能地减小到上封装件200T中的存储器装置231的数据传递路径。
此外，CA垂直互连件240C可以与第二侧表面210b相邻。例如，CA垂直互连件240可以在第一半导体器件210和第二半导体器件220之间。以这种方式，可以实现CA信号的高速高效传递，因为可以尽可能地减小用于在CA垂直互连件240C和第一半导体器件210之间传递CA信号的路径。
此外，存储器管理垂直互连件240M可以与第四侧表面210d相邻。以这种方式，可以实现存储器管理信号的高速高效传递，因为可以尽可能地减小用于在存储器管理垂直互连件240M和第一半导体器件210之间传递存储器管理信号的路径。
图4B示出了存储器管理垂直互连件240M与第四侧表面210d相邻。在一个实施例中，存储器管理垂直互连件240M可以与第三侧表面210c相邻。
在一些实施例中，虚设垂直互连件DMY可以与第二半导体器件220相邻。虚设垂直互连件DMY的功能和作用可以与图2B的虚设垂直互连件DMY的功能和作用基本相同。
在一些实施例中，接地垂直互连件GND可以与第二半导体器件220相邻。此外，电源垂直互连件PWR可以与第二半导体器件220相邻。接地垂直互连件GND和电源垂直互连件PWR的功能和作用与图2B的相应部件的功能和作用基本相同。
图5A示出了根据另一实施例的PoP半导体封装件200′的侧截面图。图5B示出了从上方观察的图5A的PoP半导体封装件200′的下封装件200B′的中心截面的俯视图。具体地，图5A的侧截面图示出了沿图5B的线A-A′截取的截面。
图5A和图5B的PoP半导体封装件200′与图4A和图4B的实施例的不同之处在于省略了图4A和图4B中的上封装件200T和下封装件200B中的每一个在其一侧处的部分。例如，图5A的PoP半导体封装件200′与图4A的PoP半导体封装件200的不同之处可以在于省略了PoP半导体封装件200′的在其一侧(图4A中的左侧)处的部分。
图5B的下封装件200B′的截面与图4B的下封装件200B的截面的不同之处也可以在于省略了下封装件200B′的在其一侧(图4B中的左侧)处的部分。在除了上述不同点之外的点方面，PoP半导体封装件200′可以与PoP半导体封装件200相同。
参照图5A和5B，在PoP半导体封装件200′中，在第二半导体器件220的侧表面之中，省略了面向与面向第一半导体器件210的侧表面相对的侧表面的部分(例如，面向平行于第二侧表面210b的侧表面中的远离第一半导体器件210的侧表面的部分)。由于PoP半导体封装件200′与图4A的PoP半导体封装件200相比具有大大地减小的平面面积，因此可以提供具有更紧凑的尺寸和形状的PoP半导体封装件200′。
然而，位于省略部分中的接地垂直互连件GND和电源垂直互连件PWR的位置可以变化。参照图5B，接地垂直互连件GND和电源垂直互连件PWR中的每一个可以与第二半导体器件220相邻，同时不与第一半导体器件210相邻。这可以在与第一半导体器件210相邻的位置处以尽可能更多的数量布置数据输入-输出垂直互连件240D、CA垂直互连件240C和存储器管理垂直互连件240M。
图6示出了根据另一实施例的PoP半导体封装件的下封装件200B″的中心截面的平面图。图6的下封装件200B″与图4B的下封装件200B的不同之处在于，下封装件200B″中的垂直互连件240的布置间隔是不规则的。由于下封装件200B″在除了上述不同点之外的点方面与下封装件200B相同，所以将主要描述不同点。
由于可以从图6的下封装件200B″中省略不需要的垂直互连件240，因此可以允许设计更紧凑的布局。此外，可以设计通过考虑信号传递路径的长度而优化的布局。
即使垂直互连件240的布置间隔是不规则的，连接端子292到上封装件200T的布置间隔以及连接端子290到PoP半导体封装件外部的装置的布置间隔也可以是规则的(例如，参见图4A)。其原因在于，连接端子290和292的布置间隔可以通过上再分布层203和下再分布层201来调节。因此，上封装件200T可以经由具有规则的布置间隔的连接端子(例如焊料凸起)连接到下封装件200B、200B′或200B″。
图7A至7C示出了根据实施例的用于制造PoP半导体封装件100的方法的各个阶段的侧截面图。
参照图7A，该方法包括提供下封装件100B。下封装件100B可以包括下封装基板101。第一半导体器件110和第二半导体器件120安装在下封装基板101上并且并排地布置。第一半导体器件110和第二半导体器件120可以分别布置在第一区域A1和第二区域A2中，并且可以由封装材料105封装。第一半导体器件110和第二半导体器件120中的每一个可以是一个半导体芯片或一个封装件。
图7A示出封装材料105覆盖第一半导体器件110和第二半导体器件120的上表面。在一个实施例中，封装材料105的上表面可以与第一半导体器件110和/或第二半导体器件120的上表面在同一平面上。已经参考图2A和图2B描述了第一半导体器件110和第二半导体器件120。
参照图7B，在期望形成垂直互连件的位置处形成通孔105H。通孔105H形成为穿透封装材料105，并且例如可以通过钻孔或其他方法形成。
图7B示出形成通孔105H以暴露下封装基板101的上表面。在一些其他实施例中，可以在下封装基板101的上表面上在将要形成通孔105H的位置处形成导电凸起。封装材料105可涂覆在导电凸起上以覆盖导电凸起。在这种情况下，当形成通孔105H时，可以仅暴露导电凸起的上表面的一部分，并且可以不暴露下封装基板101的上表面。
参照图7C，可以在下封装件100B上设置上封装件100T。上封装件100T可以是其中存储器装置131安装在上封装基板151上的上封装件。上封装件100T可以包括垂直堆叠的第一存储器芯片131a和第二存储器芯片131b。存储器装置131可以经由接合线133电连接到上封装基板151。已经参考图2A描述了存储器装置131。
可以向上封装基板151的下表面提供导电端子140a，以匹配通孔105H。当在下封装件100B上设置上封装件100T并且然后向其施加热和压力时，导电端子140a回流并且在通孔105H中结合到下封装件100B，由此形成如图2A所示的PoP半导体封装件100。
图8A至图8D示出了根据另一实施例的用于制造PoP半导体封装件200的方法的各个阶段的侧截面图。
参照图8A，该方法包括：提供分别在第一区域A1和第二区域A2中包括空腔205H的下封装基板205。第一半导体器件210和第二半导体器件220可以分别容纳在空腔205H中。例如，第一半导体器件210和第二半导体器件220可以分别布置在空腔205H中。可以向下封装基板205的一个表面提供用于稳固第一半导体器件210和第二半导体器件220的稳固构件295(例如，粘附带或其他紧固件)。
可以在布置第一半导体器件210和第二半导体器件220之前形成垂直互连件240，或者可以在布置第一半导体器件210和第二半导体器件220之后形成垂直互连件240。
参照图8B，在下封装基板205的暴露表面以及第一半导体器件210和第二半导体器件220的暴露表面上形成下再分布层201。在此示例中，可以首先形成下再分布层201，在另一示例中，可以首先形成下面描述的上再分布层203。
为了形成下再分布层201，可以形成绝缘层。绝缘层可以被图案化以用作模具。
接下来，例如，形成种子金属层，然后可以通过电解镀覆、无电镀覆、浸镀或其他镀覆方法形成导电布线。该过程可以执行一次或多次。
参照图8C，移除稳固构件295，然后，还可以以与图8B中的方式相同的方式，在下封装基板205的与其上形成有下再分布层201的表面相对的表面上形成上再分布层203。由于已经参考图8B描述了形成再分布层的方法，因此将省略对其的重复描述。
参照图8D，将上封装件200T设置到下封装件200B上。在上封装件200T中，存储器装置231经由接合线233安装在上封装基板251上。上封装件200T可以与图7C的上封装件100T基本相同。接下来，在加热上封装件200T和下封装件200B的同时将二者向彼此进行按压，由此获得图4A的PoP半导体封装件200。因此，PoP半导体封装件可以形成为具有改进的机械和电性质。
图9示出了电子系统2000的实施例，电子系统2000包括控制器2010、输入-输出(I/O)装置2020、存储器2030和接口2040，这些组件经由总线2050彼此连接。
控制器2010可以包括微处理器、数字信号处理器和与其类似的处理器中的至少一种。输入-输出装置2020可以包括小键盘、键盘和显示器中的至少一种。存储器2030可用于存储由控制器2010执行的指令。例如，存储器2030可用于存储用户数据。
电子系统2000可以是无线通信装置或用于在无线环境中发送和/或接收信息的装置。在一个实施例中，为了经由无线通信网络发送/接收数据，接口2040可以是无线接口。接口2040可以包括天线和/或无线收发器。在一些实施例中，电子系统2000可用于第三代通信系统的通信接口协议，例如码分多址(CDMA)、全球移动通信系统(GSM)、北美数字蜂窝(NADC)、扩展时分多址(E-TDMA)和/或宽带码分多址(WCDMA)。具体地，在电子系统2000中，控制器2010和存储器2030中的至少一个包括根据本文描述的一个或更多个实施例的PoP半导体封装件中的至少一个。
可以通过将由计算机、处理器、控制器或其他信号处理装置执行的代码或指令来执行本文所描述的方法、过程和/或操作。计算机、处理器、控制器或其他信号处理装置可以是本文所描述的那些元件或除了本文所描述的元件之外的元件。因为详细地描述了形成方法(或计算机、处理器、控制器或其他信号处理装置的操作)的基础的算法，所以用于实现方法实施例的操作的代码或指令可以将计算机、处理器、控制器或其他信号处理装置转换成用于执行本文方法的专用处理器。
本文所描述的实施例的控制器、电源管理特征、接口以及其他信号提供、信号生成和信号处理特征可以用例如可以包括硬件、软件或两者的非暂时性逻辑来实现。当至少部分地用硬件加以实现时，控制器、电源管理特征、接口以及其他信号提供、信号生成和信号处理特征可以是例如各种集成电路中的任何一种，包括但不限于专用集成电路、现场可编程门阵列、逻辑门的组合、片上系统、微处理器或其他类型的处理或控制电路。
当至少部分地用软件加以实现时，控制器、电源管理特征、接口以及其他信号提供、信号生成和信号处理特征可以包括例如用于存储将例如由计算机、处理器、微处理器、控制器或其他信号处理装置执行的代码或指令的存储器或其他存储装置。计算机、处理器、微处理器、控制器或其他信号处理设备可以是本文所描述的那些元件或除了本文所描述的元件之外的元件。因为详细地描述了形成方法(或计算机、处理器、微处理器、控制器或其他信号处理装置的操作)的基础的算法，所以用于实现方法实施例的操作的代码或指令可以将计算机、处理器、控制器或其他信号处理装置转变为用于执行本文所描述的方法的专用处理器。
这里已经公开了示例实施例，尽管采用了特定术语，但特定术语只是以一般的和描述性的意义来使用和解释，而不是出于限制目的。在一些情形下，如本领域技术人员将清楚的，自提交本申请之时起，除非另外明确指出，否则结合具体实施例描述的特征、特性和/或元件可以单独使用或者与结合其他实施例描述的特征、特性和/或元件组合使用。因此，在不脱离在权利要求中阐述的实施例的精神和范围的情况下，可以做出形式和细节方面的各种变化。

Claims (25)

1.一种层叠封装半导体封装件，所述层叠封装半导体封装件包括：
上封装件；和
下封装件，所述下封装件包括：
第一半导体器件，所述第一半导体器件位于第一区域中；
第二半导体器件，所述第二半导体器件位于第二区域中；和
与所述第一区域相邻的指令和地址垂直互连件、数据输入-输出垂直互连件和存储器管理垂直互连件。
2.根据权利要求1所述的层叠封装半导体封装件，其中，所述指令和地址垂直互连件、所述数据输入-输出垂直互连件和所述存储器管理垂直互连件中的至少一者位于所述第一区域和所述第二区域之间。
3.根据权利要求1所述的层叠封装半导体封装件，其中：
所述第一半导体器件包括所述层叠封装半导体封装件的控制器，
所述第二半导体器件包括所述层叠封装半导体封装件的电源管理集成电路。
4.根据权利要求1所述的层叠封装半导体封装件，其中，所述下封装件还包括与所述第二半导体器件相邻的虚设垂直互连件。
5.根据权利要求1所述的层叠封装半导体封装件，其中：
所述第二半导体器件包括面向所述第一半导体器件的第一侧表面和与所述第一侧表面处于相对侧的第二侧表面，
所述下封装件还包括与所述第二半导体器件的所述第二侧表面相邻的接地垂直互连件或电源垂直互连件。
6.根据权利要求1所述的层叠封装半导体封装件，其中：
所述上封装件包括非易失性存储器装置，
所述非易失性存储器装置用于经由所述指令和地址垂直互连件向所述第一半导体器件发送指令和地址信号以及从所述第一半导体器件接收指令和地址信号。
7.根据权利要求6所述的层叠封装半导体封装件，其中，所述非易失性存储器装置用于经由所述存储器管理垂直互连件向所述第一半导体器件发送存储器管理信号以及从所述第一半导体器件接收存储器管理信号。
8.根据权利要求1所述的层叠封装半导体封装件，其中，所述下封装件包括下封装基板，所述下封装基板包括所述第一区域和所述第二区域。
9.根据权利要求8所述的层叠封装半导体封装件，其中，所述上封装件通过沿着所述下封装基板的边缘布置的多个垂直互连件连接到所述下封装件。
10.根据权利要求9所述的层叠封装半导体封装件，其中，所述多个垂直互连件是多个焊料凸起。
11.根据权利要求1所述的层叠封装半导体封装件，其中，所述下封装件包括分别与其上表面和下表面相邻的上再分布层和下再分布层。
12.根据权利要求11所述的层叠封装半导体封装件，其中，所述第一半导体器件和所述第二半导体器件均未安装在印刷电路板上。
13.根据权利要求11所述的层叠封装半导体封装件，其中，所述指令和地址垂直互连件、所述数据输入-输出垂直互连件和所述存储器管理垂直互连件是将所述上再分布层电连接到所述下再分布层的通路结构。
14.根据权利要求13所述的层叠封装半导体封装件，其中，所述通路结构的布置间隔是不规则的。
15.根据权利要求14所述的层叠封装半导体封装件，其中，所述上封装件通过具有规则的布置间隔的焊料凸起连接到所述下封装件。
16.一种堆叠半导体封装件，所述堆叠半导体封装件包括：
上封装件；和
下封装件，所述下封装件包括：
应用处理器芯片；
电源管理集成电路芯片；和
与所述应用处理器芯片的侧表面相邻的指令和地址垂直互连件以及数据输入-输出垂直互连件，其中，所述应用处理器芯片和所述电源管理集成电路芯片并排地布置。
17.根据权利要求16所述的堆叠半导体封装件，其中：
所述应用处理器芯片包括第一侧表面和平行于所述第一侧表面的第二侧表面，
所述数据输入-输出垂直互连件与所述第一侧表面相邻，
所述指令和地址垂直互连件与所述第二侧表面相邻。
18.根据权利要求17所述的堆叠半导体封装件，其中：
所述应用处理器芯片还包括第三侧表面和平行于所述第三侧表面的第四侧表面，
所述堆叠半导体封装件包括与所述第三侧表面和所述第四侧表面中的至少一个相邻的存储器管理垂直互连件。
19.根据权利要求17所述的堆叠半导体封装件，其中，所述第二侧表面面向所述电源管理集成电路芯片。
20.根据权利要求17所述的堆叠半导体封装件，所述堆叠半导体封装件还包括：
与所述电源管理集成电路芯片的侧表面中的不面向所述应用处理器芯片的侧表面相邻的接地垂直互连件。
21.根据权利要求16所述的堆叠半导体封装件，其中：
所述应用处理器芯片包括第一侧表面和第三侧表面，
所述第一侧表面在与所述第三侧表面延伸的方向交叉的方向上延伸，
所述数据输入-输出垂直互连件与所述第一侧表面相邻，
所述指令和地址垂直互连件与所述第三侧表面相邻。
22.根据权利要求21所述的堆叠半导体封装件，其中：
所述应用处理器芯片还包括第二侧表面和第四侧表面，所述第二侧表面平行于所述第一侧表面，所述第四侧表面平行于所述第三侧表面，
所述堆叠半导体封装件包括与所述第二侧表面相邻的存储器管理垂直互连件。
23.根据权利要求22所述的堆叠半导体封装件，其中，所述存储器管理垂直互连件位于所述应用处理器芯片和所述电源管理集成电路芯片之间。
24.一种层叠封装半导体封装件，所述层叠封装半导体封装件包括：
上封装件；和
下封装件，所述下封装件包括：
应用处理器芯片，所述应用处理器芯片位于第一区域中；
电源管理集成电路芯片，所述电源管理集成电路芯片位于第二区域中；和
指令和地址垂直互连件和存储器管理垂直互连件中的至少一者，所述指令和地址垂直互连件和/或所述存储器管理垂直互连件位于所述应用处理器芯片和所述电源管理集成电路芯片之间。
25.一种电子系统，所述电子系统包括：
控制器；
输入-输出装置，用于输入或输出数据；
存储器，用于存储数据；
接口，用于在所述电子系统和所述电子系统外部的装置之间传递数据；和
总线，用于将所述控制器、所述输入-输出装置、所述存储器和所述接口彼此连接以允许它们之间进行通信，其中，所述控制器和所述存储器中的至少一个包括根据权利要求1所述的层叠封装半导体封装件。
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