JP2008115460A - 半導体素子の形成方法及び光起電力素子の形成方法 - Google Patents

Abstract

【課題】 微結晶シリコン膜（結晶質を含むシリコン膜）の形成条件の最適化を容易に行うことにより、十分な結晶粒径を有し、構造欠陥を減少させ、半導体素子の特性向上及び光起電力素子の変換効率の向上と光劣化の抑制を高いレベルで両立させることを目的とする。
【解決手段】 結晶質を含むシリコン系薄膜からなる半導体層を含む半導体素子のプラズマＣＶＤ法による製造方法において、前記半導体層の形成時に高周波電極側が負となるように高周波電極と基板との間にバイアス電圧を印加する工程と、前記、高周波電極又は前記基板に発生するスパークを検知する工程と、前記検知結果に基づいて、継続時間が１００ｍｓｅｃ以上のスパークの発生回数が１回／ｍｉｎ以下となるように、高周波電力、バイアス電圧、バイアス電流、圧力、ガス流量、電極間距離の少なくとも１つを制御する工程と、を含む。
【選択図】 図１

Description

本発明は堆積膜、特にシリコン系堆積膜を用いた半導体素子の形成方法、及び太陽電池等のシリコン系堆積膜を用いた光起電力素子の形成方法に関する。

高周波プラズマＣＶＤ法は、大面積化や低温形成が容易であり、プロセススループットが向上する点からも、シリコン系堆積膜の量産化に対して優れた方法の一つである。シリコン系堆積膜を製品へと応用した例として太陽電池について考えると、化石燃料を利用した既存のエネルギーに比べて、シリコン系堆積膜を用いた太陽電池は、以下の利点がある。即ち、エネルギー源が無尽蔵であること、発電過程がクリーンであるという利点である。しかし、普及を進めるためにはさらなる低コスト化が必要である。そのためには、高周波プラズマＣＶＤ法による成膜速度の向上、及びさらなる特性の向上に関する技術の確立は重量な技術課題の一つとなっている。

結晶質シリコン系堆積膜の製造方法に関しては、例えば特許文献１に開示されている。該公報には、シラン系ガスと水素ガスを含み、反応室内の圧力が５Ｔｏｒｒ以上に設定され、基板と電極間距離が１ｃｍ以内という条件下で堆積膜の形成を行うものである。このような条件下で製造されたシリコン系堆積膜は高速で成膜することが可能であり、これを用いた光電変換装置は高い変換効率を持つことが開示されている。

また、特許文献２には、以下の条件で非晶質シリコン系堆積膜を形成する技術が開示されている。即ち、ＳｉＨ４系ガス分圧を１．２Ｔｏｒｒ以上、２０Ｔｏｒｒ以下、電極間距離を８ｍｍ以上１５ｍｍ以下、水素希釈ガスをＳｉＨ４系ガスに対して４倍以下とするものである。

さらに特許文献３には、微結晶半導体をｉ型層に有するｐｉｎ接合の構成素子と、アモルファス半導体をｉ型層に有するｐｉｎ接合の構成素子とを少なくとも積層してなる積層型光起電力素子が開示される。そして当該素子において、微結晶半導体をｉ型層に有するｐｉｎ接合の構成素子によって電流値が律速される積層型光起電力素子とすることにより、光起電力素子の光劣化を抑制し、特性を高めるものである。

一方、プラズマＣＶＤ法において、ｉ型層の堆積膜の形成条件を適宜調整することによって、光電変換素子を含む半導体素子の特性を向上させる技術が提案されている。

例えば特許文献４には、光電変換素子を構成する、より薄い第１の実質的に真性の堆積膜とより厚い第２の実質的に真性の堆積膜とを有する構成が開示されている。そして、前記第１の堆積膜を形成する際の圧力を前記第２の堆積膜を形成する際の圧力よりも高くすることで、光起電力素子の開放電圧と短絡電流の特性を向上させるものである。

また特許文献５には、アモルファスシリコンからなる半導体素子形成時に、真性アモルファス半導体層の形成条件を制御する技術が開示されている。即ち、当該真性アモルファス半導体層の主要部をマイクロ波プラズマ放電により堆積した後、該主要部より薄い前記半導体層の残りの部分をＲＦプラズマ放電により堆積するものである。このような方法により、堆積膜の堆積速度と、半導体素子の特性とを向上させることができる。

また特許文献６には、ｐ型層と接するｉ型層の成膜にはＨ２で希釈したＳｉＨ４ガスを用い、バルクのｉ型層の成膜には１００％ＳｉＨ４ガスを用いる構成が開示されている。そして、ｐ型層と接するｉ型層とバルクｉ型層とで成膜速度を変えて成膜することにより界面特性の劣化の抑制と高特性化及び量産性を向上させることができる。

また特許文献７から９には、ｉ型非単結晶シリコン系半導体層又はｉ型の結晶質シリコン系光電変換層の形成時に堆積速度を変化させる技術が開示されている。このように光電変換層を形成することによって光劣化を抑制し、高効率で安定性に優れる、高品質な半導体装置、光電変換装置を形成することができる。

また特許文献１０及び１１にはアモルファス半導体層形成時に基板電極に正の直流バイアス電圧、又は一方の放電電極に直流バイアスを印加する技術が開示されている。そして、該直流バイアスを制御することによって成膜速度を増加させることができる。

また特許文献１２にはアモルファスシリコン膜形成時に基板の導電部に直流電圧を印加することによって光学的エネルギーギャップを制御する技術が開示されている。

さらに特許文献１３には光入射側のｉ型アモルファスシリコン膜を形成する時の基板温度を、光透過側のｉ型アモルファスシリコン膜を形成する時の基板温度より低くする技術が開示されている。このように温度制御ことでアモルファスシリコン膜中の水素量及び禁止帯幅を制御し光電変換効率を向上させることができる。
特開平１１−３３０５２０号公報 特開２０００−２５２４８４号公報 特開平１１−２４３２１９号公報 特開昭６３−２２０５７８号公報 特公平７−１０７８９６号公報 特公平７−９９７７６号公報 特開平６−８５２９１号公報 特開２０００−１８３３７７号公報 特開２０００−２４３９９２号公報 特開昭６１−１１９０３０号公報 特公昭６１−４７２２５号公報 特開昭５９−９７５１４号公報 特開昭５７−１５９０７０号公報

前述した特許文献等に開示された技術によりプラズマＣＶＤ法によって形成されるシリコン系堆積膜の特性は徐々に改善されてきている。例えば、プラズマＣＶＤ法において、比較的高い圧力（例えば６００Ｐａ以上）、狭い電極間距離（例えば１０ｍｍ以下）とする。このような条件とすることにより、１ｎｍ／ｓｅｃ以上の速い堆積速度で、比較的高特性の結晶質を含むシリコンからなる堆積膜を形成することができる。そしてこれらの技術により作製された半導体素子、例えば太陽電池等の光起電力素子は変換効率が向上する一方、劣化率は抑制され、より高特性なものになってきている。

しかし、上記結晶質を含むシリコンからなる堆積膜を含む光起電力素子等の更なる高特性化、低コスト化を達成するには解決すべき課題が存在する。

特性の優れた結晶質を含むシリコン膜（以後、微結晶シリコン膜と記す）を形成するためには、堆積膜形成中に堆積膜の構造欠陥を減少させることが重要である。さらに、堆積膜形成中に堆積膜表面に陽イオンダメージを与えることがないように形成することが重要である。

プラズマＣＶＤ法による堆積膜の形成過程においては、前記した特許文献等に開示されているように、以下のパラメータを制御することが知られている。即ち、電極間距離、圧力、原料ガス流量、希釈ガス流量、ガス流量比、高周波電力の周波数、成膜速度、バイアス電圧等を適宜制御することである程度良質の堆積膜を形成することができる。しかし、特に微結晶シリコン膜を形成する際の堆積膜への構造欠陥形成の抑制及び陽イオンのダメージに関してはさらなる改善の余地がある。

第１の課題は、堆積膜形成条件によってはスパークを誘発し、プラズマを不安定にする、或いはプラズマ中で副生成物であるポリシラン等の微粒子の生成を助長することである。スパークの発生により、結果として堆積膜中の構造欠陥等が増大し、堆積膜の特性に悪影響を与える。

ここで本発明における上記スパークとは、グロー放電からアーク放電への急激な移行（異常放電の一種）をいう。

スパークが発生すると、堆積膜表面にスパークが発生した場合にはスパーク自体が堆積膜表面にダメージを与え、構造欠陥を形成する一因となる。またスパークが堆積膜表面以外の場所で発生した場合でも、スパークが発生した瞬間は、微小時間放電が途切れた状態となる。このため、堆積膜中に不連続な界面が形成され、堆積膜の電気的、或いは光学的な特性等に悪影響を与える場合がある。さらにスパークが発生している間は、高周波エネルギーが原料ガスの分解に寄与しないため、成膜室内の活性種の重合反応が支配的となる。従って、ポリシラン等の微粒子の生成を助長することとなる。

本発明者らの知見によれば、前記スパークは、一律ではなく、スパークの発生する場所及びスパークの継続時間に長短の違いがあることが明らかとなった。例えば、スパークの発生し易い場所としては、基板の端部や高周波電極の端部等のエッジ部分、或いは周辺部分である。また堆積膜形成工程において、基板や高周波電極の相対位置が、熱応力や、基板搬送等により変化する場合には、それらの変化によってスパークが誘発される。例えば、高周波電極と基板との距離（電極間距離）が瞬間的に小さく、或いは大きく変化した場所でスパークが多く発生する傾向がある。

また、スパークが継続している時間（スパーク継続時間）も、詳細にデータを見ると種々のものが存在する。具体的には、数μｓｅｃ以下の規模の微小スパーク、数μｓｅｃから数十μｓｅｃの規模のスパーク、数十μｓｅｃから数十ｍｓｅｃの規模のスパークが存在する。さらに、数十ｍｓｅｃから数百ｍｓｅｃの規模のスパーク、数百ｍｓｅｃ以上の規模のスパーク等がある。そして当該スパークの時間が長くなる程堆積膜に悪影響を与える。

プラズマＣＶＤによる堆積膜形成工程においてスパークが発生することについては従来から知られている。しかし、微小なスパーク（スパーク時間が数μｓｅｃから数十ｍｓｅｃ程度）のスパークは、目視では判別が困難である。即ち、見かけ上安定放電に見えるため、これまでその詳細については必ずしも明らかではなかった。

またスパーク対策として、いわゆるスパークキラー（バイアス電流の変化を検知し、所定の電流値を場合に印加電圧を低減またはゼロにする装置）が知られている。しかしこのようなスパークを抑制する装置を設けても、スパークの発生を完全に防ぐことは困難である。例えばスパークキラーの感度を上げると、スパーク以外のノイズの影響もあって、バイアス電圧のカットが頻繁に行われ安定放電が困難になる。従ってスパークキラーは、スパークの発生頻度又はスパークの規模を抑制するものであって、小規模なスパークは必ずしも十分には抑制できない。

電極間距離、圧力、原料ガス流量、希釈ガス流量、ガス流量比、高周波電力の周波数、成膜速度、バイアス電圧等に代表される堆積膜形成条件の制御は以上のようにスパークやポリシラン等の微粒子の発生を誘発する場合があるため、その最適化は容易なものではない。

第２の課題は、変換効率の向上の為、適度な粒径を有し、構造欠陥の少ない微結晶シリコン膜を形成することが困難であるという課題である。

本発明者らの知見によれば、微結晶シリコンを含む堆積膜は、結晶粒径が小さい、あるいは結晶粒界の欠陥が多い場合には太陽電池とした場合に十分な開放電圧値が得られない。また、短絡電流値が小さくなる。また、経時的に膜質が劣化し、電気特性などが低下するという問題がある。

さらに堆積膜形成条件によっては、堆積膜中の微結晶の割合が小さくなり、アモルファス成分が相対的に多くなる。堆積膜の膜厚にもよるが、長時間光照射した場合にはネットワークを構成する結合の中で、弱い結合が切れ、未結合手の数が増加し、特性に悪影響を与える。そのような堆積膜を太陽電池等、光電変換素子のｐｉｎ接合のｉ型層として採用する場合、太陽電池の層構成によっては、光劣化による特性の低下が大きくなる。

本発明者らの知見によれば、これらの特性は堆積膜形成条件によって変化するが、陽イオンによる堆積膜へのダメージを抑制することが効果的であることが明らかとなった。

一方、陽イオンダメージのみに着目して堆積膜形成条件を調整すると、堆積膜形成速度の低下や、陽イオンダメージ以外の原因（例えばプラズマ状態の変化等）によって堆積膜の特性が低下する場合がある。従って、太陽電池等の光起電力素子に求められる最適な特性を有する微結晶を含む堆積膜を形成することは困難である。

以上第１の課題及び第２の課題に対して前記の特許文献等には必ずしも十分な技術が開示されているものではない。

特許文献１、特許文献２及び特許文献３には、シリコン系堆積膜を形成する際にｉ型層を複数の工程に分離し、各工程で陽イオンダメージを抑制する点、及びスパークを抑制する点について開示はない。

特許文献４には、ｉ型層を形成する際の圧力を制御する技術が開示されている。圧力を高くすることで一般にプラズマポテンシャルは小さくなることから、より薄い第１の実質的に真性の堆積膜の陽イオンダメージは、より厚い第２の実質的に真性の堆積膜よりも小さいものと考えられる。しかし、陽イオンダメージをバイアス電圧によって制御する点、及び微結晶シリコンからなるｉ型層を形成する点、及びスパークを抑制する点については十分な開示がない。

特許文献５には、真性アモルファス半導体層形成時の高周波電力の周波数を制御する技術は開示されている。しかし、陽イオンダメージをバイアス電圧によって制御する点、スパークを抑制する点及び微結晶シリコンに関する記載は十分には開示されていない。

特許文献６には、陽イオンダメージをバイアス電圧によって制御する点、スパークを抑制する点及び微結晶シリコンに関する記載は十分には開示されていない。

また特許文献７から９には、陽イオンダメージをバイアス電圧によって制御する点、及びスパークを抑制する点は開示されていない。

また特許文献１０及び１１にはアモルファス半導体層形成時に基板電極に正の直流バイアス電圧、又は一方の放電電極に直流バイアスを印加し、該直流バイアスを制御することは開示されている。しかし、微結晶シリコン膜に対する陽イオンダメージをバイアス電圧によって制御する点、及びスパークを抑制する点は開示されていない。直流バイアスを印加することが直ちに陽イオンダメージを軽減できるものではない。そして、バイアス電圧の極性及び印加する電極によってもプラズマ自体が変化し、その効果が異なるものとなる。例えばアモルファスシリコン膜の場合には、微結晶シリコン膜とは異なり、堆積膜に陽イオンを積極的に衝突（イオンボンバードメント）させることによって電気特性を向上させることができる場合がある。これはイオンの衝突によって堆積膜が局部的にアニールされ、その結果堆積膜の構造緩和が進むためであると考えられる。この点で本発明の微結晶シリコン膜とアモルファスシリコン膜とではバイアス印加の効果が大きく異なる。

さらに特許文献１２及び特許文献１３には微結晶シリコン膜に対する陽イオンダメージをバイアス電圧によって制御する点、及びスパークを抑制する点が開示されていない。

またいずれの特許文献にも堆積膜形成工程のスパーク（特に微小スパーク）を抑制する技術に関する記載はない。

本発明は前記課題を解決し、微結晶シリコン膜（結晶質を含むシリコン膜の一種）の形成条件の最適化を容易に行うものである。そして、十分な結晶粒径を有し、構造欠陥を減少させ、半導体素子の特性向上及び光起電力素子の変換効率の向上と光劣化の抑制を高いレベルで両立させることのできる微結晶シリコン膜を提供することを目的とする。

また本発明は、半導体素子、太陽電池等の光起電力素子の生産コストを削減することを目的とする。

本発明は、上記課題を解決するために本発明者らが鋭意検討を行った結果完成に至ったものであり、その骨子とするところは以下の通りである。

本発明は、結晶質を含むシリコン系堆積膜からなる半導体層を含む半導体素子のプラズマＣＶＤ法による形成方法において、前記半導体層の形成時に高周波電極側が負となるように高周波電極と基板との間にバイアス電圧を印加する工程と、前記、高周波電極又は前記基板に発生するスパークを検知する工程と、前記検知結果に基づいて、継続時間が１００ｍｓｅｃ以上のスパークの発生回数が１回／ｍｉｎ以下となるように、高周波電力、バイアス電圧、バイアス電流、圧力、ガス流量、電極間距離の少なくとも１つを制御する工程と、を含むことを特徴とするものである。

本発明の堆積膜形成方法を用いることにより、前述の課題を効果的に解決することができる。

即ち、スパーク（特に微小なスパーク）による堆積膜表面への構造欠陥の形成、微粒子の発生、及び発生した微粒子の堆積膜中への混入等の悪影響を効果的に抑制することができる。その結果、構造欠陥が少ない微結晶シリコンを含む堆積膜を形成することができる。

特に求める素子特性に応じて最適な特性を有する微結晶シリコンを含む堆積膜を形成することができる。

また微結晶シリコンからなる堆積膜形成時の陽イオンによるダメージを効果的に抑制することができる。この結果、微結晶シリコン膜の特性を向上させ、変換効率の向上と光劣化の抑制を高いレベルで両立させることが可能となる。

特に半導体接合を有する微結晶シリコン膜の当該接合界面の陽イオンダメージをバルク領域よりも小さくすることにより、結晶粒の良好な成長を促進することができる。この結果、構造欠陥の少ない最適な粒径を有する微結晶シリコン膜を形成することができる。

さらに太陽電池等の光起電力素子の生産コストを削減できるという格別な効果がある。

以下図面を用いて本発明を実施するための最良の形態についてさらに詳細に説明するが、本発明はこれらによって何ら限定されるものではない。

図１から図４に基づいて本発明をさらに詳細に説明する。

図１は本発明により作製した太陽電池の好ましい層構成の一例を表す図である。図１において、１０１は基板、１０２は反射層、１０３は反射増加層、１０４はｎ又はｐ型層、１０５はｎ／ｉ又はｐ／ｉバッファ層（第１のｉ型層）、１０６はｉ型層（第２のｉ型層）である。１０７はｐ／ｉ又はｎ／ｉバッファ層（第３のｉ型層）、１０８はｐ又はｎ型層、１０９は透明電極、１１０は集電電極である。ここで、反射層１０２及び反射増加層１０３からなる１１１は裏面反射層である。またｎ又はｐ型層１０４、ｎ／ｉ又はｐ／ｉバッファ層１０５、ｉ型層１０６、ｐ／ｉ又はｎ／ｉバッファ層１０７、ｐ又はｎ型層１０８からなる１１２は第一の光起電力素子である。

ここで本発明における第１のｉ型層とは、１０５であり、同様に第２のｉ型層は１０６、第３のｉ型層は１０７である。

図２は本発明により作製した太陽電池の好ましい層構成の別の一例を表す図である。

図２において２０１は基板、２０２は反射層、２０３は反射増加層、２０４はｎ又はｐ型層、２０５はｎ／ｉ又はｐ／ｉバッファ層（第１のｉ型層）、２０６はｉ型層（第２のｉ型層）である。２０７はｐ／ｉ又はｎ／ｉバッファ層（第３のｉ型層）、２０８はｐ又はｎ型層、２０９はｎ又はｐ型層、２１０はｎ／ｉ又はｐ／ｉバッファ層（第１のｉ型層）、２１１はｉ型層（第２のｉ型層）である。２１２はｐ／ｉ又はｎ／ｉバッファ層（第３のｉ型層）、２１３はｐ又はｎ型層、２１４は透明電極、２１５は集電電極である。ここで、反射層２０２及び反射増加層２０３からなる２１６は裏面反射層である。また２１７はこれらの層からなる第一の光起電力素子である。同様に２１８は第二の光起電力素子である。

ここで本発明における第１のｉ型層とは、２０５、２１０であり、同様に第２のｉ型層は２０６、２１１、第３のｉ型層は２０７、２１２である。

図３は本発明により作製した太陽電池の好ましい層構成の別の一例を表す図である。

図３において３０１は基板、３０２は反射層、３０３は反射増加層、３０４はｎ又はｐ型層、３０５はｎ／ｉ又はｐ／ｉバッファ層（第１のｉ型層）、３０６はｉ型層（第２のｉ型層）である。３０７はｐ／ｉ又はｎ／ｉバッファ層（第３のｉ型層）、３０８はｐ又はｎ型層、３０９はｎ又はｐ型層、３１０はｎ／ｉ又はｐ／ｉバッファ層（第１のｉ型層）、３１１はｉ型層（第２のｉ型層）である。３１２はｐ／ｉ又はｎ／ｉバッファ層（第３のｉ型層）、３１３はｐ又はｎ型層、３１４はｎ又はｐ型層、３１５はｎ／ｉ又はｐ／ｉバッファ層（第１のｉ型層）、３１６はｉ型層（第２のｉ型層）である。３１７はｐ／ｉ又はｎ／ｉバッファ層（第３のｉ型層）、３１８はｐ又はｎ型層、３１９は透明電極、３２０は集電電極である。ここで、反射層３０２及び反射増加層３０３からなる３２１は裏面反射層である。また３２２は第一の光起電力素子である。また３２３は第二の光起電力素子である。さらに３２４は第三の光起電力素子である。

ここで本発明における第１のｉ型層とは、３０５、３１０、３１５であり、同様に第２のｉ型層は３０６、３１１、３１６第３のｉ型層は３０７、３１２、３１７である。

図４は本発明により作製した太陽電池の好ましい層構成の別の一例を表す図である。図４は透光性基板上に光起電力素子を形成し、透光性基板側から光を入射させる構成を有する光起電力素子である。

図４において４０１は透光性基板、４０２は透明電極、４０３はｐ又はｎ型層、４０４はｐ／ｉ又はｎ／ｉバッファ層（第１のｉ型層）、４０５はｉ型層（第２のｉ型層）である。４０６はｎ／ｉ又はｐ／ｉバッファ層（第３のｉ型層）、４０７はｎ又はｐ型層、４０８はｐ又はｎ型層、４０９はｐ／ｉ又はｎ／ｉバッファ層（第１のｉ型層）である。４１０はｉ型層（第２のｉ型層）、４１１はｎ／ｉ又はｐ／ｉバッファ層（第３のｉ型層）、４１２はｎ又はｐ型層、４１３は反射増加層、４１４は裏面電極である。ここで、４１５は第一の光起電力素子である。同様に４１６は第二の光起電力素子である。反射増加層４１３及び裏面電極４１４からなる４１７は裏面反射層である。

ここで本発明における第１のｉ型層とは、４０４、４０９であり、同様に第２のｉ型層は４０５、４１０、第３のｉ型層は４０６、４１１である。

本発明の微結晶シリコンを含む半導体層（図１から４におけるｐ／ｉ又はｎ／ｉバッファ層又はｉ型層）の形成時に高周波電極側が負となるように高周波電極と基板との間にバイアス電圧を印加する。このようにすることで堆積膜表面への陽イオンダメージを抑制することができる。さらに継続時間が１００ｍｓｅｃ以上のスパークの発生回数が１回／ｍｉｎ以下となるように制御する。このようにすることにより、プラズマを均一化、安定化させ、堆積膜の均一性及びプラズマ空間中（放電空間中）での微粒子の発生を抑制することができる。

また上記本発明の微結晶シリコンを含むｉ型層を２以上の工程により形成する場合、第１のｉ型層又は第３のｉ型層の少なくとも１つを本発明の微結晶シリコンを含むｉ型層とする。このようにすることで、特に半導体接合界面を形成する堆積膜への陽イオンによるダメージを抑制することができる。そして、結晶粒の成長を促進し、構造欠陥が少なく長時間の光照射によっても特性が低下しない又は特性の低下が小さい光起電力素子を得ることができる。

本発明のｉ型層は光起電力素子への採用に限定されるものではなく、ＴＦＴやセンサ等の他のデバイスへの転用も可能である。

また本発明の半導体素子又は光起電力素子の形成方法は、バッチ式の堆積膜形成装置、枚葉式の堆積膜形成装置、ロール・ツー・ロール式の堆積膜形成装置のいずれにも応用することができる。

本発明のメカニズムについては、現時点で必ずしもその全てが解明されているものではないが、本発明者らは以下のように推測している。

本発明者らはスパークの現象の詳細を解明するため、高周波電源と高周波電極とを連結するマッチングボックスにスパーク検出器（バイアス電流値を測定する。そして、所定の値以上の電流が流れた場合にスパークと判断する。）を接続し、スパーク検出時の信号をトリガーとして、スパーク発生時から回復に至るまでの放電電力波形の測定を行った。

図７（Ａ）及び（Ｂ）は、スパーク発生時の電流値と電圧値との変化を示す図である。各図においてグラフの横軸は時間、縦軸はバイアス電流値及びバイアス電圧値を示す。

本発明において、上記スパーク検出器としては、微小時間（μｓｅｃ〜ｍｓｅｃ）における電流、電圧の変化が計測可能な機器であれば特に制約はない。例えばオシロスコープを用いることができる。

図７（Ａ）の測定の条件は、電極間間距離１０ｍｍ、ＳｉＨ_４：５００ｓｃｃｍ、ＳｉＦ_４：４００ｓｃｃｍ、Ｈ_２：１２ｌｓｍとした。そして、ＶＨＦ：５ｋＷ／ＤＣ電圧：０から−１２５Ｖ／ＤＣ電流０から２．５Ａ／圧力１３００Ｐａで行った。

また図７（Ｂ）の測定の条件は電極間間距離７ｍｍ、ＳｉＨ_４：５００ｓｃｃｍ、ＳｉＦ_４：４００ｓｃｃｍ、Ｈ_２：１２ｌｓｍとした。そして、ＶＨＦ：５ｋＷ／ＤＣ電圧：０から−１２５Ｖ／ＤＣ電流０から２．５Ａ／圧力１３００Ｐａで行った。

図７（Ａ）では、高周波電極に印加するバイアス電圧（ＤＣ電圧）を徐々に上げていき、−１５０Ｖ時のスパークの状態を示している。この場合、スパーク検出器の動作時間として、スパーク検出後、ＤＣ印加電圧を０にしてから再度負電位を印加し、定常状態に回復するまで２０μｓｅｃ程度の時間を要している。本発明においてはこのスパークが発生時（バイアス電圧を０とした時）からバイアス電圧が回復するまでの時間をスパーク継続時間と定義する。従って図７（Ａ）の場合は、成膜室内でスパーク継続時間が２０μｓｅｃ程度の微小なスパークが発生していることとなる。この程度の微小なスパークは目視では確認できない程度のものである。

図７（Ｂ）では更に電極間距離を小さくして（Ａ：１０ｍｍ→Ｂ：７ｍｍ）、高周波電極に印加するＤＣ電圧を上げた場合のスパークの継続時間を測定したものである。この場合、バイアス電圧を−２００Ｖとするとスパーク継続時間が１０ｍｓｅｃに及んでいる。このように成膜条件によって発生するスパークの規模が変化する。

本発明者らの知見によれば数μｓｅｃから数十ｍｓｅｃ程度のスパークであれば、スパークの回数にもよるが、堆積膜に致命的な欠陥を与える確率は小さい。一方、数十ｍｓｅｃを超え数百ｍｓｅｃ程度のスパークが発生すると、堆積膜の特性に大きな悪影響を与える。さらに数百ｍｓｅｃ以上のスパークが発生すると、スパークが発生した位置によっては、基板、電極、成膜室の内壁等に損傷を与える。特に帯状の長尺基板を使用するロール・ツー・ロール方式を採用する場合には、当該スパークによって基板が溶断して搬送不能となる場合がある。

また本発明者らの知見によればスパークの発生は、前述のようにポリシラン等の微粒子の発生にも影響を与える。

成膜室内（放電空間内）で発生するポリシランは、主に以下の反応によって発生するものと考えられる。即ち、高周波エネルギーによってシランガスが分解して発生した活性種と、未分解の原料ガス（主にＳｉＨ_４、ＳｉＦ_４等）、或いは他の活性種とが重合反応（主にＳｉＨ_４とＳｉＨ_２との重合反応）を起こして生成するものと考えられる。

放電空間内のポリシランの粒径は、放電条件や装置構成によって変化する。本発明者らの知見によれば定常状態（放電が安定している状態）では比較的小さい（１０から１００ｎｍ程度と推測される）クラスタ状の重合体と考えられる。このような重合体が生成される理由は以下のメカニズムによるものと考えられる。即ち、放電空間では、ポリシランの重合反応の他に一旦生成した重合体の一部が再び高周波電力によって分解される分解反応との平衡状態にある。そして、重合反応のみが一方的に進まないこと、重合反応の進行によって放電空間中に存在する重合相手の数が減少することにより反応確率が小さくなることが考えられる。さらに、放電空間中の活性種の滞留時間との関係で、重合反応の進行が制限されることから比較的小さいクラスタ状の重合体が生成されるものと推測している。

放電空間内では、前述のように放電が一定の条件で安定に維持されている場合は、放電空間外と比較して反応室内壁や、高周波電極、或いは基板上にポリシランが多量に堆積／析出することはない。このような粒径の比較的小さいポリシラン（クラスタ）が生成されても直ちに放電空間を形成する反応室の内壁や基板表面に紛体として堆積、或いは析出するわけではない。その多くは、放電空間中で負に帯電し、静電力、イオン抗力、ガス粘性力、熱泳動力、重力、拡散力等の影響を受けていると言われている。そしてこれらのポリシランに作用する力により、放電空間中（シース近傍と考えられる）に拘束され、ガス流と共に放電空間外に排気されるものと考えられる。

一方、スパークにより瞬間的に放電が消失した場合に、スパーク発生場所に相当する基板表面を観察すると、基板上にポリシランが観察される。これは放電空間中で拘束されていたポリシランが、放電消失時に電気的拘束力から開放され、同時に放電から得るエネルギーが途切れたことにより分解反応が抑制される。そして、スパーク発生時に存在したＳｉＨ_２が周囲のＳｉＨ_４との重合反応が支配的になり、重合反応と凝集反応が進むためであると考えられる。

従ってスパークの発生により放電空間中で発生したポリシランが堆積膜中に取り込まれる確率が高くなる。微小なスパークであってもその発生頻度が大きくなると、同様に堆積膜中にポリシランが取り込まれる確率が高くなる。

またスパークの発生自体が堆積膜に悪影響を与える場合がある。これはスパークが堆積膜上で発生した場合、当該堆積膜上の微小領域に瞬間的に大電流が流れることにより、堆積膜の一部が破壊され構造欠陥が生じる為であると考えられる。

堆積膜形成時の陽イオンダメージについては以下のように考えられる。

微結晶シリコン膜を形成する際に、原料ガスがプラズマ中で分解して生成した陽イオンが、プラズマが生起することによって生じる電界（セルフバイアス）によって堆積膜に衝突（イオンボンバードメント）する。このとき、ネットワークの構造が乱れ堆積膜がダメージ（イオンダメージ）を受ける。

このような状態で形成された堆積膜は構造欠陥が増加し、堆積膜の電気特性等が悪化する。

カソード（高周波電極）側が負になるようにバイアス電圧を印加すると、上記陽イオンの一部がカソード側に電気的に拘束され、基板上の堆積膜に衝突する確率が小さくなり、イオンダメージが減少する。

これを図８により説明する。図８はバイアス電圧印加による微結晶膜のイオンダメージ抑制効果を説明する図である。

図８において８０１は高周波電極、８０２は高周波電極上に堆積した堆積膜、８０３は放電空間、８０４は陽イオンである。８０５は放電空間中の電界、８０６は基板上に堆積した微結晶シリコン膜、８０７は基板、８０８は高周波電源、８０９はＤＣバイアス電源である。

プラズマ中の陽イオンの一部は、カソード（高周波電極）側に、負のバイアス電圧を印加することによってカソード側に引き寄せることができる（拘束することができる）。

これにより基板側にアタックする陽イオンの数が少なくなる。従って、基板に堆積する膜の構造が乱れにくくなり、微結晶化する。（イオンダメージ抑制効果）
一方、イオンダメージを抑制するために印加しているバイアス電圧の印加は、バイアス印加電圧が大きくなると、スパークの発生頻度とポリシランの発生量とを増加させるという弊害を招く。

本発明者らの知見によれば、先に説明したようにバイアス電圧を大きくしていく（バイアス電流値も増加する）と、スパーク時間及びスパーク発生頻度が共に大きくなる。即ち、スパーク時間が数十ｍｓｅｃ以上の大きいスパークの発生確率が高くなることがわかった。

本発明者らはバイアス電圧の印加とポリシランの発生量との相関を調べるために、堆積膜形成室（プラズマ空間）と隣接して連通する排気配管内をレーザー散乱光測定により、観察した。

図９は本発明者らが排気ガス中のポリシランの発生状況を確認するために用いた測定システムを示す図である。図９において、９０１はＣＣＤカメラ、９０２はバンドパスフィルタ、９０３はポリシランを含む排気ガス、９０４は散乱光、９０５はレーザー光である。

上記測定の結果、ＤＣバイアス電圧値増加に基づくバイアス電流値の増加に対してレーザー散乱光強度（ポリシランの発生量）は指数関数的に増加することが確認された。結果を図１０に示す。

図１０において横軸はＤＣバイアス電流値、縦軸はレーザー散乱光強度である。図１０から明らかなように、陽イオンダメージを低減させるためのバイアス電圧の印加はポリシランの発生を助長する副作用があることがわかる。

これはバイアス電流値の増加（バイアス電圧値の増加）によって、前述のようにプラズマ空間中に存在するイオン種を拘束する（カソード側に移動させる）量が増加する。その結果気相中の中性の活性種であるＳｉＨ_２と原料ガスのＳｉＨ_４の濃度分布が変化し（電極から離れた位置で濃度が増加）、衝突確率が高くなり重合反応が促進したためであると推測される。

またバイアス電流値の増加は、上記反応と並行または独立に、原料ガスの分解反応を促進しＳｉＨ_２の濃度を増加することで重合反応を促進している可能性もある。

従って、スパークの発生の抑制と陽イオンダメージの低減とを高いレベルでのバランスさせることが重要となる。

本発明においては、スパークの中でも特に従来詳細には検討されていなかった微小なスパークに着目し、微小なスパークの発生が少ない条件で微結晶シリコン膜を作成するものである。このようにすることで、本発明の効果が得ることができる。

また微結晶膜を形成する際に、バイアス電圧を一律に印加するのではなく、半導体接合界面においては陽イオンダメージの低減を優先させる条件でバイアス電圧又は電流を制御（調整ともいう）するものである。即ち、バルク層形成時には、微小スパークを抑制することを優先してバイアス電圧又は電流を調整することで、本発明の効果を一層高めることができる。

ここで界面形成時に陽イオンダメージを抑制するためにバイアス電圧又はバイアス電流を大きくする調整を行った場合、スパークの発生する確率が多少大きくなる。しかし、同一層形成中に複数回のスパークが発生しない程度に制御すれば問題はない。具体的には継続時間が１００ｍｓｅｃ以上のスパークの発生回数が１回／ｍｉｎ以下であれば良い。

本発明者らの知見によれば、スパークを誘発する主要因は以下の３点であると考えている。
（１）投入される高周波電力が圧力、電極間距離、ガス種の組合せ及び流量に対してスパークが発生する耐圧を超えている場合
（２）基板変形で電極間距離が一定に保てない場合
（３）高周波電力の電極面内不均一分布によるパワーの集中がある場合
従って本発明において、微小なスパークを効果的に抑制するには、高周波電力、バイアス電圧、バイアス電流、圧力、ガス流量、電極間距離から選ばれる成膜条件を制御することが重要である。

即ちスパークの発生及び継続時間は、印加するバイアス電圧によって変化するが、投入する高周波電力と、圧力、電極間距離、ガス種の組合せ及び流量とのバランスが重要である。これらの組合せがその系におけるスパークの耐圧を超えた場合にスパークの発生頻度が大きくなる。例えば本発明者らの検討では、原料ガスとしてＳｉＨ４ガスを用い、希釈ガスとしてＨ２がスを用いた場合には以下の傾向が認められた。即ち、高周波電力が大きい、電極間距離が小さい、圧力が低い、希釈ガス流量が多いほどスパークの発生率が高く、継続時間が長くなる傾向が認められた。

本発明においては、結晶質を含むシリコン系堆積膜からなる半導体層を含む半導体素子をプラズマＣＶＤ法により形成する際に、高周波電極と基板との間に高周波電極側が負の電位となるようにバイアス電圧を印加する（バイアス電圧印加工程）。そして、先に説明したようにスパークを監視する。スパークを検知した場合（スパーク検知工程）には、スパークの継続時間が本発明の範囲内となるように、高周波電力、バイアス電圧、バイアス電流、圧力、ガス流量、電極間距離の少なくとも１つを制御（制御工程）する。当該制御工程は、前述したように、投入する高周波電力と、圧力、電極間距離、ガス種の組合せ及び流量とのバランスを、スパークが発生し難い条件に変化させることによって行う。

投入する高周波電力と、圧力、電極間距離、ガス種の組合せ及び流量と、スパークの発生率又はスパークの継続時間（スパークの状況）との関係を予め予備実験やシミュレーション等で求めておく。これらの関係をデータテーブルとしてコンピュータ等に記憶させる、或いはマニュアルを作成しオペレータが管理することで、スパーク検知後速やかにスパークを抑制するように高周波電力と、圧力、電極間距離、ガス種の組合せ及び流量を制御することができる。例えば、高周波電力を小さくすることでスパークが抑制されるという関係が求められている場合に、継続時間の長い（例えば１００ｍｓｅｃ以上）スパークが検知された場合に、スパーク抑制効果を得ることができる範囲で高周波電力を小さくする。

また、高周波電力、バイアス電圧、バイアス電流、圧力、ガス流量、電極間距離のパラメータの中から複数のパラメータを選択してスパークが抑制されるように制御しても良い。複数のパラメータを選択してスパークが抑制されるように制御する場合には、全てのパラメータを同時に変化（制御）すると、プラズマが不安定になる場合がある為、各パラメータ毎に段階的に制御することが好ましい。

各パラメータの具体的な制御方法としては、以下の制御方法が挙げられる。高周波電力を制御する場合は、電力を大きくするか小さくすることで制御することができる。圧力を制御する場合には、ガス流量（原料ガス又は希釈負ガス）を増加させるか減少させること、或いは排気抵抗を大きくするか小さくする（例えばバルブの開閉や真空ポンプの回転数の増減）で制御することができる。電極間距離の制御は、典型的には堆積膜形成時に基板又は高周波電極の位置を変更できる機構を設けておき、電極間距離を増大させるか減少させることで制御することができる。ガス種の組み合わせ、及び流量の制御は、公知のミキシングパネル等のガス導入手段を利用して、マスフローコントローラー及び流量制御バルブにより、ガス流量を増減させるか新規ガスを追加することで制御できる。

また、スパークが検知された後、前記各パラメータのいずれかを制御した結果、スパークが抑制され、プラズマが一定時間安定した場合、必要に応じて堆積膜の特性を向上させる目的で前記パラメータを制御前の値に戻す（又は近づける）制御を行っても良い。これは以下の理由による。即ち、本発明のスパークを抑制する為の前記各パラメータの制御が、堆積膜の特性や堆積膜の形成速度の観点からは不利になる場合がある。そこでスパークの発生原因が一時的なもの（例えばノイズ等が原因であるもの）である場合には、成膜条件を戻したほうが堆積膜の特性やタクトタイムがより良くなる場合があるからである。これらの選択については、予め堆積膜形成工程時のスパークの発生状況及び堆積膜の特性等の相関データを蓄積しておくことで正しく判断できる。

また、堆積膜形成条件や形成時間によっては、スパークの発生に関して再現性が優れる系がある。このような系においてはリアルタイムでスパークの検知を行わなくても、堆積膜形成工程の経過時間とスパークの発生状況との関係を、予め予備実験等で求めておき、堆積膜形成工程の時間の経過と共に連続的または段階的に高周波電力、バイアス電圧、バイアス電流、圧力、ガス流量、電極間距離を制御することで事前にスパークの発生を抑制することができる。

またスパークの発生は上記のような堆積膜形成時の処方的な条件だけでなく、堆積膜形成中に変動する物理的条件によっても変化する。例えば電極間距離について説明すると、堆積膜形成中に、基板或いは電極が熱応力や、堆積膜の内部応力当により変形して電極間距離が変化すると、スパークの発生率が高くなる。具体的には基板の端部が変形し、局所的に電極間距離が小さくなる場合である。特にロール・ツー・ロールのように基板を搬送しながら堆積膜形成を行う系においては、成膜室内に可動部があることから、基板の変形や、振動等によってスパークの発生率が高くなる。

従ってこれらのパラメータを制御する際には、予め求める堆積膜の特性と、（タクトタイム等の生産性を考慮した上で）スパークの発生状況との関係を、を測定或いは計算（シミュレーション含む）により確認する。そして、全体としてスパークの発生率及び継続時間が本発明の範囲内となるように調整することが必要である。

尚、各パラメータの制御方法については前述した方法と同様に行うことができる。

また堆積膜の形成を継続して行う場合、スパークの発生率及び継続時間が経時的に変化する場合がある点にも注意する必要がある。

本発明者らの知見によれば、堆積膜形成開始直後の高周波電極上に堆積膜が殆ど堆積していない状態ではスパークの発生率が高く、継続時間も長くなる傾向にある。これは堆積膜形成直後は高周波電極温度が変動すること、及び高周波電極表面に何の抵抗体も存在しないため電流が流れ易くなっていることによるものと考えられる。

この場合には高周波電極上にある程度の堆積膜が形成され、温度も安定するまでは高周波電力値を小さくすることでスパークの発生率及び継続時間を制御することができる。さらに、バイアス電圧を小さくする、希釈ガス流量を少なくする等の調整を行うことでスパークの発生率及び継続時間を制御することができる。

また堆積膜形成時間が長時間（例えば２０時間以上）となり、高周波電極表面に堆積される堆積膜の膜厚が厚くなる（例えば１ｍｍ以上）となると、バイアス電圧のかかりかたが変化してくる。具体的には堆積膜形成時間が長くなると、バイアス電圧値一定の下ではバイアス電流値が徐々に低下する。これは、高周波電極上に堆積した堆積膜が一種の抵抗体として機能することと、電極間距離（基板と高周波電極との間の距離）が高周波電極上の堆積膜の膜厚分小さくなることが原因と考えられる。この場合、バイアス電圧を高くすることでバイアス電流値はある程度回復するが、同時にスパークの発生率も高くなる。

これは電圧値が高いこと自体によってスパークの発生率が高くなることもあるが、その他にも高周波電極上に堆積される堆積膜の膜厚ムラによる面内方向の膜抵抗の不均一も原因として考えられる。さらに、高周波電極表面上の部分的な膜剥がれ、構造欠陥等により膜特性が不均一となり、局所的に電流が流れ易くなることも原因であると考えられる。

従ってこのような経時的な変化も考慮して、見かけ上プラズマが安定であっても定期的にメンテナンスを行い高周波電極上の堆積膜を除去する必要がある。さらに、前述のように投入する高周波電力と、圧力、電極間距離、ガス種の組合せ及び流量とのバランスを調整する必要がある。

この場合も前述と同様に、予め堆積膜形成時間経過時のスパークの発生状況を測定或いは計算（シミュレーション含む）により確認する。そして、全体としてスパークの発生率及び継続時間が本発明の範囲内となるように調整することが必要である。

尚、各パラメータの制御方法については前述した方法と同様に行うことができる。

さらに例えば予め堆積膜形成時間とバイアス電圧値又はバイアス電流値の変化との相関を調べておき、その相関に基づいて堆積膜形成時間経過に伴いバイアス電圧またはバイアス電流を調整することにより、スパークの発生を効果的に抑制することができる。

本発明において許容される微小スパークは、継続時間が１００ｍｓｅｃ以上のスパークの発生回数が１回／ｍｉｎ以下である。好ましくは、継続時間が１００ｍｓｅｃ以上のスパークの発生回数が実質的に０回であり、かつ継続時間が２０ｍｓｅｃ以上１００ｍｓｅｃ以下のスパークの発生回数が３回／ｍｉｎ以下である。さらに好ましくは継続時間が１００ｍｓｅｃ以上のスパークの発生回数が実質的に０回であり、かつ継続時間が５０μｓｅｃ以上２０ｍｓｅｃ以下のスパークの発生回数が５回／ｍｉｎ以下である。最適には継続時間が１００ｍｓｅｃ以上のスパークの発生回数が実質的に０回であり、かつ継続時間が２０μｓｅｃ以上５０μｓｅｃ以下のスパークの発生回数が１０回／ｍｉｎ以下である。ここで、継続時間が１００ｍｓｅｃ以上のスパークの発生回数が実質的に０回とは、スパークが全く発生しない場合だけでなく、生産性に実質的に影響を与えないレベルの事故的に発生するスパークは許容するという意味である。即ち、プラズマＣＶＤ工程においていかなる状況でもスパークが１００ｍｓｅｃ以上のスパークの発生回数が０という状況は考えにくいことを考慮して規定したものである。本発明は本来スパークが発生し得る系において、高周波電力、バイアス電圧、バイアス電流、圧力、ガス流量、電極間距離を制御するものである。そしてスパークの継続時間及び発生率（発生回数）を本発明の範囲内とすることが本質である。従って、先に示した成膜条件条件の制御の有無に係わらず、成膜初期及び長時間成膜後にもスパークが発生しないような系は本発明の範囲外である。

本発明においてバイアスの極性は重要である。本発明においては陽イオンのダメージが小さくなる向きにバイアスを印加する必要がある。具体的には高周波電極側が負となるようにバイアス電圧を印加することが好ましい。

印加するＤＣバイアス電圧としては、堆積膜形成条件にもよるが、堆積膜形成時（プラズマ発生時）の実効電圧を測定、又は計算する。そして、その値が好ましくは１０Ｖ以上１０００Ｖ以下、より好ましくは２０Ｖ以上９００Ｖ以下、最適には３０Ｖ以上８００Ｖ以下となるように印加することが好ましい。

ここで本発明の実効電圧とは、高周波電圧のピーク・ツー・ピークの電位差（Ｖｐ−ｐ）とＤＣバイアス電圧とを加えた値をいう。

また本発明において許容されるバイアス電流値は、高周波電極の単位面積当り、好ましくは０．２ｍＡ／ｃｍ２以上５ｍＡ／ｃｍ２以下である。より好ましくは０．３ｍＡ／ｃｍ２以上４．５ｍＡ／ｃｍ２以下であり、最適には０．５ｍＡ／ｃｍ２以上４．０ｍＡ／ｃｍ２以下である。

本発明においては微結晶を含むｉ型層の堆積膜形成時の圧力は特に制限はない。しかし、陽イオンダメージを低減し、構造欠陥をより少なくするためには１０００Ｐａ以上２０００Ｐａ以下、好ましくは１０５０Ｐａ以上１８００Ｐａ以下である。さらに、最適には１１００Ｐａ以上１５００Ｐａ以下に制御することが好ましい。

また本発明において電極間距離とは、高周波電極と対向電極との距離であって、基板を対向電極として兼用させることも可能である。本発明において電極間距離は放電が安定に維持され、必要な堆積膜形成速度が確保されるのであれば特に制限はない。しかし、より陽イオンダメージを少なくし、堆積膜形成速度が大きくするためには、好ましくは２ｍｍ以上１０ｍｍ以下、より好ましくは３ｍｍ以上９ｍｍ以下である。さらに、最適には５ｍｍ以上８ｍｍ以下に制御することが好ましい。

本発明における微結晶半導体を堆積する場合のチャンバーヘの投入パワーとしては、０．０１Ｗ／ｃｍ^２以上１０Ｗ／ｃｍ^２以下の範囲が好適な範囲として挙げられる。また、原料ガスの流量と投入パワーの関係で示すと、堆積膜の特性を重視する場合は堆積速度が投入パワーに依存するパワーリミテッドの領域が適している。ガス利用効率を重視する場合は堆積速度が導入ガス流量に依存するフローリミテッドの領域が適している。

本発明において微結晶シリコン膜とは結晶質を含むシリコン系膜であって、非単結晶シリコンからなる堆積膜中に実質的に結晶質シリコンを含む堆積膜であり、部分的にアモルファスシリコンを含む堆積膜も含む。具体的には堆積膜のアモルファス成分に起因するラマン散乱強度に対する結晶質の結晶成分に起因するラマン散乱強度との比が１倍よりも大きいものをいう。この条件を満たす限り、いわゆるマイクロクリスタルシリコン、ポリシリコンも本発明の結晶質を含むシリコン系膜（微結晶シリコン膜）である。

本発明におけるシリコン系堆積膜とは、Ｓｉを少なくとも５０原子％以上含む堆積膜であって、例えばＳｉ：Ｈ、Ｓｉ：ＨＸ、ＳｉＣ：Ｈ、ＳｉＣ：ＨＸ、ＳｉＧｅ：Ｈ、ＳｉＧｅＣ：Ｈ、ＳｉＯ：Ｈ、ＳｉＮ：Ｈ、ＳｉＯＮ：ＨＸ、ＳｉＯＣＮ：ＨＸから選択される少なくとも１種の堆積膜が挙げられる。具体的には、μｃ−Ｓｉ：Ｈ、μｃ−ＳｉＣ：Ｈ、μｃ−Ｓｉ：ＨＸ、μｃ−ＳｉＣ：ＨＸ、μｃ−ＳｉＧｅ：Ｈ、μｃ−ＳｉＯ：Ｈ、μｃ−ＳｉＧｅＣ：Ｈ、μｃ−ＳｉＮ：Ｈ、μｃ−ＳｉＯＮ：ＨＸ、μｃ−ＳｉＯＣＮ：ＨＸ、ｐｏｌｙ−Ｓｉ：Ｈ、ｐｏｌｙ−Ｓｉ：ＨＸ，ｐｏｌｙ−ＳｉＣ：Ｈ、ｐｏｌｙ−ＳｉＣ：ＨＸ、ｐｏｌｙ−ＳｉＧｅ：Ｈ、ｐｏｌｙ−Ｓｉ、ｐｏｌｙ−ＳｉＣ、ｐｏｌｙ−ＳｉＧｅなどが挙げられる。そして、これらにｐ型の価電子制御剤（周期率表第ＩＩＩ族原子Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｔｌ）やｎ型の価電子制御剤（周期率表第Ｖ族原子Ｐ、Ａｓ、Ｓｂ、Ｂｉ）を添加してもよい。

本発明の微結晶シリコン膜においてラマンスペクトルで見た場合の好ましいラマン散乱強度比の範囲としては以下の範囲である。即ち、堆積膜の結晶成分に起因するラマン散乱強度（典型的な例として５２０ｃｍ^−１付近）は、アモルファスに起因するラマン散乱強度（典型的な例として４８０ｃｍ^−１付近）の３倍以上であることが望ましい。

本発明の積層型光起電力素子の微結晶半導体に適する平均結晶粒径は、１０ｎｍ以上５００ｎｍ以下の範囲が適した範囲として挙げられる。そして、微結晶半導体のｉ型層が、柱状晶構造を有していることが好ましい。

本発明において、光起電力素子の構成は図１で示したいわゆるシングル構成に限られない。図２から図３に示した、ダブル構成、或いはトリプル構成等必要に応じてより構成層の数を増減、或いは基板に応じて積層順を変化させることができる。また図４に示したように透光性基板を用い、基板側から光を入射させる構成とすることもできる。

図５は本発明を実施するための製造装置の一形態を表す図である。図５において５０１は基板、５０２はガスゲート、５０３は巻き出しボビン、５０４は巻き出し室、５０５は巻き取りボビン、５０６は巻き取り室である。５０７はｎ型層成膜室、５０８はｉ型層成膜室、５０９はｐ型層成膜室、５１０はプレヒータ、５１１は温度制御ユニット、５１２はカソード（高周波電極）である。

また図６はｉ型層成膜室の拡大図である。図６において、６０１はｉ型層成膜室、６０２は基板、６０３はガスゲート、６０４は第１の真空容器、６０５はゲートガス導入管、６０６は排気口、６０７はマグローラーである。６０８はランプヒーター、６０９は温度制御ユニット、６１０は冷却手段、６１１は加熱手段、６１２はマグネット、６１３は開口調整板、６１４は第２の真空容器（放電空間）である。６１５はシャワーカソード、６１６は中間板、６１７は原料ガス導入管、６１８はガイシ、６１９はフローティング板、６２０は誘電体板である。

次に図５及び図６を参照して本発明の堆積膜形成方法について説明する。ここで図５及び図６はロール・ツー・ロール方式の堆積膜形成装置である。しかし、本発明はロール・ツー・ロール方式に限定されることはなく、バッチ式、枚葉式の堆積膜形成装置においても有効である。

また本発明において原料ガス、希釈ガス等のガス流量の単位について、『ｓｃｃｍ』又は『ｓｌｍ』という単位を使用する。当該単位は各々『１ｃｍ３／ｍｉｎ（ｎｏｒｍａｌ）』又は『１０００ｃｍ３／ｍｉｎ（ｎｏｒｍａｌ）』を意味する。

まず、不図示の反射層、反射増加層形成装置により、反射層及び反射増加層を形成したステンレス基板を巻き出し室５０４内の巻き出しボビン５０３からガスゲート５０２に連通する。さらに当該基板を、ｎ型層成膜室５０７、ｉ型層成膜室５０８、ｐ型層成膜室５０９を連通して、巻き取り室５０６内の巻き取りボビン５０５にセットする。次いで巻き出し室５０４、巻き取り室５０６及び各成膜室５０７から５０９内を不図示の排気口から排気し、例えば１×１０^−４Ｐａ以下の圧力とする。次にガスゲート５０２からゲートガス（例えば水素、ヘリウム等）を流し、各成膜室５０７から５０９には各々所望の原料ガスを、成膜室内に設けられた不図示のガス導入管から所望の流量導入する。そして、同時に各成膜室５０７から５０９において、プレヒータ５１０、温度制御ユニット５１１により基板を所望の温度に加熱する。各成膜室内において、原料ガス流量、基板温度、圧力等が所定の条件に達したら、カソード５１２に対して不図示の高周波電源から高周波電力を印加し、プラズマを生起させる。これに伴い基板を巻き出し室５０４側から巻き取り室５０６側へ搬送することによって基板上に順次ｎ型層、ｉ型層、ｐ型層を堆積することでｐｉｎ構成を形成する。

次いで不図示の透明電極堆積用の蒸着器を用いて、ｐ型層上に透明電極を所望の層厚に堆積する。また、同様にして、透明電極上に集電電極を堆積する。

ここで、各成膜室５０７から５０９内の成膜について図６を参照してｉ層成膜室を例示してより詳細に説明する。ｉ型層成膜室６０１は、その両端にガスゲート６０３が連通して設けられ、ガスゲート６０３にはゲートガス導入管６０５が設けられている。そして、ゲートガス導入管から水素、ヘリウム、不活性ガス等のゲートガスが導入される構造となっている。このゲートガスは隣接する他の成膜室とのガスの混合を抑制する機能を有する。ｉ型層成膜室の内部は、第１の真空容器６０４の内部に、高周波プラズマを発生させる第２の真空容器６１４を有する２重の構成を有する。第２の真空容器内部に高周波電極をとガス導入管とを兼ねたシャワーカソード６１５が配置される。シャワーカソード６１５にはマッチングボックスを介して高周波電源が接続される。第１の真空室６０４と第２の真空室６１４とは空間を仕切る壁によって空間の一部が分離されている。第２の真空容器６１４を構成する壁面のうち、基板６０２と対向する壁面には、開口調整板６１３が設けられ、第２の真空容器６１４内で発生させたプラズマが基板と接触する領域を制御可能な構成となっている。

一方、ｉ型層成膜室６０１内の基板６０２は、ｉ型層成膜室内部に設けられたマグローラー６０７及び温度制御ユニット６０９によって支持されている。温度制御ユニット６０９は内部に冷却手段６１０及び加熱手段６１１とを有している。そして、基板と接触する面側にマグネット６１２を設けることによって、温度制御ユニット６０９と基板６０２とが熱的及び電気的に接触する構造となっている。このような構造とすることにより、基板を支持しながら、基板の温度制御及び基板の電位制御（アース電位に制御）を行う。シャワーカソード６１５はカソード表面にガスを分散導入するための多数のガス放出孔を有する。そして、シャワーカソード６１５内部にはガスの均一分散を行うためにガス通過孔を有する中間板６１６が設置される。これによりガス導入管６１７よりシャワーカソード６１５内部に導入された原料ガスは、中間板６１６で分散される。そして、シャワーカソード６１５の表面に設けられたガス放出孔を通って第２の真空容器（放電空間）６１４内に導入される。シャワーカソードの下部にはｉ型層成膜室６０１の外壁との間に、金属材料からなるフローティング板６１９と誘電体板６２０との積層構造を有する。これによりシャワーカソード６１５のインピーダンスの調整及びシャワーカソード６１５とｉ型層成膜室との間の空間で異常放電が発生することを抑制できる。そして、高周波電力が効率良くシャワーカソード６１５に伝達される構造となっている。またシャワーカソード６１５の側面は、絶縁ガイシ６１８及び絶縁ガイシの外部を取り囲む導電性の壁面によってシールドされる構造となっている。また、シャワーカソード６１５及びガスゲート６０３よりｉ型層成膜室６０１内部に導入されたガスは排気口６０６から排気される構造となっている。

尚、上記説明ではｎ型層成膜室５０７、ｉ型層成膜室５０８、ｐ型層成膜室５０９各々１つのからなる構成により説明したが、必要に応じて各成膜室の数を増減できる。例えばダブル、トリプルといった所望の積層数を有する積層型光起電力素子を形成する装置構成とすることも可能である。さらに必要に応じて上記成膜室のほかにｎ／ｉ又はｐ／ｉバッファ層成膜室を組み合わせることも可能である。

次に、本発明の光起電力素子の各構成要素について詳細に説明する。

〈基板、反射層〉
本発明の光起電力素子に用いる基板としては、ステンレス鋼などの金属基板、特にフェライト系のステンレス鋼が適している。また、絶縁性基板では、ガラスやセラミックスなどが適している。

絶縁性基板の場合には、絶縁性基板上に金属や透明導電膜などを堆積して、絶縁性基板上を導電処理する必要がある。ガラスなどの透光性基板を使用して、基板上に透明導電膜を堆積して光起電力素子を形成した場合、光は半導体側に入射するのみならず、透光性基板側から入射することも可能である。

導電処理としては、Ａｌ、Ａｇ、Ｃｕなどの金属単体、またはそれらの合金を反射層として堆積することが挙げられる。反射層の厚さとしては、金属そのものの反射率が得られる厚さ以上の厚さに堆積することが必要である。

反射層の表面ができるだけ平坦であるように形成するには、比較的低い温度で数１０ｎｍ以上３００ｎｍ以下の厚さで形成することが好ましい。また、反射層の表面が凹凸であるように形成するには、３００ｎｍより厚く、数μ以下の厚さで形成することが好ましい。

〈反射増加層〉
また、半導体層で吸収される光量を多くするための反射増加層を上記の金属基板または反射層上に設けることが望ましい。反射増加層の層厚としては、１００ｎｍ以上５０００ｎｍ以下の範囲が最適な範囲として挙げられる。

反射増加層は、入射光及び反射光の乱反射を増大し、半導体層内での光路長を伸ばす役割を有する。また、反射層の元素が半導体層へ拡散あるいはマイグレーションを起こし、光起電力素子がシャントすることを防止する役割を有する。さらに、適度な抵抗をもつことにより、半導体層のピンホール等の欠陥によるショートを防止する役割を有する。さらに、反射増加層は、反射層と同様にその表面に凸凹を有していることが望ましい。反射増加層は、酸化インジウム、酸化錫、酸化亜鉛、酸化インジウム錫（ＩＴＯ）等の導電性酸化物からなることが好ましい。そして、蒸着、スパッタ、ＣＶＤ、電析等の方法を用いて形成されることが好ましい。またこれらの形成方法を適宜組み合わせて行うこともできる。これらの導電性酸化物に導電率を変化させる物質を添加してもよい。反射増加層を形成する場合には、反射層と接する領域では、反射増加層の形成速度を小さくする方法が好ましいものである。また、反射層と接する領域では、形成雰囲気中に酸素を含有させることも好ましいものである。

スパッタ法によって反射層、反射増加層を形成する条件は、方法やガスの種類と流量、内圧、投入電力、成膜速度、基板温度等が大きく影響を及ぼす。例えばＤＣマグネトロンスパッタ法で、酸化亜鉛ターゲットを用いて酸化亜鉛膜を形成する場合には、ガスの種類としてはＡｒ、Ｎｅ、Ｋｒ、Ｘｅ、Ｈｇ、Ｏ_２などがあげられる。これらのガスの流量は、装置の大きさと排気速度によって異なる。例えば成膜空間の容積が２０リットルの場合、１ｓｃｃｍから１００ｓｃｃｍが望ましい。また成膜時の内圧は１０ｍＰａから１０Ｐａが望ましい。投入電力は、ターゲットの大きさにもよるが、直径１５ｃｍの場合、１０Ｗから１０ｋＷが望ましい。また基板温度は、成膜速度によって好適な範囲が異なるが、１μｍ／ｈで成膜する場合は、７０℃から４５０℃であることが望ましい。

また電析法によって酸化亜鉛膜を形成する条件は、耐腐食性容器内に、硝酸イオン、亜鉛イオンを含んだ水溶液を用いるのが好ましい。硝酸イオン、亜鉛イオンの濃度は、０．００１ｍｏｌ／ｌから１．０ｍｏｌ／ｌの範囲にあるのが望ましい。そして、０．０１ｍｏｌ／ｌから０．５ｍｏｌ／ｌの範囲にあるのがより望まい。そして、０．１ｍｏｌ／ｌから０．２５ｍｏｌ／ｌの範囲にあるのがさらに望ましい。硝酸イオン、亜鉛イオンの供給源としては特に限定するものではなく、両方のイオンの供給源である硝酸亜鉛でもよい。また、硝酸イオンの供給源である硝酸アンモニウムなどの水溶性の硝酸塩と、亜鉛イオンの供給源である硫酸亜鉛などの亜鉛塩の混合物であってもよい。さらに、これらの水溶液に、異常成長を抑制したり密着性を向上させるために、炭水化物を加えることも好ましいものである。炭水化物の種類は特に限定されるものではないが、グルコース（ブドウ糖）、フルクトース（果糖）などの単糖類を用いることができる。さらに、マルトース（麦芽糖）、サッカロース（ショ糖）などの二糖類、デキストリン、デンプンなどの多糖類などや、これらを混合したものを用いることができる。

また酸化亜鉛膜の結晶粒径、傾斜核等を制御するために、フタル酸、イソフタル酸、マレイン酸、ナフタル酸あるいはこれらのエステルなどを適宜添加することができる。これらの多価カルボン酸の濃度は、０．５μｍｏｌ／ｌ以上５００μｍｏｌ／ｌ以下の範囲とすることが好ましい。そして、５０μｍｏｌ／ｌ以上５００μｍｏｌ／ｌ以下の範囲とすることがより好ましく、１５０μｍｏｌ／ｌ以上５００μｍｏｌ／ｌ以下の範囲とすることがさらに好ましい。多価カルボン酸の濃度をこのように制御することにより、光閉じ込め効果に適したテクスチャー構造の酸化亜鉛膜を効率よく形成できる。

水溶液中の炭水化物の量は、炭水化物の種類にもよるが概ね、０．００１ｇ／ｌから３００ｇ／ｌの範囲にあるのが望ましい。そして、０．００５ｇ／ｌから１００ｇ／ｌの範囲にあるのがより望ましく、０．０１ｇ／ｌから６０ｇ／ｌの範囲にあることがさらに望ましい。電析法により酸化亜鉛膜を堆積する場合には、前記の水溶液中に酸化亜鉛膜を堆積する基体を陰極にし、亜鉛、白金、炭素などを陽極とするのが好ましい。このとき負荷抵抗を通して流れる電流密度は、１０ｍＡ／ｄｍから１０Ａ／ｄｍであることが好ましい。

〈ｐ型層、ｎ型層〉
ｐ型層またはｎ型層は、光起電力素子の特性を左右する重要な層である。ｐ型層またはｎ型層のアモルファス材料、微結晶や多結晶材料としては、以下のものが挙げられる。例えばａ−Ｓｉ：Ｈ、ａ−Ｓｉ：ＨＸ、ａ−ＳｉＣ：Ｈ、ａ−ＳｉＣ：ＨＸ、ａ−ＳｉＧｅ：Ｈ、ａ−ＳｉＧｅＣ：Ｈ、ａ−ＳｉＯ：Ｈ、ａ−ＳｉＮ：Ｈ、ａ−ＳｉＯＮ：ＨＸ、ａ−ＳｉＯＣＮ：ＨＸが挙げられる。さらに、μｃ−Ｓｉ：Ｈ、μｃ−ＳｉＣ：Ｈ、μｃ−Ｓｉ：ＨＸ、μｃ−ＳｉＣ：ＨＸ、μｃ−ＳｉＧｅ：Ｈ、μｃ−ＳｉＯ：Ｈ、μｃ−ＳｉＧｅＣ：Ｈ、μｃ−ＳｉＮ：Ｈが挙げられる。さらに、μｃ−ＳｉＯＮ：ＨＸ、μｃ−ＳｉＯＣＮ：ＨＸ、ｐｏｌｙ−Ｓｉ：Ｈ、ｐｏｌｙ−Ｓｉ：ＨＸ，ｐｏｌｙ−ＳｉＣ：Ｈ、ｐｏｌｙ−ＳｉＣ：ＨＸが挙げられる。さらに、ｐｏｌｙ−ＳｉＧｅ：Ｈ、ｐｏｌｙ−Ｓｉ、ｐｏｌｙ−ＳｉＣ、ｐｏｌｙ−ＳｉＧｅが挙げられる。そしてこれらにｐ型の価電子制御剤（周期率表第ＩＩＩ族原子Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｔｌ）やｎ型の価電子制御剤（周期率表第Ｖ族原子Ｐ、Ａｓ、Ｓｂ、Ｂｉ）を高濃度に添加した材料が挙げられる。

特に、光入射側のｐ型層またはｎ型層には、光吸収の少ない結晶性の半導体層かバンドギャップの広い非晶質半導体層が適している。

ｐ型層への周期率表第ＩＩＩ族原子の添加量、およびｎ型層への周期率表第Ｖ族原子の添加量は、０．１ａｔ％以上５０ａｔ％以下の範囲が最適量として挙げられる。

また、ｐ型層またはｎ型層に含有される水素原子（Ｈ，Ｄ）またはハロゲン原子は、ｐ型層またはｎ型層の未結合手を補償する働きをし、ｐ型層またはｎ型層のドーピング効率を向上させるものである。ｐ型層またはｎ型層へ添加される水素原子またはハロゲン原子は、０．１ａｔ％以上４０ａｔ％以下の範囲が最適量として挙げられる。特に、ｐ型層またはｎ型層が結晶性の場合、水素原子またはハロゲン原子は０．１ａｔ％以上８ａｔ％以下の範囲が最適量として挙げられる。

さらに、ｐ型層／ｉ型層、ｎ型層／ｉ型層の各界面側で水素原子または／およびハロゲン原子の含有量が多く分布しているものが好ましい分布形態として挙げられる。該界面近傍での水素原子または／およびハロゲン原子の含有量はバルク内の含有量の１．１から２倍の範囲が好ましい範囲として挙げられる。このようにｐ型層／ｉ型層、ｎ型層／ｉ型層の各界面近傍で水素原子またはハロゲン原子の含有量を多くすることによって、該界面近傍の欠陥準位や機械的歪を減少させることができる。そして、本発明の積層型光起電力素子の光起電力や光電流を増加させることができる。

光起電力素子のｐ型層およびｎ型層の電気特性としては、活性化エネルギーが０．２ｅＶ以下のものが好ましく、０．１ｅＶ以下のものが最適である。また、非抵抗としては１００Ωｃｍ以下が好ましく、１Ωｃｍ以下が最適である。さらに、ｐ型層およびｎ型層の層厚は１ｎｍ以上５０ｎｍ以下の範囲が好ましく、３ｎｍ以上１０ｎｍ以下の範囲が最適である。

光起電力素子のｐ型層またはｎ型層の堆積に適した原料ガスとしては、シリコン原子を含有するガス化し得る化合物、ゲルマニウム原子を含有するガス化し得る化合物を挙げることができる。さらに、炭素原子を含有するガス化し得る化合物、およびこれらの化合物の混合ガスなどを挙げることができる。

シリコン原子を含有するガス化し得る化合物としては、ＳｉＨ_４、Ｓｉ_２Ｈ_６、ＳｉＦ_４、ＳｉＦＨ_３、ＳｉＦ_２Ｈ_２、ＳｉＦ_３Ｈ、Ｓｉ_３Ｈ_８が挙げられる。さらに、ＳｉＤ_４、ＳｉＨＤ_３、ＳｉＨ_２Ｄ_２、ＳｉＨ_３Ｄ、ＳｉＦＤ_３、ＳｉＦ_２Ｄ_２、ＳｉＤ_３Ｈ、Ｓｉ_２Ｄ_３Ｈ_３などが挙げられる。

ゲルマニウム原子を含有するガス化し得る化合物としては、ＧｅＨ_４、ＧｅＤ_４、ＧｅＦ_４、ＧｅＦＨ_３、ＧｅＦ_２Ｈ_２、ＧｅＦ_３Ｈ、ＧｅＨＤ_３、ＧｅＨ_２Ｄ_２、ＧｅＨ_３Ｄ、Ｇｅ_２Ｈ_６、Ｇｅ_２Ｄ_６などが挙げられる。

炭素原子を含有するガス化し得る化合物としては、ＣＨ_４、ＣＤ_４、ＣｎＨ_２ｎ＋２（ｎは整数）、ＣｎＨ_２ｎ（ｎは整数）、Ｃ_２Ｈ_２、Ｃ_６Ｈ_６、ＣＯ_２、ＣＯなどが挙げられる。

窒素含有ガスとしては、Ｎ_２、ＮＨ_３、ＮＤ_３、ＮＯ、ＮＯ_２、Ｎ_２Ｏなどが挙げられる。

酸素含有ガスとしては、Ｏ_２、ＣＯ、ＣＯ_２、ＮＯ、ＮＯ_２、Ｎ_２Ｏ、ＣＨ_３ＣＨ_２ＯＨ、ＣＨ_３ＯＨなどが挙げられる。

価電子制御するためにｐ型層またはｎ型層に導入される物質としては、周期率表第ＩＩＩ族原子および第Ｖ族原子が挙げられる。

第ＩＩＩ族原子導入用の出発物質として有効に使用されるものとしては、ホウ素原子導入用として、Ｂ_２Ｈ_６、Ｂ_４Ｈ_１０、Ｂ_５Ｈ_９、Ｂ_５Ｈ_１１、Ｂ_６Ｈ_１０、Ｂ_６Ｈ_１２、Ｂ_６Ｈ_１４などの水素化ホウ素が挙げられる。さらに、ＢＦ_３、ＢＣｌ_３などのハロゲン化ホウ素などが挙げられる。その他には、ＡｌＣｌ_３、ＧａＣｌ_３、ＩｎＣｌ_３、ＴｌＣｌ_３などを挙げることができ、特にＢ_２Ｈ_６、ＢＦ_３が適している。

第Ｖ族原子導入用の出発物質として有効に使用されるのは、燐原子導入用として、ＰＨ_３、Ｐ_２Ｈ_４などの水素化燐が挙げられる。さらに、ＰＨ_４Ｉ、ＰＦ_３、ＰＦ_５、ＰＣｌ_３、ＰＣｌ_５、ＰＢｒ_３、ＰＢｒ_５、ＰＩ_３などのハロゲン化燐が挙げられる。その他、ＡｓＨ_３、ＡｓＦ_３、ＡｓＣｌ_３、ＡｓＢｒ_３、ＡｓＦ_５、ＳｂＨ_３、ＳｂＦ_３、ＳｂＦ_５、ＳｂＣｌ_３、ＳｂＣｌ_５、ＢｉＨ_３、ＢｉＣｌ_３、ＢｉＢｒ_３などを挙げることができ、特にＰＨ_３、ＰＦ_３が適している。

光起電力素子に適したｐ型層またはｎ型層の堆積方法は、ＲＦプラズマＣＶＤ法、ＶＨＦプラズマＣＶＤ法、マイクロ波プラズマＣＶＤ法などである。特に、ＲＦプラズマＣＶＤ法又はＶＨＦプラズマＣＶＤ法で堆積する場合、容量結合型のプラズマＣＶＤ法が適している。ＲＦプラズマＣＶＤ法、又はＶＨＦプラズマＣＶＤ法でｐ型層またはｎ型層を堆積する場合、堆積室内の基板温度、圧力、パワー、堆積速度は以下の範囲が好ましい。即ち１００℃以上３５０℃以下、内圧は１０Ｐａ以上２０００Ｐａ以下、ＲＦ又はＶＨＦパワーは０．０１Ｗ／ｃｍ^２以上５．０Ｗ／ｃｍ^２以下である。そして、堆積速度は０．１ｎｍ／ｓｅｃ以上１０ｎｍ／ｓｅｃ以下の範囲が最適条件として挙げられる。

また、上記のガス化し得る化合物をＨ_２、Ｈｅ、Ｎｅ、Ａｒ、Ｘｅ、Ｋｒなどのガスで適宜希釈して堆積室に導入しても良い。

特に、微結晶半導体やａ−ＳｉＣ：Ｈ等の光吸収の少ないかバンドギャップの広い層を堆積する場合には以下の条件とすることが好ましい。即ち、水素ガスで２から１００倍に原料ガスを希釈し、ＲＦおよびＶＨＦパワーは比較的高いパワーを導入するのが好ましい。本発明においてＲＦの周波数としては１ＭＨｚ以上３０ＭＨｚ以下の範囲が適した範囲であり、特に１３．５６ＭＨｚ近傍の周波数が最適である。またＶＨＦの範囲としては３０ＭＨｚ以上５００ＭＨｚ以下、より好ましくは４０ＭＨｚ以上４５０ＭＨｚ以下、最適には５０ＭＨｚ以上４００ＭＨｚ以下である。

ｐ型層またはｎ型層をマイクロ波プラズマＣＶＤ法で堆積する場合、マイクロ波プラズマＣＶＤ装置は、堆積室に誘電体窓（アルミナセラミックス等）を介して導波管でマイクロ波を導入する方法が適している。マイクロ波プラズマＣＶＤ法でｐ型層またはｎ型層を堆積する場合、本発明の堆積膜形成方法も適した堆積方法であるが、更に広い堆積条件で光起電力素子に適用可能な堆積膜を形成することができる。

マイクロ波プラズマＣＶＤ法によりｐ型層またはｎ型層を堆積する場合、堆積室内の基板温度は１００℃以上４００℃以下、内圧は０．０５Ｐａ以上３００Ｐａ以下が好ましい。マイクロ波パワーは０．０１Ｗ／ｃｍ^３以上１Ｗ／ｃｍ^３以下、マイクロ波の周波数は０．５ＧＨｚ以上１０ＧＨｚ以下が好ましい範囲として挙げられる。

また、上記のガス化し得る化合物をＨ_２、Ｈｅ、Ｎｅ、Ａｒ、Ｘｅ、Ｋｒなどのガスで適宜希釈して堆積室に導入しても良い。

微結晶半導体やａ−ＳｉＣ：Ｈ等の光吸収の少ないかバンドギャップの広い層を堆積する場合には、水素ガスで２から１００倍に原料ガスを希釈し、マイクロ波パワーは比較的高いパワーを導入するのが好ましい。

〈微結晶ｉ型層〉
本発明の光起電力素子の微結晶シリコンを含むの堆積に好適な方法は、ＲＦプラズマＣＶＤ法、ＶＨＦプラズマＣＶＤ法、マイクロ波プラズマＣＶＤ法などが挙げられる。特に、微結晶シリコンの堆積速度は使用する電磁波に依存し、同一の投入エネルギーでは周波数が高い方が堆積速度が速くなる。

本発明における微結晶シリコンに適したシリコン原子供給用の原料ガスとしては、ＳｉＨ_４、Ｓｉ_２Ｈ_６、ＳｉＦ_４、ＳｉＨＦ_３、ＳｉＨ_２Ｆ_２、ＳｉＨ_３Ｆ、ＳｉＨ_３Ｃｌ、ＳｉＨ_２Ｃｌ_２、ＳｉＨＣｌ_３、ＳｉＣｌ_４などのシラン系原料ガスが挙げられる。さらに、ＳｉＤ_４、ＳｉＨＤ_３、ＳｉＨ_２Ｄ_２、ＳｉＨ_３Ｄ、ＳｉＦＤ_３、ＳｉＦ_２Ｄ_２、ＳｉＤ_３Ｈ、Ｓｉ_２Ｄ_３Ｈ３などのシラン系原料ガスが挙げられる。

また、微結晶シリコンゲルマニウムに適したゲルマニウム供給用の原料ガスとしては、ＧｅＨ_４、ＧｅＦ_４、ＧｅＨＦ_３、ＧｅＨ_２Ｆ_２、ＧｅＨ_３Ｆ、ＧｅＨＣｌ_３、ＧｅＨ_２Ｃｌ_２、ＧｅＨ_３Ｃｌなどが挙げられる。さらに、ＧｅＨＤ_３、ＧｅＨ_２Ｄ_２、ＧｅＨ_３Ｄ、Ｇｅ_２Ｈ_６、Ｇｅ_２Ｄ_６などが挙げられる。

原料ガスは、良好な微結晶半導体を形成するために、水素ガスで希釈する必要があり、その希釈率は１０倍以上が好ましい。特に好ましい希釈率の範囲は、１０倍から１００倍の範囲である。希釈率が小さい場合には微結晶が形成されず、アモルファスが形成される。一方、希釈率を高くし過ぎた場合には、微結晶の堆積速度が低くなり過ぎて実用上の問題が生じる。また、水素希釈に加えてヘリウムガスで希釈することも可能である。

本発明に適した微結晶を作成するための基板温度は、１００℃以上５００℃以下の範囲である。特に堆積速度を大きくする場合には、基板温度は比較的高い温度に設定することが望ましい。

本発明の積層型光起電力素子の微結晶半導体に適する平均結晶粒径は、１０ｎｍ以上５００ｎｍ以下の範囲が適した範囲として挙げられる。微結晶半導体中に含有されるアモルファスの割合は、ラマンスペクトルで見た場合に堆積膜の結晶成分に起因するラマン散乱強度とアモルファス成分に起因するラマン散乱強度との比が３倍以上が望ましい。

平均結晶粒径が１０ｎｍよりも小さいと、結晶粒界にアモルファスが多く存在するようになり、光劣化を示すようになる。また、結晶粒径が小さいと電子や正孔の移動度や寿命が小さくなり、半導体としての特性が低下する。一方、平均結晶粒径が５００ｎｍよりも大きいと、結晶粒界の緩和が十分に進まず結晶粒界に未結合手等の欠陥が生じ、該欠陥が電子や正孔の再結合中心として働き、その結果微結晶半導体の特性が低下する。

また、微結晶の形状としては、電荷の移動方向に沿って細長い形状が適したものである。加えて、本発明における微結晶中に含有される水素原子またはハロゲン原子の割合は、３０％以下が望ましい範囲である。

光起電力素子において、ｉ型層は照射光に対してキャリアを発生輸送する重要な層である。ｉ型層としては、僅かにｐ型、僅かにｎ型の層も使用することができる（ｐ型になるか、あるいはｎ型になるかは、テールステイト等の固有欠陥の分布による。）。

本発明の光起電力素子のｉ型層としては、バンドギャップが均一な半導体の他に、シリコン原子とゲルマニウム原子とを含有してｉ型層の層厚方向にバンドギャップが滑らかに変化するものが適している。具体的には、バンドギャップの極小値がｉ型層の中央の位置よりｐ型層とｉ型層の界面方向に片寄っているものも適している。また、ｉ型層中にドナーとなる価電子制御剤とアクセプターとなる価電子制御剤とが同時にドーピングされているものも適している。

特に、ｐ型層／ｉ型層、ｎ型層／ｉ型層の各界面側で水素原子または／およびハロゲン原子の含有量が多く分布しているものが好ましい分布形態として挙げられる。そして、該界面近傍での水素原子または／およびハロゲン原子の含有量はバルク内の含有量の１．１から２倍の範囲が好ましい範囲として挙げられる。さらに、シリコン原子の含有量に対応して、水素原子または／およびハロゲン原子の含有量が変化していることが好ましい。シリコン原子の含有量が最小のところでの水素原子または／およびハロゲン原子の含有量は１ａｔ％以上１０ａｔ％以下が好ましい範囲である。そして、水素原子または／およびハロゲン原子の含有量の最大の領域の０．３から０．８倍が好ましい範囲である。

水素原子または／およびハロゲン原子の含有量をシリコン原子に対応させて変化させる。すなわち、バンドギャップに対応して、バンドギャップの狭いところで水素原子または／およびハロゲン原子の含有量が少なくなっているものである。

メカニズムの詳細については不明ではあるが、本発明者らは以下のように考えている。即ち、本発明の堆積膜形成方法によれば、シリコン原子とゲルマニウム原子を含有する合金系半導体の堆積において、シリコン原子とゲルマニウム原子のイオン化率が異なる。そして当該イオン化率の違いによってそれぞれの原子が獲得する電磁波エネルギーに差が生じる。その結果、合金系半導体において水素含有量または／およびハロゲン含有量が少なくても十分に緩和が進み、良質な合金系半導体を堆積することができるものと考えられる。

ｉ型層の層厚は、光起電力素子の構造（例えば、シングルセル、タンデムセル、トリプルセルなど）、およびｉ型層のバンドギャップに大きく依存する。本発明の第１及び第３のｉ型層の層厚は好ましくは１０ｎｍ以上５０ｎｍ以下であり、より好ましくは１５ｎｍ以上４０ｎｍ以下であり、最適には２０ｎｍ以上３０ｎｍ以下である。また本発明の第２のｉ型層の層厚は好ましくは５０ｎｍ以上５μｍ以下であり、より好ましくは１００ｎｍ以上４μｍ以下であり、最適には１５０ｎｍ以上３μｍ以下以下である。

本発明の堆積膜形成方法によるシリコン原子またはゲルマニウム原子を含有するｉ型層は、堆積速度を２ｎｍ／ｓｅｃ以上に上げても価電子帯側のテイルステイトが少ないものである。そして、テイルステイトの傾きは６０ｍｅＶ以下であり、かつ電子スピン共鳴（ｅｓｒ）による未結合手の密度は１０^１７／ｃｍ^３以下である。

また、ｉ型層のバンドギャップは、ｐ型層／ｉ型層、ｎ型層／ｉ型層の各界面方向で広くなるように設計することが好ましい。このように設計することによって、光起電力素子の光起電力、光電流を大きくすることができ、更に長時間使用した場合の光劣化等を防止することができる。

〈アモルファスｉ型層〉
本発明においては必要に応じて微結晶シリコンｉ型層を含むｐｉｎ接合を有する単位素子と、アモルファスシリコンｉ型層を含むｐｉｎ接合を有する単位素子との積層型光起電力素子とすることができる。この場合アモルファスシリコンの堆積に好適な方法は、ＲＦプラズマＣＶＤ法、ＶＨＦプラズマＣＶＤ法、マイクロ波プラズマＣＶＤ法などが挙げられる。特に、アモルファスシリコンの堆積速度は使用する電磁波に依存し、同一の投入エネルギーでは周波数が高い方が堆積速度が速くなる。

本発明におけるアモルファスシリコンに適したシリコン原子供給用の原料ガスとしては、ＳｉＨ_４、Ｓｉ_２Ｈ_６、ＳｉＦ_４、ＳｉＨＦ_３、ＳｉＨ_２Ｆ_２、ＳｉＨ_３Ｆなどのシラン系原料ガスが挙げられる。さらに、ＳｉＨ_３Ｃｌ、ＳｉＨ_２Ｃｌ_２、ＳｉＨＣｌ_３、ＳｉＣｌ_４、ＳｉＤ_４、ＳｉＨＤ_３、ＳｉＨ_２Ｄ_２、ＳｉＨ_３Ｄ、ＳｉＦＤ_３、ＳｉＦ_２Ｄ_２、ＳｉＤ_３Ｈ、Ｓｉ_２Ｄ_３Ｈ_３などのシラン系原料ガスが挙げられる。

また、アモルファスシリコンゲルマニウムに適したゲルマニウム供給用の原料ガスとしては、ＧｅＨ_４、ＧｅＦ_４、ＧｅＨＦ_３、ＧｅＨ_２Ｆ_２、ＧｅＨ_３Ｆなどが挙げられる。さらに、ＧｅＨＣｌ_３、ＧｅＨ_２Ｃｌ_２、ＧｅＨ_３Ｃｌ、ＧｅＨＤ_３、ＧｅＨ_２Ｄ_２、ＧｅＨ_３Ｄ、Ｇｅ_２Ｈ_６、Ｇｅ_２Ｄ_６などが挙げられる。

原料ガスは、良好なアモルファス半導体を形成するために、水素ガスで希釈する必要があり、その希釈率は５倍以上が好ましい。特に好ましい希釈率の範囲は、５倍から５０倍の範囲である。また、水素希釈に加えてヘリウムガスで希釈することも可能である。

本発明に適したアモルファスを作成するための基板温度は、１００℃以上５００℃以下の範囲である。特に堆積速度を大きくする場合には、基板温度は比較的高い温度に設定することが望ましい。

本発明のアモルファスを堆積するときのチャンバー内の圧力としては、０．０５Ｐａ以上５００Ｐａ以下の範囲が好適な範囲として挙げられる。特に、ＶＨＦプラズマＣＶＤ法でアモルファス半導体を堆積する場合には、圧力は５０Ｐａ以上３００Ｐａ以下の範囲が好ましい。マイクロ波プラズマＣＶＤ法でアモルファス半導体を堆積する場合には、圧力は０．１Ｐａ以上１０Ｐａ以下の範囲が好ましい圧力である。

本発明におけるアモルファス半導体を堆積する場合のチャンバーヘの投入パワーとしては、０．０１Ｗ／ｃｍ^２以上５Ｗ／ｃｍ^２以下の範囲が好適な範囲として挙げられる。また、原料ガスの流量と投入パワーの関係で示すと、堆積速度が投入パワーに依存するパワーリミテッドの領域が適している。ガス利用効率を重視する場合は堆積速度が導入ガス流量に依存するフローリミテッドの領域が適している。

アモルファス半導体の堆積速度を早くした場合には、基板にイオンが衝突するようにバイアスを制御するのが好ましいものである。

加えて、本発明におけるアモルファス中に含有される水素原子またはハロゲン原子の割合は、５％以上３０％以下の範囲が望ましい範囲である。

光起電力素子において、ｉ型層は照射光に対してキャリアを発生輸送する重要な層である。ｉ型層としては、僅かにｐ型、僅かにｎ型の層も使用することができる（ｐ型になるか、あるいはｎ型になるかは、テールステイト等の固有欠陥の分布による）。

本発明の積層型光起電力素子のｉ型層としては、バンドギャップが均一な半導体の他に、シリコン原子とゲルマニウム原子とを含有してｉ型層の層厚方向にバンドギャップが滑らかに変化するものが適している。具体的には、バンドギャップの極小値がｉ型層の中央の位置よりｐ型層とｉ型層の界面方向に片寄っているものも適している。また、ｉ型層中にドナーとなる価電子制御剤とアクセプターとなる価電子制御剤とが同時にドーピングされているものも適している。

特に、ｐ型層／ｉ型層、ｎ型層／ｉ型層の各界面側で水素原子または／およびハロゲン原子の含有量が多く分布しているものが好ましい分布形態として挙げられる。そして、当該界面近傍での水素原子または／およびハロゲン原子の含有量はバルク内の含有量の１．１から２倍の範囲が好ましい範囲として挙げられる。さらに、シリコン原子の含有量に対応して、水素原子または／およびハロゲン原子の含有量が変化していることが好ましい。シリコン原子の含有量が最小のところでの水素原子または／およびハロゲン原子の含有量は１ａｔ％以上１０ａｔ％以下の範囲が好ましい範囲である。そして、水素原子または／およびハロゲン原子の含有量の最大の領域の０．３から０．８倍が好ましい範囲である。水素原子とハロゲン原子を同時に含有量している場合、ハロゲン原子の含有量は、水素原子の含有量よりも１／１０以下であるのが好ましいものである。

水素原子または／およびハロゲン原子の含有量をシリコン原子に対応させて変化させる。すなわち、バンドギャップに対応して、バンドギャップの狭いところで水素原子または／およびハロゲン原子の含有量が少なくなっているものである。

メカニズムの詳細については不明ではあるが、本発明者らは以下のように考えている。本発明の堆積膜形成方法によれば、シリコン原子とゲルマニウム原子を含有する合金系半導体の堆積において、シリコン原子とゲルマニウム原子のイオン化率が異なる。そして当該イオン化率の違いによってそれぞれの原子が獲得する電磁波エネルギーに差が生じる。その結果、合金系半導体において水素含有量または／およびハロゲン含有量が少なくても十分に緩和が進み、良質な合金系半導体を堆積することができるものと考えられる。

ｉ型層の層厚は、光起電力素子の構造（例えば、シングルセル、タンデムセル、トリプルセルなど）、およびｉ型層のバンドギャップにも依存するが０．０５μｍ以上５μｍ以下の範囲が最適な層厚として挙げられる。

本発明の堆積膜形成方法によるシリコン原子またはゲルマニウム原子を含有するｉ型層は、堆積速度を２ｎｍ／ｓｅｃ以上に上げても価電子帯側のテイルステイトが少ない。そして、テイルステイトの傾きは６０ｍｅＶ以下であり、かつ電子スピン共鳴（ｅｓｒ）による未結合手の密度は５×１０^１７／ｃｍ^３以下である。

また、ｉ型層のバンドギャップは、ｐ型層／ｉ型層、ｎ型層／ｉ型層の各界面方向で広くなるように設計することが好ましい。このように設計することによって、光起電力素子の光起電力、光電流を大きくすることができ、更に長時間使用した場合の光劣化等を防止することができる。

〈透明電極〉
透明電極は、インジウム酸化物、インジウム−スズ酸化物などの透明電極が適している。

透明電極の堆積には、スパッタリング法と真空蒸着法が最適な堆積方法として挙げられる。ＤＣマグネトロンスパッタリング装置において、基板上にインジウム酸化物からなる透明電極を堆積する場合、ターゲットには金属インジウム（Ｉｎ）やインジウム酸化物（Ｉｎ_２Ｏ_３）などが用いられる。

また、基板上にインジウム−スズ酸化物からなる透明電極を堆積する場合には以下の材料が適宜組み合わされて用いられる。即ち、ターゲットには金属スズ、金属インジウム、金属スズと金属インジウムの合金、スズ酸化物、インジウム酸化物、インジウム−スズ酸化物などが適宜組み合わされて用いられる。

スパッタリング法で堆積する場合、基板温度は重要な因子であって、２５℃以上６００℃以下の範囲が好ましい範囲として挙げられる。また、スパッタリング用のガスとしては、アルゴンガス（Ａｒ）、ネオンガス（Ｎｅ）、キセノンガス（Ｘｅ）、ヘリウムガス（Ｈｅ）などの不活性ガスが挙げられ、特にＡｒガスが最適である。また、上記の不活性ガスに酸素ガス（Ｏ２）を必要に応じて添加することが好ましい。特に、金属をターゲットにしている場合には、酸素ガス（Ｏ_２）を添加することは必須である。

さらに、上記の不活性ガスによって効果的にスパッタリングを行うためには、放電空間の圧力は０．０５Ｐａ以上１０Ｐａ以下の範囲であることが好ましい。加えて、スパッタリングの電源としてはＤＣ電源やＲＦ電源が適しており、スパッタリング時の電力としては１０Ｗ以上１０００Ｗ以下の範囲が適している。

透明電極の堆積速度は、放電空間内の圧力や放電電力に依存し、最適な堆積速度は０．０１ｎｍ／ｓｅｃ以上１０ｎｍ／ｓｅｃ以下の範囲である。

透明電極の層厚は、反射防止膜の条件を満たすような条件で堆積するのが好ましく、具体的には５０ｎｍ以上３００ｎｍ以下の範囲が好ましい範囲として挙げられる。

真空蒸着法により透明電極を堆積するに適した蒸着源としては、金属スズ、金属インジウム、インジウム−スズ合金などが挙げられる。

また、透明電極を堆積するときの基板温度としては、２５℃以上６００℃以下の範囲が適している。

さらに、透明電極を堆積するとき、堆積室を１０^−４Ｐａ以下に減圧した後に、酸素ガス（Ｏ_２）を５×１０^−３Ｐａ以上９×１０^−２Ｐａ以下の範囲で導入することが必要である。この範囲で酸素を導入することによって、蒸着源から気化した金属が気相中の酸素と反応して良好な透明電極が堆積される。

また、上記の圧力でＲＦ電力を導入してプラズマを発生させ、該プラズマを介して蒸着を行ってもよい。

上記の条件による透明電極の堆積速度は、０．０１ｎｍ／ｓｅｃ以上１０ｎｍ／ｓｅｃ以下の範囲であることが好ましい。堆積速度が０．０１ｎｍ／ｓｅｃ未満であると生産性が低下し、１０ｎｍ／ｓｅｃより大きくなると粗な膜となり透過率、導伝率や密着性が低下するからである。

〈集電電極〉
本発明において、集電電極１１５は、透明電極１１４の抵抗率を充分低くできない場合に必要に応じて透明電極１１４上の一部分に形成され、電極の抵抗率を下げ、光起電力素子の直列抵抗を下げる働きをする。

集電電極の材料としては、金、銀、銅、アルミニウム、ニッケル、鉄、クロム、モリブデン、タングステン、チタン、コバルト、タンタル、ニオブ、ジルコニウムなどの金属などが挙げられる。さらに、ステンレス鋼などの合金、または粉末状金属を用いた導電ペーストなどが挙げられる。そして、その形状は、できるだけ半導体層への入射光を遮らないように、櫛状に形成される。

また、光起電力装置の全体の面積に対して、集電電極の占める面積は、好ましくは１５％以下、より好ましくは１０％以下、最適には５％以下が望ましい。

集電電極のパターンの形成にはマスクを用い、形成方法としては蒸着法、スパッタリング法、メッキ法、印刷法などが用いられる。

なお、本発明の積層型光起電力素子を用いて、所望の出力電圧、出力電流の光起電力装置を製造する場合には、本発明の光起電力素子を直列あるいは並列に接続し、表面と裏面に保護層を形成し、出力の取り出し電極等が取り付けられる。また、本発明の光起電力素子を直列接続する場合、必要に応じて逆流防止用のダイオードを組み込むことができる。

以下に実施例を用いて本発明をさらに詳細に説明するが、本発明はこれらによって何ら限定されるものではない。

以下に示す実施例１から４及び比較例１から２は、本発明の微結晶シリコン膜を図１に示したｐｉｎシングル構成を有する光起電力素子のｉ型層として採用した場合の太陽電池特性を測定したものである。

尚、上記ｉ型層形成に際しては、予めｉ型層、ｐ／ｉバッファ層及びｎ／ｉバッファ層形成条件とスパークの発生状況との関係を予備実験で求めておいた。そして、予備実験で求めた関係に基づき堆積膜形成条件を調整し、スパークの発生回数を変化させた異なるサンプルを作成し、比較した。

即ち、高周波電極又は基板に発生するスパークを、例えばオシロスコープなどのスパーク検知手段を用いて検知（検知工程）し、その検知結果をデータとしてメモリに保存しておく。そして、半導体素子の生産時には、上記メモリに保存されたスパークの検知結果に基づいて、下記の堆積膜形成条件を決定して成膜を行う。具体的には、スパークの発生状況が、継続時間が１００ｍｓｅｃ以上のスパークの発生回数が１回／ｍｉｎ以下となるように、高周波電力、バイアス電圧、バイアス電流、圧力、ガス流量、電極間距離の少なくとも１つを調整するように制御する（制御工程）。

上記本発明の検知工程及び制御工程について図１１を用いてさらに具体的に説明する。図１１は本発明の半導体素子の形成方法の工程をフローチャートである。

まず、本発明の半導体素子をプラズマＣＶＤ法で形成する際に、高周波電極又はマッチングボックスに接続したオシロスコープ等のスパーク検出装置によって堆積膜形成時のバイアス電圧値及びバイアス電流値の変化を観察する。そして当該バイアス電流値及びバイアス電圧値の変化から、スパークの発生を検知する。（検知工程）検知したスパークの継続時間から、本発明により抑制すべきスパーク（堆積膜に悪影響を与えるスパーク）に該当するか、該当しないかを判定する。本発明により抑制すべきスパークに該当しない（例えば継続時間が２０μｓｅｃ以下のスパーク）である場合には、高周波電力、バイアス電圧、バイアス電流、圧力、ガス流量、電極間距離から選択されるパラメータの制御は行わないか、よりスパークが発生し難い条件に微調整する。そして再びスパークの監視を続ける。

本発明により抑制すべきスパーク（堆積膜に悪影響を与えるスパーク）に該当するスパークが検知された場合には、スパークが抑制される条件となるように高周波電力、バイアス電圧、バイアス電流、圧力、ガス流量、電極間距離の少なくとも１つを制御する。（制御工程）このとき、予め測定またはシミュレーション等によって求めておいた、堆積膜形成条件とスパークとの相関データ（どのようにパラメータを変化させればスパークが抑制されるかの相関データ）に基づいて前記各パラメータを制御する。各パラメータの制御後再びスパークを監視する。そしてスパークが抑制される（継続時間が１００ｍｓｅｃ以上のスパークの発生回数が１回／ｍｉｎ以下となる）まで当該操作を繰り返す。このようにすることで微小なスパークを効果的に抑制することができる。

尚、各パラメータの制御方法については前述した方法と同様に行うことができる。

［実施例１］
ステンレス（ＳＵＳ４３０ＢＡ）からなる帯状の基体（幅４０ｃｍ、長さ２００ｍ、厚さ０．１２５ｍｍ）を十分に脱脂、洗浄した。そして、不図示の連続スパッタリング装置に装着し、Ａｇ電極をターゲットとして、厚さ１００ｎｍのＡｇ膜をスパッタ蒸着させた。さらにＺｎＯターゲットを用いて、厚さ１．２μｍのＺｎＯ膜をＡｇ膜の上にスパッタ蒸着し、帯状の導電性基板５０１を形成した。

次いで、図５の装置を用い、先に示した手順により、表１に記載の条件により基板側から順にｎｉｐの各半導体層を堆積した。その後不図示のスパッタリング装置及び蒸着装置によりｎｉｐ光電変換ユニット上には、前面電極１１４として、厚さ８０ｎｍの透明導電性ＩＴＯ膜をスパッタリング法にて堆積した。その上に電流取出のための櫛形Ａｇ電極１１５を蒸着法にて堆積することにより、図１に示すｐｉｎ構造よりなる太陽電池（シングルセル）のサンプルを作製した。

またこのときｉ型層、ｐ／ｉバッファ層及びｎ／ｉバッファ層の成膜時には前述の予備実験の結果に基づいて成膜圧力とガス流量とを変化させた。そして、継続時間が１００ｍｓｅｃ以上のスパークの発生回数が実質的に０回であり、かつ継続時間が２０μｓｅｃ以上５０μｓｅｃ以下のスパークの発生回数が１０回／ｍｉｎ以下となるように制御した。

また各層の膜厚は、ｎ型層の層厚を２０ｎｍ、ｎ／ｉバッファ層の層厚を１０ｎｍ、ｐ／ｉバッファ層の層厚を１０ｎｍ、ｐ型層の層厚を５ｎｍとした。

またｉ型層に対する本発明の効果確認するため、バッファ層形成時にはバイアスを印加しなかった。

尚、表１において、高周波電力としてＲＦと記載のあるものは周波数１３．５６ＭＨｚのＲＦ電力であり、ＶＨＦと記載のあるものは周波数６０ＭＨｚのＶＨＦ電力である。またバイアス電圧は高周波電極にアース電位に対して負の電位を印加した。

作製した各サンプルについてソーラーシミュレータ（ＡＭ１．５、１００ｍｗ／ｃｍ^２）により、光電変換効率、短絡電流（Ｊｓｃ）、開放電圧（Ｖｏｃ）、フィルファクタを測定した。その後、各サンプルは５０℃に保たれた状態で、ＡＭ１．５のスペクトルを１ｓｕｎの光強度で１０００時間光照射を行った。光照射後の各サンプルについて光照射前と同様に各特性を測定し、光劣化率を求めた。

また、ｉ型層については上記ｐｉｎ構成の太陽電池サンプルとは別にｉ型層のみ表１と同一条件で基板上に作製したサンプルを作製した。

結果を表２に示す。

表２において表中の記号は、
Ｊｓｃ（短絡電流）
◎・・・２５ｍＡ／ｃｍ^２以上
○・・・２０ｍＡ／ｃｍ^２以上２５ｍＡ／ｃｍ^２未満
△・・・１５ｍＡ／ｃｍ^２以上２０ｍＡ／ｃｍ^２未満
×・・・１５ｍＡ／ｃｍ２未満又は測定不能
Ｖｏｃ（開放電圧）
◎・・・０．５Ｖ以上
○・・・０．４Ｖ以上０．５Ｖ未満
△・・・０．３Ｖ以上０．４Ｖ未満
×・・・０．３Ｖ未満又は測定不能
ＦＦ（フィルファクタ）
◎・・・０．５以上
○・・・０．４以上０．５未満
△・・・０．３以上０．４未満
×・・・０．３未満又は測定不能
η（光電変換効率）
◎・・・７％以上
○・・・６％以上７％未満
△・・・５％以上６％未満
×・・・５％未満又は測定不能
光劣化率
◎・・・５％未満
○・・・５％以上７％未満
△・・・７％以上１０％未満
×・・・１０％以上又は測定不能
を示す。

［実施例２］
実施例１において、ｉ型層、ｐ／ｉバッファ層及びｎ／ｉバッファ層の成膜時には前述の予備実験の結果に基づいて成膜圧力とガス流量とを変化させた。そして、継続時間が１００ｍｓｅｃ以上のスパークの発生回数が実質的に０回であり、かつ継続時間が５０μｓｅｃ以上２０ｍｓｅｃ以下のスパークの発生回数が５回／ｍｉｎ以下となるように制御した。これ以外の条件は実施例１と同様にサンプルを作製し、実施例１と同様に評価した。

結果を実施例１の結果と合わせて表２に示す。

［実施例３］
実施例１において、ｉ型層、ｐ／ｉバッファ層及びｎ／ｉバッファ層の成膜時には前述の予備実験の結果に基づいて成膜圧力とガス流量とを変化させた。そして、継続時間が１００ｍｓｅｃ以上のスパークの発生回数が実質的に０回であり、かつ継続時間が２０ｍｓｅｃ以上１００ｍｓｅｃ以下のスパークの発生回数が３回／ｍｉｎ以下となるように制御した。これ以外の条件は実施例１と同様にサンプルを作製し、実施例１と同様に評価した。

結果を実施例１の結果と合わせて表２に示す。

［実施例４］
実施例１において、ｉ型層、ｐ／ｉバッファ層及びｎ／ｉバッファ層の成膜時には前述の予備実験の結果に基づいて成膜圧力とガス流量とを変化させた。そして、継続時間が１００ｍｓｅｃ以上のスパークの発生回数が１回／ｍｉｎ以下となるように制御した。これ以外の条件は実施例１と同様にサンプルを作製し、実施例１と同様に評価した。

結果を実施例１の結果と合わせて表２に示す。

［比較例１］
実施例１において、ｉ型層、ｐ／ｉバッファ層及びｎ／ｉバッファ層の成膜時には前述の予備実験の結果に基づいて成膜圧力とガス流量とを変化させた。そして、継続時間が１００ｍｓｅｃ以上１ｓｅｃ以下のスパークの発生回数が２回／ｍｉｎ以上となるように制御した。これ以外の条件は実施例１と同様にサンプルを作製し、実施例１と同様に評価した。

結果を実施例１の結果と合わせて表２に示す。

［比較例２］
実施例１において、ｉ型層、ｐ／ｉバッファ層及びｎ／ｉバッファ層の成膜時には前述の予備実験の結果に基づいて成膜圧力とガス流量とを変化させた。そして、継続時間が１ｓｅｃ以上のスパークの発生回数が１回／ｍｉｎ以上となるように制御した。これ以外の条件は実施例１と同様にサンプルを作製し、実施例１と同様に評価した。

結果を実施例１の結果と合わせて表２に示す。

表２から明らかなように、本発明の堆積膜形成条件において作製した光起電力素子は変換効率が高く、光劣化率が小さい太陽電池を得ることができた。

［実施例５］
実施例１において、サンプルを図２に示すｐｉｎ構造よりなる太陽電池（ダブルセル）とした。これ以外の条件は実施例１と同様にスパークの継続時間及び発生回数を制御してサンプルを作製し、実施例１と同様に評価したところ、実施例１と同様に良好な結果を得た。

［実施例６］
実施例１において、サンプルを図３に示すｐｉｎ構造よりなる太陽電池（トリプルセル）とした以外は実施例１と同様にスパークの継続時間及び発生回数を制御してサンプルを作製した。そして、実施例１と同様に評価したところ、実施例１と同様に良好な結果を得た。

［実施例７］
実施例１において、サンプルを図４に示すｐｉｎ構造よりなる太陽電池（ダブルセル）とした以外は実施例１と同様にスパークの継続時間及び発生回数を制御してサンプルを作製した。そして、実施例１と同様に評価したところ、実施例１と同様に良好な結果を得た。

［実施例８から１２］
実施例１において、ｐ／ｉバッファ層及びｎ／ｉバッファ層の形成時に陽イオンダメージを低減させるため、前記各層に表３に示す範囲内でバイアス電圧を変化させた。そして、実施例１と同様に図１に示すシングルセルを作製した。またこのときｉ型層に印加するバイアス電圧は−６０Ｖとした。

作製したサンプルの太陽電池特性を実施例１と同様に測定し、実施例１と同様に評価した。またバッファ層のバイアスを変化させた際のスパークの発生状況も調べた。比較のため実施例１の結果と合わせて結果を表４に示す。

尚、表中スパーク欄のＡからＤの記号は以下の内容を表す。
Ａ：継続時間が１００ｍｓｅｃ以上のスパークの発生回数が実質的に０回であり、かつ継続時間が２０μｓｅｃ以上５０μｓｅｃ以下のスパークの発生回数が１０回／ｍｉｎ以下
Ｂ：継続時間が１００ｍｓｅｃ以上のスパークの発生回数が実質的に０回であり、かつ継続時間が５０μｓｅｃ以上２０ｍｓｅｃ以下のスパークの発生回数が５回／ｍｉｎ以下
Ｃ：継続時間が１００ｍｓｅｃ以上のスパークの発生回数が実質的に０回であり、かつ継続時間が２０ｍｓｅｃ以上１００ｍｓｅｃ以下のスパークの発生回数が３回／ｍｉｎ以下
Ｄ：継続時間が１００ｍｓｅｃ以上のスパークの発生回数が１回／ｍｉｎ以下
Ｅ：継続時間が１００ｍｓｅｃ以上のスパークの発生回数が２回／ｍｉｎ以上
尚、陽イオンダメージはバイアス電圧のみで一義的に決まるものではなく、例えば電極間距離や圧力等によっても変化する。しかし、本実施例においては陽イオンダメージの大小がバイアス電圧が支配的となる条件で行った。

［比較例３］
実施例８から１２と同様にｐ／ｉバッファ層及びｎ／ｉバッファ層の形成時に印加するバイアス電圧を変化させた際にスパークの発生回数及び継続時間が本発明の範囲外となったサンプルを比較例３とした。実施例８から１２と同様に評価し、実施例８から１２の結果と合わせて表４に示す。

表４から明らかなようにｐ／ｉ又はｎ／ｉバッファ層形成時のバイアス電圧を、ｉ型層のバイアス電圧よりも高くする。そしてバッファ層（界面層）形成時の陽イオンダメージをｉ型層（バルク層）形成時の陽イオンダメージよりも小さくすることでＦＦが向上し、及び光劣化率が低減することが確認された。

［実施例１３］
実施例８から１２において、サンプルを図２から４に示すｐｉｎ構造よりなる太陽電池（ダブルセル又はトリプルセル）とした。そしてこれ以外の条件は実施例８から１２と同様にスパークの継続時間及び発生回数を制御してサンプルを作製した。そして、実施例８から１２と同様に評価したところ、実施例８から１２と同様に良好な結果を得た。

このように太陽電池の層構成によらず本発明の効果が得られることが確認された。

本発明の太陽電池の層構成を示す図 本発明の太陽電池の層構成を示す図 本発明の太陽電池の層構成を示す図 本発明の太陽電池の層構成を示す図 本発明の製造装置の一形態を表す図 ｉ型層成膜室の拡大図 スパーク発生時の電流値と電圧値との変化を示す図 バイアス電圧印加による微結晶膜のイオンダメージ抑制効果を説明する図 ポリシランの発生状況を確認するために用いた測定システムを示す図 ＤＣバイアス電圧値増加に基づくバイアス電流値の増加に対するレーザー散乱光強度（ポリシランの発生量）の変化を示す図 本発明の半導体素子の形成方法の工程をフローチャート

符号の説明

１０１ 基板
１０２ 反射層
１０３ 反射増加層
１０４ ｎ又はｐ型層
１０５ ｎ／ｉ又はｐ／ｉバッファ層
１０６ ｉ型層
１０７ ｐ／ｉ又はｎ／ｉバッファ層
１０８ ｐ又はｎ型層
１１０ 透明電極
１１１ 集電電極
１１２ 裏面反射層
１１３ 第一の光起電力素子
２０１ 基板
２０２ 反射層
２０３ 反射増加層
２０４ ｎ又はｐ型層
２０５ ｎ／ｉ又はｐ／ｉバッファ層
２０６ ｉ型層
２０７ ｐ／ｉ又はｎ／ｉバッファ層
２０８ ｐ又はｎ型層
２０９ ｎ又はｐ型層
２１０ ｎ／ｉ又はｐ／ｉバッファ層
２１１ ｉ型層
２１２ ｐ／ｉ又はｎ／ｉバッファ層
２１３ ｐ又はｎ型層
２１４ 透明電極
２１５ 集電電極
３０１ 基板
３０２ 反射層
３０３ 反射増加層
３０４ ｎ又はｐ型層
３０５ ｎ／ｉ又はｐ／ｉバッファ層
３０６ ｉ型層
３０７ ｐ／ｉ又はｎ／ｉバッファ層
３０８ ｐ又はｎ型層
３０９ ｎ又はｐ型層
３１０ ｎ／ｉ又はｐ／ｉバッファ層
３１１ ｉ型層
３１２ ｐ／ｉ又はｎ／ｉバッファ層
３１３ ｐ又はｎ型層
３１４ ｎ又はｐ型層
３１５ ｎ／ｉ又はｐ／ｉバッファ層
３１６ ｉ型層
３１７ ｐ／ｉ又はｎ／ｉバッファ層
３１８ ｐ又はｎ型層
３１９ 透明電極
３２０ 集電電極
３２１ 裏面反射層
３２２ 第一の光起電力素子
３２３ 第二の光起電力素子
３２４ 第三の光起電力素子
４０１ 透光性基板
４０２ 透明電極
４０３ ｐ又はｎ型層
４０４ ｐ／ｉ又はｎ／ｉバッファ層
４０５ ｉ型層
４０６ ｎ／ｉ又はｐ／ｉバッファ層
４０７ ｎ又はｐ型層
４０８ ｐ又はｎ型層
４０９ ｐ／ｉ又はｎ／ｉバッファ層
４１０ ｉ型層
４１１ ｎ／ｉ又はｐ／ｉバッファ層
４１２ ｎ又はｐ型層
４１３ 反射増加層
４１４ 裏面電極
４１５ 第一の光起電力素子
４１６ 第二の光起電力素子
４１７ 裏面反射層
５０１ 基板
５０２ ガスゲート
５０３ 巻き出しボビン
５０４ 巻き出し室
５０５ 巻き取りボビン
５０６ 巻き取り室
５０７ ｎ型層成膜室
５０８ ｉ型層成膜室
５０９ ｐ型層成膜室
５１０ プレヒータ
５１１ 温度制御ユニット
５１２ カソード（高周波電極）
６０１ ｉ型層成膜室
６０２ 基板
６０３ ガスゲート
６０４ 第１の真空容器
６０５ ゲートガス導入管
６０６ 排気口
６０７ マグローラー
６０８ ランプヒーター
６０９ 温度制御ユニット
６１０ 冷却手段
６１１ 加熱手段
６１２ マグネット
６１３ 開口調整板
６１４ 第２の真空容器（放電空間）
６１５ シャワーカソード
６１６ 中間板
６１７ 原料ガス導入管
６１８ ガイシ
６１９ フローティング板
６２０ 誘電体板
８０１ 高周波電極
８０２ 高周波電極上に堆積した堆積膜
８０３ 放電空間
８０４ 陽イオン
８０５ 放電空間中の電界
８０６ 基板上に堆積した微結晶シリコン膜
８０７ 基板
８０８ 高周波電源
８０９ ＤＣバイアス電源
９０１ ＣＣＤカメラ
９０２ バンドパスフィルタ
９０３ ポリシランを含む排気ガス
９０４ 散乱光
９０５ レーザー光

Claims (12)

1. 結晶質を含むシリコン系堆積膜からなる半導体層を含む半導体素子のプラズマＣＶＤ法による製造方法において、
   前記半導体層の形成時に高周波電極側が負となるように高周波電極と基板との間にバイアス電圧を印加する工程と、
   前記、高周波電極又は前記基板に発生するスパークを検知する工程と、
   前記検知結果に基づいて、継続時間が１００ｍｓｅｃ以上のスパークの発生回数が１回／ｍｉｎ以下となるように、高周波電力、バイアス電圧、バイアス電流、圧力、ガス流量、電極間距離の少なくとも１つを制御する工程と、を含むことを特徴とする半導体素子の形成方法。
2. 前記結晶質を含むシリコン系堆積膜からなる半導体層はｉ型の半導体層であり、ｐ型の半導体層又はｎ型の半導体層との半導体接合を含むことを特徴とする請求項１に記載の半導体素子の形成方法。
3. 前記ｉ型層は２以上の工程により形成され、前記ｐ型層又はｎ型層と接する第１のｉ型層を形成する第１の工程は、該第１のｉ型層の上に第２のｉ型層を形成する第２の工程よりもスパークによる陽イオンダメージが小さい条件とすることを特徴とする請求項２に記載の半導体素子の形成方法。
4. 前記スパークによる陽イオンダメージが小さい条件は、バイアス電圧、バイアス電流の中から選ばれる少なくとも１つの条件を制御することであることを特徴とする請求項３に記載の半導体素子の形成方法。
5. 前記ｉ型層を形成する際の圧力は１０００Ｐａ以上であり、電極間距離は１０ｍｍ以下であることを特徴とする請求項３に記載の半導体素子の形成方法。
6. 前記第１のｉ型層の層厚を前記第２のｉ型層の層厚よりも薄くすることを特徴とする請求項３に記載の半導体素子の形成方法。
7. 前記第１のｉ型層の層厚は１０ｎｍ以上５０ｎｍ以下であり、前記第２のｉ型層の層厚は５０ｎｍ以上５μｍ以下であることを特徴とする請求項３に記載の半導体素子の形成方法。
8. 前記ｉ型層は３以上の工程により形成され、前記ｎ型層と接する第１のｉ型層を形成する第１の工程とｐ型層と接する第３のｉ型層を形成する第３の工程は、前記第１のｉ型層と前記第３のｉ型層との間に形成される第２のｉ型層を形成する第２の工程よりもスパークによる陽イオンダメージが小さい条件とすることを特徴とする請求項２に記載の半導体素子の形成方法。
9. 前記スパークによる陽イオンダメージが小さい条件は、バイアス電圧、バイアス電流の中から選ばれる少なくとも１つの条件を制御することであることを特徴とする請求項８に記載の半導体素子の形成方法。
10. 前記ｉ型層を形成する際の圧力は１０００Ｐａ以上であり、電極間距離は１０ｍｍ以下であることを特徴とする請求項８に記載の半導体素子の形成方法。
11. 前記第１のｉ型層及び前記第３のｉ型層の層厚を前記第２のｉ型層の層厚よりも薄くすることを特徴とする請求項８に記載の半導体素子の形成方法。
12. 前記第１のｉ型層及び前記第３のｉ型層の層厚は１０ｎｍ以上５０ｎｍ以下であり、前記第２のｉ型層の層厚は５０ｎｍ以上５μｍ以下であることを特徴とする請求項８に記載の半導体素子の形成方法。

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